WO2007132695A1 - 半導体撮像素子 - Google Patents

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WO2007132695A1
WO2007132695A1 PCT/JP2007/059490 JP2007059490W WO2007132695A1 WO 2007132695 A1 WO2007132695 A1 WO 2007132695A1 JP 2007059490 W JP2007059490 W JP 2007059490W WO 2007132695 A1 WO2007132695 A1 WO 2007132695A1
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Fusayoshi Hirotsu
Junichi Hirotsu
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Fusayoshi Hirotsu
Junichi Hirotsu
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    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present invention relates to a semiconductor image pickup device, and more specifically, it is possible to take an image with a wide range and dynamic range even when a region with a large luminance difference is mixed in the field of view, and sufficient coverage in the entire region.
  • the present invention relates to a semiconductor imaging device capable of detecting an N trust.
  • Solid-state image sensors such as CCDs (harge-coupled devices) and MOS (simultaneous mental-oxide semiconductor) imagers, so-called semiconductor image sensors (hereinafter also referred to as “semiconductor image sensors”)
  • CCDs harge-coupled devices
  • MOS complementary metal-oxide semiconductor
  • semiconductor image sensors so-called semiconductor image sensors (hereinafter also referred to as “semiconductor image sensors”)
  • the sensing capability of the semiconductor image sensor is greatly inferior to human visual sensing.
  • human vision it is possible to sufficiently detect the contrast between bright and dark areas even if there is a luminance distribution of about 4 to 5 digits within one field of view.
  • This excellent contrast-sensing capability is realized by the ability of the light-receiving cells in the retina to adjust their light-sensitive properties for each individual cell.
  • Patent Document 1 JP 2000-340779 (hereinafter referred to as Patent Document 1) and JP 2005-160031 (hereinafter referred to as Patent Document 2) have a wide light receiving sensitivity range and a high contrast detection function.
  • Patent Document 2 JP 2005-160031
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2000-340779
  • Patent Document 2 Japanese Patent Laid-Open No. 2005-160031
  • the first light receiving detection element for detecting the amount of light received by each pixel circuit and the average light reception in neighboring pixels are used.
  • first and second light receiving detection elements are connected in series in each pixel circuit, noise flowing into a node electrically connected to the peripheral pixel circuit is There is a possibility that it will be superimposed on the photocurrent of the light receiving detection element, which may make it easier to pick up noise and reduce the detection accuracy.
  • Patent Document 2 Although the configuration disclosed in Patent Document 2 described above has one light receiving detection element arranged in each pixel circuit, it is necessary to handle a plurality of types of signal currents in one pixel circuit. Therefore, the configuration of the peripheral circuit for that purpose is complicated. Due to such a complicated peripheral circuit, there is a possibility that high precision and high accuracy may be required for manufacturing each component element (particularly, transistor) of the pixel circuit in order to suppress variation in characteristics between pixels.
  • the present invention has been made to solve such problems, and the object of the present invention is to provide a bright portion and a dark portion even when the luminance distribution in one field of view is large.
  • the aim is to provide a highly accurate and compact semiconductor imaging device that can be detected with sufficient contrast with a simple circuit configuration.
  • a semiconductor imaging device includes a plurality of pixel circuits divided into a plurality of pixel groups, an accumulated charge discharging circuit provided for each pixel group, and a readout circuit.
  • Each pixel group includes a plurality of pixel circuits.
  • Each pixel circuit includes a first light receiving detection element, a first node having a predetermined capacity, and a first initialization circuit.
  • the first light receiving detection element generates a signal charge corresponding to the amount of light incident on the pixel circuit.
  • the first node is configured to store the signal charge generated by the first light receiving detection element.
  • the first initialization circuit corresponds to the signal power stored in the first node in response to the switching of the frame period. Clear the load.
  • the accumulated charge discharging circuit discharges signal charges from the first node in accordance with the amount of light incident on the corresponding pixel gnole during a charge discharging period preset at a predetermined timing in each frame period. Configured to perform. Then, the signal charge discharging operation is executed so that the signal charge amount per unit time flowing out from the first node relatively increases as the amount of incident light on the corresponding pixel group increases. .
  • the readout circuit outputs, for each pixel circuit, an electrical signal corresponding to the amount of signal charge accumulated in the first node at an output timing set at a predetermined timing after the charge discharging period in each frame period. Configured to do.
  • the accumulated charge discharging circuit is used when the incident light quantity to the corresponding pixel group is small.
  • the signal charge discharging operation during the charge discharging period is not executed.
  • the semiconductor image pickup device when the incident light to the pixel group is strong (high illuminance) by the accumulated charge discharging circuit provided for each pixel gnole, the signal charge accumulated in each pixel circuit Thus, an amount corresponding to the amount of incident light up to that time can be discharged at an intermediate timing (predetermined timing) of one frame period. Therefore, at high illumination
  • the accumulated charge discharging circuit includes a second node, a control potential generation unit, a potential node, a control switch element, and a charge discharging gate.
  • the second node is configured to store a signal charge flowing out from the first node in the plurality of pixel circuits included in the pixel group due to the saturation of the signal charge in the first node. Have capacity.
  • the control potential generator generates a control potential that changes according to the potential of the second node.
  • the potential node supplies a predetermined potential for attracting signal charges.
  • the control switch element is provided between the potential node and the second node, and is turned off during the charge discharging period, and is turned on during the periods other than the charge discharging period.
  • the charge discharge gate is connected between each first node and second node in the pixel group, and discharges signal charges flowing out from each first node to the second node according to the control potential. Control the magnitude of the current. Furthermore, the charge discharge gate is configured to increase the discharge current in accordance with the control potential being changed by the potential change of the second node based on the accumulated amount of the signal charge of the second node during the charge discharge period. Is done.
  • the incident light in the pixel gnole depends on the amount of signal charge accumulated from the light receiving detection elements in the pixel circuits within the same pixel group due to signal charge saturation. It is possible to control the necessity of the signal charge discharging operation by the stored charge discharging circuit by judging the strength.
  • the mechanism of the accumulated charge discharging circuit is configured by utilizing the capacitance formed at the second node that operates as an overflow drain by being coupled to a predetermined potential. realizable. That is, the configuration of the present invention can be realized by using the overflow drain capacitance and reducing the number of circuit elements that need to be newly arranged.
  • the accumulated charge discharging circuit includes a second light receiving detection element, a second node, a control potential generating unit, a potential node, a control switch element, and a charge discharging gate.
  • the second light receiving detection element generates a signal charge corresponding to the amount of light incident on the accumulated charge discharging circuit.
  • the second node is generated by the signal charge flowing out from the first node in the plurality of pixel circuits included in the pixel gnole due to the saturation of the signal charge at the first node and the second light receiving detection element.
  • a predetermined capacity configured to store both of the signal charges.
  • the control potential generator generates a control potential that changes according to the potential of the second node.
  • the potential node supplies a predetermined potential for attracting signal charges.
  • the control switch element is provided between the potential node and the second node, and is turned off during the charge discharging period, and is turned on during other periods than the charge discharging period.
  • the charge discharge gate is connected between each first node and second node in the pixel gnole, and is connected to the control power. The magnitude of the discharge current of the signal charge flowing out from each first node to the second node is controlled according to the position. Furthermore, the charge discharge gate is configured to increase the discharge current according to the change in the control potential due to the potential change of the second node based on the accumulated amount of signal charge of the second node during the charge discharge period.
  • the signal charge generated by a single light receiving detection element (second light receiving detection element) shared by a plurality of pixel circuits in the same pixel gnole, and the pixel In response to this, it is possible to detect that the incident light quantity of the pixel group is large by both the signal charge saturated by the light receiving detection element (second light receiving detection element) in each pixel circuit in the group. Therefore, it is possible to execute the operation of discharging the signal charge by the accumulated charge discharging circuit. As a result, one frame period necessary to obtain the same dynamic range at high illumination is relatively shortened, so that higher-speed imaging can be executed. Further, by utilizing the overflow drain capacity, the number of circuit elements that need to be newly arranged can be reduced, and the mechanism of the accumulated charge discharging circuit can be realized.
  • the accumulated charge discharging circuit includes a second light receiving detection element, a second node, a control potential generating unit, a potential node, a control switch element, and a charge discharging gate.
  • the second light receiving detection element generates a signal charge corresponding to the amount of light incident on the accumulated charge discharging circuit.
  • the second node has a predetermined capacity configured to store the signal charge generated by the second light receiving detection element.
  • the control potential generator generates a control potential that changes according to the potential of the second node.
  • the potential node supplies a predetermined potential for attracting signal charges.
  • the control switch element is provided between the potential node and the second node, and is turned off during the charge discharging period, and is turned on outside the charge discharging period.
  • the charge discharge gate is connected between each first node and the second node in the pixel group, and discharge current of the signal charge flowing out from each first node to the second node according to the control potential Control the size of. Further, the charge discharge gate is configured to increase the discharge current according to a change in the control potential due to a change in the potential of the second node based on the amount of signal charge accumulated in the second node during the charge discharge period. .
  • a single light reception detection element (second light reception detection element) shared by a plurality of pixel circuits in the same pixel gnole is used to enter the pixel group. It is possible to detect whether or not the signal charge discharging operation by the accumulated charge discharging circuit is necessary according to the detection result. In addition, by using the overflow drain capacity, it is possible to reduce the number of circuit elements that need to be newly arranged, thereby realizing a mechanism of the accumulated charge discharging circuit.
  • the charge discharge gate is a variable resistance element whose resistance value changes according to the control potential from the control potential generating section.
  • the variable resistance element is configured such that the resistance value decreases according to the change in the control potential corresponding to the increase in the accumulated amount of signal charge at the second node.
  • the charge discharging gate uses the first impurity diffusion region constituting the first node as a source and the second impurity diffusion region constituting the second node as a drain. Includes one field effect transistor.
  • the control potential generator generates a control potential and outputs it to the gate of the first field effect transistor so that the channel resistance between the source and the drain decreases as the amount of signal charge accumulated at the second node increases.
  • Each pixel circuit further includes a second field effect transistor and a second initialization circuit. The second field effect transistor is turned on in the saturation region or the linear region at the output timing so as to transfer the signal charge accumulated in the first impurity diffusion region to the third impurity diffusion region. Configured.
  • the second initialization circuit clears the signal charges in the third impurity diffusion region prior to turning on the second field effect transistor within the same frame period.
  • the readout circuit is configured to output an electrical signal corresponding to the amount of signal charge accumulated in the third impurity diffusion region at the output timing.
  • the signal charge accumulated in the first impurity diffusion region corresponding to the first node is transferred between the second impurity diffusion region and the third impurity diffusion region.
  • the first and second field effect transistors formed respectively in the first and second transistors can be transmitted to the accumulated charge discharging circuit or the reading circuit.
  • signal charge can be taken out without providing a contact point that physically contacts the first node directly. Therefore, the first photodetection element is made up of an embedded diode and is noise resistant. High strength and structure S
  • the accumulated charge discharging circuit emits incident light.
  • the receiving plane it is formed in a region surrounded by a plurality of pixel circuits included in the corresponding pixel gnole.
  • the accumulated charge discharging circuit can be efficiently arranged, which can contribute to the downsizing of the semiconductor imaging device.
  • the present invention even when the luminance distribution in one field of view is large, it is possible to detect a bright part and a dark part with sufficient contrast, and a highly accurate and small semiconductor imaging device can be easily obtained. It can be realized by a circuit configuration.
  • FIG. 1 is a circuit diagram illustrating a schematic configuration of a main part of a semiconductor imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a plan view showing an arrangement example of the pixel circuit and the accumulated charge discharging circuit shown in FIG.
  • FIG. 3 is a cross-sectional view taken along the line ⁇ _ ⁇ in FIG.
  • FIG. 4 is a circuit diagram showing a configuration example of the inverting amplifier shown in FIG. 1.
  • FIG. 5 is a conceptual diagram illustrating the blooming phenomenon when the incident light on the photodiode is strong.
  • FIG. 6 is a conceptual diagram illustrating the operation of an overflow drain.
  • FIG. 7 is a timing chart for explaining the operation in one frame period in the semiconductor imaging device according to the first embodiment.
  • FIG. 8 is a conceptual diagram illustrating the formation of a potential barrier and the movement of signal charge at each point in the timing chart shown in FIG.
  • FIG. 9 is a block diagram showing an overall configuration of a semiconductor imaging device according to the first embodiment.
  • FIG. 10 is a circuit diagram illustrating a schematic configuration of a main part of a semiconductor imaging device according to a modification of the first embodiment of the present invention.
  • FIG. 11 is a timing chart for explaining the operation in one frame period in the semiconductor imaging device according to the modification of the first embodiment.
  • FIG. 12 illustrates a schematic configuration of a main part of a semiconductor image pickup device according to Embodiment 2 of the present invention.
  • FIG. 12 illustrates a schematic configuration of a main part of a semiconductor image pickup device according to Embodiment 2 of the present invention.
  • FIG. 13 is a cross-sectional view showing a specific structural example of the accumulated charge discharging circuit shown in FIG.
  • FIG. 14 is a circuit diagram showing a first configuration example of a pixel circuit according to a third embodiment.
  • FIG. 15 is a circuit diagram showing a second configuration example of the pixel circuit according to the third embodiment.
  • FIG. 16 is a circuit diagram showing a first configuration example of an accumulated charge discharging circuit according to the third embodiment.
  • FIG. 17 is a circuit diagram showing a second configuration example of the accumulated charge discharging circuit according to the third embodiment. Explanation of symbols
  • FIG. 1 is a circuit diagram illustrating a schematic configuration of a main part of a conductor image pickup device according to Embodiment 1 of the present invention.
  • a pixel circuit 10 includes a photodiode PD as a light receiving detection element, a transfer gate 12, a reset switch 14, a voltage amplifier 16, and a pixel selection switch 18.
  • the reset switch 14 is disposed between the power supply potential node 5 that supplies the power supply potential VDD and the node Nf that acts as a floating diffusion, and is turned on / off in response to the reset control signal RF.
  • the transfer gate 12 is connected between the node N1 where the signal charge is accumulated by the generation of photocurrent by the photodiode PD and the node Nf. On / off of the transfer gate 12 is controlled by a transfer control signal TG.
  • Photodiode PD is arranged between ground node 6 and node N1 supplying ground potential VSS.
  • the anode of the photodiode PD is biased to the ground potential VSS by the ground node 6.
  • Node N1 corresponds to the power sword of photodiode PD. That is, in the pixel circuit 10, the signal charge is an electron (negative charge) that is a majority carrier in a force sword (n-type).
  • the power supply potential VDD and the ground potential VSS are in a relationship of VDD> VSS, and a bias necessary for circuit operation is set by a potential difference of (VDD ⁇ VSS).
  • VDD ⁇ VSS a potential difference of (VDD ⁇ VSS).
  • Each can be set to any potential as long as it can be applied. That is, it should be confirmed that ground potential VSS can be set to any potential other than the ground potential (even a negative potential is acceptable).
  • the voltage amplifier 16 is constituted by, for example, a source follower circuit, and is connected to an input node force S node Nf thereof, and an output node thereof is connected to an output node No via a pixel selection switch 18. .
  • ON / OFF of the pixel selection switch 18 is controlled by a pixel selection control signal PS.
  • the plurality of pixel circuits 10 arranged on the light receiving surface constitute one group (pixel group) for every N (N ⁇ 2) pixel circuits 10.
  • An accumulated charge discharging circuit 20 is arranged for each pixel group.
  • one pixel group is configured for every four adjacent pixel circuits 10.
  • the accumulated charge discharging circuit 20 is shared by N (in this embodiment, four) pixel circuits 10 included in the same pixel group.
  • the accumulated charge discharging circuit 20 includes a node N2, a control switch 24, an inverting amplifier 26, and N charge discharging gates DG.
  • An overflow drain capacitance 22 is formed at the node N2.
  • the control switch 24 is connected between the power supply potential node 5 and the node N2, and turned on and off in response to the control signal RO.
  • the inverting amplifier 26 the higher the potential of the node N2, the lower the potential Vg of the output node (hereinafter also referred to as the output potential Vg), and the lower the potential of the node N2, the higher the output potential Vg. Composed.
  • the charge discharge gate DG is connected between the node N1 in each pixel circuit 10 and the node N2 in the accumulated charge discharge circuit 20 included in the same pixel group, and functions as a variable resistor equivalently. To do.
  • the electric resistance of the charge discharge gate DG is controlled according to the output potential Vg of the inverting amplifier 26.
  • each charge discharge gate DG is configured such that the electrical resistance of each charge discharge gate DG decreases as the output potential Vg increases, and the electrical resistance of each charge discharge gate DG increases as the output potential Vg decreases. Is composed.
  • FIG. 2 shows an arrangement example of the pixel circuit and the accumulated charge discharging circuit for each pixel group.
  • photodiodes PD of each pixel circuit 10 are arranged in a matrix within a light receiving surface that receives incident light (region 30).
  • One pixel group 2 is formed by four pixel circuits 10 adjacent in the X and Y directions within the light receiving surface. Circuit elements other than the photodiode PD of each pixel circuit 10 are arranged by appropriately using the region 36 between the regions 30 where the photodiode PD is provided.
  • the transfer gate 12 of each pixel circuit 10 is disposed corresponding to the boundary region 35 between the region 30 and the region 36.
  • the node N2 (overflow drain capacitance 22) is formed in a region 34 surrounded by the arrangement region 30 of N (four) photodiodes PD included in the same pixel group.
  • the charge discharge gate DG has a boundary region between the region 30 and the region 34. Arranged corresponding to area 32.
  • the other circuit elements of the stored charge discharging circuit 20 are also arranged using the region 36 as appropriate.
  • each pixel group 2 the accumulated charge discharging circuit 20 is arranged in the region 3 surrounded by the N (four) pixel circuits 10 that constitute the pixel duplication.
  • the positional relationship between the node N2 (region 34) and the photodiode PD (region 30) is common to each pixel circuit 10 so that the operation of each charge discharge gate DG as a variable resistor is the same. .
  • FIG. 3 shows an example of the structure of one pixel circuit 10 in the same pixel group and the accumulated charge discharging circuit 20 connected thereto, and FIG. 3 corresponds to a cross-sectional view taken along line ⁇ _ ⁇ in FIG.
  • ⁇ -type silicon substrate 100 is supplied with ground potential VSS from ground node 6 as the substrate potential.
  • ⁇ + diffusion regions 110 and 120 and a buried ⁇ -diffusion region 130 are formed.
  • the ⁇ + diffusion region 110 corresponds to the node ⁇ 2 in FIG. 1, and a conductive light shielding plate 115 is formed above the ⁇ + diffusion region 110 (on the light receiving surface side).
  • the overflow drain capacitance 22 is formed by a junction capacitance between the ⁇ -type silicon substrate 100 and the ⁇ + diffusion region 110.
  • a ⁇ -type region is formed above the carrier-type ⁇ -diffusion region 130.
  • the photodiode PD in FIG. 1 is configured by the pn junction between the ⁇ -diffusion region 130 and the ⁇ -type regions above and below it. That is, in the first embodiment, the photodiode PD is configured as a buried diode.
  • a gate electrode 145 is formed above the channel region between the n + diffusion region 110 and the n ⁇ diffusion region 130 via an insulating layer 140.
  • the n_M0S transistor 160 which is a field effect transistor having the n ⁇ diffusion region 130 as a source, the n + diffusion region 110 as a drain, and the gate electrode 145 as a gate, is configured.
  • the n_MOS transistor 160 forms the charge discharge gate DG shown in FIG.
  • the gate electrode 145 is connected to the output node of the inverting amplifier 26. That is, the gate potential of the n_MOS transistor 160 becomes the output potential Vg of the inverting amplifier 26.
  • Inverting amplifier 2 6 is realized, for example, with a circuit configuration as shown in FIG.
  • inverting amplifier 26 includes two n-MOS transistors 27 and 28 connected in series.
  • n_M0S transistor 27 is connected between the output node N3 where the output potential Vg is generated and the power supply potential node 5, and its gate is connected to the power supply potential node 5.
  • n_MOS transistor 28 is connected between output node N3 and ground node 6, and has its gate connected to node N2.
  • Output node N3 is connected to gate electrode 145 shown in FIG.
  • the node N3 is set to a low potential VI that is a predetermined potential higher than the ground potential VSS.
  • the potential of the input node N2 drops to the ground potential VSS, the potential becomes a high potential Vh that is a predetermined potential lower than the power supply potential VDD.
  • the output potential Vg of the inverting amplifier 26 varies within the range of the low potential VI (> VSS) and the high potential Vh ( ⁇ VDD) in accordance with the potential of the input node N2.
  • the node N2 ie, the n + diffusion region 110
  • VDD the power supply potential
  • a laser beam is absorbed to absorb the signal charge 70 overflowing from the photodiode PD.
  • Teral overflow drain ⁇ FD is placed between photodiodes PD.
  • the lateral drain overflow drain OFD biases the impurity diffusion region (n + diffusion region 110 in FIG. 3) of a predetermined conductivity type with a predetermined potential (power supply potential VD D in this embodiment) that can attract the signal charge 70. Formed by.
  • the lateral overflow drain OFD As shown in the X-X cross-sectional view, by providing the lateral overflow drain OFD, the signal charge 70 that overflows the photodiode PD power can be absorbed, preventing the blooming phenomenon ( Figure 5). wear.
  • the above-described lateral overflow drain is a technique generally used as a countermeasure against blooming, like the vertical overflow drain, which forms an overflow drain in the direction of the deep part of the silicon substrate.
  • n-diffusion region 110 is disconnected from power supply potential VDD. Therefore, the signal charge that overflows the photodiode PD (specifically, the node N1) of each pixel circuit 10 is an overflow drain capacitance 22 formed between the p-type silicon substrate 100 and the n-diffusion region 110. Is accumulated.
  • a gate electrode 155 is formed in the channel region between the n + diffusion region 120 and the n ⁇ diffusion region 130 via the insulating film 150.
  • an ⁇ -MOS transistor 170 is formed which is a field effect transistor having the n-diffusion region 130 as a source, the n + diffusion region 120 as a drain, and the gate electrode 155 as a gate.
  • the ⁇ -MOS transistor 170 constitutes the transfer gate 12 shown in FIG.
  • the transfer control signal TG is input to the gate electrode 155.
  • the n_M0S transistor 170 is turned on in the saturation region or the linear region, and the signal charge accumulated in the n ⁇ diffusion region 130 is diffused n +. Transferred to area 120.
  • N + diffusion region 120 is connected to power supply potential node 5 through reset switch 14 and to the input node of voltage amplifier 16. That is, the n + diffusion region 120 corresponds to the node Nf as the floating diffusion shown in FIG.
  • the transfer gate 12 (Fig. 1) with the ⁇ -MOS transistor 170, the n-diffusion region can be provided without providing a contact point that physically contacts the n-diffusion region 130 directly.
  • the signal charge accumulated in 130 can be taken out.
  • the arrangement of the transfer gate 12 makes it possible to apply the present invention to the buried diode.
  • the signal charge storage node (node N1) force is not physically connected directly to other nodes, so high-precision photoelectric detection with improved noise resistance can be expected.
  • the photodiode PD in each pixel circuit 10, the photodiode PD generates a photocurrent corresponding to the incident light of the pixel circuit 10, and a signal charge (negative charge) is generated according to the generation of the photocurrent. Is accumulated as a signal charge at the node N1.
  • the accumulated charge discharging circuit 20 performs different functions according to the on / off state of the control switch 24.
  • the node N2 n + diffusion region 110 in FIG. 3
  • the power supply potential VDD to cause saturation from the photodiode PD. Since the overflowing signal charge is discharged, the accumulated charge discharging circuit 20 functions as an overflow drain shared by the pixel circuits 10 in the same pixel group.
  • the accumulated charge discharging circuit 20 accumulates signal charges overflowing from the photodiode PD of each pixel circuit 10 in the same pixel group during the off-period of the control switch 24, thereby corresponding pixels.
  • a potential corresponding to the amount of light incident on the group is generated at node N2.
  • the accumulated charge discharging circuit 20 is connected to the node N1 of each pixel circuit 10 by decreasing the electric resistance of the charge discharging gate DG as the potential of the node N2 decreases. Then, the “signal charge discharging operation” is executed to discharge the signal charge accumulated up to that point to the node N2.
  • the electrical resistance of the charge discharge gate DG is maintained at a high resistance. Discharge operation is not executed.
  • the charge discharging operation by the storage charge discharging circuit 20 is more likely to occur as the signal charge overflowing from each pixel circuit 10 increases, that is, the incident light to the corresponding pixel group 2 becomes stronger. That is, the accumulated charge discharging circuit 20 operates so as to discharge a signal charge corresponding to the amount of light incident on the pixel group from the node N1 in each pixel circuit 10 in the same pixel group.
  • the transfer gate 12 is turned on in the saturation region or the linear region in accordance with the transfer control signal TG, thereby transferring the signal charge stored in the node N1 during one frame period to the node Nf. .
  • the node Nf is precharged to the power supply potential VDD when the reset switch 14 is turned on, and then receives and accumulates the signal charge transferred by the transfer gate 12 in a state where the reset switch 14 is turned off.
  • the transfer gate 12 is turned on corresponding to the output timing provided corresponding to switching of one frame period.
  • a potential corresponding to the amount of signal charge accumulated in the node N1 is generated in the node Nf as the floating diffusion at the above output timing during one frame period.
  • the voltage amplifier 16 generates an output voltage corresponding to the potential of the node Nf, and is connected to the output node No via the pixel selection switch 18 that is turned on according to the pixel selection control signal PS.
  • the output voltage signal Vout corresponding to the amount of signal charge accumulated in the node NI during the one frame period is output to the output node No.
  • the signal charge power S1 frame of the node N1 where the incident light is strong When saturation occurs in the middle of the period, the signal charge once accumulated in the node N1 can be discharged in the middle of one frame period by the signal charge discharging operation by the stored charge discharging circuit 20.
  • pixel selection control signal PS, reset control signal RF, transfer control signal TG, and control signal R0 are at a predetermined timing within each frame period from a high level to a low level. It is set so that a transition to (L level) or a transition from L level to H level occurs.
  • the transfer gate 12, the reset switch 14, the pixel selection switch 18 and the control switch 24 are turned on during the H level period of the corresponding transfer control signal TG, reset control signal RF, pixel selection control signal PS and control signal RO. And off during the L level period.
  • the pixel selection control signal PS is set to the H level for a predetermined period.
  • the H level period (pixel selection period) of the pixel selection control signal PS first, after the reset control signal RF is set to H level and the signal charge of the node Nf is cleared, the H level period of the transfer control signal TG ( Transfer period) is provided. During this transfer period, the accumulated signal charge at the node N1 in the one frame period is transferred to the node Nf, and the voltage amplifier 16 generates the output voltage signal Vout corresponding to the accumulated signal charge amount at the node N1 at this timing.
  • an L level period (charge discharge period) of the control signal R 0 is provided at a predetermined timing prior to the pixel selection period. As described above, during the charge discharging period, the charge discharging operation by the accumulated charge discharging circuit 20 is executed according to the amount of light incident on the pixel group.
  • FIG. 8 schematically shows the formation of the potential barrier and the movement of the signal charge at times t0 to t6 in FIG.
  • the vertical axis indicates the height of the potential barrier.
  • W1 is 1 corresponds to the arrangement region of the drain flow capacitor 22 (node N2)
  • W2 corresponds to the channel region of the charge discharge gate DG ( ⁇ -MOS transistor 160)
  • W3 corresponds to the arrangement region of the photodiode PD
  • W4 corresponds to the channel region of transfer gate 12 ( ⁇ -MOS transistor 170)
  • W5 corresponds to the floating diffusion region (node Nf).
  • pixel selection control signal PS, reset control signal RF, and transfer control signal TG are set to L level, and control signal R 0 is set to H level. Therefore, in FIG. 1, in the accumulated charge discharging circuit 20, the node N2 functions as an overflow drain when the control switch 24 is turned on. On the other hand, in the pixel circuit 10, the transfer gate 12 and the reset switch 14 are turned off, and at the node N1, signal charges are accumulated by the photocurrent generated by the photodiode PD in accordance with the amount of light incident on the pixel circuit 10. . Note that, since the photodiode PD constantly generates a photocurrent according to the amount of light incident on the pixel circuit 10, the signal charge accumulation operation at the node N1 is also continuously performed throughout one frame period.
  • the region W1 corresponding to the node N2 (overflow drain capacitance 22) is biased to the power supply potential VDD. Therefore, the signal charge 70 overflowing from the photodiode region W3 due to saturation is discharged without being accumulated in the overflow drain capacitance 22 (region W1).
  • control switch 24 is stored in accumulated charge discharge circuit 20. Is turned off. Therefore, leakage signal charges from the node N1 of each pixel circuit 10 are accumulated in the node N2 due to the overflow drain capacity 22.
  • the photodiode PD does not have a potential barrier or pocket that alienates charge discharge, and the maximum value of the potential under the charge discharge gate region W2 does not exceed the built-in voltage of the photodiode, the photodiode
  • the movement of the signal charge from the region W3 to the region W1 (node N2) can be modeled by the subthreshold current equation of the n_M0S transistor 160 shown in the following equation (1).
  • Ids IdO ⁇ exp ⁇ q / (n ⁇ k ⁇ T) ⁇ (Vg-Vs-Vt) ⁇ --- (l)
  • IdO is expressed by the following formula (2).
  • IdO (W / L)- ⁇ -CO ⁇ (k-T / q) -exp (l)... (2)
  • the subthreshold current Ids generated in the n-MOS transistor 160 that is, the amount of signal charge discharged from the node N1 to the node N2 per unit time is incident on the pixel gnole. It depends on the output potential Vg of the inverting amplifier 26 according to the potential of the node N2 according to the amount of light.
  • the saturation signal charge amount at the photodiode PD (node N1) is Q
  • the potential at each point when the signal charge amount Q is accumulated at the node N1 is a circuit constant such as a capacitance value. It is necessary to discharge all of the saturation signal charge Q from the node N1 by the accumulated charge discharging circuit 20 in accordance with the estimated value of the subthreshold current Ids at this time. Required time can be predicted in advance. Therefore, the length of the charge discharge period can be set in correspondence with the predicted time. Since the charge discharging period can be provided by setting the control signal RO, it may be provided a plurality of times instead of only once within one frame period.
  • the accumulated charge discharge circuit 20 discharges the signal charge power of the amount corresponding to the amount of light incident on the pixel group from the photodiode region W3 (node N1).
  • the reset control signal RF is set to the H level for a predetermined period.
  • the node Nf as a floating diffusion is connected to the power supply potential VDD (time t4).
  • transfer gate 12 is turned on, and the signal charge accumulated in node N1 up to that point is transferred to node Nf (time t5 ). Thereafter, the transfer control signal TG returns to the L level and the transfer period ends, whereby the transfer gate 12 is turned off (time t6). Furthermore, when the pixel selection control signal PS returns to the L level and the pixel selection period ends, the operation of one frame period ends. End.
  • the signal charge accumulated in node N1 after charge discharge period Tdr is held in photodiode region W3 (node N1).
  • the floating diffusion region W5 is connected to the power supply potential VDD, and the signal charges accumulated in this region are cleared.
  • the transferred signal charge amount is stored in the re-accumulation period Tag (Fig. 7) after the charge discharging period Tdr.
  • the signal charge discharging operation is not executed during the charge discharging period Tdr when the incident light is weak, the signal charge accumulated in one frame period is obtained.
  • the transfer gate 12 is turned off and the potential of the potential in the region W4 under the transfer gate is lowered, so that from the photodiode region W3 (the node N1).
  • the transferred signal charge power is accumulated in the floating diffusion region W5 (node Nf).
  • the floating diffusion region W5 (node Nf) has a potential corresponding to the accumulated signal charge amount at this time, that is, the accumulated signal charge amount of the node N1 at the end of one frame period, and the potential of the node Nf at this time
  • the output voltage signal V out corresponding to the output is output from the output node No.
  • the accumulated signal charge in photodiode region W3 (node N1) is cleared once corresponding to the switching of one frame period.
  • the dynamic range in each pixel circuit 10 can be expanded according to (Tfr / Tag).
  • the incident light to the pixel group is weak (low illuminance)
  • the signal charge discharging operation by the accumulated charge discharging circuit 20 is not executed, and the dynamic range in each pixel circuit 10 is expanded. Therefore, it is possible to perform imaging with ensuring contrast.
  • the number of received light detection elements (photodiodes) arranged in each pixel circuit 10 is one, and the amount of received light can be detected based only on the accumulated amount of signal charges generated by the received light detection elements.
  • the circuit configuration it is possible to expand the dynamic range at high illuminance and detect brightness contrast, partial contrast and partial contrast even if the luminance distribution in the field of view is large. It becomes.
  • the photodiode PD corresponds to the “first light receiving detection element” in the present invention
  • the node N1 corresponds to the “first node” in the present invention
  • the transfer gate 12 corresponds to a “first initialization circuit” that clears the stored charge of the node N1
  • the reset switch 14 corresponds to a “second initialization circuit” in the present invention
  • the voltage amplifier 16 corresponds to a “read circuit” in the present invention.
  • the “read circuit” can be arranged as an external element of the pixel circuit 10 so as to be shared among the plurality of pixel circuits 10, for example.
  • the node N2 corresponds to the “second node” of the present invention
  • the power supply potential node 5 corresponds to the “potential node” of the present invention
  • the inverting amplifier 26 corresponds to the present invention.
  • the control switch 24 corresponds to the “control switch element” in the present invention.
  • n_ diffusion region 130 corresponds to “first impurity diffusion region” in the present invention
  • n + diffusion region 110 corresponds to “second impurity diffusion region” in the present invention
  • the n + diffusion region 120 corresponds to the “third impurity diffusion region” in the present invention.
  • the n-MOS transistor 160 corresponds to the “first field effect transistor” in the present invention
  • the n-MOS transistor 170 corresponds to the “second field effect transistor” in the present invention.
  • FIG. 9 is a block diagram showing an overall configuration of the semiconductor imaging device according to the first embodiment configured by arranging the pixel circuit and the accumulated charge discharging circuit according to the first embodiment in a matrix.
  • a semiconductor imaging device 200 includes a plurality of pixel circuits 10 arranged in a matrix on a light receiving surface that receives incident light, and four adjacent pixel circuits 10 in the row direction and the column direction.
  • Stored charge discharging circuit 20 arranged for each pixel group constituted by each pixel circuit 10, control signal generating circuit 210, voltage latch circuit 220, and signal line 230 arranged extending in the row direction, And a data line 240 arranged extending in the column direction.
  • the control signal generation circuit 210 is based on the output of a vertical shift register (not shown) that executes vertical (column-direction) scanning in correspondence with one frame period, as described in FIG.
  • a control signal group including a selection control signal PS, a reset control signal RF, a transfer control signal TG, and a control signal RO is generated in units of pixel rows.
  • the control signal group generated by the control signal generation circuit 210 is transmitted through the signal line 230 and taken into each pixel circuit 10 and each stored charge discharging circuit 20 in the same pixel row.
  • the data line 240 is provided for each pixel column, and is connected to the output node No. of each pixel circuit 10 in the corresponding pixel column.
  • the voltage latch circuit 220 is connected to each data line 240 and sequentially reads the voltage on the data line 240 based on the output of a horizontal shift register (not shown) that performs horizontal (row) scanning.
  • a horizontal shift register not shown
  • the output voltage signal Vout from each pixel circuit 10 can be obtained in order according to the scanning order of the pixel circuit 10.
  • the data string signal Vdat in which the output voltage signal Vout from each pixel circuit 10 is serially arranged can be obtained in accordance with the scanning order of the pixel circuit 10.
  • the pixel circuits belonging to the same pixel group extend over a plurality of (two) pixel rows as in the present embodiment, a plurality (two) of pixels corresponding to the same pixel gnole. In the row, it is preferable to set the control signal group at a common timing.
  • the output voltage signal Vout is output from a plurality (two) of pixel circuits 10 belonging to the same pixel group in each pixel column, a plurality (two) of data lines 240 are also provided for each pixel column.
  • a plurality of (two) pixel circuits 10 belonging to the same pixel group are connected to the plurality of (two) arranged data lines 240, respectively. This makes it possible to execute a reading operation with higher accuracy.
  • the configuration for scanning and taking out the output voltage signal of each pixel circuit 10 is not limited to the example of FIG. 9, but is well known to those skilled in the art. The point which can use a method suitably is described in confirmation. Also, a pixel group sharing the accumulated charge discharging circuit 20 can be configured to have an arbitrary number of pixel rows and pixel columns.
  • the semiconductor imaging device including the pixel circuit 10 that constitutes the photodiode PD with a carrier diode is illustrated.
  • the present invention can also be applied to a pixel circuit composed of a photodiode other than the buried diode.
  • the accumulated charge discharging circuit 20 is shared by the plurality of pixel circuits 11 in the same pixel group.
  • a semiconductor imaging element similar to that in Embodiment 1 can be configured.
  • pixel circuit 11 is different from pixel circuit 10 shown in FIG. 1 in that the arrangement of transfer gate 12 is omitted. That is, the reset switch 14 is connected so as to directly reset the node N1, and the input node of the voltage amplifier 16 is directly connected to the node N1.
  • the pixel circuit 11 can be configured as a normal pn junction diode in the structure shown in FIG. 6 without limiting the photodiode PD to a buried diode.
  • the n-type diffusion region corresponding to the node N1 is provided on the main surface of the p-type silicon substrate 100, it is possible to form a contact point that directly makes physical contact with the node N1. It becomes. Therefore, even if the arrangement of the transfer gate 12 in FIG. 1 (the n_M ⁇ S transistor 170 in FIG. 6) is omitted in each pixel circuit 11, it is possible to configure the same semiconductor imaging device as in the first embodiment. .
  • the reset switch 14 corresponds to the “first initialization circuit” in the present invention, and the “second initialization circuit” in the present invention is not arranged.
  • the control signal RO is set in the same manner as in the first embodiment (FIG. 7), while the pixel selection control signal PS is This is set to H level at the timing corresponding to time t5 in Fig. 7.
  • the reset control signal RF is received at the start of a new one frame period so as to correspond to the switching of one frame period. Set to H level.
  • the potential of the node N1 and the output voltage of the voltage amplifier 16 change from time to time according to the amount of signal charge accumulated in the node N1, but are controlled in the middle of one frame period.
  • An output voltage signal Vout similar to that of the pixel circuit 10 in the first embodiment is obtained by appropriately performing a signal charge discharging operation by the accumulated charge discharging circuit 20 by providing an L level period (charge discharging period) of the signal RO. It can be generated by the pixel circuit 11.
  • FIG. 12 is a circuit diagram illustrating the configuration of the pixel circuit and the accumulated charge discharging circuit in the semiconductor imaging device according to the second embodiment.
  • stored charge discharging circuit 21 is provided instead of stored charge discharging circuit 20 shown in FIG.
  • the photodiode PD # as the "second photodetection element" is arranged between the node N2 and the ground node 6 in the accumulated charge discharging circuit 20 shown in FIG. It has a circuit configuration.
  • FIG. 13 is a cross-sectional view showing the structure of the main part of the stored charge discharging circuit 21 corresponding to the cross-sectional view of the main part of the stored charge discharging circuit 21 shown in FIG.
  • the accumulated charge discharging circuit 21 has a structure in which the arrangement of the light shielding plate 115 provided on the main surface side of the n + diffusion region 110 acting as an overflow drain is omitted.
  • a photodiode PD # having the p-type silicon substrate 100 biased to the ground potential VSS as an anode and the n + diffusion region 110 as a force sword is formed.
  • the accumulated charge discharging circuit 21 is provided for each pixel gnole as in the first embodiment, and is electrically connected to each node N1 of the pixel circuit 10 included in the same pixel group via the charge discharging gate DG. Connected.
  • the n + diffusion region 110 is biased to the power supply potential VDD, so that Like the accumulated charge discharging circuit 20, it functions as an overflow drain.
  • the photodiode PD # generates a light current incident on the storage charge discharge circuit 21, that is, a photocurrent corresponding to the amount of light incident on the pixel group. As the photocurrent is generated, the signal charge can be stored in the node N2.
  • the nodes N 2 ((2) are arranged so as to be substantially equidistant from each pixel circuit in the region surrounded by the pixel circuits belonging to the same pixel group. That is, by providing the photodiode PD #), it is possible to generate a photocurrent according to the average incident light quantity in the pixel gnole by the photodiode PD # by direct exposure.
  • each charge discharging gate DG is provided by separately providing a charge discharging unit (not shown) for discharging the signal charge from the node N1 of each pixel circuit 10. May be disconnected from the node N2 and connected between the charge discharge port and the node N1 in each pixel circuit 10.
  • the pixel circuit 10 can also be replaced with the pixel circuit 11 shown in the modification of the first embodiment. That is, by arranging the pixel circuit 10 or 11 and the accumulated charge discharging circuit 21 according to the second embodiment as shown in FIG. 9, for example, it is possible to configure the semiconductor imaging device according to the second embodiment. .
  • the semiconductor image sensor according to the embodiment of the present invention can be configured by combining the pixel circuit 10 or 11 and the accumulated charge discharging circuit 20 or 21.
  • the circuit configuration in which the anode of the photodiode PD is fixed to the ground potential VSS is illustrated.
  • the polarity in each circuit is reversed to change the power sword of the photodiode PD to the power supply potential. It is also possible to adopt a circuit configuration fixed to VDD.
  • FIGS. 14 and 15 show pixel circuits 10 # and 11 # according to Embodiment 3, which are modified examples in which the polarities of the pixel circuits 10 and 11 are inverted, respectively.
  • the power sword of the photodiode PD is configured to be connected to the power supply potential node 5.
  • the node N1 and the power supply potential node 5 and The arrangement of circuit elements connected to each of the ground nodes 6 is switched.
  • the accumulated signal charge is a positive charge.
  • FIGS. 16 and 17 show the accumulated charge discharging circuits 20 # and 21 # according to the third embodiment which is a modified example in which the polarities of the accumulated charge discharging circuits 20 and 21 are inverted.
  • the arrangement of the circuit elements connected between the node N1 and the power supply potential node 5 and the ground node 6 is changed as compared with the accumulated charge discharging circuits 20 and 21. It is done.
  • the charge discharge gate DG # for discharging positive charges from the node N1 is connected. Contrary to the charge discharge gate DG, the charge discharge gate DG # decreases in electrical resistance and increases in output potential Vg as the output potential Vg of the inverting amplifier 26 decreases (that is, the potential of the node N2 increases). The electric resistance increases as the operation proceeds.
  • the pixel circuits 10 #, 11 # and the accumulated charge discharging circuits 20 #, 21 # are configured by appropriately inverting the n-type and p-type conductivity types in the structural example shown in FIG. 6 or FIG. Is possible. That is, in the pixel circuits 10 # and 11 #, the transfer gate 12 is configured by a p-MOS transistor, and in the accumulated charge discharging circuits 20 # and 21 #, the charge discharging gate DG is configured by a p_MOS transistor.
  • the semiconductor image sensor according to the embodiment of the present invention can also be configured by a combination of the pixel circuit 10 # or 11 # and the accumulated charge discharging circuit 20 # or 21 #.
  • the semiconductor imaging device composed of the pixel circuits 10 and 11 and the accumulated charge discharging circuits 20 and 21 is a pixel circuit. Compared with semiconductor image sensor composed of 10 #, 11 # and accumulated charge discharge circuit 20 #, 21 #, it is relatively advantageous in terms of high-speed imaging
  • the semiconductor image pickup device according to the present invention can be used as an image pickup device having a high visual detection capability under various circumstances. It is possible to use. In addition, since the pixel size can be reduced due to the simple circuit configuration, it is suitable for increasing the number of pixels and for mounting on a portable device.

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Abstract

　各画素回路（１０）の第１ノード（Ｎ１）には、入射光量に応じた信号電荷が蓄積される。蓄積電荷排出回路（２０）は、同一の画素グループに属する複数個の画素回路（１０）の各第１ノード（Ｎ１）と、可変抵抗素子として機能する電荷排出ゲート（ＤＧ）を介して接続される第２ノード（Ｎ２）を有する。第２ノード（Ｎ２）は、制御スイッチ（２４）のオン期間にはフローティングドレインとして機能する一方で、１フレーム期間の中間タイミングに設けられた制御スイッチ（２４）のオフ期間には、各画素回路（１０）から流出した信号電荷を容量（２２）により蓄積する。画素グループへの入射光が強い場合には、容量（２２）に蓄積される信号電荷の増加に応じて各電荷排出ゲート（ＤＧ）の抵抗値が低下することによって、各画素回路（１０）の蓄積信号電荷を上記中間タイミングで一旦排出できる。

Description

明 細 書
半導体撮像素子
技術分野
[0001] この発明は、半導体撮像素子に関し、より特定的には、視野内に輝度差が大きい 領域が混在しても広レ、ダイナミックレンジでの撮像が可能で、かつ全領域で十分なコ ントラストを検知することが可能な半導体撮像素子に関する。
背景技術
[0002] CCD (し harge—coupled device) し MOS (し omplementary mental-oxide semico nductor)イメージヤーなどの固体撮像素子、所謂、半導体イメージセンサ（以下、 "半 導体撮像素子"とも称する）は、ビデオカメラやデジタルカメラを始めとして、今や携帯 電話などにも内蔵されるようになり、廉価で消費電力の少ない撮像素子として広く普 及している。
[0003] し力 ながら、半導体撮像素子の感知能力は、ヒトの視覚感知と比べて、大きく劣つ ている。ヒトの視覚では、一視野内に、 4〜5桁程度の輝度分布があっても、明るい所 と暗い所のコントラストを十分に検知することが可能である。この優れたコントラスト感 知能力は、網膜内にある受光細胞が、その光感応特性を個々の細胞毎に調整でき る機能によって実現されている。
[0004] これに対して、従来の半導体撮像素子では、すべての画素が同じ受光特性である ことから、視野内の明るい所と暗い所で十分なコントラストを同時に得ることが困難で あった。このため、たとえば、特開 2000— 340779号公報（以下、特許文献 1)およ び特開 2005— 160031号公報（以下、特許文献 2)には、広い受光感度範囲と高い コントラスト検知機能とを実現するために、周辺画素への入射光量に応じて、各画素 回路での受光感度範囲をシフト可能な機構を備えた半導体撮像素子の構成が開示 されている。
特許文献 1 :特開 2000— 340779号公報
特許文献 2 :特開 2005— 160031号公報
発明の開示 発明が解決しょうとする課題
[0005] し力 ながら、上記特許文献 1に開示された構成では、各画素回路にぉレ、て、 自身 の受光量を検知するための第 1の受光検知素子と、近傍画素での平均受光光量を 検出するために他の画素回路との間で抵抗素子を介して互いに接続される第 2の受 光検知素子との 2個の受光検知素子を配置する必要が生じる。このため、近年の高 解像度化の要求に対応するために不可欠である画素サイズ縮小に困難を伴うおそ れがある。
[0006] また、この第 1および第 2の受光検知素子が各画素回路内で直列に接続されている ため、周辺の画素回路と電気的に接続されたノードに流入したノイズが上記第 1の受 光検知素子の光電流に重畳される可能性があり、これによりノイズを拾いやすくなり 検知精度が低下するおそれがある。
[0007] また、上記特許文献 2に開示された構成では、各画素回路に配置される受光検知 素子は 1個であるものの、 1つの画素回路内で、複数種類の信号電流を取扱う必要 が生じるため、そのための周辺回路の構成が複雑化してしまう。このような周辺回路 の複雑化により、画素間での特性ばらつきを抑制するために画素回路の各構成素子 (特にトランジスタ）の製造に高レ、精度が要求される可能性がある。
[0008] この発明は、このような問題点を解決するためになされたものであって、この発明の 目的は、一視野内の輝度分布が大きい場合であっても明るい部分と暗い部分とを十 分なコントラストで検知可能である、高精度かつ小型な半導体撮像素子を簡易な回 路構成で提供することである。
課題を解決するための手段
[0009] この発明による半導体撮像素子は、複数個の画素グループに分割される複数の画 素回路と、画素グループごとに設けられた蓄積電荷排出回路と、読出回路とを備える 。各画素グループは、複数個の画素回路を含む。各画素回路は、第 1の受光検知素 子と、所定容量の第 1のノードと、第 1の初期化回路とを含む。第 1の受光検知素子 は、当該画素回路への入射光量に応じた信号電荷を生じさせる。第 1のノードは、第 1の受光検知素子により発生された信号電荷が蓄積されるように構成される。第 1の 初期化回路は、フレーム期間の切換わりに対応して第 1のノードに蓄積された信号電 荷をクリアする。蓄積電荷排出回路は、各フレーム期間中の所定タイミングに予め設 定される電荷排出期間において、対応の画素グノレープへの入射光量に応じて、第 1 のノードから信号電荷を流出させる信号電荷排出動作を実行するように構成される。 そして、信号電荷排出動作は、対応の画素グループへの入射光量が大きくなるのに 応じて、第 1のノードから流出する単位時間当たりの信号電荷量が相対的に大きくな るように実行される。読出回路は、各画素回路について、各フレーム期間において電 荷排出期間より後の所定タイミングに設定された出力タイミングにおける、第 1のノー ドに蓄積された信号電荷の量に応じた電気信号を出力するように構成される。
[0010] なお、蓄積電荷排出回路は、対応の画素グループへの入射光量が小さいときには
、電荷排出期間における信号電荷排出動作を非実行とする。
[0011] 上記半導体撮像素子によれば、画素グノレープごとに設けられた蓄積電荷排出回路 によって、当該画素グループへの入射光が強い場合（高照度）には、各画素回路に 蓄積された信号電荷を、 1フレーム期間の中間タイミング (所定タイミング)でそれまで の入射光量に応じた量をー且排出することが可能となる。したがって、高照度時には
、 1フレーム期間中の当該所定タイミングから出力タイミングまでの再蓄積期間に対 する 1フレーム期間の比に従ってダイナミックレンジを拡大した撮像が可能となる。一 方で、当該画素グノレープへの入射光が弱い (低照度）の場合には、蓄積電荷排出回 路による信号電荷排出動作を非実行として、ダイナミックレンジを拡大することなくコ ントラストを確保した撮像を行なうことができる。
[0012] これにより、各画素回路に配置される受光検知素子を 1個とし、かつ、当該受光検 知素子によって生じる信号電荷の蓄積量のみに基づいて受光量を検知する簡易な 回路構成によって、高照度時におけるダイナミックレンジを拡大して、視野内の輝度 分布が大きい場合であっても明るい部分と暗い部分との十分なコントラストを検知す ること力 s可肯 となる。
[0013] 好ましくは、蓄積電荷排出回路は、第 2のノードと、制御電位発生部と、電位ノード と、制御スィッチ素子と、電荷排出ゲートとを含む。第 2のノードは、第 1のノードにお ける信号電荷の飽和により、当該画素グループに含まれる複数個の画素回路中の第 1のノードから流出した信号電荷を蓄積するように構成された所定容量を有する。制 御電位発生部は、第 2のノードの電位に応じて変化する制御電位を発生する。電位 ノードは、信号電荷を吸引するための所定電位を供給する。制御スィッチ素子は、当 該電位ノードおよび第 2のノードの間に設けられ、電荷排出期間においてオフされる 一方で、電荷排出期間以外ではオンされる。電荷排出ゲートは、当該画素グループ 内の各第 1のノードと第 2のノードとの間に接続され、制御電位に応じて各第 1のノー ドから第 2のノードへ流出する信号電荷の排出電流の大きさを制御する。さらに、電 荷排出ゲートは、電荷排出期間において第 2のノードの信号電荷の蓄積量に基づく 第 2のノードの電位変化により、制御電位を変化させることに従って、排出電流を増 加するように構成される。
[0014] このような構成とすることにより、同一の画素グループ内の画素回路中の受光検知 素子から信号電荷の飽和により流出してきた信号電荷の蓄積量に応じて、当該画素 グノレープにおける入射光の強度を判断して、蓄積電荷排出回路による信号電荷排 出動作の要否を制御することが可能となる。また、蓄積電荷排出回路が動作する所 定期間以外においては、所定電位と結合されることによってオーバーフロードレイン として動作する第 2のノードに形成される容量を利用して、蓄積電荷排出回路の機構 を実現できる。すなわち、オーバーフロードレイン容量を利用して、新たに配置が必 要となる回路素子点数を削減して、本発明の構成を実現することが可能となる。
[0015] あるいは好ましくは、蓄積電荷排出回路は、第 2の受光検知素子と、第 2のノードと 、制御電位発生部と、電位ノードと、制御スィッチ素子と、電荷排出ゲートとを含む。 第 2の受光検知素子は、当該蓄積電荷排出回路への入射光量に応じた信号電荷を 生じさせる。第 2のノードは、第 1のノードにおける信号電荷の飽和により、当該画素 グノレープに含まれる複数個の画素回路中の第 1のノードから流出した信号電荷と、 第 2の受光検知素子により発生された信号電荷との両方を蓄積するように構成された 所定容量を有する。制御電位発生部は、第 2のノードの電位に応じて変化する制御 電位を発生する。電位ノードは、信号電荷を吸引するための所定電位を供給する。 制御スィッチ素子は、当該電位ノードおよび第 2のノードの間に設けられ、電荷排出 期間においてオフされる一方で、電荷排出期間以外ではオンされる。電荷排出グー トは、当該画素グノレープ内の各第 1のノードと第 2のノードとの間に接続され、制御電 位に応じて各第 1のノードから第 2のノードへ流出する信号電荷の排出電流の大きさ を制御する。さらに、電荷排出ゲートは、電荷排出期間において第 2のノードの信号 電荷の蓄積量に基づく第 2のノードの電位変化により、制御電位を変化させることに 従って、排出電流を増加するように構成される。
[0016] このような構成とすることにより、同一画素グノレープ内の複数個の画素回路により共 有される単一の受光検知素子 (第 2の受光検知素子)が発生する信号電荷と、当該 画素グループ内の各画素回路中の受光検知素子 (第丄の受光検知素子）で飽和した 信号電荷との両方により、当該画素グループの入射光量が大きいことを検知すること 力 Sでき、これに応答して蓄積電荷排出回路により信号電荷を放出する動作を実行す ること力 S可能となる。これにより、高照度時に同一のダイナミックレンジを得るために必 要な 1フレーム期間が相対的に短縮されるので、より高速な撮像を実行することが可 能となる。また、オーバーフロードレイン容量を利用して、新たに配置が必要となる回 路素子点数を削減して、蓄積電荷排出回路の機構を実現できる。
[0017] あるいは好ましくは、蓄積電荷排出回路は、第 2の受光検知素子と、第 2のノードと 、制御電位発生部と、電位ノードと、制御スィッチ素子と、電荷排出ゲートとを含む。 第 2の受光検知素子は、当該蓄積電荷排出回路への入射光量に応じた信号電荷を 生じさせる。第 2のノードは、第 2の受光検知素子により発生された信号電荷を蓄積 するように構成された所定容量を有する。制御電位発生部は、第 2のノードの電位に 応じて変化する制御電位を発生する。電位ノードは、信号電荷を吸引するための所 定電位を供給する。制御スィッチ素子は、当該電位ノードおよび第 2のノードの間に 設けられ、電荷排出期間においてオフされる一方で、電荷排出期間以外ではオンさ れる。電荷排出ゲートは、当該画素グループ内の各第 1のノードと第 2のノードとの間 に接続され、制御電位に応じて各第 1のノードから第 2のノードへ流出する信号電荷 の排出電流の大きさを制御する。さらに、電荷排出ゲートは、電荷排出期間において 第 2のノードの信号電荷の蓄積量に基づく第 2のノードの電位変化により、制御電位 を変化させることに従って、排出電流を増加するように構成される。
[0018] このような構成とすることにより、同一画素グノレープ内の複数個の画素回路により共 有される単一の受光検知素子 (第 2の受光検知素子）によって当該画素グループへ の入射光量を検出し、この検出結果に応じて、蓄積電荷排出回路による信号電荷排 出動作の要否を制御することが可能となる。また、オーバーフロードレイン容量を利 用して、新たに配置が必要となる回路素子点数を削減して、蓄積電荷排出回路の機 構を実現できる。
[0019] さらに好ましくは、電荷排出ゲートは、制御電位発生部からの制御電位に応じて抵 抗値が変化する可変抵抗素子である。そして、可変抵抗素子は、第 2のノードにおけ る信号電荷の蓄積量の増加に対応した制御電位の変化に従って抵抗値が低下する ように構成される。
[0020] また、さらに好ましくは、電荷排出ゲートは、第 1のノードを構成する第 1の不純物拡 散領域をソースとし、第 2のノードを構成する第 2の不純物拡散領域をドレインとする 第 1の電界効果トランジスタを含む。制御電位発生部は、第 2のノードにおける信号 電荷の蓄積量の増加に従ってソースおよびドレイン間のチャネル抵抗が低下するよう に、制御電位を発生して第 1の電界効果トランジスタのゲートに出力する。さらに、各 画素回路は、第 2の電界効果トランジスタと、第 2の初期化回路とをさらに含む。第 2 の電界効果トランジスタは、出力タイミングにおレ、て飽和領域または線形領域でオン することにより、第 1の不純物拡散領域に蓄積された信号電荷を第 3の不純物拡散領 域へ転送するように構成される。第 2の初期化回路は、同一のフレーム期間内で、第 2の電界効果トランジスタのオンに先立って第 3の不純物拡散領域内の信号電荷をク リアする。そして、読出回路は、出力タイミングにおける、第 3の不純物拡散領域に蓄 積された信号電荷の量に応じた電気信号を出力するように構成される。
[0021] このような構成とすることにより、第 1のノードに相当する第 1の不純物拡散領域に蓄 積された信号電荷を、第 2の不純物拡散領域および第 3の不純物拡散領域との間に それぞれ形成される第 1および第 2の電界効果トランジスタにより、蓄積電荷排出回 路あるいは読出回路に対して伝達することが可能となる。これにより、第 1のノードに 対して直接物理的にコンタ外する接点を設けることなく信号電荷の取出が可能とな るので、第 1の受光検知素子を埋込型ダイオードで構成して耐ノイズ性の高レ、構造と すること力 Sできる。
[0022] あるいは好ましくは、上記半導体撮像素子では、蓄積電荷排出回路は、入射光を 受ける平面内において、対応の画素グノレープに含まれる複数個の画素回路によって 囲まれる領域内に形成される。
[0023] このような構成とすることにより、蓄積電荷排出回路を効率的に配置することができ るので、半導体撮像素子の小型化に寄与することができる。
発明の効果
[0024] この発明によれば、一視野内の輝度分布が大きい場合であっても明るい部分と喑 い部分とを十分なコントラストで検知可能であり、高精度かつ小型な半導体撮像素子 を簡易な回路構成により実現することができる。
図面の簡単な説明
[0025] [図 1]この発明の実施の形態 1による半導体撮像素子の主要部の概略構成を説明す る回路図である。
[図 2]図 1に示した画素回路および蓄積電荷排出回路の配置例を示す平面図である
[図 3]図 2における ΠΙ_ΠΙ断面図である。
[図 4]図 1に示した反転増幅器の構成例を示す回路図である。
[図 5]フォトダイオードへの入射光が強いときのブルーミング現象を説明する概念図で ある。
[図 6]オーバーフロードレインの動作を説明する概念図である。
[図 7]実施の形態 1による半導体撮像素子における 1フレーム期間の動作を説明する タイミングチャートである。
[図 8]図 7に示したタイミングチャートの各時点におけるポテンシャル障壁の形成およ び信号電荷の動きを説明する概念図である。
[図 9]実施の形態 1による半導体撮像素子の全体構成を示すブロック図である。
[図 10]この発明の実施の形態 1の変形例による半導体撮像素子の主要部の概略構 成を説明する回路図である。
[図 11]実施の形態 1の変形例による半導体撮像素子における 1フレーム期間の動作 を説明するタイミングチャートである。
[図 12]この発明の実施の形態 2による半導体撮像素子の主要部の概略構成を説明 する回路図である。
[図 13]図 12に示した蓄積電荷排出回路の具体的な構造例を示す断面図である。
[図 14]実施の形態 3による画素回路の第 1の構成例を示す回路図である。
[図 15]実施の形態 3による画素回路の第 2の構成例を示す回路図である。
[図 16]実施の形態 3による蓄積電荷排出回路の第 1の構成例を示す回路図である。
[図 17]実施の形態 3による蓄積電荷排出回路の第 2の構成例を示す回路図である。 符号の説明
[0026] 2 画素グループ、 3 領域（画素グループ）、 5 電源電位ノード、 6 接地ノード、 1 0, 10 # , 11, 11 # 各画素回路、 12 転送ゲート、 14 リセットスィッチ、 16 電圧 増幅器、 18 画素選択スィッチ、 20， 20 #， 21 , 21 # 蓄積電荷排出回路、 22 ォ 一バーフロードレイン容量、 24 制御スィッチ、 26 反転増幅器、 27, 28 n-MOS トランジスタ、 30 配置領域 (フォトダイオード）、 32, 35 境界領域、 34 配置領域（ オーバーフロードレイン）、 36 配置領域（周辺回路）、 60, 65 ポテンシャル井戸、 7 0 信号電荷、 100 p型シリコン基板、 110, 120 n +拡散領域、 115 遮光板、 12 0 N拡散領域、 130 n—拡散領域、 140, 150 絶縁層、 145, 155 ゲート電極、 160, 170 n_MOSトランジスタ（電界効果トランジスタ）、 200 半導体撮像素子、 210 制御信号発生回路、 220 電圧ラッチ回路、 230 信号線、 240 データ線、 2 60 反転増幅器、 DG 電荷排出ゲート、 Nl , N2, N3, Nf ノード、 No 出力ノード 、 OFD ラテラルオーバーフロードレイン、 PD フォトダイオード、 PS 画素選択制御 信号、 RF リセット制御信号、 R〇 制御信号、 RS 画素選択制御信号、 SUB 基板 領域、 Tag 再蓄積期間、 Tdr 電荷排出期間、 Tfr 1フレーム期間、 TG 転送制 御信号、 Vdat データ列信号、 VDD 電源電位、 Vout 出力電圧信号、 VSS 接 地電位、 W1 オーバーフロードレイン容量部、 W2 電荷排出ゲート下領域、 W3 フ オトダイオード領域、 W4 転送ゲート下領域、 W5 フローティングディフュージョン領 域。
発明を実施するための最良の形態
[0027] 以下において、本発明の実施の形態について図面を参照して詳細に説明する。な お以下では図中の同一または相当部分には同一符号を付してその説明は原則的に 繰返さないものとする。
[0028] (実施の形態 1)
図 1は、この発明の実施の形態 1による導体撮像素子の主要部の概略構成を説明 する回路図である。
[0029] 図 1を参照して、画素回路 10は、受光検知素子としてのフォトダイオード PD、転送 ゲート 12、リセットスィッチ 14、電圧増幅器 16、および画素選択スィッチ 18を有する
[0030] リセットスィッチ 14は、電源電位 VDDを供給する電源電位ノード 5と、フローテイン グディフュージョンとして作用するノード Nfとの間に配置され、リセット制御信号 RFに 応じてオン'オフされる。転送ゲート 12は、フォトダイオード PDによる光電流の発生に よって信号電荷が蓄積されるノード N1と、ノード Nfとの間に接続される。転送ゲート 1 2のオン'オフは、転送制御信号 TGにより制御される。
[0031] フォトダイオード PDは、接地電位 VSSを供給する接地ノード 6およびノード N1の間 に配置される。フォトダイオード PDのアノードは、接地ノード 6により接地電位 VSSに バイアスされる。ノード N1は、フォトダイオード PDの力ソードに対応する。すなわち、 画素回路 10では、信号電荷は、力ソード (n型）での多数キャリアである電子 (負電荷 )となる。
[0032] なお、本実施の形態にぉレ、て、電源電位 VDDおよび接地電位 VSSは、 VDD >V SSの関係にあり、かつ、（VDD—VSS)の電位差により回路動作に必要なバイアス を与えることが可能であれば、それぞれ任意の電位に設定できる。すなわち、接地電 位 VSSについても、接地電位以外の任意の電位 (負電位でも可）に設定することが 可能であることを確認的に記載する。
[0033] 電圧増幅器 16は、たとえば、ソースフォロア回路によって構成され、その入力ノード 力 Sノード Nfと接続されるとともに、その出力ノードは、画素選択スィッチ 18を介して出 力ノード Noと接続される。画素選択スィッチ 18のオン'オフは画素選択制御信号 PS によって制御される。
[0034] 本発明による半導体撮像素子では、受光面に配置された複数の画素回路 10は、 N個（N≥ 2の整数）の画素回路 10ごとに 1つのグループ（画素グループ）を構成する ように配置される。そして、画素グループごとに蓄積電荷排出回路 20が配置される。 実施の形態 1の例示では、隣接する 4個の画素回路 10ごとに、 1つの画素グループ が構成される。
[0035] 蓄積電荷排出回路 20は、同一の画素グループに含まれる N個（本実施の形態で は 4個）の画素回路 10によって共有される。蓄積電荷排出回路 20は、ノード N2と、 制御スィッチ 24と、反転増幅器 26と、 N個の電荷排出ゲート DGとを含む。ノード N2 には、オーバーフロードレイン容量 22が形成される。
[0036] 制御スィッチ 24は、電源電位ノード 5およびノード N2の間に接続されて、制御信号 ROに応じてオン 'オフされる。反転増幅器 26は、ノード N2の電位が高いほど出カノ ードの電位 Vg (以下、出力電位 Vgとも称する）が低下し、反対にノード N2の電位が 低くなるほどその出力電位 Vgが上昇するように構成される。
[0037] 電荷排出ゲート DGは、同一画素グループに含まれる各画素回路 10内のノード N1 と、蓄積電荷排出回路 20内のノード N2との間に接続されて、等価的に可変抵抗とし て機能する。電荷排出ゲート DGの電気抵抗は、反転増幅器 26の出力電位 Vgに応 じて制御される。具体的には、出力電位 Vgが高くなるほど各電荷排出ゲート DGの電 気抵抗が低下し、出力電位 Vgが低くなるほど各電荷排出ゲート DGの電気抵抗が高 くなるように、各電荷排出ゲート DGは構成される。
[0038] 図 2には、画素グループごとの画素回路および蓄積電荷排出回路の配置例が示さ れる。
図 2を参照して、入射光を受ける受光面内に、各画素回路 10のフォトダイオード PD が行列状に配置される (領域 30)。受光面内で X方向および Y方向に隣接する 4個の 画素回路 10によって 1つの画素グループ 2が形成される。各画素回路 10のフォトダ ィオード PD以外の回路要素は、フォトダイオード PDが設けられる領域 30の間の領 域 36を適宜利用して配置される。なお、各画素回路 10の転送ゲート 12は、領域 30 および領域 36の境界領域 35に対応して配置される。
[0039] 蓄積電荷排出回路 20のうち、ノード N2 (オーバーフロードレイン容量 22)は、同一 画素グループに含まれる N個（4個）のフォトダイオード PDの配置領域 30で囲まれた 領域 34に形成される。また、電荷排出ゲート DGは、領域 30および領域 34の境界領 域 32に対応して配置される。蓄積電荷排出回路 20のその他の回路素子についても 、領域 36を適宜利用して配置される。
[0040] このように、各画素グループ 2において、蓄積電荷排出回路 20は、当該画素ダル ープを構成する N個（4個）の画素回路 10によって囲まれた領域 3内に配置される。 また、各電荷排出ゲート DGの可変抵抗としての動作が同一となるように、ノード N2 ( 領域 34)およびフォトダイオード PD (領域 30)の間の位置関係は、各画素回路 10で 共通とされる。
[0041] 次に図 3を用いて、図 1に示した画素回路 10および蓄積電荷排出回路 20の具体 的な構造について説明する。図 3には、同一画素グループ中の 1つの画素回路 10お よび、それと接続される蓄積電荷排出回路 20の構造例が示されており、図 3は、図 2 における ΠΙ_ΠΙ断面図に相当する。
[0042] 図 3を参照して、 ρ型シリコン基板 100は、基板電位として、接地ノード 6により接地 電位 VSSを供給されている。 ρ型シリコン基板 100の主表面には、 η+拡散領域 110 および 120と、埋込型の η—拡散領域 130とが形成される。
[0043] η+拡散領域 110は、図 1におけるノード Ν2に相当し、 η+拡散領域 110の上部（ 受光面側）には導電性の遮光板 115が形成される。オーバーフロードレイン容量 22 は、 ρ型シリコン基板 100および η+拡散領域 110間の接合容量により形成される。
[0044] 坦込型の η—拡散領域 130の上部には ρ型領域が形成される。 η—拡散領域 130 およびその上下の ρ型領域との間の pn接合によって、図 1中のフォトダイオード PDが 構成される。すなわち、実施の形態 1では、フォトダイオード PDは、埋め込み型ダイ オードとして構成される。
[0045] n+拡散領域 110および n—拡散領域 130の間のチャネル領域上部には、絶縁層 140を介してゲート電極 145が構成される。これにより、 n—拡散領域 130をソースと し、 n+拡散領域 110をドレインとし、ゲート電極 145をゲートとする電界効果トランジ スタである、 n_M〇Sトランジスタ 160が構成される。 n_M〇Sトランジスタ 160は、 図 1に示した電荷排出ゲート DGを構成する。
[0046] ゲート電極 145は、反転増幅器 26の出力ノードと接続される。すなわち、 n_MOS トランジスタ 160のゲート電位は、反転増幅器 26の出力電位 Vgとなる。反転増幅器 2 6は、たとえば、図 4に示すような回路構成で実現される。
[0047] 図 4を参照して、反転増幅器 26は、直列接続された 2個の n— MOSトランジスタ 27 および 28によって構成される。
[0048] n_M〇Sトランジスタ 27は、出力電位 Vgが生成される出力ノード N3および電源電 位ノード 5の間に接続され、そのゲートは電源電位ノード 5と接続される。一方 n_M OSトランジスタ 28は、出力ノード N3および接地ノード 6の間に接続され、そのゲート はノード N2と接続される。出力ノード N3は、図 3に示したゲート電極 145と接続され る。
[0049] このため、制御スィッチ 24がオンされて、ノード N2が電源電位 VDDと接続されたと きには、ノード N3は、接地電位 VSSよりも所定電位高い低電位 VIに設定される。一 方、入力ノード N2の電位が接地電位 VSSまで低下した場合には、電源電位 VDDよ りも所定電位低い高電位 Vhとなる。このように、反転増幅器 26の出力電位 Vgは、入 力となるノード N2の電位に応じて、低電位 VI ( >VSS)および高電位 Vh (く VDD) の範囲内で変化する。
[0050] 再び図 3を参照して、 η—MOSトランジスタ 160のゲート電位を、反転増幅器 260 で制御することにより、各電荷排出ゲート DGの電気抵抗は、制御スィッチ 24のオン 時 (Vg=Vl)には最高値 Rhとなり、制御スィッチ 24のオフ時には、ノード N2の電位 低下に従って、 Vg=Vhのとき（すなわち、ノード N2が接地電位 VSSまで低下したと き）の最低値 Rほでの範囲内で低下する。なお、制御スィッチ 24のオン時にも、 n- MOSトランジスタ 160は完全にターンオフされないので、ノード N1からノード N2へ の信号電荷の伝達経路を形成することが可能である。
[0051] 制御スィッチ 24のオン期間には、ノード N2 (すなわち n +拡散領域 110)は、電源 電位 VDDと接続されることにより、オーバーフロードレインとして作用する。ここで、図 5および図 6により、オーバーフロードレインの動作を説明する。
[0052] 図 5 (a)およびその X_X断面でのポテンシャル分布を表わす図 5 (b)に示されるよ うに、フォトダイオード PDへの入射光が強い場合には、信号電荷 70 (負電荷）が多量 に発生するため、フォトダイオードが形成するポテンシャル井戸 60が信号電荷 70に よって満たされて飽和する。これにより、溢れた信号電荷 70が、基板領域 SUBを介し て隣接するフォトダイオード PDのポテンシャル井戸 65に流れ込み、偽信号として検 知される、レ、わゆるブルーミングと呼ばれる現象が発生する。
[0053] このため、図 6 (a)およびその X— X断面でのポテンシャル分布を表わす図 6 (b)に 示されるように、フォトダイオード PDから溢れ出した信号電荷 70を吸収するためのラ テラルオーバーフロードレイン〇FDがフォトダイオード PD間に配置される。ラテラノレ オーバーフロードレイン OFDは、所定導電型の不純物拡散領域（図 3での n +拡散 領域 110)を、信号電荷 70を吸引可能な所定電位 (本実施の形態では電源電位 VD D)によりバイアスすることによって形成される。 X—X断面図に示されるように、ラテラ ルオーバーフロードレイン OFDを設けることにより、フォトダイオード PD力 溢れ出し た信号電荷 70を吸収することができるため、ブルーミング現象（図 5)の発生を防止で きる。上述のラテラルオーバーフロードレインは、シリコン基板の深部の方向にオーバ 一フロードレインを形成する、バーティカルオーバーフロードレインと同様に、ブルー ミング対策として一般的に用いられる手法である。
[0054] 再び図 3を参照して、制御スィッチ 24のオフ期間には、 n—拡散領域 110は電源電 位 VDDと切離される。このため、各画素回路 10の各フォトダイオード PD (具体的に はノード N1)力も溢れ出た信号電荷は、 p型シリコン基板 100および n—拡散領域 11 0の間に形成されるオーバーフロードレイン容量 22により蓄積される。
[0055] このため、画素グループ 2内の各画素回路 10、すなわち、当該画素グループ 2へ の入射光が強い場合には、各フォトダイオード PDから溢れ出た信号電荷が蓄積され るのに伴って、ノード N2の電位が低下する。これにより、反転増幅器 26の出力電位 Vgが上昇するのに伴って、各電荷排出ゲート DGの電気抵抗（n— MOSトランジスタ 160のチャネル抵抗）が低下するので、各画素回路 10のノード N1から蓄積電荷排 出回路 20のノード N2への電荷排出動作が促進される。
[0056] これに対して、画素グループ 2への入射光が弱ぐ各フォトダイオード PDから信号 電荷が流出しない場合には、ノード N2の電位は電源電位 VDDから低下しなレ、。こ のとき、反転増幅器 26の出力電位 Vgは上昇しないので、各電荷排出ゲート DGの電 気抵抗（n_M〇Sトランジスタ 160のチャネル抵抗）は、 n +拡散領域 110がオーバ 一フロードレインとして動作する場合と同様に維持される。 [0057] このように、オーバーフロードレインを利用して追加的に必要となる回路素子および その配置面積を抑制した上で、電荷排出動作を行なうための蓄積電荷排出回路 20 を構成すること力 Sできる。
[0058] 一方、 n +拡散領域 120および n—拡散領域 130の間のチャネル領域には、絶縁 膜 150を介してゲート電極 155が形成される。これにより、 n—拡散領域 130をソース とし、 n +拡散領域 120をドレインとし、ゲート電極 155をゲートとする電界効果トラン ジスタである、 η—MOSトランジスタ 170が形成される。 η—MOSトランジスタ 170は 、図 1に示した転送ゲート 12を構成する。
[0059] ゲート電極 155には、転送制御信号 TGが入力される。転送制御信号 TGのハイレ ベル（以下 Hレベルとも称する）期間には、 n_M〇Sトランジスタ 170が飽和領域また は線形領域でターンオンされて、 n—拡散領域 130に蓄積された信号電荷が n+拡 散領域 120へ転送される。 n +拡散領域 120は、リセットスィッチ 14を介して電源電 位ノード 5と接続され、かつ、電圧増幅器 16の入力ノードと接続される。すなわち、 n +拡散領域 120は、図 1に示したフローティングディフュージョンとしてのノード Nfに 相当する。
[0060] このように、 η—MOSトランジスタ 170によって転送ゲート 12 (図 1)を構成すること により、 n—拡散領域 130に対して直接物理的にコンタ外する接点を設けることなぐ n—拡散領域 130に蓄積された信号電荷を取出すことが可能となる。すなわち、転送 ゲート 12の配置により、埋込型ダイオードに本発明を適用することが可能となる。坦 込型ダイオードでは、信号電荷の蓄積ノード（ノード N1)力 他のノードと物理的に直 接接続されないため、耐ノイズ性を高めた高精度の光電検出が期待できる。
[0061] 次に、画素回路 10および蓄積電荷排出回路 20の動作について説明する。
再び図 1を参照して、各画素回路 10において、フォトダイオード PDは、当該画素回 路 10の入射光に応じた光電流を生じさせ、この光電流の発生に応じて信号電荷 (負 電荷）がノード N1に信号電荷として蓄積される。
[0062] 上記のように、蓄積電荷排出回路 20は、制御スィッチ 24のオン'オフに従って、異 なった機能を発揮する。制御スィッチ 24のオン期間には、ノード N2 (図 3の n +拡散 領域 110)が電源電位 VDDと接続されることによりフォトダイオード PDから飽和により 溢れ出した信号電荷を排出するので、蓄積電荷排出回路 20は、同一画素グループ 内の各画素回路 10によって共有されるオーバーフロードレインとして機能する。
[0063] 一方、蓄積電荷排出回路 20は、制御スィッチ 24のオフ期間には、同一画素グルー プ内の各画素回路 10のフォトダイオード PDから溢れ出した信号電荷を蓄積すること により、対応の画素グループへの入射光量に応じた電位をノード N2に発生させる。 そして、入射光が強い（光量大）場合には、ノード N2の電位低下に伴って電荷排出 ゲート DGの電気抵抗が低下することにより、蓄積電荷排出回路 20は、各画素回路 1 0のノード N1にその時点までに蓄積された信号電荷をノード N2へ排出する「信号電 荷排出動作」を実行する。これに対して、入射光が弱く（光量小）、ノード N2の電位が 低下しないときには、電荷排出ゲート DGの電気抵抗が高抵抗に維持されるので、蓄 積電荷排出回路 20は、上記信号電荷排出動作を非実行とする。このように、蓄積電 荷排出回路 20による電荷排出動作は、各画素回路 10から溢れ出した信号電荷が 多いほど、すなわち対応の画素グループ 2への入射光が強いほど発生しやすくなる。 すなわち、蓄積電荷排出回路 20は、当該画素グループへの入射光量に応じた量の 信号電荷を、同一画素グノレープ中の各画素回路 10内のノード N1から排出するよう に動作する。
[0064] 画素回路 10において、転送ゲート 12は、転送制御信号 TGに従って飽和領域また は線形領域でオンすることにより、 1フレーム期間中にノード N1に蓄積された信号電 荷をノード Nfに転送する。ノード Nfは、リセットスィッチ 14のターンオンにより電源電 位 VDDにプリチャージされ、その後リセットスィッチ 14がターンオフされた状態で、転 送ゲート 12により転送された信号電荷を受けて蓄積する。転送ゲート 12は、 1フレー ム期間の切換わりに対応して設けられる出力タイミングに対応してターンオンされる。
[0065] この結果、フローティングディフュージョンとしてのノード Nfには、 1フレーム期間中 におレ、て上記出力タイミングにおレ、てノード N1に蓄積される信号電荷量に応じた電 位が発生する。電圧増幅器 16は、ノード Nfの電位に応じた出力電圧を発生し、かつ 、画素選択制御信号 PSに従ってオンされた画素選択スィッチ 18を介して出力ノード Noと接続される。これにより、出力ノード Noには、当該 1フレーム期間にノード NI 蓄積された信号電荷量に応じた出力電圧信号 Voutが出力される。 [0066] 本発明の特徴点として、 1フレーム期間中に制御スィッチ 24のオフ期間（以下、電 荷排出期間とも称する）を適宜設けることによって、入射光が強ぐノード N1の信号 電荷力 S1フレーム期間の途中で飽和するような場合には、蓄積電荷排出回路 20によ る信号電荷排出動作により、ノード N1に一旦蓄積された信号電荷を、 1フレーム期 間の途中で排出することができる。
[0067] 次に、図 7および図 8を用いて、実施の形態 1による半導体撮像素子の 1フレーム期 間の動作について説明する。
[0068] 図 7を参照して、画素選択制御信号 PS、リセット制御信号 RF、転送制御信号 TG および制御信号 R〇は、各フレーム期間内において所定タイミングで、ハイレベル レべノレ）からローレベル（Lレべノレ）への遷移、あるいは、 Lレベルから Hレベルへの遷 移が発生するように設定される。
[0069] 転送ゲート 12、リセットスィッチ 14、画素選択スィッチ 18および制御スィッチ 24は、 それぞれに対応する転送制御信号 TG、リセット制御信号 RF、画素選択制御信号 P Sおよび制御信号 ROの Hレベル期間にオンし、 Lレベル期間にオフする。
[0070] フレーム期間の切換わりに対応して、画素選択制御信号 PSは、所定期間 Hレベル に設定される。画素選択制御信号 PSの Hレベル期間（画素選択期間）では、まず、リ セット制御信号 RFが Hレベルに設定されてノード Nfの信号電荷がクリアされた後に、 転送制御信号 TGの Hレベル期間（転送期間）が設けられる。この転送期間において 、当該 1フレーム期間におけるノード N1の蓄積信号電荷がノード Nfへ転送され、電 圧増幅器 16により、このタイミングにおけるノード N1の蓄積信号電荷量に応じた出 力電圧信号 Voutが発生される。
[0071] さらに、 1フレーム期間内には、上記画素選択期間に先立って、制御信号 R〇の Lレ ベル期間（電荷排出期間）が所定タイミングに設けられる。上述のように、電荷排出期 間では、画素グループへの入射光量に応じて、蓄積電荷排出回路 20による電荷排 出動作が実行される。
[0072] 図 8には、図 7中の時刻 t0〜t6におけるポテンシャル障壁の形成と信号電荷の動き が模式的に示される。
[0073] 図 8中において、縦軸はポテンシャル障壁の高さを示す。横軸において、 W1はォ 一バーフロードレイン容量 22 (ノード N2)の配置領域に対応し、 W2は電荷排出ゲー ト DG (η—MOSトランジスタ 160)のチャネル領域に対応し、 W3はフォトダイオード P Dの配置領域に対応し、 W4は転送ゲート 12 (η—MOSトランジスタ 170)のチャネル 領域に対応し、 W5はフローティングディフュージョン領域（ノード Nf)に対応する。
[0074] 時刻 tOにおいては、画素選択制御信号 PS、リセット制御信号 RFおよび転送制御 信号 TGが Lレベルに設定され、制御信号 R〇が Hレベルに設定されている。このた め、図 1において、蓄積電荷排出回路 20では、制御スィッチ 24のオンによりノード N 2がオーバーフロードレインとして機能する。一方、画素回路 10では、転送ゲート 12 およびリセットスィッチ 14はターンオフされており、ノード N1では、画素回路 10への 入射光量に応じてフォトダイオード PDが生じさせる光電流により、信号電荷が蓄積さ れる。なお、フォトダイオード PDは、当該画素回路 10への入射光量に応じた光電流 を常時発生させるので、ノード N1における信号電荷の蓄積動作についても、 1フレー ム期間を通じて継続的に実行される。
[0075] 図 8 (a)を参照して、時刻 tOでは、ノード N2 (オーバーフロードレイン容量 22)に対 応する領域 W1は電源電位 VDDにバイアスされている。したがって、フォトダイオード 領域 W3から、飽和により溢れ出した信号電荷 70は、オーバーフロードレイン容量 22 (領域 W1)に蓄積されることなく排出される。このとき、領域 W2すなわち電荷排出ゲ ート下領域のポテンシャルは、フォトダイオード PD (領域 W3)からすべての信号電荷 を引抜くことがないように、フォトダイオード PDのポテンシャル井戸の底を形成するビ ノレトイン電圧よりも低く設定される必要がある。これは、上述した可変抵抗素子として の電荷排出ゲート DGについての、制御スィッチ 24のオン時（Vg= VI)の電気抵抗 R hを適切に設計することと等価である。
[0076] 再び図 7を参照して、時刻 tOの状態より制御信号 ROが Hレベルから Lレベルへ遷 移した、電荷排出期間 Tdrの時刻 tl〜t2では、蓄積電荷排出回路 20において制御 スィッチ 24がターンオフされる。このため、ノード N2には、オーバーフロードレイン容 量 22によって各画素回路 10のノード N1からの漏れ信号電荷が蓄積される。
[0077] 図 8 (b)を参照して、時刻 tlでは、領域 W1 (ノード N2)が電源電位 VDDと切離され ることにより、フォトダイオード領域 W3 (ノード N1)からの流入電荷の蓄積が開始され る。
[0078] 図 8(c)を参照して、時刻 t2においては、フォトダイオード領域 W3(ノード N1)から 流入する信号電荷がオーバーフロードレイン容量部 W1 (ノード N2)に蓄積されるの に従って、電荷排出ゲート下領域 W2のポテンシャルが上昇する。この結果、電荷排 出ゲート DGの抵抗が低下するのと等価となり、各画素回路 10内のノード N1からの 信号電荷排出動作が促進される。
[0079] ここで、フォトダイオード PDに電荷排出を疎外するポテンシャルのバリアやポケット が存在せず、電荷排出ゲート下領域 W2のポテンシャルの最大値がフォトダイオード のビルトイン電圧を超えないとすると、フォトダイオード領域 W3から領域 W1 (ノード N 2)への信号電荷の移動は、下記（1)式に示す、 n_M〇Sトランジスタ 160のサブス レツショルド電流式でモデル化することができる。
[0080] Ids = IdO · exp{q/ (n · k · T) · ( Vg - Vs - Vt) } ---(l)
ただし、 （1)式中において、 IdOは、下記（2)式で示される。
[0081] IdO= (W/L) - μη-CO· (k-T/q) -exp(l) …（2)
なお、（1), (2)式中で、 qは素電荷、 kはボルツマン係数、 Tは絶対温度、 はキ ャリア移動度（電子）を示し、 Wおよび Lは、 n—MOSトランジスタ 160のゲート幅およ びゲート長を示す。また、 Vsはフォトダイオード電位（ノード N1の電位）を示し、 Vtは n—MOSトランジスタ 160の閾値電圧を示す。なお、 nは、 n— MOSトランジスタ 160 のゲート絶縁膜容量 COおよび空乏層容量 Cdを用いて、 n= (C0 + Cd)/C0で示さ れる係数である。
[0082] このように、電荷排出期間において、 n—MOSトランジスタ 160に生じるサブスレツ ショルド電流 Ids、すなわち、単位時間当たりにノード N1からノード N2へ排出される 信号電荷の量は、画素グノレープへの入射光量に応じたノード N2の電位に従った、 反転増幅器 26の出力電位 Vgに応じたものとなる。
[0083] ここで、フォトダイオード PD (ノード N1)での飽和信号電荷量を Qとすると、ノード N 1に信号電荷量 Qが蓄積されたときの各点の電位が、容量値等の回路定数より求め られ、かつ、このときのサブスレツショルド電流 Idsの推定値に対応させて、飽和信号 電荷量 Qのすベてを蓄積電荷排出回路 20によってノード N1から排出するのに必要 な所要時間が予め予測できる。したがって、この予測時間に対応させて電荷排出期 間の長さを設定することができる。なお、電荷排出期間は、制御信号 ROの設定によ り設けることができるので、 1フレーム期間内に 1回のみでなぐ複数回設けることとし てもよい。
[0084] 再び図 7を参照して、時刻 t2力 t3の間に制御信号 ROが Lレベルから Hレベルに 遷移すると、制御スィッチ 24が再びターンオンされて、時刻 tOの状態が再現される。 これにより、ノード N1では、画素回路 10への入射光量に応じた信号電荷の蓄積動 作が再開される。
[0085] 図 8 (d)を参照して、信号電荷の蓄積動作が再開される時亥 3、すなわち電荷排出 期間 Tdrの終了時において、入射光が強い場合には、例示するように、電荷排出期 間 Tdrにおける蓄積電荷排出回路 20の信号電荷排出動作によって、フォトダイォー ド領域 W3 (ノード N1)の信号電荷は、一旦クリアされた状態となる。一方、図示は省 略するが、画素グノレープへの入射光が弱い場合には、蓄積電荷排出回路 20による 信号電荷排出動作が実行されず、フォトダイオード領域 W3 (ノード N1)には、これま でに蓄積された信号電荷がそのまま残存する形となる。また、中間的な入射光の領 域では、ノード N1にはそれまでに蓄積された信号電荷のうちの一部が残存することと なる。このように、電荷排出期間 Tdrでは、蓄積電荷排出回路 20により、画素グルー プへの入射光量に応じた量の信号電荷力 フォトダイオード領域 W3 (ノード N1)から 排出される。
[0086] 再び図 7を参照して、画素選択制御信号 PSが Hレベルに設定される画素選択期間 では、まず、リセット制御信号 RFが所定期間 Hレベルに設定されることにより、リセット スィッチ 14のオンによって、フローティングディフュージョンとしてのノード Nfが電源電 位 VDDと接続される（時刻 t4)。
[0087] さらに、転送制御信号 TGが Hレベルに設定される転送期間では、転送ゲート 12が オンされて、その時点までにノード N1に蓄積された信号電荷がノード Nfへ転送され る（時刻 t5)。その後、転送制御信号 TGが Lレベルへ復帰して転送期間が終了する ことにより、転送ゲート 12はオフされる（時刻 t6)。さらに、画素選択制御信号 PSが L レベルへ復帰して、画素選択期間が終了することにより、 1フレーム期間の動作が終 了する。
[0088] 図 8 (e)を参照して、時刻 t4では、電荷排出期間 Tdr後にノード N1に蓄積された信 号電荷がフォトダイオード領域 W3 (ノード N1)に保持される。一方、フローティングデ ィフュージョン領域 W5 (ノード Nf)は、電源電位 VDDと接続されてこの領域に蓄積さ れた信号電荷がクリアされる。
[0089] 図 8 (f)を参照して、時刻 t5では、転送ゲート 12をターンオンすることにより、転送ゲ ート下領域 W4のポテンシャルのポテンシャルが上昇して、当該 1フレーム期間にフォ トダイオード領域 W3 (ノード N1)にこれまで蓄積された信号電荷がフローティングデ ィフュージョン領域 W5 (ノード Nf)へ転送される。
[0090] 転送される信号電荷量は、入射光が強ぐ電荷排出期間 Tdrに信号電荷排出動作 が完全に行なわれる場合には、電荷排出期間 Tdr後の再蓄積期間 Tag (図 7)に蓄 積された信号電荷量となり、入射光が弱ぐ電荷排出期間 Tdrに信号電荷排出動作 が非実行とされる場合には、 1フレーム期間で蓄積された信号電荷となる。
[0091] 図 8 (g)を参照して、時刻 t6では、転送ゲート 12がターンオフされて、転送ゲート下 領域 W4のポテンシャルのポテンシャルが下降するので、フォトダイオード領域 W3 (ノ ード N1)から転送された信号電荷力 フローティングディフュージョン領域 W5 (ノード Nf)に蓄積される。この結果、フローティングディフュージョン領域 W5 (ノード Nf)は、 このときの蓄積信号電荷量、すなわち、 1フレーム期間終了時でのノード N1の蓄積 信号電荷量に応じた電位となり、このときのノード Nfの電位に応じた出力電圧信号 V outが出力ノード Noから出力される。なお、時刻 t6において、 1フレーム期間の切換 わりに対応して、フォトダイオード領域 W3 (ノード N1)での蓄積信号電荷は一且クリ ァされる。
[0092] 以上説明したように、実施の形態 1による半導体撮像素子では、画素グループごと に設けられた蓄積電荷排出回路によって、当該画素グループへの入射光が強い場 合 (高照度時）には、各画素回路に蓄積された信号電荷を、 1フレーム期間の中間タ イミング (電荷排出期間）で一旦排出することが可能となる。したがって、高照度時に は、電荷排出期間 (複数回設けられる場合には最後の電荷排出期間）の終了から、 転送期間が終了するまでの再蓄積期間 Tagに対する 1フレーム期間 Tfrの比である k = (Tfr/Tag)に従って、各画素回路 10でのダイナミックレンジを拡大することが可 能となる。
[0093] 一方で、当該画素グループへの入射光が弱い（低照度）場合には、蓄積電荷排出 回路 20による信号電荷排出動作を非実行として、各画素回路 10でのダイナミックレ ンジを拡大することなくコントラストを確保した撮像を行なうことができる。
[0094] この結果、各画素回路 10に配置される受光検知素子（フォトダイオード）を 1個とし、 かつ、当該受光検知素子によって生じる信号電荷の蓄積量のみに基づいて受光量 を検知する簡易な回路構成によって、高照度時におけるダイナミックレンジを拡大し て、視野内の輝度分布が大きレ、場合であっても明るレ、部分と喑レ、部分との十分なコ ントラストを検知することが可能となる。
[0095] ここで、画素回路 10において、フォトダイオード PDは本発明での「第 1の受光検知 素子」に対応し、ノード N1は本発明の「第 1のノード」に対応する。また、転送ゲート 1 2は、ノード N1の蓄積電荷をクリアする「第 1の初期化回路」に対応し、リセットスイツ チ 14は、本発明での「第 2の初期化回路」に対応する。さらに、電圧増幅器 16は、本 発明での「読出回路」に対応する。なお、この「読出回路」については、画素回路 10 の外部要素として、たとえば、複数の画素回路 10の間で共有させるように配置するこ とも可能である。
[0096] また、蓄積電荷排出回路 20において、ノード N2は本発明の「第 2のノード」に対応 し、電源電位ノード 5は本発明での「電位ノード」に対応し、反転増幅器 26は本発明 での「制御電位発生部」に対応し、制御スィッチ 24は本発明での「制御スィッチ素子 」に対応する。
[0097] さらに、図 3において、 n_拡散領域 130は、本発明での「第 1の不純物拡散領域」 に対応し、 n +拡散領域 110は、本発明での「第 2の不純物拡散領域」に対応し、 n +拡散領域 120は、本発明での「第 3の不純物拡散領域」に対応する。また、 n-M OSトランジスタ 160は、本発明での「第 1の電界効果トランジスタ」に対応し、 n-MO Sトランジスタ 170は、本発明での「第 2の電界効果トランジスタ」に対応する。
[0098] 図 9は、実施の形態 1による画素回路および蓄積電荷排出回路を行列状に配列し て構成された実施の形態 1による半導体撮像素子の全体構成を示すブロック図であ る。
[0099] 図 9を参照して、実施の形態に従う半導体撮像素子 200は、入射光を受ける受光 面に行列状に配列された複数の画素回路 10と、行方向および列方向に隣接する 4 個ずつの画素回路 10によって構成される画素グループごとに配置された蓄積電荷 排出回路 20と、制御信号発生回路 210と、電圧ラッチ回路 220と、行方向に延在し て配置された信号線 230と、列方向に延在して配置されたデータ線 240とを備える。
[0100] 制御信号発生回路 210は、 1フレーム期間に対応させて垂直方向（列方向）の走查 を実行する垂直シフトレジスタ（図示せず）の出力に基づき、図 7で説明した、画素選 択制御信号 PS、リセット制御信号 RF、転送制御信号 TGおよび制御信号 R〇を含む 制御信号群を画素行単位で発生する。
[0101] 制御信号発生回路 210によって生成された制御信号群は信号線 230によって伝 達され、同一画素行中の各画素回路 10および各蓄積電荷排出回路 20へ取込まれ る。
[0102] データ線 240は、画素列ごとに設けられ、対応の画素列中の各画素回路 10の出力 ノード Noと接続される。電圧ラッチ回路 220は、各データ線 240と接続され、水平方 向（行方向）の走査を実行する水平シフトレジスタ（図示せず）の出力に基づき、デー タ線 240上の電圧を順次読取ることにより、画素回路 10の走査順序に従って各画素 回路 10からの出力電圧信号 Voutを順に取得することができる。これにより、画素回 路 10の走査順序に従って、各画素回路 10からの出力電圧信号 Voutがシリアルに 配列されたデータ列信号 Vdatを得ることができる。
[0103] なお、本実施の形態のように、同一の画素グループに属する画素回路が複数（2個 )の画素行にまたがる場合には、同一の画素グノレープに対応する複数（2個）の画素 行では、制御信号群を共通のタイミングで設定することが好ましい。この場合には、各 画素列において、同一の画素グループに属する複数（2個）の画素回路 10から出力 電圧信号 Voutが出力されるので、データ線 240についても画素列ごとに複数本（2 本)配置して、同一の画素グループに属する複数（2個）の画素回路 10を、複数本（2 本)配置されたデータ線 240とそれぞれ接続する読出構成とすることが必要である。 これにより、より精度の高い読出動作を実行することが可能となる。 [0104] なお、本発明の実施の形態において、各画素回路 10の走査および出力電圧信号 の取出のための構成は、図 9の例示に限定されるものではなぐ当業者に周知の任 意の手法を適宜用いることが可能である点を確認的に記載する。また、蓄積電荷排 出回路 20を共有する画素グループについても、任意の個数の画素行および画素列 にわたつて構成することが可能である。
[0105] (実施の形態 1の変形例）
実施の形態 1では、坦込型ダイオードによってフォトダイオード PDを構成する画素 回路 10を備えた半導体撮像素子を例示した。し力、しながら、本発明は、埋込型ダイ オード以外のフォトダイオードにより構成された画素回路にも適用することが可能であ る。
[0106] 図 10に示すように、図 1における画素回路 10を、画素回路 11に置換しても、同一 の画素グループ内の複数個の画素回路 11によって蓄積電荷排出回路 20を共有し て、実施の形態 1と同様の半導体撮像素子を構成することが可能である。
[0107] 図 10を参照して、画素回路 11は、図 1に示した画素回路 10と比較して、転送ゲー ト 12の配置が省略される点で異なる。すなわち、リセットスィッチ 14は、ノード N1を直 接リセットするように接続され、電圧増幅器 16の入力ノードは、ノード N1と直接接続さ れる。
[0108] したがって、画素回路 11では、図 6に示した構造において、フォトダイオード PDを 坦込型ダイオードに限定することなぐ通常の pn接合ダイオードとして構成することが できる。この場合には、ノード N1に対応する n型拡散領域を p型シリコン基板 100の 主表面上に設けることとなるため、ノード N1に対して直接物理的にコンタクトする接 点を形成することが可能となる。このため、各画素回路 11において図 1における転送 ゲート 12 (図 6における n_M〇Sトランジスタ 170)の配置を省略しても、実施の形態 1と同様の半導体撮像素子を構成することが可能となる。
[0109] すなわち、画素回路 11では、リセットスィッチ 14が本発明での「第 1の初期化回路」 に対応し、本発明における「第 2の初期化回路」は配置されない。
[0110] 次に図 11を用いて、画素回路 11を適用した実施の形態 1の変形例による半導体 撮像素子における 1フレーム期間の動作を説明する。 [0111] 図 11を参照して、実施の形態 1の変形例による半導体撮像素子では、制御信号 R Oが実施の形態 1 (図 7)と同様に設定される一方で、画素選択制御信号 PSは、図 7 での時刻 t5に対応するタイミングにて Hレベルに設定される。そして、リセット制御信 号 RFは、 1フレーム期間の切換わりに対応するように、画素選択期間（画素選択制 御信号 RSの Hレベル期間）の終了に応答して、新たな 1フレーム期間の開始時に H レベルに設定される。これにより、各フレーム期間の開始時に、ノード N1の蓄積信号 電荷をクリアすること力 Sできる。
[0112] 1フレーム期間において、ノード N1の電位および電圧増幅器 16の出力電圧は、ノ ード N1での信号電荷の蓄積量に応じて時々刻々変化していくが、 1フレーム期間の 途中に制御信号 R〇の Lレベル期間（電荷排出期間）を設けて蓄積電荷排出回路 20 による信号電荷排出動作を適宜実行することにより、実施の形態 1での画素回路 10 と同様の出力電圧信号 Voutを、画素回路 11により発生することができる。
[0113] (実施の形態 2)
図 12は、実施の形態 2に従う半導体撮像素子における画素回路および蓄積電荷 排出回路の構成を説明する回路図である。
[0114] 図 12を参照して、実施の形態 2に従う半導体撮像素子においては、図 1に示した蓄 積電荷排出回路 20に代えて、蓄積電荷排出回路 21が設けられる。
[0115] 蓄積電荷排出回路 21は、図 1に示した蓄積電荷排出回路 20において、ノード N2 および接地ノード 6の間に、「第 2の受光検知素子」としてのフォトダイオード PD #が 配置された回路構成を有する。
[0116] 図 13は、図 3に示した蓄積電荷排出回路 21の主要部の断面図に対応する、蓄積 電荷排出回路 21の主要部の構造を示す断面図である。図 13および図 3の比較から 理解されるように、蓄積電荷排出回路 21は、オーバーフロードレインとして作用する n +拡散領域 110の主表面側に設けられた遮光板 115の配置を省略した構造を有す る。これにより、接地電位 VSSにバイアスされた p型シリコン基板 100をアノードとし、 n +拡散領域 110を力ソードとするフォトダイオード PD #が形成される。蓄積電荷排出 回路 21のその他の部分の構成および構造については、蓄積電荷排出回路 20と同 様であるので詳細な説明は繰返さなレ、。 [0117] 蓄積電荷排出回路 21は、実施の形態 1と同様に画素グノレープごとに設けられ、同 一の画素グループに含まれる画素回路 10の各ノード N1と電荷排出ゲート DGを介し て電気的に接続される。
[0118] 再び図 12を参照して、蓄積電荷排出回路 21では、制御スィッチ 24のオン期間中 には、 n +拡散領域 110は、電源電位 VDDにバイアスされることにより、実施の形態 1の蓄積電荷排出回路 20と同様にオーバーフロードレインとして作用する。一方、制 御スィッチ 24のオフ期間（電荷排出期間）には、フォトダイオード PD #により、蓄積電 荷排出回路 21への入射光、すなわち当該画素グループへの入射光量に応じた光 電流を発生させ、光電流の発生に伴って信号電荷をノード N2に蓄積することが可能 となる。
[0119] この際に、図 2に例示したレイアウトと同様に、同一の画素グループに属する画素回 路によって囲まれる領域内に、各画素回路から実質的に等距離となるようにノード N 2 (すなわちフォトダイオード PD # )を設けることにより、直接の露光によって、当該画 素グノレープでの平均的な入射光量に応じた光電流をフォトダイオード PD #により発 生すること力 Sできる。
[0120] これにより、蓄積電荷排出回路 21では、電荷排出期間において、実施の形態 1と 同様に各画素回路 10から溢れ出した信号電荷に加えて、フォトダイオード PD #によ つて生じた信号電荷についてもノード N2に蓄積される。このため、蓄積電荷排出回 路 21では、ノード N2に信号電荷が蓄積されやすくなり、ノード N1からの信号電荷排 出動作を起こりやすくし、かつ信号電荷の排出速度を高めることが可能となる。
[0121] この結果、高照度時に同一のダイナミックレンジを得るために必要な 1フレーム期間 が相対的に短縮されるので、より高速な撮像を実行することが可能となる。
[0122] あるいは、電荷排出期間において、フォトダイオード PD #によって検知される受光 量のみに応じて、ノード N2の電位、すなわち電荷排出ゲート DGの抵抗を制御する 構成とすることも原理的に可能である。このような構成では、蓄積電荷排出回路 21に おいて、各画素回路 10のノード N1からの信号電荷を排出するための電荷排出部（ 図示せず）を別途設けることにより、各電荷排出ゲート DGは、ノード N2から切離して 、当該電荷排出口と各画素回路 10中のノード N1との間に接続すればよい。 [0123] また、実施の形態 2による半導体撮像素子において、画素回路 10についても、実 施の形態 1の変形例で示した画素回路 11と置換することが可能である。すなわち、 画素回路 10または 11と、実施の形態 2による蓄積電荷排出回路 21とを、たとえば、 図 9に示すように配置することによって、実施の形態 2による半導体撮像素子を構成 すること力 Sできる。
[0124] (実施の形態 3)
以上のように、画素回路 10または 11と、蓄積電荷排出回路 20または 21との組合 せによって、本発明の実施の形態による半導体撮像素子を構成することが可能であ る。ここで、実施の形態 1および 2では、フォトダイオード PDのアノードを接地電位 VS Sに固定する回路構成を例示したが、各回路での極性を反転して、フォトダイオード P Dの力ソードを電源電位 VDDに固定する回路構成とすることも可能である。
[0125] 図 14および図 15には、画素回路 10および 11の極性をそれぞれ反転した変形例 である実施の形態 3による画素回路 10 #および 11 #がそれぞれ示される。
[0126] 画素回路 10 #および 11 #では、フォトダイオード PDの力ソードが電源電位ノード 5 と接続される構成とされ、画素回路 10および 11と比較して、ノード N1と電源電位ノー ド 5および接地ノード 6のそれぞれとの間に接続される回路素子の配置が入れ換えら れる。なお、画素回路 10 #および 11 #では、ノード N1がフォトダイオードのアノード に対応するので、蓄積される信号電荷は正電荷となる。
[0127] 図 16および図 17には、蓄積電荷排出回路 20および 21の極性をそれぞれ反転し た変形例である実施の形態 3による蓄積電荷排出回路 20 #および 21 #が示される 。蓄積電荷排出回路 20 #ぉよび 21 #では、蓄積電荷排出回路 20および 21と比較 して、ノード N1と電源電位ノード 5および接地ノード 6のそれぞれとの間に接続される 回路素子の配置が入れ換えられる。
[0128] また、各画素回路 10 #ほたは 11 # )中のノード N1と、蓄積電荷排出回路 20 # ( または 21 # )中のノード N2との間には、電荷排出ゲート DGに代えて、ノード N1から 正電荷を排出するための電荷排出ゲート DG#が接続される。電荷排出ゲート DG # は、電荷排出ゲート DGとは反対に、反転増幅器 26の出力電位 Vgが低下 (すなわち 、ノード N2の電位が上昇）するのに従って、電気抵抗が低下し、出力電位 Vgが上昇 するのに従って電気抵抗が高くなるように構成される。
[0129] 画素回路 10#, 11#および蓄積電荷排出回路 20#, 21#は、図 6または図 13に 示した構造例において、 n型および p型の導電型を適宜反転することによって構成す ることが可能である。すなわち、画素回路 10#, 11 #では転送ゲート 12は、 p-MO Sトランジスタで構成され、蓄積電荷排出回路 20#， 21 #では電荷排出ゲート DGは 、 p_MOSトランジスタにより構成される。
[0130] 画素回路 10#, 11#および蓄積電荷排出回路 20#, 21#の動作および機能は 、画素回路 10, 11および蓄積電荷排出回路 20, 21と同様であるので、詳細な説明 は繰返さなレ、。すなわち、画素回路 10#または 11#と、蓄積電荷排出回路 20#ま たは 21 #との組合せによっても、本発明の実施の形態による半導体撮像素子を構成 することが可能である。ただし、正電荷（正孔）の移動度は、負電荷（電子）の移動度 よりも小さいので、画素回路 10, 11および蓄積電荷排出回路 20， 21により構成され た半導体撮像素子は、画素回路 10#, 11#および蓄積電荷排出回路 20#， 21# により構成された半導体撮像素子と比較して、高速撮像の面で相対的に有利である
[0131] 今回開示された実施の形態はすべての点で例示であって制限的なものではないと 考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって 示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが 意図される。
産業上の利用可能性
[0132] 以上説明したように、この発明による半導体撮像素子は、高い視覚検知能力を有し た撮像素子として様々な状況下で使用可能であり、屋外を含む監視用カメラや車載 用カメラなどに利用することが可能である。また、簡易な回路構成のため画素サイズ を縮小できるので、多画素化に適するとともに携帯機器への搭載にも好適である。

Claims

請求の範囲
[1] 半導体撮像素子であって、
複数個の画素グループに分割される複数の画素回路と、
前記画素グノレープごとに設けられた蓄積電荷排出回路とを備え、
各前記画素グループは、複数個の前記画素回路を含み、
各前記画素回路は、
当該画素回路への入射光量に応じた信号電荷を生じさせるための第 1の受光検知 素子と、
前記第 1の受光検知素子により発生された前記信号電荷が蓄積される、所定容量 の第 1のノードと、
フレーム期間の切換わりに対応して前記第 1のノードに蓄積された前記信号電荷を クリアするための第 1の初期化回路とを含み、
前記蓄積電荷排出回路は、各前記フレーム期間中の所定タイミングに予め設定さ れる電荷排出期間において、対応の前記画素グループへの入射光量に応じて、前 記第 1のノードから前記信号電荷を流出させる信号電荷排出動作を実行するように 構成され、
前記信号電荷排出動作は、前記対応の画素グループへの入射光量が大きくなる のに応じて、前記第 1のノードから流出する単位時間当たりの信号電荷量が相対的 に大きくなるように実行され、
前記半導体撮像素子は、
各前記画素回路について、各前記フレーム期間において前記電荷排出期間より後 の所定タイミングに設定された出力タイミングにおける、前記第 1のノードに蓄積され た前記信号電荷の量に応じた電気信号を出力するように構成された読出回路をさら に備える、半導体撮像素子。
[2] 前記蓄積電荷排出回路は、
前記第 1のノードにおける前記信号電荷の飽和により、当該画素グループに含まれ る前記複数個の画素回路中の前記第 1のノードから流出した前記信号電荷を蓄積す るように構成された所定容量を有する第 2のノードと、 前記第 2のノードの電位に応じて変化する制御電位を発生する制御電位発生部と 前記信号電荷を吸引するための所定電位を供給する電位ノードと、
当該電位ノードおよび前記第 2のノードの間に設けられ、前記電荷排出期間におい てオフされる一方で、前記電荷排出期間以外ではオンされる制御スィッチ素子と、 当該画素グノレープ内の各前記第 1のノードと前記第 2のノードとの間に接続され、 前記制御電位に応じて各前記第 1のノードから前記第 2のノードへ流出する前記信 号電荷の排出電流の大きさを制御する電荷排出ゲートとを含み、
前記電荷排出ゲートは、前記電荷排出期間において前記第 2のノードの前記信号 電荷の蓄積量に基づく前記第 2のノードの電位変化により、前記制御電位を変化さ せることに従って、前記排出電流を増加するように構成される、請求の範囲第 1項に 記載の半導体撮像素子。
前記蓄積電荷排出回路は、
当該蓄積電荷排出回路への入射光量に応じた信号電荷を生じさせるための第 2の 受光検知素子と、
前記第 1のノードにおける前記信号電荷の飽和により、当該画素グループに含まれ る前記複数個の画素回路中の前記第 1のノードから流出した前記信号電荷と、前記 第 2の受光検知素子により発生された前記信号電荷との両方を蓄積するように構成 された所定容量を有する第 2のノードと、
前記第 2のノードの電位に応じて変化する制御電位を発生する制御電位発生部と 前記信号電荷を吸引するための所定電位を供給する電位ノードと、
当該電位ノードおよび前記第 2のノードの間に設けられ、前記電荷排出期間におい てオフされる一方で、前記電荷排出期間以外ではオンされる制御スィッチ素子と、 当該画素グノレープ内の各前記第 1のノードと前記第 2のノードとの間に接続され、 前記制御電位に応じて各前記第 1のノードから前記第 2のノードへ流出する前記信 号電荷の排出電流の大きさを制御する電荷排出ゲートとを含み、
前記電荷排出ゲートは、前記電荷排出期間において前記第 2のノードの前記信号 電荷の蓄積量に基づく前記第 2のノードの電位変化により、前記制御電位を変化さ せることに従って、前記排出電流を増加するように構成される、請求の範囲第 1項に 記載の半導体撮像素子。
[4] 当該蓄積電荷排出回路への入射光量に応じた信号電荷を生じさせるための第 2の 受光検知素子と、
前記第 2の受光検知素子により発生された前記信号電荷を蓄積するように構成さ れた所定容量を有する第 2のノードと、
前記第 2のノードの電位に応じて変化する制御電位を発生する制御電位発生部と 前記信号電荷を吸引するための所定電位を供給する電位ノードと、
当該電位ノードおよび前記第 2のノードの間に設けられ、前記電荷排出期間におい てオフされる一方で、前記電荷排出期間以外ではオンされる制御スィッチ素子と、 当該画素グノレープ内の各前記第 1のノードと前記第 2のノードとの間に接続され、 前記制御電位に応じて各前記第 1のノードから前記第 2のノードへ流出する前記信 号電荷の排出電流の大きさを制御する電荷排出ゲートとを含み、
前記電荷排出ゲートは、前記電荷排出期間において前記第 2のノードの前記信号 電荷の蓄積量に基づく前記第 2のノードの電位変化により、前記制御電位を変化さ せることに従って、前記排出電流を増加するように構成される、請求の範囲第 1項に 記載の半導体撮像素子。
[5] 前記電荷排出ゲートは、前記制御電位発生部からの前記制御電位に応じて抵抗 値が変化する可変抵抗素子であり、
前記可変抵抗素子は、前記第 2のノードにおける前記信号電荷の蓄積量の増加に 対応した前記制御電位の変化に従って前記抵抗値が低下するように構成される、請 求の範囲第 2項から第 4項のいずれか 1項に記載の半導体撮像素子。
[6] 前記電荷排出ゲートは、
前記第 1のノードを構成する第 1の不純物拡散領域をソースとし、前記第 2のノード を構成する第 2の不純物拡散領域をドレインとする第 1の電界効果トランジスタを含み 前記制御電位発生部は、前記第 2のノードにおける前記信号電荷の蓄積量の増加 に従って前記ソースおよび前記ドレイン間のチャネル抵抗が低下するように、前記制 御電位を発生して前記第 1の電界効果トランジスタのゲートに出力し、
各前記画素回路は、
前記出力タイミングにおいて飽和領域または線形領域でオンすることにより、前記 第 1の不純物拡散領域に蓄積された前記信号電荷を第 3の不純物拡散領域へ転送 するように構成された第 2の電界効果トランジスタと、
同一の前記フレーム期間内で、前記第 2の電界効果トランジスタのオンに先立って 前記第 3の不純物拡散領域内の前記信号電荷をクリアするための第 2の初期化回路 とをさらに含み、
前記読出回路は、前記出力タイミングにおける、前記第 3の不純物拡散領域に蓄 積された前記信号電荷の量に応じた前記電気信号を出力するように構成される、請 求の範囲第 2項から第 4項のいずれか 1項に記載の半導体撮像素子。
[7] 前記蓄積電荷排出回路は、前記入射光を受ける平面内において、対応の前記画 素グノレープに含まれる前記複数個の画素回路によって囲まれる領域内に形成される 、請求の範囲第 1項から第 4項のいずれか 1項に記載の半導体撮像素子。
[8] 前記蓄積電荷排出回路は、前記対応の前記画素グループへの入射光量が小さい ときには、前記電荷排出期間における前記信号電荷排出動作を非実行とする、請求 の範囲第 1項に記載の半導体撮像素子。
[9] 前記蓄積電荷排出回路は、
前記信号電荷排出動作の実行時に前記第 1のノードから流出した前記信号電荷を 受けるための第 2のノードと、
当該画素グノレープ内の各前記第 1のノードと前記第 2のノードとの間に接続され、 前記電荷排出期間において、前記対応の画素グループへの入射光量に応じて各前 記第 1のノードから前記第 2のノードへ流出する前記信号電荷の排出電流の大きさを 制御する電荷排出ゲートとを含み、
前記電荷排出ゲートは、前記対応の画素グループへの入射光量が大きくなるのに 応じて、前記排出電流を増加するように構成される、請求の範囲第 1項に記載の半 導体撮像素子。
前記電荷排出ゲートは、前記対応の画素グループへの入射光量に応じて抵抗値 が変化する可変抵抗素子であり、
前記可変抵抗素子は、前記対応の画素グループへの入射光量が大きくなるのに 応じて前記抵抗値が低下するように構成される、請求の範囲第 9項に記載の半導体 撮像素子。
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