JP5814818B2 - 固体撮像装置 - Google Patents

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Description

本発明は、光電変換効果を用いて画像、位置情報を得るＣＭＯＳセンサ、ＣＣＤセンサ等の固体撮像装置に関わるものであり、特に、単位画素内にＭＯＳ容量を備え、電荷―電圧変換を行う固体撮像装置のＳＮ比向上とダイナミックレンジの拡大技術に関する。
ＣＭＯＳセンサ、ＣＣＤセンサに代表される固体撮像装置は、ビデオカメラやデジタルスチルカメラ等に広く応用されている。
ＣＭＯＳセンサを用いた固体撮像装置は、光電変換素子ＰＤとその選択を行うスイッチング素子や、信号電荷を読み出すスイッチング素子はＣＭＯＳトランジスタが用いられている。また、制御回路、信号処理回路等の周辺回路にＭＯＳトランジスタあるいはＣＭＯＳトランジスタが用いられ、光電変換素子ＰＤと前記スイッチング素子、周辺回路を一連の構成で同一チップ上に製造することができる利点を有している。
この固体撮像装置は、光電変換素子（ホトダイオード：ＰＤ）を設けた複数の画素を半導体基板上に配置したものであり、各画素に入射した光をホトダイオードによって光電変換して電荷を生成、収集し、この電荷をフローティングディフュージョン（ＦＤ）部に転送し、このＦＤ部の電位変動をＭＯＳトランジスタによって検出し、これを電気信号に変換、増幅することにより映像信号として出力するものである（例えば、特許文献１）。
特開２００６−１４８２８４号公報
映像信号の光感度を向上するには、ＦＤ部の容量を小さく抑えて、信号電荷を信号電圧に変換する際の電荷電圧変換効率を高くすることが望ましい。光電変換により得られる電荷Ｑ、電荷を蓄えるＦＤ部の容量Ｃ及びＦＤ部の信号電圧ＶとするときΔＶ＝ΔＱ／Ｃの関係が成立するため、電荷Ｑの変化に伴う信号電圧Ｖの変化は、容量Ｃが小さいほど大きく現われるためである。しかしながら、このように電荷電圧変換効率を高くすると、それに応じて撮像の感度が高くなるため、暗電荷に起因するノイズ成分によりＳＮ比が低下する方向に作用する。ここで、暗電荷とは光の入射以外の原因で生じる電荷をいい、熱雑音が主原因である。一方で、ＦＤ部の容量を小さく抑えると、強い光が入射した場合にはＰＤに蓄積される信号電荷をＦＤ部に転送しきれなくなるという問題が生じる。また、この対策として、ＰＤの飽和信号量を減少させると、輝度の高い部分のコントラストが確保できなくなり、ダイナミックレンジが縮小してしまう。ＦＤ部の容量を大きくして、PDの面積拡大により、ダイナミックレンジを大きく取ると、暗電流はＰＤ面積に比例して大きくなる。そのため、ＳＮ比の向上とダイナミックレンジの拡大を同時に実現するためには、暗電荷発生を抑制する必要がある。
動作中の固体撮像素子内のＰＮ接合に逆バイアスを印加することにより、拡散層に存在する多数キャリアが、ウェルのポテンシャル障壁を乗り越え、ＰＤに流入し、暗電荷が増加することを防止する。
または、電荷電圧変換部の素子が、ＭＯＳキャパシタンスを含む素子で構成される場合には、ウェルと同一の導電型となるエンハンスメント型のＭＯＳキャパシタンスとすることにより、ＰＤに流入し、暗電荷が増加することを防止すると共に、ＭＯＳキャパシタンスの拡散層を接続する配線の配置する必要がなく、レイアウト面積を縮小できる。
固体撮像素子のＳＮ比の向上とダイナミックレンジの拡大を同時に実現することができる。
実施例１における固体撮像装置の画素回路構成図である。 ＣＭＯＳイメージセンサの動作タイムチャート図である。 ＭＯＳキャパシタンスを含む素子の容量特性図である。 ＣＭＯＳイメージセンサの出力特性図である。 実施例１における要部断面図である。 図５に対する比較例である。 実施例２における要部断面図である。 実施例２における固体撮像装置の画素回路構成図である。 実施例２における要部断面図（変形例）である。
以下、本発明の実施の形態について図面を用いて詳細に説明する。
図１に電荷電圧変換部の素子が、ＭＯＳキャパシタンスを含む素子で構成される場合のＣＭＯＳイメージセンサ（画素部）の回路図を示す。このようなＭＯＳキャパシタンスを含む画素部の回路構成は、例えば、特許文献１に記載されている。なお、本回路は一例であって、この回路構成には限定されるものではない。図２のタイムチャートを用いて、本回路の動作を説明する。
リセット期間では、リセット線９及び読み出し線８がHighとなり、リセットＭＯＳ２及びトランスファＭＯＳ１が導通してホトダイオードＰＤ６及びフローティングディフュージョンＦＤ７の電荷が引き抜かれる。その後、リセット線９及び読み出し線８がLowとなり、リセットＭＯＳ２及びトランスファＭＯＳ１は非導通となる。露光期間では、光の照射により発生した光電荷がホトダイオードＰＤ６に電荷が蓄えられる。次に、読み出し線８がHighになりトランスファＭＯＳ１を導通させることにより、ホトダイオードＰＤ６に蓄えられた電荷をフローティングディフュージョンＦＤ７及びＭＯＳキャパシタンス４に転送する。フローティングディフュージョンＦＤ７はキャパシタの役割を果たし、フローティングディフュージョンＦＤ７及びＭＯＳキャパシタンス４がホトダイオードＰＤ６への光照射量に応じた電荷を蓄積する。読出期間では、選択線１０がHighになり、セレクトＭＯＳ５を導通させる。アンプＭＯＳ３には定電流源が接続されており、ソース・ドレイン間に定電流が流れる。また、アンプＭＯＳ３のゲート電極はフローティングディフュージョンＦＤ７及びＭＯＳキャパシタンス４に接続されているため、蓄えられた電荷量に応じたゲート電圧がアンプＭＯＳ３に印加され、蓄積された電荷量に応じた電位がアンプＭＯＳ３のソースに現われる。この出力を画素情報として、セレクトＭＯＳ５を通して、信号線１１に読み出す。読み出し後には、再び、リセットＭＯＳ２及びトランスファＭＯＳ１を導通させ、ホトダイオードＰＤ６及びフローティングディフュージョンＦＤ７に蓄えられた電荷をリセットして次の露光に備える。
ここで、アンプＭＯＳ３に並列して接続されているＭＯＳキャパシタンス４は、強い光が入射する場合に、ホトダイオードＰＤ６に蓄積される信号電荷をすべて転送するための付加容量である。ホトダイオードＰＤにおける光電変換により生じる電荷ΔＱ、アンプＭＯＳ３のゲート容量Ｃ１、フローティングディフュージョン７の容量Ｃ２、ＭＯＳキャパシタンス４の容量Ｃ３とすると、ΔＱによる電圧変化はΔＶは、ΔＶ＝ΔＱ／（Ｃ１＋Ｃ２＋Ｃ３）の関係で表わせる。
図３はＭＯＳキャパシタンスの容量の電圧依存性を示す。横軸はキャパシタンスに印加する電圧であり、縦軸が容量である。付加容量となるＭＯＳキャパシタンス４は、通常のＭＯＳトランジスタ構造を転用した場合、波形５１に示すように、容量の電圧依存性が画素の動作電圧（例えば、３．３Ｖ）の範囲であらわれる。このため、図４のようにＣＭＯＳセンサの出力特性の直線性が劣化する。電圧依存性がない場合は、波形６０に示されるようにセンサ出力電圧は入射光量に比例するのに対し、電圧依存性により波形６１に示されるように、入射光量に対するセンサ出力電圧には非線形性が現われる。そこで、容量の電圧依存性を小さくするために、ＭＯＳキャパシタンス４は、デプレッション型（Ｄ型）であれば動作電圧の範囲よりも低い閾値電圧（例えば、−５０Ｖ）を有するデプレッション型（Ｄ型）ＭＯＳキャパシタンス、またはエンハンス型（Ｅ型）であれば動作電圧の範囲よりも高い閾値電圧（例えば、５０Ｖ）を有するエンハンス型（Ｅ型）ＭＯＳキャパシタンスを用いる。すなわち、デプレッション型であれば、ＭＯＳキャパシタンスがＭＯＳトランジスタの蓄積領域、エンハンス型（Ｅ型）であれば、飽和領域で動作するようにする。本実施例では、Ｄ型のＭＯＳキャパシタンスを用いた例である。特に、Ｄ型のＭＯＳキャパシタンスのソースとドレインを短絡させ、ソースとドレインとウェルで構成されるＰＮ接合に、逆バイアスが印加されるように制御されていることを特徴とする。
なお、アンプＭＯＳ３のゲート容量Ｃ１、フローティングディフュージョン７の容量Ｃ２は電圧依存性を持つが、容量としてはＭＯＳキャパシタンスの容量Ｃ３が他の二者に比べて大きいため、画素の動作電圧の範囲では入射光量に対するセンサ出力電圧はほぼ線形性を保つことができる。
図５はＤ型のＭＯＳキャパシタンスとＰＤ部の要部断面構造である。半導体基板１に、絶縁体（一般的には、酸化膜で形成する）からなる素子分離領域１５を形成し、Ｐ型不純物を添加することによりＰウェル１４を形成する。次に、画素回路を構成するトランジスタの閾値を調整する不純物を添加する。この閾値を調整する不純物を添加する一連の工程の一部として、ＭＯＳキャパシタンスの閾値をデプレッション型にするＮ型不純物２３を添加する。
その後の工程として、ゲート電極１８、２２及び不純物領域１６、１７、１９、２０、２１、２４を形成する。ゲート電極１８がトランスファＭＯＳ１のゲート、ゲート電極２２がＤ型のＭＯＳキャパシタンス４のゲートである。不純物領域１７がＮ型ホトダイオードＰＤ、不純物領域１６がホトダイオードＰＤ表面Ｐ型保護層である。また、不純物領域１９、２０，２１がＮ＋拡散層であり、不純物領域１９がフローティングディフュージョンＦＤ、不純物領域２０がＤ型のＭＯＳキャパシタンス４のソース、不純物領域２１がＤ型のＭＯＳキャパシタンス４のドレイン、不純物領域２４がＰ＋拡散層である。
図１に示すように不純物領域１９とＤ型のＭＯＳキャパシタンス４のゲート電極２２及びアンプＭＯＳは、接続されており、ホトダイオードＰＤから転送された電荷を受け取り、電荷電圧変換を行うＦＤ容量を構成する。
また、Ｄ型のＭＯＳキャパシタンス４のソース２０とドレイン２１とは短絡され、電源電圧が印加されている。Ｐウェルは、ＧＮＤ（接地電位）に接続されている。したがって、Ｄ型のＭＯＳキャパシタンスのソース２０（Ｎ＋）及びドレイン２１（Ｎ＋）とＰウェル１４との間にはＰＮ接合が形成され、かつＤ型のＭＯＳキャパシタンスのソース２０及びドレイン２１にはＰＮ接合に逆バイアスを印加する電源電位が印加されていることにより、ソースとドレインに存在する多数キャリア（電子）が熱エネルギーによって励起され、ホトダイオードＰＤに回り込むことはない。
図６に、比較例として、Ｄ型のＭＯＳキャパシタンスのソース及びドレインにＧＮＤ（接地電位）を印加した例を示す。なお、これ以外の点は図５と同一である。この場合、Ｄ型のＭＯＳキャパシタンス４のソース２０及びドレイン２１とＰウェル１４との間のＰＮ接合は無バイアスである。このため、ソース２０及びドレイン２１において熱エネルギーによって励起された電子はＰウェル１４を通ってホトダイオードＰＤ（不純物領域１７）に回り込み暗電流が増大してしまう。これに対して、図５の構造を適用した場合、暗電流が1/10に改善する結果が得られた。
なお、実施例１においては、ホトダイオードＰＤはＮ型、ウェルはＰ型、Ｄ型のＭＯＳキャパシタンスの構成はＮ型であるが、それぞれの導電型を入れ替えて構成することも可能である。すなわち、ホトダイオードＰＤはＰ型、ウェルはＮ型、Ｄ型のＭＯＳキャパシタンスの構成はＰ型としても同様に形成可能である。
次に第２の実施例である画素構造について説明する。図７はＥ型のＭＯＳキャパシタンス４とＰＤ部の要部断面構造であり、図８は図７の構造に対応するＣＭＯＳイメージセンサ（画素部）の回路図である。
第１の構成例と同様に半導体基板１に、絶縁体（一般的には、酸化膜で形成する）からなる素子分離領域１５を形成し、Ｐ型不純物を添加することによりＰウェル１４を形成する。次に、画素回路を構成するトランジスタの閾値を調整する不純物を添加する。この閾値を調整する不純物を添加する一連の工程の一部でＭＯＳキャパシタンス４の閾値をエンハンスメント型にするＰ型不純物２７を添加する。
その後の工程として、ゲート電極１８、２２及び不純物領域１６、１７、１９、２０、２１、２４を形成する。ゲート電極１８がトランスファＭＯＳ１のゲート、ゲート電極２２がＥ型のＭＯＳキャパシタンス４’のゲートである。不純物領域１７がＮ型ホトダイオードＰＤ、不純物領域１６がホトダイオードＰＤ表面Ｐ型保護層である。また、不純物領域１９がＮ＋拡散層である。不純物領域１７、２５、２６がＰ＋拡散層であり、不純物領域２５がＥ型のＭＯＳキャパシタンス４’のソース、不純物領域２６がＥ型のＭＯＳキャパシタンス４’のドレインである。
図８に示すように、不純物領域１９（フローティングディフュージョンＦＤ）、Ｅ型のＭＯＳキャパシタンス４’のゲート及びアンプＭＯＳ３は接続されており、ホトダイオードＰＤから転送された電荷を受け取り、電荷電圧変換を行うＦＤ容量を構成する。
また、Ｅ型のＭＯＳキャパシタンス４’のソース２５とドレイン２６とは短絡され、ＧＮＤ電圧（接地電圧）が印加されている。また、Ｐウェル１４は、ＧＮＤ電圧（接地電位）に接続されている。ＭＯＳキャパシタンス４’を構成するソース２５とドレイン２６及び閾値調整層２７は、すべてＰウェルと同一のＰ型で構成されており、ソース２５とドレイン２６とＰウェル１４との間にＰＮ接合は存在しない。また、信号電荷となる電子は、ソース２５とドレイン２６では少数キャリアであり、熱励起によって発生する電荷はわずかである。このため、不純物領域１９に回り込む電荷はほとんどなくなる。図７の構造を適用した場合においても、暗電流が1/10に改善する結果が得られた。なお、図８の動作波形は図２と同一である。
図７の構成では、また、Ｅ型のＭＯＳキャパシタンスを構成するソース２５とドレイン２６は、ともにＰウェル１４と同一の導電型で構成される。図９は、更にレイアウト面積を縮小するための変形例であり、ＭＯＳキャパシタンス４’を構成するソース２５とドレイン２６を配線層で短絡させることなく、基板内で短絡可能させる。これにより、画素のレイアウト面積を縮小できる。
その結果、ＳＮ比の向上とダイナミックレンジの拡大を同時に実現することできる。
１…トランスファＭＯＳ、２…リセットＭＯＳ、３…アンプＭＯＳ、４，４’…ＭＯＳキャパシタンス、５…セレクトＭＯＳ、６…ホトダイオードＰＤ、７…フローティングディフュージョンＦＤ、８…読み出し線、９…リセット線、１０…選択線、１１…信号線、１２…電源線、１３…ＧＮＤ線、１４…Ｐウェル、１５…素子分離領域、１６…ホトダイオードＰＤ表面Ｐ型保護層、１７…Ｎ型ホトダイオードＰＤ、１８…トランスファＭＯＳゲート、１９…フローティングディフュージョンＦＤ、２０…Ｄ型のＭＯＳキャパシタンスのソース、２１…Ｄ型のＭＯＳキャパシタンスのドレイン、２２…Ｄ型のＭＯＳキャパシタンスのゲート、２３…Ｄ型のＭＯＳキャパシタンス閾値調整層、２４…Ｐ＋拡散層、２５…Ｅ型のＭＯＳキャパシタンスのソース、２６…ＭＯＳキャパシタンスのドレイン、２７…Ｅ型のＭＯＳキャパシタンス閾値調整層。

Claims (6)

  1. Ｐ型の半導体領域と、
    上記半導体領域に形成されるＮ型のホトダイオードと、
    上記ホトダイオードで生成された電子を蓄積するＮ型のフローティングディフュージョン及び前記フローティングディフュージョンの付加容量であるエンハンスメント型のＭＯＳキャパシタンスとを有する画素を有する固体撮像装置であって、
    上記ＭＯＳキャパシタンスは固体撮像装置の動作電圧の範囲において飽和特性を示し、
    上記半導体領域には、接地電圧が印加される固体撮像装置。
  2. 請求項１において、
    上記ＭＯＳキャパシタンスのＰ型を有するソース・ドレイン領域には接地電圧が印加される固体撮像装置。
  3. 請求項１において、
    上記ＭＯＳキャパシタンスのＰ型を有するソース・ドレイン領域はフローティングとされる固体撮像装置。
  4. 第１導電型の半導体領域と、
    上記半導体領域に形成される第２導電型のホトダイオードと、
    上記ホトダイオードで生成された電子を蓄積する第２導電型のフローティングディフュージョン及び前記フローティングディフュージョンの付加容量であるデプレッション型のＭＯＳキャパシタンスとを有する画素を有する固体撮像装置であって、
    上記半導体領域には、第１電圧が印加され、上記ＭＯＳキャパシタンスの第２導電型を有するソース・ドレイン領域には第２電圧が印加されることにより、上記半導体領域と上記ＭＯＳキャパシタンスのソース・ドレイン領域との間に逆バイアスが印加される固体撮像装置。
  5. 請求項４において、
    上記第１導電型はＰ型であり、上記第２導電型はＮ型であり、
    上記第２電圧として上記固体撮像装置の動作電圧が印加され、上記第１電圧として上記固体撮像装置の接地電圧が印加される固体撮像装置。
  6. 請求項４において、
    上記第１導電型はＮ型であり、上記第２導電型はＰ型であり、
    上記第２電圧として上記固体撮像装置の接地電圧が印加され、上記第１電圧として上記固体撮像装置の動作電圧が印加される固体撮像装置。
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