JPS6035557A

JPS6035557A - 半導体集積回路装置

Info

Publication number: JPS6035557A
Application number: JP59081772A
Authority: JP
Inventors: Takeshi Kouhi; 甲肥　健; Osamu Yamashiro; 山城　治
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-02-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、容ｊヨ素子に関し、特にＣＭＯＳ（コンプリ
メンタリ・ＭＯＳ）回路等の半導体集積回路装置に関す
る。以下の説明では特にＣＭＯＳ発振回路を例蹟とり本
発明の具体的内容を記述する。

たとえは、改良されたＭＯＳ型谷ｉ＃テバイスについて
は、、特開昭５１−１３９２７３号に示されている。

１１１’ｔＫ、ｐチャンネルＭ　Ｉ　Ｓ　ｋ’　Ｅ　Ｔ
　トｎ　ｆヤンネルＭＩＳＦＥＴを直列接続し、両Ｍｉ
ｓ｝’ＥＴのゲートに人カイΩ号を共通に印加″１−る
ことによって相補動作を行わせるＣＭＯＳ増幅回路を用
いた発振回路が知られている。

ところで、本願発明者は、上記ＣＭＯＳ増幅回路を用い
た発振回路を改良して低消費電力化が図れる第１図に示
すような発振回路を先に提案した。

すなわち、同図に示ずように、電蝕端子■。。

側に設けられたｐチャンネルＦＥＴＭｐと電源端子ＶＳ
Ｓ側に設けられたｎチャンネルＦ　Ｅ　Ｔ　Ｍ，とを負
荷抵抗Ｒ，１　＋ＲＬ２を介して接続し、上記ＦＥＴＭ
ｐ　、ＦＥＴＭｎのそれぞれのゲート・ドレイン間には
バイアス抵抗ＲＦＩ　！　ＲＦ□を接続し、両ＦＥＴの
ゲートは直流カノト用コンデンサＣ。

を介して接続し、もって増幅回路を構成し、この増幅回
路の入出力間に設けられた水晶振動子Ｘと接地側に設け
られたコンデンサＣ６，ＣＤとによって正帰還回路を構
成し、発振回路を得るものである。なお、図中一点鎖線
で囲まれた部分１がＩＣ内部である。

上記構成の発振回路によると、増幅回路の相補型インバ
ータには負荷抵抗■′ＬＬ□１ＲＬ２が設けられている
ため、この抵抗値を各ＦＥＴＭｐ　２Ｍｎのオン時にお
けるソース・ドレイン間抵抗値に対して冒くすることＫ
より、この増幅回路の入出力伝達曲線を急峻にすること
が出来ると共にゲート・ソース間のバイアス電圧はその
しきい値雷、圧に近づき、消費電力の減少を図ることが
できる。また、各ＦＥＴＭｐ　、Ｍｎのゲー）・・ドレ
イン間に接続されたバイアス抵抗ＲＦＩ　＋　ＲＦ２は
それぞれＦＥＴＭｐ　１Ｍｎのゲート電位をドレインの
それとほぼ等しい直流電位にバイアスする働きがあり、
その抵抗値が低い程バイアス点の安定性が良く、また高
い程増幅率を高く維持できるという効果を発揮させるも
のである。さらに、これらの抵抗ＲＬ１＋ＲＬ２　＋　
ＲＦｌ　！　Ｉ（Ｆ”２としては、ＰＮ接合で半導体基
板から分離された半導体抵抗、多結晶シリコノ体の抵抗
やＭＩＳＦＥＴのゲートに固デピ電圧（電源電圧、接地
電圧）を印加してソース・ドレイ／間のチャネル抵抗を
利用したＦ　Ｅ　’Ｊ”抵抗を使用することかでき、二
の場合１”　Ｅ　Ｔ等と一緒に一つの半導体デツプに内
蔵（集積化）することができる。さらにまた、入力信号
からの直流成分は直ｖ１Ｌカット用コンデンザＣ８によ
ってカットされるからＦＥＴＭｐ　４Ｍｎのバイアス点
はそれぞれ影響されることなく個別的に定まる。

したかって、高安ボかつ低消費電力化の図れる発振回路
が得られる。

とごろで、かかる発振回路を構成する増幅回路の直流力
、ノド用コンデ／すＣ８は一般に第２図の構造断面図に
示すように、ｎ型半導体基板２内に形成されるｐ型ウェ
ル領域３と、その土部にゲート絶縁膜４を介して形成さ
れたゲート１極５とを端子とするゲート容量Ｃ６を用（
・るものである。

なお、第２図におけるｐ＋領域６は電極取出用である。

ところで、上記第２図に示したような構造のコンデンサ
においては、上記ｎ型半導体基板２とｐ型ウェル領域３
との間に寄生容ｆｔｔｃｘが生じ、これが回路動作に恕
影響を及ぼすという問題を有する。ちなみに、所定の直
流カット機能を持たせるような値に上記ゲート容量Ｃ８
を設計すると、寄生容量ＣＸは１０ｐＦ〜１５　ｐＦの
大きさになってしまう。

かかる寄生容量は上記第１図の発振回路における点線で
示した容量Ｃｘとして存在すること忙なり、帰還回路に
用いられる外付用コンデンサＣ６ｌＣｏの値（約２ｏｐ
Ｆ）と同程度のものどなる。こノド用コンデンサＣ６＋
ＣＤはその容量値を調整して周波数を調整する、いわゆ
る微調整に用いられるものであるが、上記寄生容量Ｃｘ
の存在によって調整自由度が大幅に減少するという問題
を有する。また、この寄生容量Ｃｘは上記発振回路の帰
還回路を除いて個別的に増幅回路として使用した場合に
も問題となるものである。

したがって、本発明の目的は特性の良好な集積回路ｌｃ
適合した容量素子を提供することにある。

よって、本発明はＭＯ８型容量の半導体側表面領域の儂
度を他よりも高儂度化するものである。

以下実施例にそって図面を参照し本発明を具体的に説明
する。

第３図は本発明者が考えた例を示すものであり、本発明
に係る増幅回路を用いた発振回路の回路図である。同図
に示ずように、高市、圧゛亀源端子ＶＤＤ側に設けら扛
たｐチャンネルＦＥＴＭｐと、低電圧電源端子ＶＳＳ側
に設けられたｎチャンネルＦ　ＥＴＭ、、とを負荷抵抗
ＲＬ１．・ＲＬ２を介して接続し１、上記ＦＥＴＭｐ　
、Ｍｎのそれぞれのゲート・ドレイン間にはバイアス抵
抗ｉｔＦ＋　＋　ＲＦ２を接続し、両ＦＥＴのゲートは
直流カット用コノデンザＣ６を介して接続し、もって増
幅回路を構成するとともに、この増幅回路の入出力間に
設けられた水晶振動子Ｘと接地側に設けられたコンデン
サＣＧ、ＣＤとによって正帰還回路を構成し、発振回路
を得る。

なお、図中一点鎖線で囲まれた部分１がＩＣ内部である
。そして、本発明はその目的を達成するために、上記直
流カット用コンデンサＣ８を下記第４図に示すような構
成とする。

すなわち、第４図は上記直流カッ）用コンデンサＣ８と
じて実際に使われるものの一実施例構造を示す断面図で
ある。その構造は、［１型半導体基板２内に形成された
ｐ型ウェル領域３と、このウェル領域の上部にゲート酸
化膜７を介して形成されたゲート領域８とをコンデンサ
Ｃ６の２端子とし、その間に存するゲート谷、叶を用い
るものである。なお、ｐ型ウェル領域３とｎ型基板２に
亘って設けられたｐ＋型領領域１０ウェル領域用電極取
り出し口であり、９は酸化保護膜であり、１工は厚い酸
化膜部分である。また、■、■は電極端子である。そし
て、かかる構造のゲート容量の接続は、第３図に示すよ
うに、ゲート電極端子■を高電圧電源■。０側に設けら
れたｐチャンネルＦＥＴＭｐのゲートに、ウェル領域電
極端子■を低電圧電源ＶＳＳ側に設けられたｎチャンネ
ルＦＥＴＭ。

のゲートにそれぞれ接続する。

以上構成の直流カット用コンデンサＣ６を用いることに
よって寄生容量を減少できる理由は下記の通りである。

第５図は上記理由を説明するための接合容量Ｃ４と、接
合部に印加される逆バイアス電圧との関係を示ずｌ特性
曲線図である。すなわち、同図に示すように両者は反比
例関係にあり、逆バイアスＭｔ圧を高くすると接合容量
値が小さくなることを示している。

ところで、第３図及び第４図を考察すると、高電圧電源
ＶＤＤ側のＦ　Ｅ　Ｔ　Ｍｐのゲート■点の電位の方が
、低電圧電源ＶＳＳ側のＦＥＴＭｎのゲート０点のそれ
よりも、ＶＤＤ（＋）　（ｎ型基板２）Ｋ対してより負
電位になっており、ウェル領域３とｎ型基板２との間の
逆方向バイアスが高くなり、寄生容量とし℃の接合容量
を減少させることができる。したかって、かかる容量を
用いた増幅回路又は発振回路では寄生容量に起因する問
題がなくなる。

第６図は本発明の一実施例の上記直流カント用コンデン
サＣ８の他の構成を示す構造断面図である。同図に示す
ように、その構造は上記第４図に示したものとほぼ同様
であるが、特にゲート領域８を一般のｆ１タイプから１
）タイプに替えたことに特徴を有する。すなわち、これ
によって、ゲート料量Ｃ８のＩ口０位面槓当りの容量値
を大きくするようにしている。その理由を以下に説明す
る。

第７図は上記理由を説明するためのものであり、ゲート
領域がｎタイプ■の場合と、ｐタイプ■の場合のそれぞ
れのゲートＷ’ｆ？ｔとゲート電圧との関係を示す特性
曲線図である。同図に示すように、ＭＯＳのゲート容Ｉ
Ａ・はゲート膜厚で規定される容量を最大として、基板
上にチャンネルが出来るに従って減少する。したがって
、ゲート電圧がほぼスレッショルド電圧Ｃ■ｔｋｒｎ　
＋　Ｖｔｂｐ　）に等しいところで最少となる。そして
、ゲート部をｎタイプからｐタイプに代えることによっ
て、より仕事関数差がなくなり、スレッショルド電圧は
図のように■ｔｈｎ→Ｖｔｈｐと正の方向になり、容量
特性はシフトする。このシフト容量はほぼ２φ１に等し
く約０．６Ｖ程度となる。したがって、ｐタイプを用い
るとゲート容量が減少しない領域で使用することができ
、単位面積当りの容量値を大きくとれ、これに付随して
面積を少なく構成できるので、ｎ型基板との間に存する
寄生容量を小さくすることができるのである。なお、上
記のようにゲート領域をｎタイプからｐタイプに変える
方法は、通常の０ＭＯ８工程において、工程の追加なし
で形成することができるものである。

第８図及び第９図は上記直流カン）用コンデンサＣ８を
構成する場合のさらに他の実施例を示す構造断面図であ
る。

第８図は、上記第６図のような構造において、ゲート領
域８の上部からボロン等のｐ型不純物をイオンわ込みに
より打込んで、ｐ型つェル領域３の上部に高濃度不純物
領域１２を形成したものである。

第９図は、ｎ型半導体基板２内に形成されたｐ型ウェル
領域３と、このウェル領域上部に形成さ、れたゲート絶
縁膜７と、このゲート絶縁膜上部であって、上記ウェル
領域３０表面積よりも狭く形成されたゲート領域８とか
らなるゲート容量において、上記ゲート領域８の上部か
らリンなどのｎ型不純物をイオン打込みにより打ち込む
ことによって上記第８図に示したものとは逆導電型（ｎ
＋）の高濃度不純物領域１３を形成したところに特徴を
有するものである。

上記第８図及び第９図に示した構成によると、いずれも
ゲート直下の不純物濃度が高いため、そこに反転層が出
来Ｋ＜＜なり、したがって、単位面積当りの容量値を大
きくとれ、これに付随して面積を少なく構成できるので
、ｎ型基板との間に存する寄生容量を小さくすることが
できる。また、このように反転層が出来にくいようにす
れば、電圧依存性のない容量としても使用できる。

以上のような本発明によれば、寄生容量を減少させるこ
とができ、したがって、かかる容量を用いれば、寄生容
量の少ない低消費電力化の増幅回路又は発振回路を提供
することができる。

本発明は上記実施例に限定されず、種々の変形を用いる
ことができる。

上記実施例は全てｎ型基板内にｐ型ウェル領域を形成し
た場合のＣＭＯ８構造を取扱ったが、逆の場合（ｐ型基
板内にｎ型ウェル領域を形成してなる構成）にはそれぞ
れの導電型及び電源の極性を逆にすればよいことは言う
までもない。したがって、ゲート電極をｎタイプからｐ
タイプに変える実施例（第６図）の場合もウェル領域が
ｎ型ウェルとなれば、ｐタイプをｎタイプに変えるよう
にすればよい。

さらに１上記第６図に示したように、ゲート領域をｐタ
イプにしたゲート容量は、単位面積当りの容量が大きく
かつ電圧依存性の少ない容量として単独に用いることが
できる。

【図面の簡単な説明】

第１図は本願発明者が先に提案した発振回路を示す回路
図、第２図はそれに用いられるコンデンサの一例を示す
構造断面図、第３図は本発明者が考えた発振回路の一例
を示す回路図、第４図はそれ忙用いられるコンデンサの
一実施例構造断面図、第５図はその目的が達成できる理
由を示すための説明図、第６図は本発明のコンデンサの
他例を示す構造断面図、第７図はその目的達成の理由を
示すだめの説明図、第８図及び第９図は本発明のコンデ
ンサのさらに他例を示す素子吸部断面図である。１・・・ＩＣ１２・・・ｎ型基板、３・・・ｐ型ウェル
領域、４．７・・・ゲート絶縁膜、５，８・・・ゲート
領域、６゜１０・・・ｐ十領域、９・・・酸化保護膜、
１１・・・酸化膜、１２．１３・・・高濃度不純物領域
、Ｍｐ　、Ｍｎ・・・ＦＥ　Ｔ　％　ＲＬＩ　、ＲＬ□
・・・負荷抵抗、ｒＬＦ□１ＲＦ２・・・バイアス抵抗
、ＲＤ・・・安定化抵抗、ｃｏ、ｃｏ　、ＣＤ・・・コ
ンデンサ、ＣＸ・・・寄生容量、Ｘ・・・水晶振動子。第　１　図第　２　図第　３　図Ｖｎｎ第　６　図第　γ　図

Claims

【特許請求の範囲】１、（ａ）半導体領域と（ｂ）上記半導体領域上に形成された絶縁膜と（Ｃ）上
記絶縁膜上に形成された導体層とよりなる容量素子であ
って、上記半導体領域の表面近傍は同−導′亀型の高濃
度にされてなる容量素子を有する半導体集積回路装置。２、上記半導体領域はウェル領域またはそれと同時につ
くられた領域であることを特徴とする特許置。３、上記高濃度部分はイオン打込により形成されてなる
ことを特徴とする上記特許請求の範囲第２項に記載の半
導体集積回路装置。