JP4252247B2 - 感度を上げることができるcmosイメージセンサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、CMOSイメージセンサに関し、特に回路素子の増大を伴わずに画素の検出信号を増幅して光感度を上げることができるCMOSイメージセンサに関する。
【0002】
【従来の技術】
CMOSイメージセンサは、廉価なイメージセンサとして注目されている。CMOSイメージセンサは、通常のCMOSプロセスにより製造可能であり、低消費電力、低電圧、低コストの特徴を有し、CCDセンサに代わって、廉価版のデジタルカメラなどに採用されている。
【0003】
図1は、一般的なCMOSイメージセンサの全体構成図である。このイメージセンサは、光電変換回路を有する画素が行列状に配列された画素アレイ10と、行方向の画素を選択する行選択回路12と、選択された画素から列線に出力される画素信号を保持するサンプルホールド回路SHと、サンプルホールド回路SHに保持された画素信号を選択して、出力線16に出力する列選択回路14とを有する。更に、出力線16に出力されたアナログの画素信号は、増幅回路20により増幅され、アナログ・デジタル変換回路22にて、デジタルの画素信号(画素データ)に変換される。
【0004】
図2は、従来のCMOSイメージセンサの一部詳細回路図である。図中、画素内の光電変換回路と各列のサンプルホールド回路とが示されている。また、2行2列の画素P00〜P11が示され、画素内の光電変換回路が画素P11にのみ示される。
【0005】
画素内の光電変換回路には、光電変換素子であるフォトダイオードPDと、リセットトランジスタN1と、増幅トランジスタN2と、選択トランジスタN3とが設けられる。行選択回路12がリセット線RSTを駆動することにより、リセットトランジスタN1が導通し、フォトダイオードPDとの接続ノードnpdをリセット電圧VRSTレベルまでプリチャージする。リセットトランジスタN1が非導通になると、受光している光量に応じた電流がフォトダイオードPDに生成され、その電流によりノードnpdの電位が低下する。このノードnpdの低下電圧が画素信号に該当する。そして、一定の受光期間後に、行選択回路12が行線ROW0を駆動して選択トランジスタN3を導通させると、トランジスタN2により増幅された画素信号が、列線CL0に出力される。列線CL0には電流源トランジスタN4が接続されている。
【0006】
各列線CL0、CL1にはサンプルホールド回路SH0、SH1が接続され、各画素で検出し、増幅された画素信号が一時的に保持される。図示されたサンプルホールド回路SH0、SH1は、CDS(Correlated Double Sampling)回路の例であり、このCDS回路は、列線CL1、CL2に出力されたアナログの画像信号をホールドするキャパシタCshを有し、キャパシタCshの前後にはアナログ増幅回路30、34がそれぞれ設けられる。このCDS回路の動作は後述する。
【0007】
【発明が解決しようとする課題】
従来のCMOSイメージセンサでは、画素内に画像信号に該当するノードnpdの信号を、ソースフォロワートランジスタN2で増幅し、サンプルホールド回路SHで保持している。ソースフォロワー回路では、検出ノードnpdの信号振幅の0.8倍程度しかソース端子に出力することができず、十分な増幅能力を有していない。そのため、図1に示したように、画素アレイの外側に増幅回路20を設けて、検出された画素信号を増幅しているが、画素で光電変換された信号を直接増幅するものではないので、ノイズなどが含まれ、十分な感度の画像信号を出力することができない。
【0008】
一方、画素内の回路を改良して、増幅回路を設けることが考えられるが、各画素内にそのような増幅回路を設けると、画素内の素子数が増大し、イメージセンサの開口率(=フォトダイオードの面積÷画素面積)が下がり、好ましくない。
【0009】
そこで、本発明の目的は、感度を高くすることができるイメージセンサを提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、イメージセンサにおいて、画素内の光電変換素子により生成される検出信号により制御される第1のトランジスタと、前記第1のトランジスタに接続され選択線により制御される第2のトランジスタとを有する複数の画素回路と、複数の画素回路に共通に設けられ、前記第1のトランジスタと並列に接続される第3のトランジスタと、前記第1及び第3のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、前記選択線により選択された画素回路内の第1のトランジスタと前記共通増幅回路内の第3のトランジスタとにより前記検出信号を増幅する増幅回路が構成されることを特徴とする。
【0011】
上記の発明の側面によれば、画素回路内の検出信号により制御される第1のトランジスタと、複数の画素回路に共通に設けられる共通増幅回路内の第3のトランジスタとで、増幅回路が構成され、画素内の検出信号が直接その増幅回路により増幅される。従って、ノイズが含まれない増幅された検出信号を生成することができる。しかも、各画素回路内の構成は、従来例と同等の素子数に制限することができ、開口率を下げることもない。
【0012】
上記発明の好ましい実施例では、前記増幅回路の出力が、ゲインコントロール可能な第2の増幅回路を介して、サンプルホールド回路に接続される。この第2の増幅回路のゲインは、検出される画像の明暗に応じて制御される。
【0013】
更に、上記発明の別の好ましい実施例では、第1、第3のトランジスタで構成される前記増幅回路の出力が、可変抵抗を介して第3のトランジスタのゲートに負帰還される。この可変抵抗を変更することにより、当該増幅回路のゲインが制御される。
【0014】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0015】
図3は、第1の実施の形態における画素回路及び共通増幅回路を示す回路図である。図3には1つの画素回路PXが示され、その回路構成は、従来例とほぼ同じである。即ち、光電変換素子であるフォトダイオードPDと、リセット信号RST0がゲートに供給され、リセット信号RST0が与えられた時に導通して検出ノードnpdをリセット電圧VRSTにリセットするリセットトランジスタN1と、検出ノードnpdにゲートが接続されたトランジスタN2と、行選択線ROW0により制御される選択トランジスタN3とを有する。
【0016】
但し、画素回路PX内のトランジスタN2のドレイン端子は、共通増幅回路Camp内のカレントミラー回路(P10,P11で構成)に接続される。更に、選択トランジスタN3のソース端子は、共通増幅回路Camp内の電流源Isに接続される。複数の画素回路PXが、共通増幅回路Campに並列に接続される。その構成については、後述する。
【0017】
一方、共通増幅回路Campは、各画素回路内のトランジスタN2,N3と並列に接続されるトランジスタN12、N13と、電源Vccに接続されカレントミラー回路を構成するPチャネルトランジスタP10,P11と、電流源Isとを有する。トランジスタN12のゲートにはリセット電圧VRSTが接続され、トランジスタN13のゲートには、全ての行選択線の論理和である選択信号ROW#が印加される。
【0018】
今仮に、行選択線ROW0がHレベルになって画素回路内の選択トランジスタN3が導通し、同時に選択信号ROW#がHレベルになって共通増幅回路内のトランスファN13が導通すると、1対の入力トランジスタN2,N12と、トランジスタP10,P11からなるカレントミラー回路と、電流源Isとで増幅回路が構成される。そして、1対の入力トランジスタN2,N12のうち、画素回路側のトランジスタN2のゲートには、光電変換された検出信号npdが入力され、共通増幅回路側のトランジスタN12のゲートには、リセット電圧VRSTが入力される。従って、それらのトランジスタN2,N12のドレイン端子NA,NBには、検出信号npdとリセット電圧VRSTとの差に応じた電圧、若しくは電流が出力される。つまり、光電変換素子PDにより検出された検出信号npdが、増幅回路により直接差動増幅され、トランジスタN2,N12のドレイン端子NA,NBに出力される。
【0019】
この1対の出力端子NA,NBは、それぞれ抵抗R1,R11を介して、差動増幅器40に入力される。差動増幅器40は、差動出力と差動入力との間に可変設定可能な負帰還抵抗R2,R12が設けられる。この負帰還抵抗R2,R12の抵抗値を変更することで、差動増幅器40のゲインを制御することができる。差動増幅回路40の差動出力は、差動・シングル変換回路42に供給され、その差動入力差に応じたシングル出力がサンプルホールド回路SHに供給される。サンプルホールド回路SHは、従来例と同様に、サンプルホールドキャパシタCshと、リセットスイッチ32とで構成される。
【0020】
図4は、マトリクス構成された画素回路とその共通増幅回路とを示す回路図である。図4には、2行2列の画素回路PX00〜PX11が示され、列方向の2つの画素回路PX00、PX10に共通に設けられた共通増幅回路Campとが示される。2列目の画素回路PX01、PX11の共通増幅回路は省略されている。
【0021】
図3においても示した通り、複数の画素回路PX内のノードNA、n3とが、共通増幅回路Campに並列に接続される。そのために、各画素回路のノードn3は、第1のコラム線CLa0に接続され、各画素回路のノードNAは、第2のコラム線CLb0に接続されている。従って、画素アレイ内の列方向には、第1及び第2のコラム線CLa,CLbがそれぞれ設けられ、行方向には、従来と同様にリセット線RST0,RST1と、行選択線ROW0,ROW1とが設けられる。また、共通増幅回路Camp内のトランジスタN13は、行選択線ROW0,ROW1の論理和により生成される駆動信号線ROW#が供給される。つまり、いずれかの行選択線が駆動されるとき、このトランジスタN13も駆動される。この駆動信号線ROW#は、図示しない2列目の共通増幅回路にも供給される。
【0022】
図4に示されるとおり、画素回路の構成は、光電変換素子PDに加えてリセット用のトランジスタN1と、検出ノードnpdで制御されるトランジスタN2と、行選択信号ROWで制御される選択用のトランジスタN3とで構成されるので、従来例と同じ素子数である。そして、各列に設けられた複数の画素回路PXに共通に、共通増幅回路Campが設けられる。従って、従来例の構成に、共通増幅回路Campが各コラム毎に追加されたのみである。
【0023】
そして、選択された行に属する画素回路が、各列の共通増幅回路CampにトランジスタN3を介して接続され、図3に示した増幅回路が構成される。この増幅回路は、光電変換素子であるフォトダイオードPDにより生成された検出信号npdを、リセット電圧VRSTと比較して、増幅した出力NA,NBを生成する。従って、ノイズが少ない検出信号npdが直接増幅され、センサの感度を高めることができる。
【0024】
図5は、図4のイメージセンサの動作波形図である。1行目のリセット信号RST0、行選択線ROW0、画素内の検出信号npdと、2行目のリセット信号RST1、行選択線ROW1、画素内の検出信号npdとがそれぞれ示されている。サンプルホールド制御信号SHは、同じ信号であるが、理解のために1行目と2行目にそれぞれ示している。また、図中、1行目の画素回路に対する垂直同期期間VS0,1,2と、2行目の画素回路に対する垂直同期期間VS0,1,2とが示されている。図示されるとおり、各行の垂直同期期間が互いにシフトしている。
【0025】
1行目の画素に注目して動作説明をすると、リセット信号RST0は、撮像開始用パルスRST−Sと撮像終了用パルスRST−Eとが、垂直同期期間内の始めと終わりに生成される。撮像開始用パルスRST−Sが印加されると、リセット用トランジスタN1が導通し、検出ノードnpdがリセット電圧VRSTになる。この時、サンプルホールド回路SH0のスイッチ32は閉じた状態である。画素領域の光電変換素子PDは、受光量に応じて電流を発生し、検出ノードnpdの電位を下げる。
【0026】
撮像期間が終了する時に、行選択線ROW0がHレベルになり、画素回路PXと共通増幅回路Campとで増幅回路が構成される。そして、検出ノードnpdの電位低下により、増幅回路の第1の入力トランジスタN2はより非導通状態になり、第2の入力トランジスタN12はより導通状態になる。その結果、出力NAからより多くの電流が出力され,一方、出力NBからはそれに比較してより少ない電流が出力される。電位で説明すると、出力NAはより高くなり、出力NBはより低くなる。この差動出力NA,NBがゲイン制御増幅回路40により増幅され、サンプルホールド回路への入力であるノードn10の電位が変化する。この電位の変化は、サンプルホールド用キャパシタCshに保持される。
【0027】
撮像期間が終了する時点でのサンプルホールド回路の入力n10の電圧Vn1は、キャパシタCshに蓄積されている。つまり、キャパシタCshには、Vn1−Vrefの電圧に対応する電荷が蓄積される。
【0028】
この状態で、スイッチ32をオープンにして、ノードn11をフローティング状態にする。そして、リセット信号として撮像終了用パルスRST−Eが印加されると、検出ノードnpdはリセットされ、リセット電圧VRSTに戻る。この時のサンプルホールド回路の入力ノードn10の電圧Vn2により、キャパシタの他端ノードn11の電圧は、
(Vn1−Vref)−Vn2=(Vn1−Vn2)−Vref
となり、終了用リセットパルスRST−Eの前後の電圧の差(Vn1−Vn2)が、サンプルホールド回路SHの出力ノードn11の電圧に含まれることになる。その結果、撮像期間中に受光した光強度に対応した信号であって、それぞれに含まれる雑音を相殺した信号がサンプルホールド回路から出力される。
【0029】
その後、次の撮像期間のために、リセット線RSTに撮像開始用リセットパルスRST−Sが生成され、画素回路内の検出ノードnpdが再びリセット電圧VRSTにされる。その後の動作は、上記の繰り返しである。
【0030】
2行目の画素に対する動作は、1行目の動作と同じである。但し、共通増幅回路Campやコラム線CLa,CLbを共有しているので、リセット線RST1のパルス信号や、行選択線ROW1の信号のタイミングが、1行目のRST0,ROW0とずれている。
【0031】
上記の撮像開始用リセットパルスRST−Sの発生タイミングを、左右にずらすことで、撮像期間を伸長・短縮することができる。従って、より明るい画像を撮像するときは、撮像開始用リセットパルスRST−Sの発生タイミングを遅くし、より暗い画像を撮像するときは、早くすることで、最適な出力を得ることができる。
【0032】
図5に示した動作波形図は、図2の従来例のイメージセンサの動作波形図とほぼ同じである。唯一、共通増幅回路CampのトランジスタN13を制御する制御信号ROW#が制御信号として追加されるだけである。
【0033】
図3,4の第1の実施の形態において、選択トランジスタN3をトランジスタN2とノードn3との間に設けている。そして、行選択線により選択トランジスタN3が導通するとき、画素回路PXが共通増幅回路Campに接続されて、増幅回路を構成する。この変形例として、選択トランジスタN3を、ノードNAとトランジスタN2との間に設けても良い。つまり、共通増幅回路Campに各画素回路を並列接続するノードNAとノードn3のいずれかが、選択トランジスタN3によって共通増幅回路に接続されれば良い。それ以外の構成は、図3,4と同じである。但し、共通増幅回路Camp側も、それに合わせてトランジスタN13をトランジスタN12とノードNBとの間に設けるのが好ましい。
【0034】
更に、共通増幅回路Camp内のトランジスタN13は、画素回路とのバランスの理由から設けられている。従って、差動増幅回路としての機能に支障がなければ、トランジスタN13をなくすことも可能である。その場合は、トランジスタN2,N3と、トランジスタN12とでバランスするような回路設計が必要になる。
【0035】
図6は、第2の実施の形態における画素回路と共通増幅回路とを示す図である。図中、図3と同じ部分には同じ引用番号を与えている。第2の実施の形態では、画素回路PXと共通増幅回路Campとで構成される増幅回路自体が、ゲインコントロール機能を有する。この例においても、複数の画素回路のノードNAとノードn3とが共通増幅回路Campに並列に接続される。そして、共通増幅回路側の入力トランジスタN12のドレイン端子である出力端子NBが、可変抵抗R22を介して、入力トランジスタN12のゲートに負帰還されている。即ち、出力端子NBとグランドとの間に、可変抵抗R22と抵抗R21とが直列に接続され、それら抵抗の接続点n20が、入出力トランジスタN12のゲートに接続されている。
【0036】
このような増幅回路の出力NBと入力n20との間に、抵抗R22からなる負帰還回路を設けることにより、増幅回路は、両入力が同電位になる状態でバランスする。つまり、ノードn20の電位が、検出ノードnpdの電位と等しくなるように、差動増幅回路が動作し、等しくなった状態で安定する。そして、出力NBの電位とノードn20の電位との関係は、抵抗R21とR22との比により決定する。従って、負帰還回路の可変抵抗R22を変更することにより、出力端子NBの電位を可変設定することができ、結局、増幅回路のゲインを制御することができる。抵抗R22の抵抗値を大きくするとゲインが大きくなり、小さくするとゲインが小さくなる。また、増幅回路のゲインは、抵抗R21とR22の比により決まるので、抵抗R21を可変抵抗にしても良く、両抵抗R21,R22を可変抵抗にしても良い。
【0037】
図6に示した第2の実施の形態では、画素回路と共通増幅回路により構成される増幅回路にゲインコントロール機能を持たせたので、その出力NBを直接サンプルホールド回路の入力n10に接続することができる。サンプルホールド回路の動作は、第1の実施の形態と同じである。また、第2の実施の形態において、画素回路のマトリクス構成は、図4に示したマトリクス構成と同じであり、図4の共通増幅回路Campの部分を、図6の共通増幅回路Campに置き換えれば良い。また、動作波形図も図5と同じである。
【0038】
第2の実施の形態においても、画素回路内の選択トランジスタN3をトランジスタN2とノードNAとの間に設けても良い。また、共通増幅回路Camp内のトランジスタN13は、第1の実施の形態と同様の理由で省略してもよい。また、負帰還回路の可変抵抗R22は、複数の抵抗素子をスイッチ用トランジスタにより適宜個数が変えられる回路により実現することができる。または、可変抵抗R22は、複数のダイオード素子をスイッチ用トランジスタにより適宜個数が変えられる回路により実現することもできる。抵抗R21を可変抵抗にする場合も、同様である。
【0039】
上記の実施の形態では、画素回路がマトリクス構成であるが、本発明はマトリクス構成に限定されない。複数の画素回路が1次元状に配置されている場合も、それらに共通に増幅回路を設けて、選択された画素回路を共通増幅回路と接続して、増幅回路を構成するようにしても良い。
【0040】
以上、実施の形態例をまとめると以下の付記の通りである。
【0041】
(付記1)複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号が供給される第1のトランジスタと、前記第1のトランジスタに接続され選択線により制御される第2のトランジスタとを有する複数の画素回路と、
複数の画素回路に共通に設けられ、前記第1のトランジスタと並列に接続される第3のトランジスタと、前記第1及び第3のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記選択線により選択された画素回路内の第1のトランジスタと前記共通増幅回路内の第3のトランジスタとにより前記検出信号を増幅する増幅回路が構成されることを特徴とするイメージセンサ。
【0042】
(付記2)付記1において、
前記第1のトランジスタのゲートに前記検出信号が入力され、前記第3のトランジスタのゲートには基準電圧が入力され、前記増幅回路は、前記検出信号と前記基準電圧のレベル差に対応した増幅出力を生成することを特徴とするイメージセンサ。
【0043】
(付記3)付記1において、
前記増幅回路の出力が、ゲイン制御可能な第2の増幅回路を介して出力されることを特徴とするイメージセンサ。
【0044】
(付記4)付記1において、
前記第3のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電位との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
【0045】
(付記5)付記1において、
前記画素回路は、更に、リセット信号に応答して前記検出信号をリセット電圧にリセットするリセット用トランジスタを有することを特徴とするイメージセンサ。
【0046】
(付記6)付記1において、
前記共通増幅回路は、更に、前記第2のトランジスタと並列接続される第4のトランジスタを有することを特徴とするイメージセンサ。
【0047】
(付記7)付記1において、
前記第2のトランジスタは、第1のトランジスタと共通増幅回路との間に設けられていることを特徴とするイメージセンサ。
【0048】
(付記8)複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号が供給される第1のトランジスタと、前記第1のトランジスタに接続され行選択線により制御される第2のトランジスタとを有し、行列に配置される複数の画素回路と、
列方向に配列された複数の画素回路に、第1及び第2の列線を介して共通に設けられ、前記第1のトランジスタと並列に接続される第3のトランジスタと、前記第1及び第3のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記行選択線により選択された画素回路内の第1のトランジスタと前記共通増幅回路内の第3のトランジスタとにより前記検出信号を増幅する増幅回路が構成されることを特徴とするイメージセンサ。
【0049】
(付記9)付記8において、
前記第2のトランジスタは、対応する行選択線に応答して、前記第1のトランジスタを前記第1または第2の列線を介して前記共通増幅回路に接続することを特徴とするイメージセンサ。
【0050】
(付記10)付記8において、
前記増幅回路の出力が、ゲイン制御可能な第2の増幅回路を介して出力されることを特徴とするイメージセンサ。
【0051】
(付記11)付記8において、
前記第3のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電位との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
【0052】
(付記12)付記8において、
前記画素回路は、更に、リセット信号に応答して前記検出信号をリセット電圧にリセットするリセット用トランジスタを有することを特徴とするイメージセンサ。
【0053】
【発明の効果】
以上、本発明によれば、高い感度のイメージセンサを提供することができる。
【図面の簡単な説明】
【図1】一般的なCMOSイメージセンサの全体構成図である。
【図2】従来のCMOSイメージセンサの一部詳細回路図である。
【図3】第1の実施の形態における画素回路及び共通増幅回路を示す回路図である。
【図4】マトリクス構成された画素回路とその共通増幅回路とを示す回路図である。
【図5】イメージセンサの動作波形図である。
【図6】第2の実施の形態における画素回路と共通増幅回路とを示す図である
【符号の説明】
PX 画素回路
Camp 共通増幅回路
PD 光電変換素子
N1 リセットトランジスタ
N2 第1のトランジスタ
N3 第2のトランジスタ、選択トランジスタ
N12 第3のトランジスタ
N13 第4のトランジスタ
40 差動増幅回路
R22 負帰還可変抵抗
CL1 第1の列線
CL2 第2の列線
Claims (8)
- 複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号がゲートに供給される第1のトランジスタと、前記第1のトランジスタに接続され選択線によりゲートが制御される第2のトランジスタとを有する複数の画素回路と、
複数の画素回路に共通に設けられ、前記複数の画素回路の第1のトランジスタに接続されるカレントミラー回路と、前記複数の画素回路の第1のトランジスタと並列に接続され基準電圧がゲートに供給されドレインが前記カレントミラー回路に接続される第3のトランジスタと、前記第1及び第3のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記選択線により選択された画素回路内の第2のトランジスタが導通して、当該選択された画素回路内の第1のトランジスタと前記共通増幅回路内の第3のトランジスタ、カレントミラー回路及び電流回路とにより前記検出信号と前記基準電圧のレベル差に応じた差動増幅信号を出力する増幅回路が構成され、
さらに、前記差動増幅信号を入力し当該差動増幅信号の差に応じたシングル出力を出力する差動・シングル変換回路を有することを特徴とするイメージセンサ。 - 請求項1において、前記増幅回路の差動増幅信号が、ゲイン制御可能な第2の増幅回路を介して前記差動・シングル変換回路に出力されることを特徴とするイメージセンサ。
- 請求項1において、前記第3のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電圧との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
- 請求項1において、前記画素回路は、更に、リセット信号に応答して前記検出信号をリセット電圧にリセットするリセット用トランジスタを有することを特徴とするイメージセンサ。
- 請求項1において、前記第2のトランジスタは、第1のトランジスタと共通増幅回路との間に設けられていることを特徴とするイメージセンサ。
- 複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号がゲートに供給される第1のトランジスタと、前記第1のトランジスタに接続され行選択線によりゲートが制御される第2のトランジスタとを有し、行列に配置される複数の画素回路と、
列方向に配列された複数の画素回路に、第1及び第2の列線を介して共通に設けられ、 前記複数の画素回路の第1のトランジスタに前記第2の列線を介して接続されるカレントミラー回路と、前記複数の画素回路の第1のトランジスタと前記第1の列線を介して並列に接続される第3のトランジスタと、前記第1及び第3のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記行選択線により選択された画素回路内の第2のトランジスタが導通して、当該選択された画素回路内の第1のトランジスタと前記共通増幅回路内の第3のトランジスタ、カレントミラー回路及び電流回路とにより前記検出信号と前記基準電圧のレベル差に応じた差動増幅信号を出力する増幅回路が構成され、
さらに、前記差動増幅信号を入力し当該差動増幅信号の差に応じたシングル出力を出力する差動・シングル変換回路を有することを特徴とするイメージセンサ。 - 請求項6において、前記第2のトランジスタは、対応する行選択線に応答して、前記第1のトランジスタを前記第1または第2の列線を介して前記共通増幅回路に接続することを特徴とするイメージセンサ。
- 請求項7において、前記第3のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電圧との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
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