JP2003259218A - 感度を上げることができるｃｍｏｓイメージセンサ - Google Patents
感度を上げることができるｃｍｏｓイメージセンサInfo
- Publication number
- JP2003259218A JP2003259218A JP2002052674A JP2002052674A JP2003259218A JP 2003259218 A JP2003259218 A JP 2003259218A JP 2002052674 A JP2002052674 A JP 2002052674A JP 2002052674 A JP2002052674 A JP 2002052674A JP 2003259218 A JP2003259218 A JP 2003259218A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- amplifier circuit
- image sensor
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000035945 sensitivity Effects 0.000 title abstract description 7
- 238000001514 detection method Methods 0.000 claims abstract description 42
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 239000011159 matrix material Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 15
- 230000003321 amplification Effects 0.000 description 13
- 238000003199 nucleic acid amplification method Methods 0.000 description 13
- 230000000875 corresponding effect Effects 0.000 description 8
- 238000003384 imaging method Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 101100004188 Arabidopsis thaliana BARD1 gene Proteins 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 101100041125 Arabidopsis thaliana RST1 gene Proteins 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 101100443250 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DIG1 gene Proteins 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
- H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
- H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/51—Control of the gain
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Abstract
(57)【要約】
【課題】ＣＭＯＳイメージセンサの感度を向上させる。
【解決手段】イメージセンサにおいて、画素内の光電変
換素子ＰＤにより生成される検出信号により制御される
第１のトランジスタＮ２と、第１のトランジスタに接続
され選択線ＲＯＷにより制御される第２のトランジスタ
Ｎ３とを有する複数の画素回路ＰＸと、複数の画素回路
に共通に設けられ、第１のトランジスタＮ２と並列に接
続される第３のトランジスタＮ１２と、第１及び第３の
トランジスタに電流を供給する電流回路とを有する共通
増幅回路とを有する。そして、選択線により選択された
画素回路内の第１のトランジスタＮ２と共通増幅回路内
の第３のトランジスタＮ１２とにより検出信号ｎｐｄを
増幅する増幅回路が構成される。画素回路内の検出信号
により制御される第１のトランジスタと、複数の画素回
路に共通に設けられる共通増幅回路内の第３のトランジ
スタとで、増幅回路が構成され、画素内の検出信号が直
接その増幅回路により増幅される。従って、感度を上げ
ることができる。
換素子ＰＤにより生成される検出信号により制御される
第１のトランジスタＮ２と、第１のトランジスタに接続
され選択線ＲＯＷにより制御される第２のトランジスタ
Ｎ３とを有する複数の画素回路ＰＸと、複数の画素回路
に共通に設けられ、第１のトランジスタＮ２と並列に接
続される第３のトランジスタＮ１２と、第１及び第３の
トランジスタに電流を供給する電流回路とを有する共通
増幅回路とを有する。そして、選択線により選択された
画素回路内の第１のトランジスタＮ２と共通増幅回路内
の第３のトランジスタＮ１２とにより検出信号ｎｐｄを
増幅する増幅回路が構成される。画素回路内の検出信号
により制御される第１のトランジスタと、複数の画素回
路に共通に設けられる共通増幅回路内の第３のトランジ
スタとで、増幅回路が構成され、画素内の検出信号が直
接その増幅回路により増幅される。従って、感度を上げ
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳイメージ
センサに関し、特に回路素子の増大を伴わずに画素の検
出信号を増幅して光感度を上げることができるＣＭＯＳ
イメージセンサに関する。
センサに関し、特に回路素子の増大を伴わずに画素の検
出信号を増幅して光感度を上げることができるＣＭＯＳ
イメージセンサに関する。
【０００２】
【従来の技術】ＣＭＯＳイメージセンサは、廉価なイメ
ージセンサとして注目されている。ＣＭＯＳイメージセ
ンサは、通常のＣＭＯＳプロセスにより製造可能であ
り、低消費電力、低電圧、低コストの特徴を有し、ＣＣ
Ｄセンサに代わって、廉価版のデジタルカメラなどに採
用されている。
ージセンサとして注目されている。ＣＭＯＳイメージセ
ンサは、通常のＣＭＯＳプロセスにより製造可能であ
り、低消費電力、低電圧、低コストの特徴を有し、ＣＣ
Ｄセンサに代わって、廉価版のデジタルカメラなどに採
用されている。
【０００３】図１は、一般的なＣＭＯＳイメージセンサ
の全体構成図である。このイメージセンサは、光電変換
回路を有する画素が行列状に配列された画素アレイ１０
と、行方向の画素を選択する行選択回路１２と、選択さ
れた画素から列線に出力される画素信号を保持するサン
プルホールド回路ＳＨと、サンプルホールド回路ＳＨに
保持された画素信号を選択して、出力線１６に出力する
列選択回路１４とを有する。更に、出力線１６に出力さ
れたアナログの画素信号は、増幅回路２０により増幅さ
れ、アナログ・デジタル変換回路２２にて、デジタルの
画素信号（画素データ）に変換される。
の全体構成図である。このイメージセンサは、光電変換
回路を有する画素が行列状に配列された画素アレイ１０
と、行方向の画素を選択する行選択回路１２と、選択さ
れた画素から列線に出力される画素信号を保持するサン
プルホールド回路ＳＨと、サンプルホールド回路ＳＨに
保持された画素信号を選択して、出力線１６に出力する
列選択回路１４とを有する。更に、出力線１６に出力さ
れたアナログの画素信号は、増幅回路２０により増幅さ
れ、アナログ・デジタル変換回路２２にて、デジタルの
画素信号（画素データ）に変換される。
【０００４】図２は、従来のＣＭＯＳイメージセンサの
一部詳細回路図である。図中、画素内の光電変換回路と
各列のサンプルホールド回路とが示されている。また、
２行２列の画素P00〜P11が示され、画素内の光電変換回
路が画素P11にのみ示される。
一部詳細回路図である。図中、画素内の光電変換回路と
各列のサンプルホールド回路とが示されている。また、
２行２列の画素P00〜P11が示され、画素内の光電変換回
路が画素P11にのみ示される。
【０００５】画素内の光電変換回路には、光電変換素子
であるフォトダイオードＰＤと、リセットトランジスタ
N1と、増幅トランジスタN2と、選択トランジスタN3とが
設けられる。行選択回路１２がリセット線RSTを駆動す
ることにより、リセットトランジスタN1が導通し、フォ
トダイオードＰＤとの接続ノードnpdをリセット電圧VRS
Tレベルまでプリチャージする。リセットトランジスタN
1が非導通になると、受光している光量に応じた電流が
フォトダイオードＰＤに生成され、その電流によりノー
ドnpdの電位が低下する。このノードｎｐｄの低下電圧
が画素信号に該当する。そして、一定の受光期間後に、
行選択回路１２が行線ROW0を駆動して選択トランジスタ
N3を導通させると、トランジスタN2により増幅された画
素信号が、列線CL0に出力される。列線CL0には電流源ト
ランジスタN4が接続されている。
であるフォトダイオードＰＤと、リセットトランジスタ
N1と、増幅トランジスタN2と、選択トランジスタN3とが
設けられる。行選択回路１２がリセット線RSTを駆動す
ることにより、リセットトランジスタN1が導通し、フォ
トダイオードＰＤとの接続ノードnpdをリセット電圧VRS
Tレベルまでプリチャージする。リセットトランジスタN
1が非導通になると、受光している光量に応じた電流が
フォトダイオードＰＤに生成され、その電流によりノー
ドnpdの電位が低下する。このノードｎｐｄの低下電圧
が画素信号に該当する。そして、一定の受光期間後に、
行選択回路１２が行線ROW0を駆動して選択トランジスタ
N3を導通させると、トランジスタN2により増幅された画
素信号が、列線CL0に出力される。列線CL0には電流源ト
ランジスタN4が接続されている。
【０００６】各列線CL0、CL1にはサンプルホールド回路
SH0、SH1が接続され、各画素で検出し、増幅された画素
信号が一時的に保持される。図示されたサンプルホール
ド回路SH0、SH1は、ＣＤＳ（Correlated Double Sampli
ng)回路の例であり、このＣＤＳ回路は、列線CL1、CL2
に出力されたアナログの画像信号をホールドするキャパ
シタＣshを有し、キャパシタCshの前後にはアナログ増
幅回路３０、３４がそれぞれ設けられる。このＣＤＳ回
路の動作は後述する。
SH0、SH1が接続され、各画素で検出し、増幅された画素
信号が一時的に保持される。図示されたサンプルホール
ド回路SH0、SH1は、ＣＤＳ（Correlated Double Sampli
ng)回路の例であり、このＣＤＳ回路は、列線CL1、CL2
に出力されたアナログの画像信号をホールドするキャパ
シタＣshを有し、キャパシタCshの前後にはアナログ増
幅回路３０、３４がそれぞれ設けられる。このＣＤＳ回
路の動作は後述する。
【０００７】
【発明が解決しようとする課題】従来のＣＭＯＳイメー
ジセンサでは、画素内に画像信号に該当するノードｎｐ
ｄの信号を、ソースフォロワートランジスタＮ２で増幅
し、サンプルホールド回路ＳＨで保持している。ソース
フォロワー回路では、検出ノードｎｐｄの信号振幅の
０．８倍程度しかソース端子に出力することができず、
十分な増幅能力を有していない。そのため、図１に示し
たように、画素アレイの外側に増幅回路２０を設けて、
検出された画素信号を増幅しているが、画素で光電変換
された信号を直接増幅するものではないので、ノイズな
どが含まれ、十分な感度の画像信号を出力することがで
きない。
ジセンサでは、画素内に画像信号に該当するノードｎｐ
ｄの信号を、ソースフォロワートランジスタＮ２で増幅
し、サンプルホールド回路ＳＨで保持している。ソース
フォロワー回路では、検出ノードｎｐｄの信号振幅の
０．８倍程度しかソース端子に出力することができず、
十分な増幅能力を有していない。そのため、図１に示し
たように、画素アレイの外側に増幅回路２０を設けて、
検出された画素信号を増幅しているが、画素で光電変換
された信号を直接増幅するものではないので、ノイズな
どが含まれ、十分な感度の画像信号を出力することがで
きない。
【０００８】一方、画素内の回路を改良して、増幅回路
を設けることが考えられるが、各画素内にそのような増
幅回路を設けると、画素内の素子数が増大し、イメージ
センサの開口率（＝フォトダイオードの面積÷画素面
積）が下がり、好ましくない。
を設けることが考えられるが、各画素内にそのような増
幅回路を設けると、画素内の素子数が増大し、イメージ
センサの開口率（＝フォトダイオードの面積÷画素面
積）が下がり、好ましくない。
【０００９】そこで、本発明の目的は、感度を高くする
ことができるイメージセンサを提供することにある。
ことができるイメージセンサを提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、イメージセンサにおい
て、画素内の光電変換素子により生成される検出信号に
より制御される第１のトランジスタと、前記第１のトラ
ンジスタに接続され選択線により制御される第２のトラ
ンジスタとを有する複数の画素回路と、複数の画素回路
に共通に設けられ、前記第１のトランジスタと並列に接
続される第３のトランジスタと、前記第１及び第３のト
ランジスタに電流を供給する電流回路とを有する共通増
幅回路とを有し、前記選択線により選択された画素回路
内の第１のトランジスタと前記共通増幅回路内の第３の
トランジスタとにより前記検出信号を増幅する増幅回路
が構成されることを特徴とする。
めに、本発明の一つの側面は、イメージセンサにおい
て、画素内の光電変換素子により生成される検出信号に
より制御される第１のトランジスタと、前記第１のトラ
ンジスタに接続され選択線により制御される第２のトラ
ンジスタとを有する複数の画素回路と、複数の画素回路
に共通に設けられ、前記第１のトランジスタと並列に接
続される第３のトランジスタと、前記第１及び第３のト
ランジスタに電流を供給する電流回路とを有する共通増
幅回路とを有し、前記選択線により選択された画素回路
内の第１のトランジスタと前記共通増幅回路内の第３の
トランジスタとにより前記検出信号を増幅する増幅回路
が構成されることを特徴とする。
【００１１】上記の発明の側面によれば、画素回路内の
検出信号により制御される第１のトランジスタと、複数
の画素回路に共通に設けられる共通増幅回路内の第３の
トランジスタとで、増幅回路が構成され、画素内の検出
信号が直接その増幅回路により増幅される。従って、ノ
イズが含まれない増幅された検出信号を生成することが
できる。しかも、各画素回路内の構成は、従来例と同等
の素子数に制限することができ、開口率を下げることも
ない。
検出信号により制御される第１のトランジスタと、複数
の画素回路に共通に設けられる共通増幅回路内の第３の
トランジスタとで、増幅回路が構成され、画素内の検出
信号が直接その増幅回路により増幅される。従って、ノ
イズが含まれない増幅された検出信号を生成することが
できる。しかも、各画素回路内の構成は、従来例と同等
の素子数に制限することができ、開口率を下げることも
ない。
【００１２】上記発明の好ましい実施例では、前記増幅
回路の出力が、ゲインコントロール可能な第２の増幅回
路を介して、サンプルホールド回路に接続される。この
第２の増幅回路のゲインは、検出される画像の明暗に応
じて制御される。
回路の出力が、ゲインコントロール可能な第２の増幅回
路を介して、サンプルホールド回路に接続される。この
第２の増幅回路のゲインは、検出される画像の明暗に応
じて制御される。
【００１３】更に、上記発明の別の好ましい実施例で
は、第１、第３のトランジスタで構成される前記増幅回
路の出力が、可変抵抗を介して第３のトランジスタのゲ
ートに負帰還される。この可変抵抗を変更することによ
り、当該増幅回路のゲインが制御される。
は、第１、第３のトランジスタで構成される前記増幅回
路の出力が、可変抵抗を介して第３のトランジスタのゲ
ートに負帰還される。この可変抵抗を変更することによ
り、当該増幅回路のゲインが制御される。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、本発明の保護範
囲は、以下の実施の形態例に限定されるものではなく、
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
施の形態例を説明する。しかしながら、本発明の保護範
囲は、以下の実施の形態例に限定されるものではなく、
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００１５】図３は、第１の実施の形態における画素回
路及び共通増幅回路を示す回路図である。図３には１つ
の画素回路ＰＸが示され、その回路構成は、従来例とほ
ぼ同じである。即ち、光電変換素子であるフォトダイオ
ードＰＤと、リセット信号ＲＳＴ０がゲートに供給さ
れ、リセット信号ＲＳＴ０が与えられた時に導通して検
出ノードｎｐｄをリセット電圧ＶＲＳＴにリセットする
リセットトランジスタＮ１と、検出ノードｎｐｄにゲー
トが接続されたトランジスタＮ２と、行選択線ＲＯＷ０
により制御される選択トランジスタＮ３とを有する。
路及び共通増幅回路を示す回路図である。図３には１つ
の画素回路ＰＸが示され、その回路構成は、従来例とほ
ぼ同じである。即ち、光電変換素子であるフォトダイオ
ードＰＤと、リセット信号ＲＳＴ０がゲートに供給さ
れ、リセット信号ＲＳＴ０が与えられた時に導通して検
出ノードｎｐｄをリセット電圧ＶＲＳＴにリセットする
リセットトランジスタＮ１と、検出ノードｎｐｄにゲー
トが接続されたトランジスタＮ２と、行選択線ＲＯＷ０
により制御される選択トランジスタＮ３とを有する。
【００１６】但し、画素回路ＰＸ内のトランジスタＮ２
のドレイン端子は、共通増幅回路Ｃａｍｐ内のカレント
ミラー回路（Ｐ１０，Ｐ１１で構成）に接続される。更
に、選択トランジスタＮ３のソース端子は、共通増幅回
路Ｃａｍｐ内の電流源Ｉｓに接続される。複数の画素回
路ＰＸが、共通増幅回路Ｃａｍｐに並列に接続される。
その構成については、後述する。
のドレイン端子は、共通増幅回路Ｃａｍｐ内のカレント
ミラー回路（Ｐ１０，Ｐ１１で構成）に接続される。更
に、選択トランジスタＮ３のソース端子は、共通増幅回
路Ｃａｍｐ内の電流源Ｉｓに接続される。複数の画素回
路ＰＸが、共通増幅回路Ｃａｍｐに並列に接続される。
その構成については、後述する。
【００１７】一方、共通増幅回路Ｃａｍｐは、各画素回
路内のトランジスタＮ２，Ｎ３と並列に接続されるトラ
ンジスタＮ１２、Ｎ１３と、電源Ｖｃｃに接続されカレ
ントミラー回路を構成するＰチャネルトランジスタＰ１
０，Ｐ１１と、電流源Ｉｓとを有する。トランジスタＮ
１２のゲートにはリセット電圧ＶRSTが接続され、トラ
ンジスタＮ１３のゲートには、全ての行選択線の論理和
である選択信号ＲＯＷ＃が印加される。
路内のトランジスタＮ２，Ｎ３と並列に接続されるトラ
ンジスタＮ１２、Ｎ１３と、電源Ｖｃｃに接続されカレ
ントミラー回路を構成するＰチャネルトランジスタＰ１
０，Ｐ１１と、電流源Ｉｓとを有する。トランジスタＮ
１２のゲートにはリセット電圧ＶRSTが接続され、トラ
ンジスタＮ１３のゲートには、全ての行選択線の論理和
である選択信号ＲＯＷ＃が印加される。
【００１８】今仮に、行選択線ＲＯＷ０がＨレベルにな
って画素回路内の選択トランジスタＮ３が導通し、同時
に選択信号ＲＯＷ＃がＨレベルになって共通増幅回路内
のトランスファＮ１３が導通すると、１対の入力トラン
ジスタＮ２，Ｎ１２と、トランジスタＰ１０，Ｐ１１か
らなるカレントミラー回路と、電流源Ｉｓとで増幅回路
が構成される。そして、１対の入力トランジスタＮ２，
Ｎ１２のうち、画素回路側のトランジスタＮ２のゲート
には、光電変換された検出信号ｎｐｄが入力され、共通
増幅回路側のトランジスタＮ１２のゲートには、リセッ
ト電圧ＶRSTが入力される。従って、それらのトランジ
スタＮ２，Ｎ１２のドレイン端子ＮＡ，ＮＢには、検出
信号ｎｐｄとリセット電圧ＶRSTとの差に応じた電圧、
若しくは電流が出力される。つまり、光電変換素子ＰＤ
により検出された検出信号ｎｐｄが、増幅回路により直
接差動増幅され、トランジスタＮ２，Ｎ１２のドレイン
端子ＮＡ，ＮＢに出力される。
って画素回路内の選択トランジスタＮ３が導通し、同時
に選択信号ＲＯＷ＃がＨレベルになって共通増幅回路内
のトランスファＮ１３が導通すると、１対の入力トラン
ジスタＮ２，Ｎ１２と、トランジスタＰ１０，Ｐ１１か
らなるカレントミラー回路と、電流源Ｉｓとで増幅回路
が構成される。そして、１対の入力トランジスタＮ２，
Ｎ１２のうち、画素回路側のトランジスタＮ２のゲート
には、光電変換された検出信号ｎｐｄが入力され、共通
増幅回路側のトランジスタＮ１２のゲートには、リセッ
ト電圧ＶRSTが入力される。従って、それらのトランジ
スタＮ２，Ｎ１２のドレイン端子ＮＡ，ＮＢには、検出
信号ｎｐｄとリセット電圧ＶRSTとの差に応じた電圧、
若しくは電流が出力される。つまり、光電変換素子ＰＤ
により検出された検出信号ｎｐｄが、増幅回路により直
接差動増幅され、トランジスタＮ２，Ｎ１２のドレイン
端子ＮＡ，ＮＢに出力される。
【００１９】この１対の出力端子ＮＡ，ＮＢは、それぞ
れ抵抗Ｒ１，Ｒ１１を介して、差動増幅器４０に入力さ
れる。差動増幅器４０は、差動出力と差動入力との間に
可変設定可能な負帰還抵抗Ｒ２，Ｒ１２が設けられる。
この負帰還抵抗Ｒ２，Ｒ１２の抵抗値を変更すること
で、差動増幅器４０のゲインを制御することができる。
差動増幅回路４０の差動出力は、差動・シングル変換回
路４２に供給され、その差動入力差に応じたシングル出
力がサンプルホールド回路ＳＨに供給される。サンプル
ホールド回路ＳＨは、従来例と同様に、サンプルホール
ドキャパシタＣｓｈと、リセットスイッチ３２とで構成
される。
れ抵抗Ｒ１，Ｒ１１を介して、差動増幅器４０に入力さ
れる。差動増幅器４０は、差動出力と差動入力との間に
可変設定可能な負帰還抵抗Ｒ２，Ｒ１２が設けられる。
この負帰還抵抗Ｒ２，Ｒ１２の抵抗値を変更すること
で、差動増幅器４０のゲインを制御することができる。
差動増幅回路４０の差動出力は、差動・シングル変換回
路４２に供給され、その差動入力差に応じたシングル出
力がサンプルホールド回路ＳＨに供給される。サンプル
ホールド回路ＳＨは、従来例と同様に、サンプルホール
ドキャパシタＣｓｈと、リセットスイッチ３２とで構成
される。
【００２０】図４は、マトリクス構成された画素回路と
その共通増幅回路とを示す回路図である。図４には、２
行２列の画素回路ＰＸ００〜ＰＸ１１が示され、列方向
の２つの画素回路ＰＸ００、ＰＸ１０に共通に設けられ
た共通増幅回路Ｃａｍｐとが示される。２列目の画素回
路ＰＸ０１、ＰＸ１１の共通増幅回路は省略されてい
る。
その共通増幅回路とを示す回路図である。図４には、２
行２列の画素回路ＰＸ００〜ＰＸ１１が示され、列方向
の２つの画素回路ＰＸ００、ＰＸ１０に共通に設けられ
た共通増幅回路Ｃａｍｐとが示される。２列目の画素回
路ＰＸ０１、ＰＸ１１の共通増幅回路は省略されてい
る。
【００２１】図３においても示した通り、複数の画素回
路ＰＸ内のノードＮＡ、ｎ３とが、共通増幅回路Ｃａｍ
ｐに並列に接続される。そのために、各画素回路のノー
ドｎ３は、第１のコラム線ＣＬａ０に接続され、各画素
回路のノードＮＡは、第２のコラム線ＣＬｂ０に接続さ
れている。従って、画素アレイ内の列方向には、第１及
び第２のコラム線ＣＬａ，ＣＬｂがそれぞれ設けられ、
行方向には、従来と同様にリセット線ＲＳＴ０，ＲＳＴ
１と、行選択線ＲＯＷ０，ＲＯＷ１とが設けられる。ま
た、共通増幅回路Ｃａｍｐ内のトランジスタＮ１３は、
行選択線ＲＯＷ０，ＲＯＷ１の論理和により生成される
駆動信号線ＲＯＷ＃が供給される。つまり、いずれかの
行選択線が駆動されるとき、このトランジスタＮ１３も
駆動される。この駆動信号線ＲＯＷ＃は、図示しない２
列目の共通増幅回路にも供給される。
路ＰＸ内のノードＮＡ、ｎ３とが、共通増幅回路Ｃａｍ
ｐに並列に接続される。そのために、各画素回路のノー
ドｎ３は、第１のコラム線ＣＬａ０に接続され、各画素
回路のノードＮＡは、第２のコラム線ＣＬｂ０に接続さ
れている。従って、画素アレイ内の列方向には、第１及
び第２のコラム線ＣＬａ，ＣＬｂがそれぞれ設けられ、
行方向には、従来と同様にリセット線ＲＳＴ０，ＲＳＴ
１と、行選択線ＲＯＷ０，ＲＯＷ１とが設けられる。ま
た、共通増幅回路Ｃａｍｐ内のトランジスタＮ１３は、
行選択線ＲＯＷ０，ＲＯＷ１の論理和により生成される
駆動信号線ＲＯＷ＃が供給される。つまり、いずれかの
行選択線が駆動されるとき、このトランジスタＮ１３も
駆動される。この駆動信号線ＲＯＷ＃は、図示しない２
列目の共通増幅回路にも供給される。
【００２２】図４に示されるとおり、画素回路の構成
は、光電変換素子ＰＤに加えてリセット用のトランジス
タＮ１と、検出ノードｎｐｄで制御されるトランジスタ
Ｎ２と、行選択信号ＲＯＷで制御される選択用のトラン
ジスタＮ３とで構成されるので、従来例と同じ素子数で
ある。そして、各列に設けられた複数の画素回路ＰＸに
共通に、共通増幅回路Ｃａｍｐが設けられる。従って、
従来例の構成に、共通増幅回路Ｃａｍｐが各コラム毎に
追加されたのみである。
は、光電変換素子ＰＤに加えてリセット用のトランジス
タＮ１と、検出ノードｎｐｄで制御されるトランジスタ
Ｎ２と、行選択信号ＲＯＷで制御される選択用のトラン
ジスタＮ３とで構成されるので、従来例と同じ素子数で
ある。そして、各列に設けられた複数の画素回路ＰＸに
共通に、共通増幅回路Ｃａｍｐが設けられる。従って、
従来例の構成に、共通増幅回路Ｃａｍｐが各コラム毎に
追加されたのみである。
【００２３】そして、選択された行に属する画素回路
が、各列の共通増幅回路ＣａｍｐにトランジスタＮ３を
介して接続され、図３に示した増幅回路が構成される。
この増幅回路は、光電変換素子であるフォトダイオード
ＰＤにより生成された検出信号ｎｐｄを、リセット電圧
ＶＲＳＴと比較して、増幅した出力ＮＡ，ＮＢを生成す
る。従って、ノイズが少ない検出信号ｎｐｄが直接増幅
され、センサの感度を高めることができる。
が、各列の共通増幅回路ＣａｍｐにトランジスタＮ３を
介して接続され、図３に示した増幅回路が構成される。
この増幅回路は、光電変換素子であるフォトダイオード
ＰＤにより生成された検出信号ｎｐｄを、リセット電圧
ＶＲＳＴと比較して、増幅した出力ＮＡ，ＮＢを生成す
る。従って、ノイズが少ない検出信号ｎｐｄが直接増幅
され、センサの感度を高めることができる。
【００２４】図５は、図４のイメージセンサの動作波形
図である。１行目のリセット信号ＲＳＴ０、行選択線Ｒ
ＯＷ０、画素内の検出信号ｎｐｄと、２行目のリセット
信号ＲＳＴ１、行選択線ＲＯＷ１、画素内の検出信号ｎ
ｐｄとがそれぞれ示されている。サンプルホールド制御
信号ＳＨは、同じ信号であるが、理解のために１行目と
２行目にそれぞれ示している。また、図中、１行目の画
素回路に対する垂直同期期間ＶＳ０，１，２と、２行目
の画素回路に対する垂直同期期間ＶＳ０，１，２とが示
されている。図示されるとおり、各行の垂直同期期間が
互いにシフトしている。
図である。１行目のリセット信号ＲＳＴ０、行選択線Ｒ
ＯＷ０、画素内の検出信号ｎｐｄと、２行目のリセット
信号ＲＳＴ１、行選択線ＲＯＷ１、画素内の検出信号ｎ
ｐｄとがそれぞれ示されている。サンプルホールド制御
信号ＳＨは、同じ信号であるが、理解のために１行目と
２行目にそれぞれ示している。また、図中、１行目の画
素回路に対する垂直同期期間ＶＳ０，１，２と、２行目
の画素回路に対する垂直同期期間ＶＳ０，１，２とが示
されている。図示されるとおり、各行の垂直同期期間が
互いにシフトしている。
【００２５】１行目の画素に注目して動作説明をする
と、リセット信号ＲＳＴ０は、撮像開始用パルスＲＳＴ
−Ｓと撮像終了用パルスＲＳＴ−Ｅとが、垂直同期期間
内の始めと終わりに生成される。撮像開始用パルスＲＳ
Ｔ−Ｓが印加されると、リセット用トランジスタＮ１が
導通し、検出ノードｎｐｄがリセット電圧ＶＲＳＴにな
る。この時、サンプルホールド回路ＳＨ０のスイッチ３
２は閉じた状態である。画素領域の光電変換素子ＰＤ
は、受光量に応じて電流を発生し、検出ノードｎｐｄの
電位を下げる。
と、リセット信号ＲＳＴ０は、撮像開始用パルスＲＳＴ
−Ｓと撮像終了用パルスＲＳＴ−Ｅとが、垂直同期期間
内の始めと終わりに生成される。撮像開始用パルスＲＳ
Ｔ−Ｓが印加されると、リセット用トランジスタＮ１が
導通し、検出ノードｎｐｄがリセット電圧ＶＲＳＴにな
る。この時、サンプルホールド回路ＳＨ０のスイッチ３
２は閉じた状態である。画素領域の光電変換素子ＰＤ
は、受光量に応じて電流を発生し、検出ノードｎｐｄの
電位を下げる。
【００２６】撮像期間が終了する時に、行選択線ＲＯＷ
０がＨレベルになり、画素回路ＰＸと共通増幅回路Ｃａ
ｍｐとで増幅回路が構成される。そして、検出ノードｎ
ｐｄの電位低下により、増幅回路の第１の入力トランジ
スタＮ２はより非導通状態になり、第２の入力トランジ
スタＮ１２はより導通状態になる。その結果、出力ＮＡ
からより多くの電流が出力され，一方、出力ＮＢからは
それに比較してより少ない電流が出力される。電位で説
明すると、出力ＮＡはより高くなり、出力ＮＢはより低
くなる。この差動出力ＮＡ，ＮＢがゲイン制御増幅回路
４０により増幅され、サンプルホールド回路への入力で
あるノードｎ１０の電位が変化する。この電位の変化
は、サンプルホールド用キャパシタＣｓｈに保持され
る。
０がＨレベルになり、画素回路ＰＸと共通増幅回路Ｃａ
ｍｐとで増幅回路が構成される。そして、検出ノードｎ
ｐｄの電位低下により、増幅回路の第１の入力トランジ
スタＮ２はより非導通状態になり、第２の入力トランジ
スタＮ１２はより導通状態になる。その結果、出力ＮＡ
からより多くの電流が出力され，一方、出力ＮＢからは
それに比較してより少ない電流が出力される。電位で説
明すると、出力ＮＡはより高くなり、出力ＮＢはより低
くなる。この差動出力ＮＡ，ＮＢがゲイン制御増幅回路
４０により増幅され、サンプルホールド回路への入力で
あるノードｎ１０の電位が変化する。この電位の変化
は、サンプルホールド用キャパシタＣｓｈに保持され
る。
【００２７】撮像期間が終了する時点でのサンプルホー
ルド回路の入力ｎ１０の電圧Ｖｎ１は、キャパシタＣｓ
ｈに蓄積されている。つまり、キャパシタＣｓｈには、
Ｖn1−Ｖrefの電圧に対応する電荷が蓄積される。
ルド回路の入力ｎ１０の電圧Ｖｎ１は、キャパシタＣｓ
ｈに蓄積されている。つまり、キャパシタＣｓｈには、
Ｖn1−Ｖrefの電圧に対応する電荷が蓄積される。
【００２８】この状態で、スイッチ３２をオープンにし
て、ノードｎ１１をフローティング状態にする。そし
て、リセット信号として撮像終了用パルスＲＳＴ−Ｅが
印加されると、検出ノードｎｐｄはリセットされ、リセ
ット電圧ＶＲＳＴに戻る。この時のサンプルホールド回
路の入力ノードｎ１０の電圧Ｖｎ２により、キャパシタ
の他端ノードｎ１１の電圧は、 （Ｖn1−Ｖref）−Ｖn2＝（Ｖn1−Ｖn2）−Ｖref となり、終了用リセットパルスＲＳＴ−Ｅの前後の電圧
の差（Ｖn1−Ｖn2）が、サンプルホールド回路ＳＨの出
力ノードｎ１１の電圧に含まれることになる。その結
果、撮像期間中に受光した光強度に対応した信号であっ
て、それぞれに含まれる雑音を相殺した信号がサンプル
ホールド回路から出力される。
て、ノードｎ１１をフローティング状態にする。そし
て、リセット信号として撮像終了用パルスＲＳＴ−Ｅが
印加されると、検出ノードｎｐｄはリセットされ、リセ
ット電圧ＶＲＳＴに戻る。この時のサンプルホールド回
路の入力ノードｎ１０の電圧Ｖｎ２により、キャパシタ
の他端ノードｎ１１の電圧は、 （Ｖn1−Ｖref）−Ｖn2＝（Ｖn1−Ｖn2）−Ｖref となり、終了用リセットパルスＲＳＴ−Ｅの前後の電圧
の差（Ｖn1−Ｖn2）が、サンプルホールド回路ＳＨの出
力ノードｎ１１の電圧に含まれることになる。その結
果、撮像期間中に受光した光強度に対応した信号であっ
て、それぞれに含まれる雑音を相殺した信号がサンプル
ホールド回路から出力される。
【００２９】その後、次の撮像期間のために、リセット
線ＲＳＴに撮像開始用リセットパルスＲＳＴ−Ｓが生成
され、画素回路内の検出ノードｎｐｄが再びリセット電
圧ＶＲＳＴにされる。その後の動作は、上記の繰り返し
である。
線ＲＳＴに撮像開始用リセットパルスＲＳＴ−Ｓが生成
され、画素回路内の検出ノードｎｐｄが再びリセット電
圧ＶＲＳＴにされる。その後の動作は、上記の繰り返し
である。
【００３０】２行目の画素に対する動作は、１行目の動
作と同じである。但し、共通増幅回路Ｃａｍｐやコラム
線ＣＬａ，ＣＬｂを共有しているので、リセット線ＲＳ
Ｔ１のパルス信号や、行選択線ＲＯＷ１の信号のタイミ
ングが、１行目のＲＳＴ０，ＲＯＷ０とずれている。
作と同じである。但し、共通増幅回路Ｃａｍｐやコラム
線ＣＬａ，ＣＬｂを共有しているので、リセット線ＲＳ
Ｔ１のパルス信号や、行選択線ＲＯＷ１の信号のタイミ
ングが、１行目のＲＳＴ０，ＲＯＷ０とずれている。
【００３１】上記の撮像開始用リセットパルスＲＳＴ−
Ｓの発生タイミングを、左右にずらすことで、撮像期間
を伸長・短縮することができる。従って、より明るい画
像を撮像するときは、撮像開始用リセットパルスＲＳＴ
−Ｓの発生タイミングを遅くし、より暗い画像を撮像す
るときは、早くすることで、最適な出力を得ることがで
きる。
Ｓの発生タイミングを、左右にずらすことで、撮像期間
を伸長・短縮することができる。従って、より明るい画
像を撮像するときは、撮像開始用リセットパルスＲＳＴ
−Ｓの発生タイミングを遅くし、より暗い画像を撮像す
るときは、早くすることで、最適な出力を得ることがで
きる。
【００３２】図５に示した動作波形図は、図２の従来例
のイメージセンサの動作波形図とほぼ同じである。唯
一、共通増幅回路ＣａｍｐのトランジスタＮ１３を制御
する制御信号ＲＯＷ＃が制御信号として追加されるだけ
である。
のイメージセンサの動作波形図とほぼ同じである。唯
一、共通増幅回路ＣａｍｐのトランジスタＮ１３を制御
する制御信号ＲＯＷ＃が制御信号として追加されるだけ
である。
【００３３】図３，４の第１の実施の形態において、選
択トランジスタＮ３をトランジスタＮ２とノードｎ３と
の間に設けている。そして、行選択線により選択トラン
ジスタＮ３が導通するとき、画素回路ＰＸが共通増幅回
路Ｃａｍｐに接続されて、増幅回路を構成する。この変
形例として、選択トランジスタＮ３を、ノードＮＡとト
ランジスタＮ２との間に設けても良い。つまり、共通増
幅回路Ｃａｍｐに各画素回路を並列接続するノードＮＡ
とノードｎ３のいずれかが、選択トランジスタＮ３によ
って共通増幅回路に接続されれば良い。それ以外の構成
は、図３，４と同じである。但し、共通増幅回路Ｃａｍ
ｐ側も、それに合わせてトランジスタＮ１３をトランジ
スタＮ１２とノードＮＢとの間に設けるのが好ましい。
択トランジスタＮ３をトランジスタＮ２とノードｎ３と
の間に設けている。そして、行選択線により選択トラン
ジスタＮ３が導通するとき、画素回路ＰＸが共通増幅回
路Ｃａｍｐに接続されて、増幅回路を構成する。この変
形例として、選択トランジスタＮ３を、ノードＮＡとト
ランジスタＮ２との間に設けても良い。つまり、共通増
幅回路Ｃａｍｐに各画素回路を並列接続するノードＮＡ
とノードｎ３のいずれかが、選択トランジスタＮ３によ
って共通増幅回路に接続されれば良い。それ以外の構成
は、図３，４と同じである。但し、共通増幅回路Ｃａｍ
ｐ側も、それに合わせてトランジスタＮ１３をトランジ
スタＮ１２とノードＮＢとの間に設けるのが好ましい。
【００３４】更に、共通増幅回路Ｃａｍｐ内のトランジ
スタＮ１３は、画素回路とのバランスの理由から設けら
れている。従って、差動増幅回路としての機能に支障が
なければ、トランジスタＮ１３をなくすことも可能であ
る。その場合は、トランジスタＮ２，Ｎ３と、トランジ
スタＮ１２とでバランスするような回路設計が必要にな
る。
スタＮ１３は、画素回路とのバランスの理由から設けら
れている。従って、差動増幅回路としての機能に支障が
なければ、トランジスタＮ１３をなくすことも可能であ
る。その場合は、トランジスタＮ２，Ｎ３と、トランジ
スタＮ１２とでバランスするような回路設計が必要にな
る。
【００３５】図６は、第２の実施の形態における画素回
路と共通増幅回路とを示す図である。図中、図３と同じ
部分には同じ引用番号を与えている。第２の実施の形態
では、画素回路ＰＸと共通増幅回路Ｃａｍｐとで構成さ
れる増幅回路自体が、ゲインコントロール機能を有す
る。この例においても、複数の画素回路のノードＮＡと
ノードｎ３とが共通増幅回路Ｃａｍｐに並列に接続され
る。そして、共通増幅回路側の入力トランジスタＮ１２
のドレイン端子である出力端子ＮＢが、可変抵抗Ｒ２２
を介して、入力トランジスタＮ１２のゲートに負帰還さ
れている。即ち、出力端子ＮＢとグランドとの間に、可
変抵抗Ｒ２２と抵抗Ｒ２１とが直列に接続され、それら
抵抗の接続点ｎ２０が、入出力トランジスタＮ１２のゲ
ートに接続されている。
路と共通増幅回路とを示す図である。図中、図３と同じ
部分には同じ引用番号を与えている。第２の実施の形態
では、画素回路ＰＸと共通増幅回路Ｃａｍｐとで構成さ
れる増幅回路自体が、ゲインコントロール機能を有す
る。この例においても、複数の画素回路のノードＮＡと
ノードｎ３とが共通増幅回路Ｃａｍｐに並列に接続され
る。そして、共通増幅回路側の入力トランジスタＮ１２
のドレイン端子である出力端子ＮＢが、可変抵抗Ｒ２２
を介して、入力トランジスタＮ１２のゲートに負帰還さ
れている。即ち、出力端子ＮＢとグランドとの間に、可
変抵抗Ｒ２２と抵抗Ｒ２１とが直列に接続され、それら
抵抗の接続点ｎ２０が、入出力トランジスタＮ１２のゲ
ートに接続されている。
【００３６】このような増幅回路の出力ＮＢと入力ｎ２
０との間に、抵抗Ｒ２２からなる負帰還回路を設けるこ
とにより、増幅回路は、両入力が同電位になる状態でバ
ランスする。つまり、ノードｎ２０の電位が、検出ノー
ドｎｐｄの電位と等しくなるように、差動増幅回路が動
作し、等しくなった状態で安定する。そして、出力ＮＢ
の電位とノードｎ２０の電位との関係は、抵抗Ｒ２１と
Ｒ２２との比により決定する。従って、負帰還回路の可
変抵抗Ｒ２２を変更することにより、出力端子ＮＢの電
位を可変設定することができ、結局、増幅回路のゲイン
を制御することができる。抵抗Ｒ２２の抵抗値を大きく
するとゲインが大きくなり、小さくするとゲインが小さ
くなる。また、増幅回路のゲインは、抵抗Ｒ２１とＲ２
２の比により決まるので、抵抗Ｒ２１を可変抵抗にして
も良く、両抵抗Ｒ２１，Ｒ２２を可変抵抗にしても良
い。
０との間に、抵抗Ｒ２２からなる負帰還回路を設けるこ
とにより、増幅回路は、両入力が同電位になる状態でバ
ランスする。つまり、ノードｎ２０の電位が、検出ノー
ドｎｐｄの電位と等しくなるように、差動増幅回路が動
作し、等しくなった状態で安定する。そして、出力ＮＢ
の電位とノードｎ２０の電位との関係は、抵抗Ｒ２１と
Ｒ２２との比により決定する。従って、負帰還回路の可
変抵抗Ｒ２２を変更することにより、出力端子ＮＢの電
位を可変設定することができ、結局、増幅回路のゲイン
を制御することができる。抵抗Ｒ２２の抵抗値を大きく
するとゲインが大きくなり、小さくするとゲインが小さ
くなる。また、増幅回路のゲインは、抵抗Ｒ２１とＲ２
２の比により決まるので、抵抗Ｒ２１を可変抵抗にして
も良く、両抵抗Ｒ２１，Ｒ２２を可変抵抗にしても良
い。
【００３７】図６に示した第２の実施の形態では、画素
回路と共通増幅回路により構成される増幅回路にゲイン
コントロール機能を持たせたので、その出力ＮＢを直接
サンプルホールド回路の入力ｎ１０に接続することがで
きる。サンプルホールド回路の動作は、第１の実施の形
態と同じである。また、第２の実施の形態において、画
素回路のマトリクス構成は、図４に示したマトリクス構
成と同じであり、図４の共通増幅回路Ｃａｍｐの部分
を、図６の共通増幅回路Ｃａｍｐに置き換えれば良い。
また、動作波形図も図５と同じである。
回路と共通増幅回路により構成される増幅回路にゲイン
コントロール機能を持たせたので、その出力ＮＢを直接
サンプルホールド回路の入力ｎ１０に接続することがで
きる。サンプルホールド回路の動作は、第１の実施の形
態と同じである。また、第２の実施の形態において、画
素回路のマトリクス構成は、図４に示したマトリクス構
成と同じであり、図４の共通増幅回路Ｃａｍｐの部分
を、図６の共通増幅回路Ｃａｍｐに置き換えれば良い。
また、動作波形図も図５と同じである。
【００３８】第２の実施の形態においても、画素回路内
の選択トランジスタＮ３をトランジスタＮ２とノードＮ
Ａとの間に設けても良い。また、共通増幅回路Ｃａｍｐ
内のトランジスタＮ１３は、第１の実施の形態と同様の
理由で省略してもよい。また、負帰還回路の可変抵抗Ｒ
２２は、複数の抵抗素子をスイッチ用トランジスタによ
り適宜個数が変えられる回路により実現することができ
る。または、可変抵抗Ｒ２２は、複数のダイオード素子
をスイッチ用トランジスタにより適宜個数が変えられる
回路により実現することもできる。抵抗Ｒ２１を可変抵
抗にする場合も、同様である。
の選択トランジスタＮ３をトランジスタＮ２とノードＮ
Ａとの間に設けても良い。また、共通増幅回路Ｃａｍｐ
内のトランジスタＮ１３は、第１の実施の形態と同様の
理由で省略してもよい。また、負帰還回路の可変抵抗Ｒ
２２は、複数の抵抗素子をスイッチ用トランジスタによ
り適宜個数が変えられる回路により実現することができ
る。または、可変抵抗Ｒ２２は、複数のダイオード素子
をスイッチ用トランジスタにより適宜個数が変えられる
回路により実現することもできる。抵抗Ｒ２１を可変抵
抗にする場合も、同様である。
【００３９】上記の実施の形態では、画素回路がマトリ
クス構成であるが、本発明はマトリクス構成に限定され
ない。複数の画素回路が１次元状に配置されている場合
も、それらに共通に増幅回路を設けて、選択された画素
回路を共通増幅回路と接続して、増幅回路を構成するよ
うにしても良い。
クス構成であるが、本発明はマトリクス構成に限定され
ない。複数の画素回路が１次元状に配置されている場合
も、それらに共通に増幅回路を設けて、選択された画素
回路を共通増幅回路と接続して、増幅回路を構成するよ
うにしても良い。
【００４０】以上、実施の形態例をまとめると以下の付
記の通りである。
記の通りである。
【００４１】（付記１）複数の画素を有するイメージセ
ンサにおいて、光電変換素子と、当該光電変換素子によ
り生成される検出信号が供給される第１のトランジスタ
と、前記第１のトランジスタに接続され選択線により制
御される第２のトランジスタとを有する複数の画素回路
と、複数の画素回路に共通に設けられ、前記第１のトラ
ンジスタと並列に接続される第３のトランジスタと、前
記第１及び第３のトランジスタに電流を供給する電流回
路とを有する共通増幅回路とを有し、前記選択線により
選択された画素回路内の第１のトランジスタと前記共通
増幅回路内の第３のトランジスタとにより前記検出信号
を増幅する増幅回路が構成されることを特徴とするイメ
ージセンサ。
ンサにおいて、光電変換素子と、当該光電変換素子によ
り生成される検出信号が供給される第１のトランジスタ
と、前記第１のトランジスタに接続され選択線により制
御される第２のトランジスタとを有する複数の画素回路
と、複数の画素回路に共通に設けられ、前記第１のトラ
ンジスタと並列に接続される第３のトランジスタと、前
記第１及び第３のトランジスタに電流を供給する電流回
路とを有する共通増幅回路とを有し、前記選択線により
選択された画素回路内の第１のトランジスタと前記共通
増幅回路内の第３のトランジスタとにより前記検出信号
を増幅する増幅回路が構成されることを特徴とするイメ
ージセンサ。
【００４２】（付記２）付記１において、前記第１のト
ランジスタのゲートに前記検出信号が入力され、前記第
３のトランジスタのゲートには基準電圧が入力され、前
記増幅回路は、前記検出信号と前記基準電圧のレベル差
に対応した増幅出力を生成することを特徴とするイメー
ジセンサ。
ランジスタのゲートに前記検出信号が入力され、前記第
３のトランジスタのゲートには基準電圧が入力され、前
記増幅回路は、前記検出信号と前記基準電圧のレベル差
に対応した増幅出力を生成することを特徴とするイメー
ジセンサ。
【００４３】（付記３）付記１において、前記増幅回路
の出力が、ゲイン制御可能な第２の増幅回路を介して出
力されることを特徴とするイメージセンサ。
の出力が、ゲイン制御可能な第２の増幅回路を介して出
力されることを特徴とするイメージセンサ。
【００４４】（付記４）付記１において、前記第３のト
ランジスタのドレインとゲート間に負帰還回路が設けら
れ、当該負帰還回路の抵抗または負帰還回路と基準電位
との間の抵抗のいずれか一方または両方が、可変設定可
能に構成されていることを特徴とするイメージセンサ。
ランジスタのドレインとゲート間に負帰還回路が設けら
れ、当該負帰還回路の抵抗または負帰還回路と基準電位
との間の抵抗のいずれか一方または両方が、可変設定可
能に構成されていることを特徴とするイメージセンサ。
【００４５】（付記５）付記１において、前記画素回路
は、更に、リセット信号に応答して前記検出信号をリセ
ット電圧にリセットするリセット用トランジスタを有す
ることを特徴とするイメージセンサ。
は、更に、リセット信号に応答して前記検出信号をリセ
ット電圧にリセットするリセット用トランジスタを有す
ることを特徴とするイメージセンサ。
【００４６】（付記６）付記１において、前記共通増幅
回路は、更に、前記第２のトランジスタと並列接続され
る第４のトランジスタを有することを特徴とするイメー
ジセンサ。
回路は、更に、前記第２のトランジスタと並列接続され
る第４のトランジスタを有することを特徴とするイメー
ジセンサ。
【００４７】（付記７）付記１において、前記第２のト
ランジスタは、第１のトランジスタと共通増幅回路との
間に設けられていることを特徴とするイメージセンサ。
ランジスタは、第１のトランジスタと共通増幅回路との
間に設けられていることを特徴とするイメージセンサ。
【００４８】（付記８）複数の画素を有するイメージセ
ンサにおいて、光電変換素子と、当該光電変換素子によ
り生成される検出信号が供給される第１のトランジスタ
と、前記第１のトランジスタに接続され行選択線により
制御される第２のトランジスタとを有し、行列に配置さ
れる複数の画素回路と、列方向に配列された複数の画素
回路に、第１及び第２の列線を介して共通に設けられ、
前記第１のトランジスタと並列に接続される第３のトラ
ンジスタと、前記第１及び第３のトランジスタに電流を
供給する電流回路とを有する共通増幅回路とを有し、前
記行選択線により選択された画素回路内の第１のトラン
ジスタと前記共通増幅回路内の第３のトランジスタとに
より前記検出信号を増幅する増幅回路が構成されること
を特徴とするイメージセンサ。
ンサにおいて、光電変換素子と、当該光電変換素子によ
り生成される検出信号が供給される第１のトランジスタ
と、前記第１のトランジスタに接続され行選択線により
制御される第２のトランジスタとを有し、行列に配置さ
れる複数の画素回路と、列方向に配列された複数の画素
回路に、第１及び第２の列線を介して共通に設けられ、
前記第１のトランジスタと並列に接続される第３のトラ
ンジスタと、前記第１及び第３のトランジスタに電流を
供給する電流回路とを有する共通増幅回路とを有し、前
記行選択線により選択された画素回路内の第１のトラン
ジスタと前記共通増幅回路内の第３のトランジスタとに
より前記検出信号を増幅する増幅回路が構成されること
を特徴とするイメージセンサ。
【００４９】（付記９）付記８において、前記第２のト
ランジスタは、対応する行選択線に応答して、前記第１
のトランジスタを前記第１または第２の列線を介して前
記共通増幅回路に接続することを特徴とするイメージセ
ンサ。
ランジスタは、対応する行選択線に応答して、前記第１
のトランジスタを前記第１または第２の列線を介して前
記共通増幅回路に接続することを特徴とするイメージセ
ンサ。
【００５０】（付記１０）付記８において、前記増幅回
路の出力が、ゲイン制御可能な第２の増幅回路を介して
出力されることを特徴とするイメージセンサ。
路の出力が、ゲイン制御可能な第２の増幅回路を介して
出力されることを特徴とするイメージセンサ。
【００５１】（付記１１）付記８において、前記第３の
トランジスタのドレインとゲート間に負帰還回路が設け
られ、当該負帰還回路の抵抗または負帰還回路と基準電
位との間の抵抗のいずれか一方または両方が、可変設定
可能に構成されていることを特徴とするイメージセン
サ。
トランジスタのドレインとゲート間に負帰還回路が設け
られ、当該負帰還回路の抵抗または負帰還回路と基準電
位との間の抵抗のいずれか一方または両方が、可変設定
可能に構成されていることを特徴とするイメージセン
サ。
【００５２】（付記１２）付記８において、前記画素回
路は、更に、リセット信号に応答して前記検出信号をリ
セット電圧にリセットするリセット用トランジスタを有
することを特徴とするイメージセンサ。
路は、更に、リセット信号に応答して前記検出信号をリ
セット電圧にリセットするリセット用トランジスタを有
することを特徴とするイメージセンサ。
【００５３】
【発明の効果】以上、本発明によれば、高い感度のイメ
ージセンサを提供することができる。
ージセンサを提供することができる。
【図１】一般的なＣＭＯＳイメージセンサの全体構成図
である。
である。
【図２】従来のＣＭＯＳイメージセンサの一部詳細回路
図である。
図である。
【図３】第１の実施の形態における画素回路及び共通増
幅回路を示す回路図である。
幅回路を示す回路図である。
【図４】マトリクス構成された画素回路とその共通増幅
回路とを示す回路図である。
回路とを示す回路図である。
【図５】イメージセンサの動作波形図である。
【図６】第２の実施の形態における画素回路と共通増幅
回路とを示す図である
回路とを示す図である
ＰＸ 画素回路
Ｃａｍｐ 共通増幅回路
ＰＤ 光電変換素子
Ｎ１ リセットトランジスタ
Ｎ２ 第１のトランジスタ
Ｎ３ 第２のトランジスタ、選択トランジスタ
Ｎ１２ 第３のトランジスタ
Ｎ１３ 第４のトランジスタ
４０ 差動増幅回路
Ｒ２２ 負帰還可変抵抗
ＣＬ１ 第１の列線
ＣＬ２ 第２の列線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 水口 寿孝
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 4M118 AA10 AB01 BA14 CA02 DB09
DD09 DD10 DD12 FA06
5C024 CX41 GX03 GX16 GY31 GY39
HX13 HX17 HX18 HX29 HX44
JX46
5C051 AA01 BA02 DA06 DB01 DB07
DB18 DC02 DC03 DC07
Claims (9)
- 【請求項１】複数の画素を有するイメージセンサにおい
て、 光電変換素子と、当該光電変換素子により生成される検
出信号が供給される第１のトランジスタと、前記第１の
トランジスタに接続され選択線により制御される第２の
トランジスタとを有する複数の画素回路と、 複数の画素回路に共通に設けられ、前記第１のトランジ
スタと並列に接続される第３のトランジスタと、前記第
１及び第３のトランジスタに電流を供給する電流回路と
を有する共通増幅回路とを有し、 前記選択線により選択された画素回路内の第１のトラン
ジスタと前記共通増幅回路内の第３のトランジスタとに
より前記検出信号を増幅する増幅回路が構成されること
を特徴とするイメージセンサ。 - 【請求項２】請求項１において、 前記第１のトランジスタのゲートに前記検出信号が入力
され、前記第３のトランジスタのゲートには基準電圧が
入力され、前記増幅回路は、前記検出信号と前記基準電
圧のレベル差に対応した増幅出力を生成することを特徴
とするイメージセンサ。 - 【請求項３】請求項１において、 前記増幅回路の出力が、ゲイン制御可能な第２の増幅回
路を介して出力されることを特徴とするイメージセン
サ。 - 【請求項４】請求項１において、 前記第３のトランジスタのドレインとゲート間に負帰還
回路が設けられ、当該負帰還回路の抵抗または負帰還回
路と基準電位との間の抵抗のいずれか一方または両方
が、可変設定可能に構成されていることを特徴とするイ
メージセンサ。 - 【請求項５】請求項１において、 前記画素回路は、更に、リセット信号に応答して前記検
出信号をリセット電圧にリセットするリセット用トラン
ジスタを有することを特徴とするイメージセンサ。 - 【請求項６】請求項１において、 前記第２のトランジスタは、第１のトランジスタと共通
増幅回路との間に設けられていることを特徴とするイメ
ージセンサ。 - 【請求項７】複数の画素を有するイメージセンサにおい
て、 光電変換素子と、当該光電変換素子により生成される検
出信号が供給される第１のトランジスタと、前記第１の
トランジスタに接続され行選択線により制御される第２
のトランジスタとを有し、行列に配置される複数の画素
回路と、 列方向に配列された複数の画素回路に、第１及び第２の
列線を介して共通に設けられ、前記第１のトランジスタ
と並列に接続される第３のトランジスタと、前記第１及
び第３のトランジスタに電流を供給する電流回路とを有
する共通増幅回路とを有し、 前記行選択線により選択された画素回路内の第１のトラ
ンジスタと前記共通増幅回路内の第３のトランジスタと
により前記検出信号を増幅する増幅回路が構成されるこ
とを特徴とするイメージセンサ。 - 【請求項８】請求項７において、 前記第２のトランジスタは、対応する行選択線に応答し
て、前記第１のトランジスタを前記第１または第２の列
線を介して前記共通増幅回路に接続することを特徴とす
るイメージセンサ。 - 【請求項９】請求項７において、 前記第３のトランジスタのドレインとゲート間に負帰還
回路が設けられ、当該負帰還回路の抵抗または負帰還回
路と基準電位との間の抵抗のいずれか一方または両方
が、可変設定可能に構成されていることを特徴とするイ
メージセンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002052674A JP4252247B2 (ja) | 2002-02-28 | 2002-02-28 | 感度を上げることができるｃｍｏｓイメージセンサ |
| US10/360,635 US6974944B2 (en) | 2002-02-28 | 2003-02-10 | CMOS image sensor permitting increased light sensitivity from amplification of pixel detection signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002052674A JP4252247B2 (ja) | 2002-02-28 | 2002-02-28 | 感度を上げることができるｃｍｏｓイメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003259218A true JP2003259218A (ja) | 2003-09-12 |
| JP4252247B2 JP4252247B2 (ja) | 2009-04-08 |
Family
ID=28664308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002052674A Expired - Fee Related JP4252247B2 (ja) | 2002-02-28 | 2002-02-28 | 感度を上げることができるｃｍｏｓイメージセンサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6974944B2 (ja) |
| JP (1) | JP4252247B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125080A (ja) * | 2006-11-13 | 2008-05-29 | Samsung Electronics Co Ltd | Ｃｍｏｓイメージセンサ、ｃｍｏｓイメージセンサを含むデジタルカメラ及びｃｍｏｓイメージセンサの映像信号の検出方法 |
| WO2018079330A1 (en) | 2016-10-26 | 2018-05-03 | Sony Semiconductor Solutions Corporation | Solid-state imaging device, control method thereof, and electronic apparatus |
| WO2019026429A1 (ja) * | 2017-08-01 | 2019-02-07 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
| WO2020235169A1 (en) | 2019-05-17 | 2020-11-26 | Sony Semiconductor Solutions Corporation | Solid-state imaging apparatus and electronic device |
| US10944931B2 (en) | 2017-10-05 | 2021-03-09 | Canon Kabushiki Kaisha | Solid state imaging device and imaging system |
| JP2021141621A (ja) * | 2016-04-15 | 2021-09-16 | ソニーグループ株式会社 | 固体撮像素子、電子機器、および、固体撮像素子の制御方法 |
| US11153518B2 (en) | 2017-08-02 | 2021-10-19 | Sony Semiconductor Solutions Corporation | Solid-state imaging element and imaging apparatus |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2443206A1 (en) * | 2003-09-23 | 2005-03-23 | Ignis Innovation Inc. | Amoled display backplanes - pixel driver circuits, array architecture, and external compensation |
| US7602429B2 (en) * | 2006-02-01 | 2009-10-13 | Chi Wah Kok | Paired differential active pixel sensor |
| EP2126526A1 (en) | 2007-03-05 | 2009-12-02 | Arokia Nathan | Sensor pixels, arrays and array systems and methods therefor |
| US9500752B2 (en) * | 2013-09-26 | 2016-11-22 | Varian Medical Systems, Inc. | Pixel architecture for imaging devices |
| US9148596B1 (en) * | 2014-04-08 | 2015-09-29 | Omnivision Technologies, Inc. | Feed-forward technique for power supply rejection ratio improvement of bit line |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717616B1 (en) * | 1999-08-16 | 2004-04-06 | Intel Corporation | Amplifier assisted active pixel read out structure |
| US6310571B1 (en) * | 2001-03-30 | 2001-10-30 | Pixim, Incorporated | Multiplexed multi-channel bit serial analog-to-digital converter |
-
2002
- 2002-02-28 JP JP2002052674A patent/JP4252247B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-10 US US10/360,635 patent/US6974944B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125080A (ja) * | 2006-11-13 | 2008-05-29 | Samsung Electronics Co Ltd | Ｃｍｏｓイメージセンサ、ｃｍｏｓイメージセンサを含むデジタルカメラ及びｃｍｏｓイメージセンサの映像信号の検出方法 |
| JP2021141621A (ja) * | 2016-04-15 | 2021-09-16 | ソニーグループ株式会社 | 固体撮像素子、電子機器、および、固体撮像素子の制御方法 |
| WO2018079330A1 (en) | 2016-10-26 | 2018-05-03 | Sony Semiconductor Solutions Corporation | Solid-state imaging device, control method thereof, and electronic apparatus |
| WO2019026429A1 (ja) * | 2017-08-01 | 2019-02-07 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
| US11252367B2 (en) | 2017-08-01 | 2022-02-15 | Sony Semiconductor Solutions Corporation | Solid-stage image sensor, imaging device, and method of controlling solid-state image sensor |
| US11153518B2 (en) | 2017-08-02 | 2021-10-19 | Sony Semiconductor Solutions Corporation | Solid-state imaging element and imaging apparatus |
| US10944931B2 (en) | 2017-10-05 | 2021-03-09 | Canon Kabushiki Kaisha | Solid state imaging device and imaging system |
| WO2020235169A1 (en) | 2019-05-17 | 2020-11-26 | Sony Semiconductor Solutions Corporation | Solid-state imaging apparatus and electronic device |
| DE112020002407T5 (de) | 2019-05-17 | 2022-02-03 | Sony Semiconductor Solutions Corporation | Festkörper-bildgebungseinrichtung und elektronische vorrichtung |
| US12052522B2 (en) | 2019-05-17 | 2024-07-30 | Sony Semiconductor Solutions Corporation | Solid-state imaging apparatus and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6974944B2 (en) | 2005-12-13 |
| US20050072901A1 (en) | 2005-04-07 |
| JP4252247B2 (ja) | 2009-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9584739B2 (en) | CMOS image sensor with processor controlled integration time | |
| TWI507035B (zh) | 具有補充電容性耦合節點之影像感測器 | |
| US8598506B2 (en) | Solid-state image pickup apparatus and driving method therefor | |
| JP2011239068A (ja) | 固体撮像装置 | |
| US7423680B2 (en) | Apparatus and method for clamping reset voltage in image sensor | |
| JP2003259218A (ja) | 感度を上げることができるｃｍｏｓイメージセンサ | |
| JP6632421B2 (ja) | 固体撮像装置および撮像装置 | |
| US5719626A (en) | Solid-state image pickup device | |
| EP1508920A1 (en) | CMOS light sensing cell | |
| US20040245434A1 (en) | Image sensor | |
| US20060006915A1 (en) | Signal slew rate control for image sensors | |
| GB2387985A (en) | Multiplexing circuit for imaging device | |
| TW201629444A (zh) | 用於影像感測器之感光單元及其感光電路 | |
| US9774808B2 (en) | Driving method for photoelectric conversion apparatus, photoelectric conversion apparatus, and imaging system | |
| JP6960259B2 (ja) | 撮像装置およびその駆動方法 | |
| JP4615898B2 (ja) | 動作安定画素バイアス回路 | |
| JP7330124B2 (ja) | 固体撮像装置 | |
| US7683671B2 (en) | Method, apparatus, and system providing power supply independent imager output driver having a constant slew rate | |
| JP2000307959A (ja) | 固体撮像装置 | |
| US7825982B2 (en) | Operation stabilized pixel bias circuit | |
| US7250592B2 (en) | Image sensor with improved sensitivity and method for driving the same | |
| JP2019041419A (ja) | 固体撮像装置 | |
| EP1353500B9 (en) | Image sensor | |
| US7608809B2 (en) | Switch circuit of an image sensor for changing resolution and a method thereof | |
| JP2006060294A (ja) | 固体撮像素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080212 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090120 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090121 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4252247 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140130 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |