JP2005033722A - 光検出装置 - Google Patents

Abstract

【課題】 受光面上の２方向それぞれの入射光強度分布検出および撮像の双方を高感度に行なうことができる光検出装置を提供する。
【解決手段】 Ｍ行Ｎ列に配列された画素部Ｐ_m,nから入射光強度に応じた電圧値が出力され、その電圧値は画素データ読出部２０により読み出されて、撮像が行なわれる。画素部から出力された電圧値は、第１加算部３０および第２加算部４０にも入力する。第１加算部３０では、各行について、該行にあるＮ個の画素部Ｐ_m,1〜Ｐ_m,Nから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。第２加算部４０では、各列について、該列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。第１加算部３０および第２加算部４０から出力される電圧値に基づいて、受光面上の２方向それぞれの入射光強度分布が検出される。
【選択図】 図１

Description

本発明は、受光面上の２方向それぞれの入射光強度分布を検出することができる光検出装置に関するものである。

受光面上の２軸方向それぞれの入射光強度分布を検出することができる光検出装置としては、例えば、特許文献１に開示されたものが知られている。この光検出装置は、基板上の受光面において、ｙ軸方向に長い複数の光感応領域がｘ軸方向に並列配置されていて、これに重ねて、ｘ軸方向に長い複数の光感応領域がｙ軸方向に並列配置されている。

そして、ｘ軸方向に並列配置された複数の光感応領域それぞれからの出力値により、受光面上の入射光強度分布をｙ軸方向に積算したもの（すなわち、受光面上のｘ軸方向の入射光強度分布）が得られる。また、ｙ軸方向に並列配置された複数の光感応領域それぞれからの出力値により、受光面上の入射光強度分布をｘ軸方向に積算したもの（すなわち、受光面上のｙ軸方向の入射光強度分布）が得られる。
特開平６−５８３２号公報

しかしながら、上記特許文献１に開示されたものを含めて従来の光検出装置は、受光面上の２方向それぞれの入射光強度分布を検出することができるものの、受光面に入射した光の像を撮像することはできない。特に、従来の光検出装置は、入射光強度分布検出および撮像の双方を高感度に行なうことはできない。

本発明は、上記問題点を解消する為になされたものであり、受光面上の２方向それぞれの入射光強度分布検出および撮像の双方を高感度に行なうことができる光検出装置を提供することを目的とする。

本発明に係る光検出装置は、(1) 入射光強度に応じた量の電荷を発生するフォトダイオードと、ゲート端子に入力している電荷の量に応じた電圧値を出力する増幅用トランジスタと、フォトダイオードで発生した電荷を増幅用トランジスタのゲート端子へ転送する転送用トランジスタと、増幅用トランジスタのゲート端子の電荷を放電する放電用トランジスタと、増幅用トランジスタから出力される電圧値を選択的に出力する選択用トランジスタとを各々含み、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐ_m,nと、(2) Ｍ×Ｎ個の画素部Ｐ_m,nそれぞれの選択用トランジスタから出力される電圧値を読み出す画素データ読出部と、(3) Ｍ×Ｎ個の画素部Ｐ_m,nの各行について、該行にあるＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれの選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第１加算部と、(4) Ｍ×Ｎ個の画素部Ｐ_m,nの各列について、該列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第２加算部と、を備えることを特徴とする。ただし、ＭおよびＮそれぞれは２以上の整数であり、ｍは１以上Ｍ以下の各整数であり、ｎは１以上Ｎ以下の各整数である。

この光検出装置では、Ｍ行Ｎ列に２次元配列された画素部Ｐ_m,nの何れかに光が入射すると、その画素部Ｐ_m,nに含まれるフォトダイオードは入射光強度に応じた量の電荷を発生する。その電荷は転送用トランジスタを経て増幅用トランジスタのゲート端子に入力し、その電荷量に応じて増幅用トランジスタから出力される電圧値は選択用トランジスタを経て画素部から出力される。画素部から出力された電圧値は画素データ読出部により読み出されて、これにより撮像が行なわれる。

また、画素部から出力された電圧値は、第１加算部および第２加算部にも入力する。第１加算部では、Ｍ×Ｎ個の画素部Ｐ_m,nの各行について、該行にあるＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれの選択用トランジスタから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。第２加算部では、Ｍ×Ｎ個の画素部Ｐ_m,nの各列について、該列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。これら第１加算部および第２加算部それぞれから出力される電圧値に基づいて、受光面上の２方向それぞれの入射光強度分布が検出される。

本発明に係る光検出装置では、第１加算部は、各行に対して１つの加算回路を有していてもいいが、Ｍ×Ｎ個の画素部Ｐ_m,nに対して１つの加算回路を有するのが好適である。後者の場合、この加算回路は、(1) 各列についてＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタに結合容量素子を介して入力端子が接続されている増幅器と、(2) 増幅器の入力端子と出力端子との間に設けられ、入力端子に流入した電荷を蓄積する帰還容量素子と、を備えるのが好適である。

この場合、第ｍ行のＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれの選択用トランジスタから入射光強度に応じた電圧値が出力されているとき、第ｍ行第ｎ列の画素部Ｐ_m,nから出力される電圧値は、第ｎ列の結合容量素子に入力して、その電圧値に応じた量の電荷が第ｎ列の結合容量素子に蓄積される。そして、Ｎ個の結合容量素子それぞれに蓄積された電荷の総量に等しい量の電荷が帰還容量素子に蓄積され、この帰還容量素子に蓄積された電荷の量に応じた電圧値が増幅器から出力される。この増幅器から出力される電圧値が第１加算部の出力値となる。このような処理が各行について行なわれる。

本発明に係る光検出装置では、第２加算部は、Ｍ×Ｎ個の画素部Ｐ_m,nの各列に対して１つの加算回路を有するのが好適である。第ｎ列の加算回路は、(1) 第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、(2) 増幅器の入力端子と出力端子との間に設けられ、結合容量素子から結合スイッチを介して入力端子に流入した電荷を蓄積する帰還容量素子と、(3) 結合容量素子を放電する放電手段と、を備えるのが好適である。

この場合、第ｍ行のＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれの選択用トランジスタから入射光強度に応じた電圧値が出力されているとき、第ｍ行第ｎ列の画素部Ｐ_m,nから出力される電圧値は、第ｎ列の加算回路に入力する。第ｎ列の加算回路において、該電圧値は結合容量素子に入力して、その電圧値に応じた量の電荷が結合容量素子に蓄積され、さらに、この結合容量素子に蓄積された電荷の量に等しい量の電荷が帰還容量素子に累積的に蓄積される。このような処理が各行について行なわれ、各行についての処理の間に放電手段により結合容量素子が放電される。帰還容量素子における電荷の累積的な蓄積は、この放電手段および結合スイッチの作用により行なわれる。そして、第１行〜第Ｍ行についての上記処理が終了すると、第ｎ列の加算回路において、帰還容量素子に蓄積された電荷の量に応じた電圧値が増幅器から出力される。この増幅器から出力される電圧値が第２加算部の出力値となる。

本発明に係る光検出装置では、第２加算部は、Ｍ×Ｎ個の画素部Ｐ_m,nに対して１つの加算回路を有するのも好適である。この加算回路は、(1) 各列についてＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、(2) 増幅器の入力端子と出力端子との間に設けられ、結合容量素子から結合スイッチを介して入力端子に流入した電荷を蓄積するＮ組の縦続接続された帰還容量素子およびスイッチと、(3) 結合容量素子を放電する放電手段と、を備えるのが好適である。

この場合、第ｍ行のＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれの選択用トランジスタから入射光強度に応じた電圧値が出力されているとき、第ｍ行第ｎ列の画素部Ｐ_m,nから出力される電圧値は、第ｎ列の結合容量素子に入力して、その電圧値に応じた量の電荷が第ｎ列の結合容量素子に蓄積され、さらに、この第ｎ列の結合容量素子に蓄積された電荷の量に等しい量の電荷が第ｎの帰還容量素子に累積的に蓄積される。このような処理が各行について行なわれ、各行についての処理の間に放電手段により結合容量素子が放電される。帰還容量素子における電荷の累積的な蓄積は、この放電手段および結合スイッチの作用により行なわれる。そして、第１行〜第Ｍ行についての上記処理が終了すると、各々の帰還容量素子に蓄積された電荷の量に応じた電圧値が増幅器から出力される。この増幅器から出力される電圧値が第２加算部の出力値となる。

本発明に係る光検出装置は、画素データ読出部による撮像と、第１加算部および第２加算部による入射光強度分布検出とを、交互に行なってもよい。また、画素データ読出部による撮像、第１加算部による入射光強度分布検出、および、第２加算部による入射光強度分布検出、の３つの処理を、順繰りに行なってもよい。しかし、画素データ読出部、第１加算部および第２加算部が並列的に処理を行なうのが好適である。このように並列動作することにより、撮像のフレームレートを低下させること無く、撮像と入射光強度分布検出とを同時に行なうことができる。

本発明によれば、受光面上の２方向それぞれの入射光強度分布検出および撮像の双方を高感度に行なうことができる。

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、ＭおよびＮそれぞれは２以上の整数であり、特に明示しない限りは、ｍは１以上Ｍ以下の任意の整数であり、ｎは１以上Ｎ以下の任意の整数である。

（第１実施形態）
先ず、本発明に係る光検出装置の第１実施形態について説明する。図１は、第１実施形態に係る光検出装置１の概略構成図である。この図に示される光検出装置１は、受光部１０、画素データ読出部２０、第１加算部３０、第２加算部４０およびタイミング制御部５０を有する。これらは、共通の半導体基板上に形成されているのが好適であり、その場合の基板上の配置が図示のとおりであるのが好適である。なお、タイミング制御部５０は、この光検出装置１の全体の動作を制御するものであるが、複数の部分に分割されて互いに離れて基板上に配置されていてもよい。

受光部１０は、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐ_m,nを有する。各画素部Ｐ_m,nは第ｍ行第ｎ列に位置する。各画素部Ｐ_m,nは、共通の構成を有しており、フォトダイオードを含むアクティブピクセル型のものであり、該フォトダイオードに入射した光の強度に応じた電圧値を配線Ｌ_nへ出力する。各配線Ｌ_nは、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの出力端に共通に接続されている。

画素データ読出部２０は、Ｎ本の配線Ｌ₁〜Ｌ_Nと接続されており、各画素部Ｐ_m,nから配線Ｌ_nへ出力される電圧値を入力して、所定の処理を行なった後に、画素データを表す電圧値Ｖ_out,m,nを順次に出力する。各電圧値Ｖ_out,m,nは、第ｍ行第ｎ列に位置する画素部Ｐ_m,nへ入射する光の強度に応じた値である。

第１加算部３０は、Ｎ本の配線Ｌ₁〜Ｌ_Nと接続されており、Ｍ×Ｎ個の画素部Ｐ_m,nの各行について、該行にあるＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれから配線Ｌ_nへ出力される電圧値を加算して、その加算結果である電圧値Ｖ_V,mを順次に出力する。各電圧値Ｖ_V,mは、第ｍ行にあるＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれへ入射する光の強度の総和に応じた値である。

第２加算部４０は、Ｎ本の配線Ｌ₁〜Ｌ_Nと接続されており、Ｍ×Ｎ個の画素部Ｐ_m,nの各列について、該列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから配線Ｌ_nへ出力される電圧値を加算して、その加算結果である電圧値Ｖ_H,nを順次に出力する。各電圧値Ｖ_H,nは、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれへ入射する光の強度の総和に応じた値である。

タイミング制御部５０は、受光部１０、画素データ読出部２０、第１加算部３０および第２加算部４０それぞれの動作を制御するものである。タイミング制御部５０は、例えばシフトレジスタ回路により所定のタイミングで各種の制御信号を発生させて、これらの制御信号を受光部１０、画素データ読出部２０、第１加算部３０および第２加算部４０それぞれへ送出する。なお、図１では、制御信号を送る為の配線の図示が一部省略されている。

図２は、第１実施形態に係る光検出装置１の画素データ読出部２０の構成図である。画素データ読出部２０は、Ｎ個の電圧保持部Ｈ₁〜Ｈ_N、２つの電圧フォロワ回路Ｆ₁，Ｆ₂、および、減算回路Ｓを有する。各電圧保持部Ｈ_nは、共通の構成を有していて、配線Ｌ_nと接続されており、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから配線Ｌ_nへ出力される電圧値を入力して保持することができ、また、その保持している電圧値を出力することができる。Ｎ個の電圧保持部Ｈ₁〜Ｈ_Nそれぞれは順次に電圧値を出力する。各電圧保持部Ｈ_nが保持し出力する電圧値は、画素部Ｐ_m,nから互いに異なる時刻に出力される２つの電圧値Ｖ_n,1，Ｖ_n,2である。

２つの電圧フォロワ回路Ｆ₁，Ｆ₂それぞれは、共通の構成を有しており、増幅器の反転入力端子と出力端子とが互いに直接に接続されており、高入力インピーダンスおよび低出力インピーダンスを有し、理想的には増幅率１の増幅回路である。一方の電圧フォロワ回路Ｆ₁は、Ｎ個の電圧保持部Ｈ₁〜Ｈ_Nそれぞれから順次に出力される一方の電圧値Ｖ_n,1を非反転入力端子に入力する。他方の電圧フォロワ回路Ｆ₂は、Ｎ個の電圧保持部Ｈ₁〜Ｈ_Nそれぞれから順次に出力される他方の電圧値Ｖ_n,2を非反転入力端子に入力する。

減算回路Ｓは、増幅器および４個の抵抗器Ｒ₁〜Ｒ₄を有している。増幅器の反転入力端子は、抵抗器Ｒ₁を介して電圧フォロワ回路Ｆ₁の出力端子と接続され、抵抗器Ｒ₃を介して自己の出力端子と接続されている。増幅器の非反転入力端子は、抵抗器Ｒ₂を介して電圧フォロワ回路Ｆ₂の出力端子と接続され、抵抗器Ｒ₄を介して接地電位と接続されている。電圧フォロワ回路Ｆ₁，Ｆ₂それぞれの増幅率を１として、４個の抵抗器Ｒ₁〜Ｒ₄それぞれの抵抗値が互いに等しいとすると、減算回路Ｓの出力端子から出力される電圧値Ｖ_out,m,nは「Ｖ_out,m,n＝Ｖ_n,2−Ｖ_n,1」なる式で表される。

図３は、第１実施形態に係る光検出装置１の画素部Ｐ_m,nおよび電圧保持部Ｈ_nそれぞれの回路図である。この図では簡便の為に１つの画素部Ｐ_m,nおよび１つの電圧保持部Ｈ_nが代表して示されている。各画素部Ｐ_m,nは、入射光強度に応じた量の電荷を発生するフォトダイオードＰＤ、ゲート端子に入力している電荷の量に応じた電圧値を出力する増幅用トランジスタＴ₁、フォトダイオードＰＤで発生した電荷を増幅用トランジスタＴ₁のゲート端子へ転送する為の転送用トランジスタＴ₂、増幅用トランジスタＴ₁のゲート端子の電荷を放電する為の放電用トランジスタＴ₃、および、増幅用トランジスタＴ₁から出力される電圧値を外部の配線Ｌ_nへ出力する為の選択用トランジスタＴ₄を含む。

フォトダイオードＰＤは、そのアノード端子が接地電位とされている。増幅用トランジスタＴ₁は、そのドレイン端子がバイアス電位とされている。転送用トランジスタＴ₂は、そのドレイン端子が増幅用トランジスタＴ₁のゲート端子に接続され、そのソース端子がフォトダイオードＰＤのカソード端子に接続されている。放電用トランジスタＴ₃は、そのソース端子が増幅用トランジスタＴ₁のゲート端子に接続され、そのドレイン端子がバイアス電位とされている。選択用トランジスタＴ₄は、そのソース端子が増幅用トランジスタＴ₁のソース端子と接続され、そのドレイン端子が配線Ｌ_nと接続されている。また、この配線Ｌ_nには定電流源が接続されている。増幅用トランジスタＴ₁および選択用トランジスタＴ₄は、ソースフォロワ回路を構成している。

なお、定電流源は列毎に配線Ｌ_nに接続されて設けられていてもよい。また、例えば、各配線Ｌ_nと画素データ読出部２０との間にスイッチを設けて、これらのスイッチを順次に閉じることで、第ｍ行のＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれから出力される電圧値を画素データ読出部２０が順次に読み出す場合には、これらのスイッチと画素データ読出部２０との間の配線に定電流源が１つだけ設けられていてもよい。

転送用トランジスタＴ₂は、そのゲート端子に転送制御信号Ｓ_transを入力し、その転送制御信号Ｓ_transがハイレベルであるときに、フォトダイオードＰＤで発生した電荷を増幅用トランジスタＴ₁のゲート端子へ転送する。放電用トランジスタＴ₃は、そのゲート端子に放電制御信号Ｓ_resetを入力し、その放電制御信号Ｓ_resetがハイレベルであるときに、増幅用トランジスタＴ₁のゲート端子の電荷を放電する。選択用トランジスタＴ₄は、そのゲート端子に第ｍ行選択制御信号Ｓ_select,mを入力し、その第ｍ行選択制御信号Ｓ_select,mがハイレベルであるときに、増幅用トランジスタＴ₁から出力される電圧値を外部の配線Ｌ_nへ出力する。

このように構成される各画素部Ｐ_m,nは、転送制御信号Ｓ_transがローレベルであって放電制御信号Ｓ_resetがハイレベルとなることで、増幅用トランジスタＴ₁のゲート端子の電荷が放電され、第ｍ行選択制御信号Ｓ_select,mがハイレベルであれば、その初期化状態にある増幅用トランジスタＴ₁から出力される電圧値（暗信号成分）が選択用トランジスタＴ₄を経て配線Ｌ_nに出力される。一方、放電制御信号Ｓ_resetがローレベルであって、転送制御信号Ｓ_transおよび第ｍ行選択制御信号Ｓ_select,mそれぞれがハイレベルであれば、フォトダイオードＰＤで発生した電荷は増幅用トランジスタＴ₁のゲート端子に入力して、その電荷の量に応じて増幅用トランジスタＴ₁から出力される電圧値（明信号成分）が選択用トランジスタＴ₄を経て配線Ｌ_nに出力される。

電圧保持部Ｈ_nは、第１保持部Ｈ_n,1および第２保持部Ｈ_n,2を含む。第１保持部Ｈ_n,1および第２保持部Ｈ_n,2それぞれは、互いに同様の構成であり、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタＴ₄から順次に出力される電圧値を入力して保持することができ、また、その保持している電圧値を出力することができる。

第１保持部Ｈ_n,1は、トランジスタＴ₁₁、トランジスタＴ₁₂および容量素子Ｃ₁を含む。容量素子Ｃ₁の一端は接地電位とされ、容量素子Ｃ₁の他端は、トランジスタＴ₁₁のドレイン端子およびトランジスタＴ₁₂のソース端子それぞれと接続されている。トランジスタＴ₁₁のソース端子は、配線Ｌ_nを介して画素部Ｐ_m,nの選択用トランジスタＴ₄と接続されている。トランジスタＴ₁₂のドレイン端子は、電圧フォロワ回路Ｆ₁と接続されている。このように構成される第１保持部Ｈ_n,1は、トランジスタＴ₁₁のゲート端子に入力する第１入力制御信号Ｓ_input,1がハイレベルであるときに、配線Ｌ_nを介して接続されている画素部Ｐ_m,nから出力される電圧値を容量素子Ｃ₁に保持させ、トランジスタＴ₁₂のゲート端子に入力する出力制御信号Ｓ_output,nがハイレベルであるときに、容量素子Ｃ₁に保持されている電圧値Ｖ_n,1を電圧フォロワ回路Ｆ₁へ出力する。

第２保持部Ｈ_n,2は、トランジスタＴ₂₁、トランジスタＴ₂₂および容量素子Ｃ₂を含む。容量素子Ｃ₂の一端は接地電位とされ、容量素子Ｃ₂の他端は、トランジスタＴ₂₁のドレイン端子およびトランジスタＴ₂₂のソース端子それぞれと接続されている。トランジスタＴ₂₁のソース端子は、配線Ｌ_nを介して画素部Ｐ_m,nの選択用トランジスタＴ₄と接続されている。トランジスタＴ₂₂のドレイン端子は、電圧フォロワ回路Ｆ₂と接続されている。このように構成される第２保持部Ｈ_n,2は、トランジスタＴ₂₁のゲート端子に入力する第２入力制御信号Ｓ_input,2がハイレベルであるときに、配線Ｌ_nを介して接続されている画素部Ｐ_m,nから出力される電圧値を容量素子Ｃ₂に保持させ、トランジスタＴ₂₂のゲート端子に入力する出力制御信号Ｓ_output,nがハイレベルであるときに、容量素子Ｃ₂に保持されている電圧値Ｖ_n,2を電圧フォロワ回路Ｆ₂へ出力する。

第１保持部Ｈ_n,1および第２保持部Ｈ_n,2それぞれは、互いに異なるタイミングで動作する。例えば、第１保持部Ｈ_n,1は、配線Ｌ_nを介して接続されている画素部Ｐ_m,nにおいて転送制御信号Ｓ_transがローレベルであって放電制御信号Ｓ_resetおよび第ｍ行選択制御信号Ｓ_select,mそれぞれがハイレベルであるときに増幅用トランジスタＴ₁から出力される電圧値（暗信号成分）Ｖ_n,1を入力して保持する。一方、第２保持部Ｈ_n,2は、配線Ｌ_nを介して接続されている画素部Ｐ_m,nにおいて放電制御信号Ｓ_resetがローレベルであって転送制御信号Ｓ_transおよび第ｍ行選択制御信号Ｓ_select,mそれぞれがハイレベルであるときに増幅用トランジスタＴ₁から出力される電圧値（明信号成分）Ｖ_n,2を入力して保持する。

なお、転送制御信号Ｓ_trans、放電制御信号Ｓ_reset、第ｍ行選択制御信号Ｓ_select,m、第１入力制御信号Ｓ_input,1、第２入力制御信号Ｓ_input,2および第ｎ列出力制御信号Ｓ_output,nそれぞれは、タイミング制御部５０から出力される。

図４は、第１実施形態に係る光検出装置１の第１加算部３０の回路図である。第１加算部３０は、全体で１つの加算回路を構成していて、増幅器Ａ_V、スイッチＳＷ_V、帰還容量素子Ｃ_VおよびＮ個の結合容量素子Ｃ_V,1〜Ｃ_V,Nを有する。スイッチＳＷ_Vおよび帰還容量素子Ｃ_Vは、増幅器Ａ_Vの入力端子と出力端子との間に並列的に設けられている。各結合容量素子Ｃ_V,nは、一端が増幅器Ａ_Vの入力端子と接続され、他端が配線Ｌ_nと接続されている。すなわち、増幅器Ａ_Vの入力端子は、画素部Ｐ_m,nの選択用トランジスタＴ₄に結合容量素子Ｃ_V,nを介して接続されている。Ｎ個の結合容量素子Ｃ_V,1〜Ｃ_V,Nそれぞれの容量値は互いに等しい。スイッチＳＷ_Vの開閉動作は、タイミング制御部５０から出力される制御信号により制御される。

この第１加算部３０は、スイッチＳＷ_Vが閉じているときには、帰還容量素子Ｃ_Vを放電する。一方、この第１加算部３０は、スイッチＳＷ_Vが開いているときには、画素部Ｐ_m,nから配線Ｌ_nへ出力されている電圧値に応じた量の電荷を結合容量素子Ｃ_V,nに蓄積し、Ｎ個の結合容量素子Ｃ_V,1〜Ｃ_V,Nそれぞれに蓄積した電荷の総量に等しい量の電荷を帰還容量素子Ｃ_Vに蓄積して、この帰還容量素子Ｃ_Vに蓄積した電荷の量に応じた電圧値Ｖ_V,mを出力する。すなわち、この出力される電圧値Ｖ_V,mは、Ｎ本の配線Ｌ₁〜Ｌ_Nそれぞれへ出力されている電圧値の総和に応じたものである。

図５は、第１実施形態に係る光検出装置１の第２加算部４０の回路図である。本実施形態における第２加算部４０は、Ｎ個の加算回路４１₁〜４１_Nを有している。各加算回路４１_nは、共通の構成を有していて、配線Ｌ_nと接続されており、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから配線Ｌ_nへ出力される電圧値を入力し、電圧値Ｖ_H,nを順次に出力する。

各加算回路４１_nは、増幅器Ａ_H、帰還容量素子Ｃ_H,1、結合容量素子Ｃ_H,2、および、４つのスイッチＳＷ_H,1〜ＳＷ_H,4、を有する。スイッチＳＷ_H,1および帰還容量素子Ｃ_H,1は、増幅器Ａ_Hの入力端子と出力端子との間に並列的に設けられている。結合容量素子Ｃ_H,2の一端は、スイッチＳＷ_H,2を介してリセット電位と接続され、スイッチＳＷ_H,3を介して増幅器Ａ_Hの入力端子と接続されており、結合容量素子Ｃ_H,2の他端は、配線Ｌ_nと接続されている。スイッチＳＷ_H,4は、一端が増幅器Ａ_Hの出力端子に接続されている。すなわち、増幅器Ａ_Hの入力端子は、第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタＴ₄に、スイッチＳＷ_H,3および結合容量素子Ｃ_H,2を介して接続されている。

Ｎ個の加算回路４１₁〜４１_Nそれぞれに含まれる帰還容量素子Ｃ_H,1の容量値は互いに等しく、Ｎ個の加算回路４１₁〜４１_Nそれぞれに含まれる結合容量素子Ｃ_H,2の容量値は互いに等しい。スイッチＳＷ_H,1〜ＳＷ_H,4それぞれの開閉動作は、タイミング制御部５０から出力される制御信号により制御される。

各加算回路４１_nは、スイッチＳＷ_H,1が閉じているときには、帰還容量素子Ｃ_H,1を放電する。各加算回路４１_nは、スイッチＳＷ_H,2が閉じていて、スイッチＳＷ_H,3が開いているときには、結合容量素子Ｃ_H,2を放電する。また、各加算回路４１_nは、スイッチＳＷ_H,1が開いているときに、スイッチＳＷ_H,2が開き、スイッチＳＷ_H,3が閉じると、画素部Ｐ_m,nから配線Ｌ_nへ出力されている電圧値に応じた量の電荷を帰還容量素子Ｃ_H,1に累積して蓄積する。そして、各加算回路４１_nは、スイッチＳＷ_H,4が閉じているときに、帰還容量素子Ｃ_H,1に蓄積した電荷の量に応じた電圧値Ｖ_H,nを出力する。すなわち、この出力される電圧値Ｖ_H,nは、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから配線Ｌ_nへ出力される電圧値の総和に応じたものである。

次に、第１実施形態に係る光検出装置１の動作例について説明する。図６は、第１実施形態に係る光検出装置１の動作例を説明するタイミングチャートである。この図は、第１行の各画素部Ｐ_1,nおよび第２行の各画素部Ｐ_2,nそれぞれのデータを読み出す時間範囲を示している。

この図には、上から順に、各画素部Ｐ_m,nの放電用トランジスタＴ₃のゲート端子に入力する放電制御信号Ｓ_reset、各画素部Ｐ_m,nの転送用トランジスタＴ₂のゲート端子に入力する転送制御信号Ｓ_trans、第１行の画素部Ｐ_1,nの選択用トランジスタＴ₄のゲート端子に入力する第１行選択制御信号Ｓ_select,1、および、第２行の画素部Ｐ_2,nの選択用トランジスタＴ₄のゲート端子に入力する第２行選択制御信号Ｓ_select,2、それぞれの波形が示されている。

続いて、各電圧保持部Ｈ_nの第１保持部Ｈ_n,1のトランジスタＴ₁₁のゲート端子に入力する第１入力制御信号Ｓ_input,1、各電圧保持部Ｈ_nの第２保持部Ｈ_n,2のトランジスタＴ₂₁のゲート端子に入力する第２入力制御信号Ｓ_input,2、第１列の電圧保持部Ｈ₁のトランジスタＴ₁₂およびＴ₂₂それぞれのゲート端子に入力する第１列出力制御信号Ｓ_output,1、第Ｎ列の電圧保持部Ｈ_NのトランジスタＴ₁₂およびＴ₂₂それぞれのゲート端子に入力する第Ｎ列出力制御信号Ｓ_output,N、および、画素データ読出部２０から出力される電圧値Ｖ_out,m,n、それぞれの波形が示されている。

更に続いて、第１加算部３０のスイッチＳＷ_Vの開閉、第１加算部３０から出力される電圧値Ｖ_V,mの波形、第２加算部４０の各加算回路４１_nのスイッチＳＷ_H,1〜ＳＷ_H,3それぞれの開閉、および、第２加算部４０の各加算回路４１_nの増幅器Ａ_Hから出力される電圧値の波形、が示されている。

時刻ｔ₁₀前において、各画素部Ｐ_m,nに入力している放電制御信号Ｓ_reset、転送制御信号Ｓ_transおよび第ｎ行選択制御信号Ｓ_select,nそれぞれはローレベルである。また、画素データ読出部２０の各電圧保持部Ｈ_nに入力している第１入力制御信号Ｓ_input,1，第２入力制御信号Ｓ_input,2および第ｎ列出力制御信号Ｓ_output,nそれぞれもローレベルである。

時刻ｔ₁₀から時刻ｔ₂₀までの間に第１行の各画素部Ｐ_1,nのデータの読み出しが行なわれる。画素部Ｐ_1,nにおいて、放電制御信号Ｓ_resetは、時刻ｔ₁₀にハイレベルに転じて、時刻ｔ₁₀より後の時刻ｔ₁₁にローレベルに転じる。転送制御信号Ｓ_transは、時刻ｔ₁₁より後の時刻ｔ₁₂にハイレベルに転じて、時刻ｔ₁₂より後の時刻ｔ₁₃にローレベルに転じる。第１行選択制御信号Ｓ_select,1は、時刻ｔ₁₀にハイレベルに転じる。

画素データ読出部２０の各電圧保持部Ｈ_nにおいて、第１入力制御信号Ｓ_input,1は、放電制御信号Ｓ_resetがローレベルに転じる時刻ｔ₁₁から、転送制御信号Ｓ_transがハイレベルに転じる時刻ｔ₁₂までの、間にある一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ_1,nから配線Ｌ_nに出力される電圧値（暗信号成分）は、電圧保持部Ｈ_nの第１保持部Ｈ_n,1により保持される。

また、画素データ読出部２０の各電圧保持部Ｈ_nにおいて、第２入力制御信号Ｓ_input,2は、転送制御信号Ｓ_transがハイレベルである時刻ｔ₁₂から時刻ｔ₁₃までの間の一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ_1,nから配線Ｌ_nに出力される電圧値（明信号成分）は、電圧保持部Ｈ_nの第２保持部Ｈ_n,2により保持される。

そして、時刻ｔ₁₃より後の時刻ｔ₁₄から時刻ｔ₁₅までの間に、出力制御信号Ｓ_output,1〜Ｓ_output,Nそれぞれは、順次に一定期間だけハイレベルとなる。第ｎ列出力制御信号Ｓ_output,nがハイレベルである期間には、電圧保持部Ｈ_nに保持されていた第１行第ｎ列の画素部Ｐ_1,nの暗信号成分および明信号成分が電圧保持部Ｈ_nから出力され、これら暗信号成分と明信号成分との差が減算回路Ｓにより求められて、画素部Ｐ_1,nに入射した光の強度に応じた電圧値Ｖ_out,1,nが画素データ読出部２０から出力される。このようにして、時刻ｔ₁₄から時刻ｔ₁₅までの間に、第１行のＮ個の画素部Ｐ_1,1〜Ｐ_1,Nそれぞれに入射した光の強度に応じた電圧値Ｖ_out,1,1〜Ｖ_out,1,Nが画素データ読出部２０から順次に出力される。なお、この期間に出力される各電圧値Ｖ_out,1,nのレベルは、画素部Ｐ_1,nに入射した光の強度に応じたレベルであり、一般にはｎ値により異なる。その後、時刻ｔ₁₅に第１行選択制御信号Ｓ_select,1はローレベルに転じる。以上により、第１行の各画素部Ｐ_1,nのデータの読み出しが終了する。

続いて、時刻ｔ₂₀から時刻ｔ₃₀までの間に第２行の各画素部Ｐ_2,nのデータの読み出しが行なわれる。画素部Ｐ_2,nにおいて、放電制御信号Ｓ_resetは、時刻ｔ₂₀にハイレベルに転じて、時刻ｔ₂₀より後の時刻ｔ₂₁にローレベルに転じる。転送制御信号Ｓ_transは、時刻ｔ₂₁より後の時刻ｔ₂₂にハイレベルに転じて、時刻ｔ₂₂より後の時刻ｔ₂₃にローレベルに転じる。第２行選択制御信号Ｓ_select,2は、時刻ｔ₂₀にハイレベルに転じる。

画素データ読出部２０の各電圧保持部Ｈ_nにおいて、第１入力制御信号Ｓ_input,1は、放電制御信号Ｓ_resetがローレベルに転じる時刻ｔ₂₁から、転送制御信号Ｓ_transがハイレベルに転じる時刻ｔ₂₂までの、間にある一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ_2,nから配線Ｌ_nに出力される電圧値（暗信号成分）は、電圧保持部Ｈ_nの第１保持部Ｈ_n,1により保持される。

また、画素データ読出部２０の各電圧保持部Ｈ_nにおいて、第２入力制御信号Ｓ_input,2は、転送制御信号Ｓ_transがハイレベルである時刻ｔ₂₂から時刻ｔ₂₃までの間の一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ_2,nから配線Ｌ_nに出力される電圧値（明信号成分）は、電圧保持部Ｈ_nの第２保持部Ｈ_n,2により保持される。

そして、時刻ｔ₂₃より後の時刻ｔ₂₄から時刻ｔ₂₅までの間に、出力制御信号Ｓ_output,1〜Ｓ_output,Nそれぞれは、順次に一定期間だけハイレベルとなる。第ｎ列出力制御信号Ｓ_output,nがハイレベルである期間には、電圧保持部Ｈ_nに保持されていた第２行第ｎ列の画素部Ｐ_2,nの暗信号成分および明信号成分が電圧保持部Ｈ_nから出力され、これら暗信号成分と明信号成分との差が減算回路Ｓにより求められて、画素部Ｐ_2,nに入射した光の強度に応じた電圧値Ｖ_out,2,nが画素データ読出部２０から出力される。このようにして、時刻ｔ₂₄から時刻ｔ₂₅までの間に、第２行のＮ個の画素部Ｐ_2,1〜Ｐ_2,Nそれぞれに入射した光の強度に応じた電圧値Ｖ_out,2,1〜Ｖ_out,2,Nが画素データ読出部２０から順次に出力される。なお、この期間に出力される各電圧値Ｖ_out,2,nのレベルは、画素部Ｐ_2,nに入射した光の強度に応じたレベルであり、一般にはｎ値により異なる。その後、時刻ｔ₂₅に第２行選択制御信号Ｓ_select,2はローレベルに転じる。以上により、第２行の各画素部Ｐ_2,nのデータの読み出しが終了する。

以降も同様にして順次に各行の画素部Ｐ_m,nのデータが読み出されていく。このようにして、画素データ読出部２０により、第１行〜第Ｍ行それぞれについて順次に、各行のＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれに入射した光の強度に応じた電圧値Ｖ_out,m,1〜Ｖ_out,m,Nが順次に出力される。また、この画素データ読出部２０による電圧値Ｖ_out,m,nの読み出しと並列的に、第１加算部３０および第２加算部４０それぞれによる処理が以下のように行なわれる。

第１加算部３０は以下のように動作する。スイッチＳＷ_Vは時刻ｔ₁₀から時刻ｔ₁₂までの期間に閉じて、これにより帰還容量素子Ｃ_Vが放電される。転送制御信号Ｓ_transがハイレベルに転じる時刻ｔ₁₂以降、第１行の画素部Ｐ_1,nから配線Ｌ_nに出力された電圧値（明信号成分）は結合容量素子Ｃ_V,nに入力し、この電圧値と結合容量素子Ｃ_V,nの容量値との積に応じた量の電荷が結合容量素子Ｃ_V,nに蓄積される。そして、これらＮ個の結合容量素子Ｃ_V,1〜Ｃ_V,Nそれぞれに蓄積された電荷の総量に等しい量の電荷が帰還容量素子Ｃ_Vに蓄積されて、この帰還容量素子Ｃ_Vに蓄積された電荷の量に応じた電圧値Ｖ_V,1が第１加算部３０から出力される。この電圧値Ｖ_V,1は、第１行のＮ個の画素部Ｐ_1,1〜Ｐ_1,Nそれぞれから出力される電圧値の総和に応じたものである。同様にして、時刻ｔ₂₂以降、第２行のＮ個の画素部Ｐ_2,1〜Ｐ_2,Nそれぞれから出力される電圧値の総和に応じた電圧値Ｖ_V,2が第１加算部３０から出力される。以降も同様である。このようにして、第１加算部３０から電圧値Ｖ_V,1〜Ｖ_V,Mが順次に出力される。電圧値Ｖ_V,mは、第ｍ行のＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれへ入射する光の強度の総和に応じた値である。

第２加算部４０の各加算回路４１_nは以下のように動作する。スイッチＳＷ_H,1は時刻ｔ₁₀から時刻ｔ₁₁までの期間に閉じて、これにより帰還容量素子Ｃ_H,1が放電される。その後、各加算回路４１_nのスイッチＳＷ_H,1は開いたままである。スイッチＳＷ_H,2は時刻ｔ₁₁から時刻ｔ₁₂までの間にある一定期間だけ閉じて、これにより、結合容量素子Ｃ_H,2が放電される。スイッチＳＷ_H,3は時刻ｔ₁₂から時刻ｔ₁₃までの間にある一定期間だけ閉じる。ここでスイッチＳＷ_H,3が閉じると、第１行第ｎ列の画素部Ｐ_1,nから配線Ｌ_nに出力された電圧値（明信号成分）は加算回路４１_nの結合容量素子Ｃ_H,2に入力し、この電圧値と結合容量素子Ｃ_H,2の容量値との積に応じた量の電荷が結合容量素子Ｃ_H,2に蓄積される。そして、この結合容量素子Ｃ_H,2に蓄積された電荷の量に等しい量の電荷が帰還容量素子Ｃ_H,1に蓄積されて、この帰還容量素子Ｃ_H,1に蓄積された電荷の量に応じた電圧値が増幅器Ａ_Hから出力される。このとき加算回路４１_nの増幅器Ａ_Hから出力される電圧値は、第１行第ｎ列の画素部Ｐ_1,nから出力される電圧値に応じたものである。

続いて、スイッチＳＷ_H,2は時刻ｔ₂₁から時刻ｔ₂₂までの間にある一定期間だけ閉じて、これにより、結合容量素子Ｃ_H,2が放電される。スイッチＳＷ_H,3は時刻ｔ₂₂から時刻ｔ₂₃までの間にある一定期間だけ閉じる。ここでスイッチＳＷ_H,3が閉じると、第２行第ｎ列の画素部Ｐ_2,nから配線Ｌ_nに出力された電圧値（明信号成分）は加算回路４１_nの結合容量素子Ｃ_H,2に入力し、この電圧値と結合容量素子Ｃ_H,2の容量値との積に応じた量の電荷が結合容量素子Ｃ_H,2に蓄積される。そして、この結合容量素子Ｃ_H,2に蓄積された電荷の量に等しい量の電荷が帰還容量素子Ｃ_H,1に累積的に蓄積されて、この帰還容量素子Ｃ_H,1に蓄積された電荷の量に応じた電圧値が増幅器Ａ_Hから出力される。このとき加算回路４１_nの増幅器Ａ_Hから出力される電圧値は、第１行第ｎ列の画素部Ｐ_1,nおよび第２行第ｎ列の画素部Ｐ_2,nそれぞれから出力される電圧値の総和に応じたものである。

以降も同様の動作が行なわれる。最終の第Ｍ行の画素部Ｐ_M,nから出力される電圧値についての処理が終了した時点では、加算回路４１_nの増幅器Ａ_Hから出力される電圧値は、第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから出力される電圧値の総和に応じたものである。そして、Ｎ個の加算回路４１₁〜４１_NそれぞれのスイッチＳＷ_H,4が順次に閉じることにより、第２加算部４０から電圧値Ｖ_H,1〜Ｖ_H,Nが順次に出力される。電圧値Ｖ_H,nは、第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれへ入射する光の強度の総和に応じた値である。

以上のように、本実施形態に係る光検出装置１は、画素データ読出部２０により電圧値Ｖ_out,m,nを読み出すことにより撮像することができ、また、第１加算部３０により電圧値Ｖ_V,mを求めるとともに、第２加算部４０により電圧値Ｖ_H,nを求めることにより、受光面上の２方向それぞれの入射光強度分布を検出することができる。

また、各画素部Ｐ_m,nは撮像および入射光強度分布検出の双方に用いられ、受光部１０におけるＭ×Ｎ個の画素部Ｐ_m,nのレイアウトは従来の撮像装置と同様とすることができるので、撮像と入射光強度分布検出とを高感度に行なうことができる。また、上記の動作例のように撮像と入射光強度分布検出とを並列的に行なうことができ、撮像のフレームレートを低下させることは無い。

（第２実施形態）
次に、本発明に係る光検出装置の第２実施形態について説明する。図７は、第２実施形態に係る光検出装置２の概略構成図である。この図に示される光検出装置２は、受光部１０、画素データ読出部２０、第１加算部３０、第２加算部４０Ａおよびタイミング制御部５０Ａを有する。これらは、共通の半導体基板上に形成されているのが好適であり、その場合の基板上の配置が図示のとおりであるのが好適である。なお、タイミング制御部５０Ａは、この光検出装置２の全体の動作を制御するものであるが、複数の部分に分割されて互いに離れて基板上に配置されていてもよい。

第１実施形態に係る光検出装置１と比較すると、第２実施形態に係る光検出装置２は、第２加算部４０に替えて第２加算部４０Ａを備える点、および、タイミング制御部５０に替えてタイミング制御部５０Ａを備える点、で相違する。第２実施形態に係る光検出装置２に含まれる受光部１０、画素データ読出部２０および第１加算部３０それぞれは、第１実施形態におけるものと同様の構成である。

図８は、第２実施形態に係る光検出装置２の第２加算部４０Ａの回路図である。第２実施形態における第２加算部４０Ａは、これ全体で１つの加算回路を構成している。第２加算部４０Ａは、増幅器Ａ_H、Ｎ個の帰還容量素子Ｃ_H,1,1〜Ｃ_H,1,N、Ｎ個の結合容量素子Ｃ_H,2,1〜Ｃ_H,2,N、スイッチＳＷ_H、スイッチＳＷ_H,2,1〜ＳＷ_H,2,N、スイッチＳＷ_H,3,1〜ＳＷ_H,3,N、および、スイッチＳＷ_H,4,1〜ＳＷ_H,4,N、を有する。

帰還容量素子Ｃ_H,1,nおよびスイッチＳＷ_H,4,nは、互いに縦続的に接続されている。帰還容量素子Ｃ_H,1,nおよびスイッチＳＷ_H,4,nの各組、ならびに、スイッチＳＷ_Hは、増幅器Ａ_Hの入力端子と出力端子との間に並列的に設けられている。結合容量素子Ｃ_H,2,nの一端は、スイッチＳＷ_H,2,nを介してリセット電位と接続され、スイッチＳＷ_H,3,nを介して増幅器Ａ_Hの入力端子と接続されており、結合容量素子Ｃ_H,2,nの他端は、配線Ｌ_nと接続されている。すなわち、増幅器Ａ_Hの入力端子は、第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの選択用トランジスタＴ₄に結合容量素子Ｃ_H,2,nを介して接続されている。

Ｎ個の帰還容量素子Ｃ_H,1,1〜Ｃ_H,1,Nそれぞれの容量値は互いに等しく、Ｎ個の結合容量素子Ｃ_H,2,1〜Ｃ_H,2,Nそれぞれの容量値は互いに等しい。スイッチＳＷ_H、スイッチＳＷ_H,2,1〜ＳＷ_H,2,N、スイッチＳＷ_H,3,1〜ＳＷ_H,3,N、および、スイッチＳＷ_H,4,1〜ＳＷ_H,4,Nそれぞれの開閉動作は、タイミング制御部５０Ａから出力される制御信号により制御される。

この第２加算部４０Ａは、スイッチＳＷ_HおよびスイッチＳＷ_H,4,nが閉じているときには、帰還容量素子Ｃ_H,1,nを放電する。第２加算部４０Ａは、スイッチＳＷ_H,2,nが閉じているときには、結合容量素子Ｃ_H,2,nを放電する。また、第２加算部４０Ａは、スイッチＳＷ_Hが開いていてスイッチＳＷ_H,4,nが閉じているときに、スイッチＳＷ_H,2,nが開き、スイッチＳＷ_H,3,nが閉じると、画素部Ｐ_m,nから配線Ｌ_nへ出力されている電圧値に応じた量の電荷を帰還容量素子Ｃ_H,1,nに累積して蓄積する。そして、第２加算部４０Ａは、スイッチＳＷ_H,4,nが閉じているときに、帰還容量素子Ｃ_H,n,Nに蓄積した電荷の量に応じた電圧値Ｖ_H,nを出力する。すなわち、この出力される電圧値Ｖ_H,nは、第ｎ列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから配線Ｌ_nへ出力される電圧値の総和に応じたものである。

次に、第２実施形態に係る光検出装置２の動作例について説明する。図９は、第２実施形態に係る光検出装置２の動作例を説明するタイミングチャートである。この図は、第１行の各画素部Ｐ_1,nおよび第２行の各画素部Ｐ_2,nそれぞれのデータを読み出す時間範囲を示している。

この図には、上から順に、画素部Ｐ_m,nに入力する放電制御信号Ｓ_reset、転送制御信号Ｓ_trans、第１行選択制御信号Ｓ_select,1および第２行選択制御信号Ｓ_select,2、それぞれの波形が示されている。続いて、電圧保持部Ｈ_nに入力する第１入力制御信号Ｓ_input,1、第２入力制御信号Ｓ_input,2、第１列出力制御信号Ｓ_output,1および第Ｎ列出力制御信号Ｓ_output,N、ならびに、画素データ読出部２０から出力される電圧値Ｖ_out,m,n、それぞれの波形が示されている。続いて、第１加算部３０のスイッチＳＷ_Vの開閉、および、第１加算部３０から出力される電圧値Ｖ_V,mの波形、が示されている。

以上までに挙げた各制御信号の波形およびスイッチの開閉、すなわち、各画素部Ｐ_m,n、画素データ読出部２０および第１加算部３０それぞれの動作は、第１実施形態の場合と同様である。したがって、画素データ読出部２０から出力される電圧値Ｖ_out,m,n、および、第１加算部３０から出力される電圧値Ｖ_V,mも、第１実施形態の場合と同様である。

図９には、更に続いて、第２加算部４０ＡのスイッチＳＷ_H，ＳＷ_H,2,n，ＳＷ_H,3,1、ＳＷ_H,4,1、ＳＷ_H,3,NおよびＳＷ_H,4,Nそれぞれの開閉、ならびに、第２加算部４０Ａの帰還容量素子Ｃ_H,1,1およびＣ_H,1,Nそれぞれに蓄積されている電荷の量、が示されている。

第２実施形態でも、画素データ読出部２０による電圧値Ｖ_out,m,nの読み出しと並列的に、第１加算部３０および第２加算部４０Ａそれぞれによる処理が行なわれる。第２加算部４０Ａは以下のように動作する。

スイッチＳＷ_H、ＳＷ_H,3,nおよびＳＷ_H,4,nは時刻ｔ₁₀から時刻ｔ₁₁までの期間に閉じて、これにより帰還容量素子Ｃ_H,1,nが放電される。その後、スイッチＳＷ_Hは開いたままである。スイッチＳＷ_H,2,nは時刻ｔ₁₁から時刻ｔ₁₂までの間にある一定期間だけ閉じて、これにより、結合容量素子Ｃ_H,2,nが放電される。時刻ｔ₁₄から時刻ｔ₁₅までの間に、スイッチＳＷ_H,3,1〜ＳＷ_H,3,NおよびスイッチＳＷ_H,4,1〜ＳＷ_H,4,Nそれぞれは、順次に一定期間だけ閉じる。第ｎ列のスイッチＳＷ_H,3,nおよびＳＷ_H,4,nが閉じると、第１行第ｎ列の画素部Ｐ_1,nから配線Ｌ_nに出力された電圧値（明信号成分）は結合容量素子Ｃ_H,2,nに入力し、この電圧値と結合容量素子Ｃ_H,2,nの容量値との積に応じた量の電荷が結合容量素子Ｃ_H,2,nに蓄積される。そして、この結合容量素子Ｃ_H,2,nに蓄積された電荷の量に等しい量の電荷が帰還容量素子Ｃ_H,1,nに蓄積される。このとき帰還容量素子Ｃ_H,1,nに蓄積される電荷の量は、第１行第ｎ列の画素部Ｐ_1,nから出力される電圧値に応じたものである。

続いて、スイッチＳＷ_H,2,nは時刻ｔ₂₁から時刻ｔ₂₂までの間にある一定期間だけ閉じて、これにより、結合容量素子Ｃ_H,2,nが放電される。時刻ｔ₂₄から時刻ｔ₂₅までの間に、スイッチＳＷ_H,3,1〜ＳＷ_H,3,NおよびスイッチＳＷ_H,4,1〜ＳＷ_H,4,Nそれぞれは、順次に一定期間だけ閉じる。第ｎ列のスイッチＳＷ_H,3,nおよびＳＷ_H,4,nが閉じると、第２行第ｎ列の画素部Ｐ_2,nから配線Ｌ_nに出力された電圧値（明信号成分）は結合容量素子Ｃ_H,2,nに入力し、この電圧値と結合容量素子Ｃ_H,2,nの容量値との積に応じた量の電荷が結合容量素子Ｃ_H,2,nに蓄積される。そして、この結合容量素子Ｃ_H,2,nに蓄積された電荷の量に等しい量の電荷が帰還容量素子Ｃ_H,1,nに累積的に蓄積される。このとき帰還容量素子Ｃ_H,1,nに蓄積される電荷の量は、第１行第ｎ列の画素部Ｐ_1,nおよび第２行第ｎ列の画素部Ｐ_2,nそれぞれから出力される電圧値の総和に応じたものである。

以降も同様の動作が行なわれる。最終の第Ｍ行の画素部Ｐ_M,nから出力される電圧値についての処理が終了した時点では、帰還容量素子Ｃ_H,1,nに蓄積されている電荷の量は、第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれから出力される電圧値の総和に応じたものである。そして、Ｎ個のスイッチＳＷ_H,4,1〜ＳＷ_H,4,Nが順次に閉じることにより、第２加算部４０Ａから電圧値Ｖ_H,1〜Ｖ_H,Nが順次に出力される。電圧値Ｖ_H,nは、帰還容量素子Ｃ_H,1,nに蓄積されている電荷の量の量に応じた値であり、第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれへ入射する光の強度の総和に応じた値である。

以上のように、本実施形態に係る光検出装置２は、画素データ読出部２０により電圧値Ｖ_out,m,nを読み出すことにより撮像することができ、また、第１加算部３０により電圧値Ｖ_V,mを求めるとともに、第２加算部４０Ａにより電圧値Ｖ_H,nを求めることにより、受光面上の２方向それぞれの入射光強度分布を検出することができる。

また、各画素部Ｐ_m,nは撮像および入射光強度分布検出の双方に用いられ、受光部１０におけるＭ×Ｎ個の画素部Ｐ_m,nのレイアウトは従来の撮像装置と同様とすることができるので、撮像と入射光強度分布検出とを高感度に行なうことができる。また、上記の動作例のように撮像と入射光強度分布検出とを並列的に行なうことができ、撮像のフレームレートを低下させることは無い。

さらに、第１実施形態における第２加算部４０はＮ個の増幅器を有するのに対して、第２実施形態における第２加算部４０Ａに含まれる増幅器は１個でいいので、第２実施形態に係る光検出装置２は、消費電力を低減することができ、また、基板上に形成される場合にはチップ面積を小さくすることができる。

第１実施形態に係る光検出装置１の概略構成図である。 第１実施形態に係る光検出装置１の画素データ読出部２０の構成図である。 第１実施形態に係る光検出装置１の画素部Ｐ_m,nおよび電圧保持部Ｈ_nそれぞれの回路図である。 第１実施形態に係る光検出装置１の第１加算部３０の回路図である。 第１実施形態に係る光検出装置１の第２加算部４０の回路図である。 第１実施形態に係る光検出装置１の動作例を説明するタイミングチャートである。 第２実施形態に係る光検出装置２の概略構成図である。 第２実施形態に係る光検出装置２の第２加算部４０Ａの回路図である。 第２実施形態に係る光検出装置２の動作例を説明するタイミングチャートである。

符号の説明

１，２…光検出装置、１０…受光部、２０…画素データ読出部、３０…第１加算部、４０，４０Ａ…第２加算部、４１…加算回路、５０，５０Ａ…タイミング制御部、Ｐ_m,n…画素部、Ｈ_n…電圧保持部、Ｆ₁，Ｆ₂…電圧フォロワ回路、Ｓ…減算回路。

Claims (8)

1. 入射光強度に応じた量の電荷を発生するフォトダイオードと、ゲート端子に入力している電荷の量に応じた電圧値を出力する増幅用トランジスタと、前記フォトダイオードで発生した電荷を前記増幅用トランジスタのゲート端子へ転送する転送用トランジスタと、前記増幅用トランジスタのゲート端子の電荷を放電する放電用トランジスタと、前記増幅用トランジスタから出力される電圧値を選択的に出力する選択用トランジスタとを各々含み、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐ_m,nと（ただし、ＭおよびＮそれぞれは２以上の整数、ｍは１以上Ｍ以下の各整数、ｎは１以上Ｎ以下の各整数）、
   前記Ｍ×Ｎ個の画素部Ｐ_m,nそれぞれの前記選択用トランジスタから出力される電圧値を読み出す画素データ読出部と、
   前記Ｍ×Ｎ個の画素部Ｐ_m,nの各行について、該行にあるＮ個の画素部Ｐ_m,1〜Ｐ_m,Nそれぞれの前記選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第１加算部と、
   前記Ｍ×Ｎ個の画素部Ｐ_m,nの各列について、該列にあるＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの前記選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第２加算部と、
   を備えることを特徴とする光検出装置。
2. 前記第１加算部が、前記Ｍ×Ｎ個の画素部Ｐ_m,nに対して１つの加算回路を有する、ことを特徴とする請求項１記載の光検出装置。
3. 前記加算回路が、
   各列についてＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの前記選択用トランジスタに結合容量素子を介して入力端子が接続されている増幅器と、
   前記増幅器の前記入力端子と出力端子との間に設けられ、前記入力端子に流入した電荷を蓄積する帰還容量素子と、
   を備えることを特徴とする請求項２記載の光検出装置。
4. 前記第２加算部が、前記Ｍ×Ｎ個の画素部Ｐ_m,nの各列に対して１つの加算回路を有する、ことを特徴とする請求項１記載の光検出装置。
5. 第ｎ列の前記加算回路が、
   第ｎ列のＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの前記選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、
   前記増幅器の前記入力端子と出力端子との間に設けられ、前記結合容量素子から前記結合スイッチを介して前記入力端子に流入した電荷を蓄積する帰還容量素子と、
   前記結合容量素子を放電する放電手段と、
   を備えることを特徴とする請求項４記載の光検出装置。
6. 前記第２加算部が、前記Ｍ×Ｎ個の画素部Ｐ_m,nに対して１つの加算回路を有する、ことを特徴とする請求項１記載の光検出装置。
7. 前記加算回路が、
   各列についてＭ個の画素部Ｐ_1,n〜Ｐ_M,nそれぞれの前記選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、
   前記増幅器の前記入力端子と出力端子との間に設けられ、前記結合容量素子から前記結合スイッチを介して前記入力端子に流入した電荷を蓄積するＮ組の縦続接続された帰還容量素子およびスイッチと、
   前記結合容量素子を放電する放電手段と、
   を備えることを特徴とする請求項６記載の光検出装置。
8. 前記画素データ読出部、前記第１加算部および前記第２加算部が並列的に処理を行なう、ことを特徴とする請求項１記載の光検出装置。
   
   
   

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