JP2010141928A - 固体撮像装置 - Google Patents

Abstract

【課題】 従来の固体撮像装置では、加算する画素数が多くなるとメモリにたまる電荷が大きくなり、出力電圧も大きくなってしまう。そのため出力レンジが非加算時と加算時とで異なるという問題が生じていた。
【解決手段】 光電変換素子を含む複数の画素部（Ｐｉｘ１，Ｐｉｘ２）と、複数の画素部の信号を読み出す信号線（１０６）と、信号線に第１の電極が接続された第１の容量素子（１０７ａ，１０７ｂ）と、第１の容量素子の第２の電極に入力端子が接続された増幅器（１０９）と、増幅器の入力端子及び出力端子の間に接続された第２の容量素子（１１０ａ，１１０ｂ）と、を有し、第１の容量素子は、その容量値が非加算モード実行時よりも加算モード実行時において小さくなり、前記増幅器の増幅率が前記非加算モード実行時よりも前記加算モード実行時において小さくなることを特徴とする固体撮像装置を提供する。
【選択図】 図１

Description

本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる固体撮像装置に関するものである。

近年では、デジタルカメラ、ビデオカメラ、イメージリーダ等の画像入力装置がある。画像入力装置には、ＣＣＤイメージセンサや、バイポーラトランジスタ型イメージセンサ、電界効果トランジスタ型イメージセンサやＣＭＯＳイメージセンサ等の非ＣＣＤ型のイメージセンサと呼ばれる固体撮像装置が設けられる。固体撮像装置は光学的画像情報を電気信号に変換する。この変換された電気信号は、各種の信号処理が施され、表示器に表示されたり、記憶媒体に記録されたりする。

現在の増幅型ＭＯＳセンサを用いた固体撮像装置は、行方向の画素信号を順序よく読み出すプログレッシブ走査が一般的である。ＮＴＳＣ方式やＰＡＬ方式のような現行テレビ方式に対応させるために、撮像装置内で垂直方向の画素信号を加算する手段が提案されている。また、高解像度の固体撮像装置では、電子ビューファインダーやモニター用の小画面などに比較的低い解像度の画像信号を高速に読み出すために、固体撮像装置内で垂直方向及び水平方向の画素信号を加算する手段が提案されている。

加算する手段を設けているＣＭＯＳセンサ回路が、日本国公開特許公報である特開２００３−０１８４６９号公報に開示されている。

特開２００３−０１８４６９号公報

しかしながら、上記の固体撮像装置では加算する画素数が多くなるとメモリにたまる電荷が大きくなり、出力電圧も大きくなってしまう。そのため出力レンジが非加算時と加算時とで異なるという問題が生じていた。

そこで本発明は、複数の画素の信号を加算する場合でも非加算時と同じ出力レンジを保ち、加算時と非加算で同じダイナミックレンジを有する固体撮像装置を提供することを目的とする。

上記目的を達成するための本発明の固体撮像装置は、入射光を電気信号に変換して出力する複数の光電変換素子を有する画素部と、前記複数の光電変換素子から出力される電気信号が共通に供給される信号線と、第一の容量素子を介して入力端子が前記信号線と接続される増幅器と、前記増幅器の入力端子と出力端子とを接続する第二の容量素子と、を有し、前記複数の光電変換素子から出力される電気信号を加算する加算モードと、各光電変換素子から出力される電気信号を加算しない非加算モードを実行し、前記第一の容量素子の容量値が、前記非加算モード実行時よりも前記加算モード実行時において小さく、前記増幅器の増幅率が、前記非加算モード実行時よりも前記加算モード実行時において小さいことを特徴とする。

複数の画素の信号を加算する場合でも非加算時と同じダイナミックレンジを実現することができる。

本発明の第１の実施形態に係る固体撮像装置の回路を示した図である。 第１の実施形態に係る非加算時のタイミングを示した図である。 第１の実施形態に係る加算時のタイミングを示した図である。 本発明の第２の実施形態に係る固体撮像装置の回路を示した図である。 第２の実施形態に係る加算時のタイミングを示した図である。 本発明の第３の実施形態に係る固体撮像装置の回路を示した図である。 第３の実施形態に係る加算時のタイミングを示した図である。 本発明の第４の実施形態に係る固体撮像装置の回路を示した図である。

（第１の実施形態）
本発明の第１の実施形態による固体撮像装置を以下に示す。本実施形態では垂直２画素加算の場合を述べる。

図１は、第１の実施形態の固体撮像装置の等価回路図であり、２次元的に画素を配列したうちのある２×１画素にかかわる部分を図示している。単位画素は、光電変換素子であるフォトダイオード１０１と、フォトダイオード１０１で光電変換により発生した電荷による信号を増幅する増幅ＭＯＳＦＥＴ１０５と、フォトダイオード１０１で発生した電荷を増幅ＭＯＳＦＥＴ１０５のゲート電極に転送するスイッチ１０２と、を有する。更に、単位画素は、増幅ＭＯＳＦＥＴ１０５のゲート電極を所定電圧にリセットするリセットスイッチ１０３、および増幅ＭＯＳＦＥＴ１０５のソース電極と信号線である垂直出力線１０６との導通を制御する行選択スイッチ１０４を有する。垂直走査回路１１９により行が選択される。

１０７ａ、１０７ｂはクランプ容量であり、本実施形態では垂直出力線１０６につき同じ容量Ｃ０のものを２個備える。１０８はクランプ容量切り替えスイッチである。１０９は演算増幅器、１１０ａ〜１１０ｂは帰還容量Ｃｆ、１１１ａ〜１１１ｂは帰還容量切り替え兼加算用スイッチである。クランプ容量１０７ａ、１０７ｂ及びスイッチ１０８は、第１の容量素子であるクランプ容量素子を構成する。クランプ容量素子を構成する各クランプ容量の各々は、第１の電極が垂直出力線１０６に接続され、第２の電極が増幅器１０９の反転入力端子に接続される。２個の帰還容量１１０ａ、１１０ｂ及び２個のスイッチ１１１ａ、１１１ｂの対は、第２の容量素子である帰還容量素子を構成する。帰還容量素子は、増幅器１０９の反転入力端子及び出力端子間に接続される。１０８、１１１ａ、１１１ｂを切り替えることでクランプ容量素子と帰還容量素子の比を変化させることができ、増幅器１０９のゲインを変えることができる。増幅器１０９のゲインＧはＧ＝ｃ０／ｃＦ（ｃＦ：帰還容量素子の容量値 ｃ０：クランプ容量素子の容量値）で表される。１１２はクランプスイッチである。

１１４はサンプルホールド容量、１１３はＳＨ転送用スイッチで、スイッチ１１３をオンすることにより、増幅器１０９で増幅された信号を容量１１４で保持する。１１５は水平転送スイッチであり、水平走査回路１１６により選択された列のスイッチ１１５がオンすることで画素信号が水平出力線１１７に転送され、ユニティ・ゲインの出力アンプ１１８を介して外部に出力される。

非加算モード時と加算モード時の読み出し方を次に説明する。クランプ容量１０７ａ及び１０７ｂの容量値はともにＣ０、帰還容量１１０ａ及び１１０ｂの容量値はともにＣｆとする。

非加算モード時のタイミングを図２に示す。非加算モード時はクランプ容量１０７ａ、１０７ｂの２個を使用する。読み出し動作に先立って、所定の露光時間が経過し、各フォトダイオード１０１には光電荷が蓄積されているものとする。また信号ｐｖａｄｄ１、ｐｖａｄｄ２、ｐｇａｉｎは非加算モードでの動作中は常時ハイレベルであり、増幅器１０９のゲインはＣ０／Ｃｆに設定されている。信号ｐｇａｉｎがハイレベルであるので、スイッチ１０８がオンし、２個のクランプ容量１０７ａ及び１０７ｂが並列に接続される。このときのクランプ容量素子の容量値は、２×Ｃ０である。また、信号ｐｖａｄｄ１、ｐｖａｄｄ２がハイレベルであるので、２個の帰還容量１１０ａ及び１１０ｂが並列に接続される。このときの帰還容量素子の容量値は、２×Ｃｆである。増幅器１０９のゲインをＣ０／Ｃｆにする手法は上記に限られない。第１の容量素子であるクランプ容量素子の容量値と第２の容量素子である帰還容量素子の容量値を等しくすればよく、例えば、ｐｇａｉｎを常時ローレベルにし、ｐｖａｄｄ１とｐｖａｄｄ２のうち一方を常時ローレベルに、他方を常時ハイレベルにすることでも実現できる。

まず、垂直走査回路１１９の信号ｒｅｓ１のハイレベルにより、画素Ｐｉｘ１の増幅ＭＯＳＦＥＴ１０５のゲートがリセットされる。次に、垂直走査回路１１９の信号ｓｅｌ１のハイレベルによって、画素Ｐｉｘ１の行が選択される。信号ｐｃ０ｒのパルスがハイレベルになり、画素Ｐｉｘ１のノイズがクランプされる。信号ｔｘ１のパルスがハイレベルになり、画素Ｐｉｘ１のフォトダイオード１０１の信号が転送される。これにより、画素の増幅ＭＯＳＦＥＴ１０５に起因するノイズが除去された信号が増幅器１０９には入力される。信号ｐｔｓをハイレベルにすることにより、容量１１４に画素Ｐｉｘ１の信号を保持させる。この後、水平走査回路１１６の信号ｈ１のハイレベルにより選択された列の信号が水平信号線１１７に転送され、出力アンプ１１８から出力される。

次に、垂直２画素加算時のタイミングを図３に示す。２画素加算時はクランプ容量１０７ａを１つだけ使用する。読み出し動作に先立って、所定の露光時間が経過し、各フォトダイオード１０１には光電荷が蓄積されているものとする。また信号ｐｇａｉｎは加算モードでの動作中は常時ローレベルであるので、スイッチ１０８がオフし、１個のクランプ容量１０７ａのみが接続される。このときの増幅器１０９のゲインは（１／２）×（Ｃ０／Ｃｆ）になる。クランプ容量素子の容量値は、Ｃ０である。このときの増幅器１０９のゲインは（１／２）×（Ｃ０／Ｃｆ）になる。また、信号ｐｖａｄｄ１、ｐｖａｄｄ２がハイレベルであるので、２個の帰還容量１１０ａ及び１１０ｂが並列に接続される。帰還容量素子の容量値は、２×Ｃｆである。

まず、垂直走査回路１１９の信号ｒｅｓ１及びｒｅｓ２のハイレベルにより、画素Ｐｉｘ１及びＰｉｘ２の増幅ＭＯＳＦＥＴ１０５のゲートがリセットされる。次に、垂直走査回路１１９の信号ｓｅｌ１のハイレベルによって、画素Ｐｉｘ１の行が選択される。信号ｐｃ０ｒのパルスがハイレベルになり、画素Ｐｉｘ１のノイズがクランプされる。信号ｔｘ１のパルスがハイレベルになり、画素Ｐｉｘ１のフォトダイオード１０１の信号が転送される。このとき帰還容量１１０ａ、１１０ｂには画素Ｐｉｘ１の信号が保持されている。次に垂直走査回路１１９の信号ｓｅｌ２のハイレベルにより、画素Ｐｉｘ２の行が選択される。次に、信号ｐｖａｄｄ１、ｐｖａｄｄ２がともにローレベルにされた状態で信号ｐｃ０ｒのパルスがハイレベルになり、画素Ｐｉｘ２のノイズがクランプされる。帰還容量１１０ａ、１１０ｂには画素Ｐｉｘ１の信号が保持されたままである。信号ｐｖａｄｄ１、ｐｖａｄｄ２がともにハイレベルになった後に信号ｔｘ２のパルスがハイレベルになり、画素Ｐｉｘ２のフォトダイオード１０１の信号が転送される。このとき帰還容量１１０ａ、１１０ｂには“Ｐｉｘ１の信号＋Ｐｉｘ２の信号”が保持される。信号ｐｔｓをハイレベルにすることにより、容量１１４に“Ｐｉｘ１の信号＋Ｐｉｘ２の信号”を転送する。この後、水平走査回路１１６の信号ｈ１のハイレベルによりスイッチ１１５が選択されて、容量１１４に保持された信号が水平信号線１１７に転送され、出力アンプ１１８から出力される。

２画素加算の場合、加算モード時に増幅器１０９のゲインを非加算モード時の１／２にすることにより、非加算モード時でも加算モード時でも出力アンプの入力レンジを同じに保つことができ、これにより、加算モード時でも非加算モード時と同じダイナミックレンジを実現することができる。

（第２の実施形態）
本発明の第２の実施形態による固体撮像装置を以下に示す。本実施形態では垂直３画素加算の場合を述べる。

図４は、第２の実施形態の固体撮像装置の等価回路図であり、２次元的に画素を配列したうちのある３×１画素にかかわる部分を図示している。図１と同じ符号を付したものは説明を省略する。

第２の実施形態は３画素加算なので切り替えスイッチによりクランプ容量の容量値を帰還容量の容量値の１倍と１／３倍に設定できるようになっている。

（非加算モード）時と加算時の読み出し方を次に説明する。クランプ容量１０７ａ及び１０７ｂの容量値はそれぞれ（２／３）×Ｃ０、（４／３）×Ｃ０であり、帰還容量１１０ａ及び１１０ｂの容量値はともにＣｆとする。

非加算モード時のタイミングは図２で示した第１の実施形態と同様の動作であり、ｐｖａｄｄ１及びｐｖａｄｄ２は常時ハイレベル、ｐｇａｉｎは常時ハイレベルのまま３行分の画素を順次読み出す。非加算モード時はクランプ容量及び帰還容量をそれぞれ２個ずつ使用するので増幅器１０９のゲインはＣ０／Ｃｆである。増幅器１０９のゲインをＣ０／Ｃｆにする手法は上記に限られない。第１の容量素子であるクランプ容量素子の容量値と第２の容量素子である帰還容量素子の容量値を等しくすれば実現できる。

垂直３画素加算時のタイミングを図５に示す。３画素加算時はクランプ容量１０７ａのみを使用するので増幅器１０９のゲインは（１／３）×（Ｃ０／Ｃｆ）である。読み出し動作に先立って、所定の露光時間が経過し、各フォトダイオード１０１には光電荷が蓄積されているものとする。また信号ｐｇａｉｎは加算モードでの動作中は常時ローレベルであり、増幅器１０９のゲインは（１／３）×（Ｃ０／Ｃｆ）に設定されている。信号ｐｖａｄｄ１、ｐｖａｄｄ２がハイレベルであるとき、２個の帰還容量１１０ａ、１１０ｂが並列に接続される。

まず、垂直走査回路１１９の信号ｒｅｓ１、ｒｅｓ２、ｒｅｓ３のハイレベルにより、画素Ｐｉｘ１、Ｐｉｘ２、Ｐｉｘ３の増幅ＭＯＳＦＥＴ１０５のゲートがリセットされる。次に、垂直走査回路１１９の信号ｓｅｌ１のハイレベルによって、画素Ｐｉｘ１の行が選択される。信号ｐｃ０ｒのパルスがハイレベルになり、画素Ｐｉｘ１のノイズがクランプされる。信号ｔｘ１のパルスがハイレベルになり、画素Ｐｉｘ１のフォトダイオード１０１の信号が転送される。このとき、帰還容量１１０ａ、１１０ｂには画素Ｐｉｘ１のフォトダイオード１０１の信号が保持される。次に、垂直走査回路１１９の信号ｓｅｌ２のハイレベルにより、画素Ｐｉｘ２の行が選択される。信号ｐｖａｄｄ１、ｐｖａｄｄ２がともにローレベルにされた状態で信号ｐｃ０ｒのパルスがハイレベルになり、画素Ｐｉｘ２のノイズがクランプされる。帰還容量１１０ａ、１１０ｂには、画素Ｐｉｘ１の信号が保持されたままである。信号ｐｖａｄｄ１、ｐｖａｄｄ２がともにハイレベルにされてから信号ｔｘ２のパルスをハイレベルにし、画素Ｐｉｘ２のフォトダイオード１０１の信号が転送される。このとき帰還容量１１０ａ、１１０ｂには“Ｐｉｘ１の信号＋Ｐｉｘ２の信号”が保持される。次に、垂直走査回路１１９の信号ｓｅｌ３のハイレベルにより、画素Ｐｉｘ３の行が選択される。信号ｐｖａｄｄ１、ｐｖａｄｄ２がともにローレベルにされた状態で信号ｐｃ０ｒのパルスがハイレベルになり、画素Ｐｉｘ３のノイズがクランプされる。帰還容量１１０ａ、１１０ｂには“Ｐｉｘ１の信号＋Ｐｉｘ２の信号”が保持されたままである。信号ｐｖａｄｄ１、ｐｖａｄｄ２がともにハイレベルにされてから信号ｔｘ３のパルスをハイレベルにし、画素Ｐｉｘ３のフォトダイオード１０１の信号が転送される。このとき帰還容量１１０ａ、１１０ｂには“Ｐｉｘ１の信号＋Ｐｉｘ２の信号＋Ｐｉｘ３の信号”が保持される。信号ｐｔｓをハイレベルにすることにより、容量１１４に“Ｐｉｘ１の信号＋Ｐｉｘ２の信号＋Ｐｉｘ３の信号”を転送する。この後、水平走査回路１１６の信号ｈ１のハイレベルにより選択された列の信号が水平信号線１０６に転送され、出力アンプ１１８から出力される。

３画素加算の場合、加算モード時に増幅器１０９のゲインを非加算モード時の１／３にすることにより、非加算モード時でも加算モード時でも出力アンプの入力レンジを同じに保つことができ、これにより、加算モード時でも非加算モード時と同じダイナミックレンジを実現することができる。

（第３の実施形態）
本発明の第３の実施形態による固体撮像装置を以下に示す。本実施形態では垂直２画素をフローティングディフュージョン（以下ＦＤという）部で加算する場合を述べる。

図６は、第３の実施形態の固体撮像装置の等価回路図であり、２次元的に画素を配列したうちのある２×１画素にかかわる部分を図示している。図１と同じ番号を付したものは説明を省略する。本実施形態の画素はＦＤ部が２画素で共通のタイプである。単位画素内は、フォトダイオード６０１ａ、６０１ｂと、フォトダイオード６０１ａ、６０１ｂで発生した電荷を検出部である増幅ＭＯＳＦＥＴ６０５のゲートに転送するスイッチ６０２、６０３と、フォトダイオード６０１ａ、６０１ｂで発生した信号を増幅する増幅ＭＯＳＦＥＴ６０５を有する。更に、増幅ＭＯＳＦＥＴ６０５の入力を所定電圧にリセットするリセットスイッチ６０４、および増幅ＭＯＳＦＥＴ６０５のソース電極と垂直出力線１０６との導通を制御する行選択スイッチ６０６を有する。フォトダイオード６０１ａ、６０１ｂは、光電変換を行う光電変換素子である。垂直走査回路１１９により行が選択される。

非加算モード時と加算モード時の読み出し方を次に説明する。クランプ容量１０７ａ及び１０７ｂの容量値はともにＣ０、帰還容量１１０ａ及び１１０ｂの容量値はともにＣｆとする。

非加算モード時のタイミングは図２で第１の実施形態と同じ動作である。非加算モード時はクランプ容量及び帰還容量をそれぞれ２個ずつ使用するので増幅器１０９のゲインはＣ０／Ｃｆである。

垂直２画素ＦＤ部加算時のタイミングを図７に示す。２画素加算時はクランプ容量１０７ａだけを使用するので増幅器１０９のゲインは（１／２）×（Ｃ０／Ｃｆ）である。読み出し動作に先立って、所定の露光時間が経過し、フォトダイオード６０１ａ及び６０１ｂには光電荷が蓄積されているものとする。また信号ｐｇａｉｎは加算動作中は常時ローレベルであり、増幅器１０９のゲインは（１／２）×（Ｃ０／Ｃｆ）に設定されている。また、信号ｐｖａｄｄ１、ｐｖａｄｄ２がハイレベルであるので、２個の帰還容量１１０ａ及び１１０ｂが並列に接続される。

まず、垂直走査回路１１９の信号ｒｅｓのハイレベルにより、画素Ｐｉｘ１の増幅ＭＯＳＦＥＴ１０５のゲートがリセットされる。次に、垂直走査回路１１９の信号ｓｅｌのハイレベルによって、フォトダイオード６０１ａ、６０１ｂの画素の行が選択される。信号ｐｃ０ｒのパルスがハイレベルになり、画素のノイズがクランプされる。信号ｔｘ１、ｔｘ２のスイッチが同時にオンし、フォトダイオード６０１ａ、６０１ｂに蓄積された電荷がフローティングディフュージョン部に転送される。信号ｐｔｓをハイレベルにすることにより、容量１１４に画素の信号を保持する。この後、水平走査回路１１６の信号ｈ１のハイレベルにより選択された列の信号が水平信号線１１７に転送され、ユニティ・ゲインである出力アンプ１１８から出力される。

２画素ＦＤ部加算の場合、加算モード時に増幅器１０９のゲインを非加算モード時の１／２にすることにより、非加算モード時でも加算モード時でも出力アンプの入力レンジを同じに保つことができ、これにより、加算モード時でも非加算モード時と同じダイナミックレンジを実現することができる。

一般に、加算する画素の数をｎとした場合、増幅器の増幅率を、加算モード時には非加算モード時の１／ｎに設定することになる。これにより加算モード時でも非加算モード時でも出力アンプの入力レンジを同じに保つことができ、加算モード時でも非加算モード時と同じダイナミックレンジを実現することができる。

（第４の実施形態）
本発明の第４の実施形態による固体撮像装置を以下に示す。本実施形態では垂直２画素加算する場合を述べる。

図８は、第４の実施形態の固体撮像装置の等価回路図であり、２次元的に画素を配列したうちのある２×１画素にかかわる部分を図示している。図１と同じ番号を付したものは説明を省略する。９０１は増幅率変更可能な出力アンプである。

非加算時の動作タイミングは図２に示したものと同じである。加算時の動作タイミングは図３に示したものと同じである。

ところで、固体撮像装置中の各素子には製造上のばらつきが存在する。そのため、増幅器１０９のゲインを変えても、加算モードでの動作時と非加算モードでの動作時の出力振幅範囲は、実際には一致しないことがある。このような場合には、本実施例のように増幅率可変の出力アンプ９０１を用いることでより精度良く、出力振幅を同じに保つことができ、これにより、加算モード時でも非加算モード時と同じダイナミックレンジを実現することができる。

また、図には示されないが、固体撮像装置は複数列の画素を有し、各画素列につき増幅器１０９を有する。この増幅器１０９もそれぞればらつきを有しており、画素列ごとに出力振幅範囲が異なる場合がある。そのような場合でも、本実施例の如く増幅率可変の出力アンプ９０１を用いることで、画素列内の出力振幅範囲を一致させることに加えて、異なる画素列同士の出力振幅範囲も一致させることができる。

また、容量を多く設けることはチップ面積の増大につながるので、各列に設けるクランプ容量や帰還容量の数にも制限が生ずる場合がある。こうした場合においても、本実施例の如く増幅率可変の出力アンプを備えることで、増幅率可変の出力アンプのない場合に比べて出力振幅範囲を幅広く制御することができるという利点を有する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ フォトダイオード
１０２ 転送スイッチ
１０３ リセットスイッチ
１０４ 選択スイッチ
１０５ 増幅ＭＯＳＦＥＴ
１０６ 垂直出力線
１０７ａ，１０７ｂ クランプ容量
１０８ スイッチ
１０９ 差動増幅器
１１０ａ，１１０ｂ 帰還容量
１１１ａ，１１１ｂ，１１２，１１３ スイッチ
１１４ 容量
１１５ 水平転送スイッチ
１１６ 水平走査回路
１１７ 水平出力線
１１８ 出力アンプ
１１９ 垂直走査回路

Claims (6)

1. 入射光を電気信号に変換して出力する複数の光電変換素子を有する画素部と、
   前記複数の光電変換素子から出力される電気信号が共通に供給される信号線と、
   第一の容量素子を介して入力端子が前記信号線と接続される増幅器と、
   前記増幅器の入力端子と出力端子とを接続する第二の容量素子と、を有し、
   前記複数の光電変換素子から出力される電気信号を加算する加算モードと、各光電変換素子から出力される電気信号を加算しない非加算モードを実行し、
   前記第一の容量素子の容量値が、前記非加算モード実行時よりも前記加算モード実行時において小さく、前記増幅器の増幅率が、前記非加算モード実行時よりも前記加算モード実行時において小さいことを特徴とする固体撮像装置。
2. 第一の容量素子は複数の容量及び１個以上のスイッチを有することを特徴とする請求項１に記載の固体撮像装置。
3. 前記加算モード実行時の前記増幅器の増幅率は、加算に関与する光電変換素子の数をｎとして、前記非加算モード実行時の１／ｎ倍とすることを特徴とする請求項２に記載の固体撮像装置。
4. 前記複数の光電変換素子から出力される電気信号は、前記増幅器の前記第二の容量素子において加算されることを特徴とする請求項２に記載の固体撮像装置。
5. 複数の光電変換素子は共通の検出部に接続され、前記複数の光電変換素子から出力される電気信号は前記検出部において加算されることを特徴とする請求項２に記載の固体撮像装置。
6. 前記増幅器の出力端子と接続される、増幅率の変更可能な増幅器を有することを特徴とする請求項２に記載の固体撮像装置。

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