JPWO2017014070A1 - 撮像素子、及び、電子機器 - Google Patents

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Abstract

本技術は、画質の劣化を防止することができるようにする撮像素子、及び、電子機器に関する。複数の電流源は、レベルが変化する参照信号を出力する出力端子への接続が選択可能になっており、出力端子には、複数の終端抵抗が接続されている。複数のスイッチによって、出力端子に接続された電流源の電流を流す終端抵抗が選択され、スイッチには、出力端子に接続されていない電流源の電流が流れる。本技術は、例えば、参照信号を用いてAD変換を行う撮像素子等に適用することができる。

Description

本技術は、撮像素子、及び、電子機器に関し、特に、例えば、画質の劣化を防止することができるようにする撮像素子、及び、電子機器に関する。
近年、コスト等の観点から、（固体）撮像素子として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。
CMOSイメージセンサでは、画素が出力する電気信号（以下、画素信号ともいう）のAD(Analog to Digital)変換に、スロープ方式AD変換回路が、広く利用されている。スロープ方式AD変換回路では、ランプ信号を参照信号（電圧）として用い、その参照信号と、画素信号とが、比較器で比較され、比較器の出力が反転するまでの時間が、カウンタでカウントされることにより、画素信号のAD変換が行われる（例えば、特許文献１を参照）。
スロープ方式AD変換回路によれば、例えば、画素列ごとに、スロープ方式AD変換回路を配列し、全列について同時にAD変換を行うカラムAD変換回路を構成することができる。
特開2014-120860号公報
スロープ方式AD変換回路において参照信号として用いられるランプ信号がばらつく場合には、その参照信号を用いて行われるAD変換によって得られる画素値にばらつきが生じ、ひいては、撮像素子で得られる画像の画質が劣化する。
本技術は、このような状況に鑑みてなされたものであり、画質の劣化を防止することができるようにするものである。
本技術の撮像素子は、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を生成する参照信号生成部と、前記電気信号と、前記参照信号とを比較する比較部と、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部とを備え、前記参照信号生成部は、前記参照信号を出力する出力端子への接続が選択可能な複数の電流源と、前記出力端子に接続された複数の終端抵抗と、前記出力端子に接続された前記電流源の電流を流す前記終端抵抗を選択する複数のスイッチと有し、前記出力端子に接続されていない前記電流源の電流を、前記スイッチに流すように構成された撮像素子である。
本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像する撮像素子とを備え、前記撮像素子は、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を生成する参照信号生成部と、前記電気信号と、前記参照信号とを比較する比較部と、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と有し、前記参照信号生成部は、前記参照信号を出力する出力端子への接続が選択可能な複数の電流源と、前記出力端子に接続された複数の終端抵抗と、前記出力端子に接続された前記電流源の電流を流す前記終端抵抗を選択する複数のスイッチとを有し、前記出力端子に接続されていない前記電流源の電流を、前記スイッチに流すように構成された電子機器である。
本技術の撮像素子及び電子機器においては、参照信号が生成され、画素が出力する電気信号と、参照信号とが比較される。そして、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD変換が行われる。参照信号は、前記参照信号を出力する出力端子への接続が選択可能な複数の電流源の電流が、出力端子に接続された終端抵抗に流れることで生成される。出力端子に接続された電流源の電流を流す終端抵抗は、スイッチによって選択される。スイッチには、出力端子に接続されていない電流源の電流が流れる。
なお、撮像素子は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術によれば、画質の劣化を防止することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。 画素アレイ部２の構成例、及び、列信号処理部４の構成例を示すブロック図である。 画素１１０の構成例を示す回路図である。 撮像素子の動作の概要を説明する図である。 参照信号生成回路１３０の第１の構成例を示す回路図である。 アナログゲインを最大に設定するときの参照信号生成回路１３０の動作の例を説明する図である。 アナログゲインを最小に設定するときの参照信号生成回路１３０の動作の例を説明する図である。 参照信号生成回路１３０の第２の構成例を示す回路図である。 参照信号生成回路１３０の第３の構成例を示す回路図である。 参照信号生成回路１３０の第４の構成例を示す回路図である。 参照信号生成回路１３０の第５の構成例を示す回路図である。 撮像素子を使用する使用例を示す図である。 撮像素子を適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
＜本技術を適用した撮像素子の一実施の形態＞
図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
図１において、撮像素子は、半導体基板１、画素アレイ部２、行走査部３、列信号処理部４、列走査部５、システム制御部６、画素駆動線７、VSL(Vertical Signal Line)（垂直信号線）８、転送線９、及び、出力端子１０を有する。
画素アレイ部２ないし出力端子１０は、半導体基板１上に形成されている。
画素アレイ部２は、例えば、後述するように、光電変換を行う画素１１０（図２）が、横と縦とにそれぞれ、H×V個だけ2次元のマトリクス状に配列されて構成される。
画素アレイ部２は、行走査部３の制御に従って、各画素１１０での光電変換により得られる画素信号を、VSL８上に出力する。
行走査部３は、システム制御部６の制御に従い、画素駆動線７を介して、その画素駆動線７に接続されている画素１１０を制御（駆動）する。ここで、画素駆動線７は、1行の画素１１０ごとに1本以上配列されている。
列信号処理部４は、例えば、各行に並ぶH個の画素１１０それぞれと、H本のVSL８それぞれを介して接続されており、列信号処理部４には、画素１１０がVSL８上に出力する電気信号（電圧）である画素信号が、VSL８の電圧（VSL電圧）として供給される。
列信号処理部４は、システム制御部６の制御に従って、各行に並ぶH個の画素１１０それぞれから、VSL８を介して供給されるVSL電圧（画素信号）のAD変換を、並列で行う。さらに、列信号処理部４は、列走査部５の制御に従って、VSL電圧のAD変換の結果得られるディジタルデータを、画素１１０の画素値（画素データ）として、転送線９上に出力する。転送線９上に出力された画素値は、出力端子１０に転送され、外部に出力される。
ここで、列信号処理部４は、一行に並ぶH個の画素１１０すべての画素信号のAD変換を、並列で行う他、そのH個の画素１１０のうちの、H個未満の複数個の画素の画素信号のAD変換を、並列で行うことができる。
但し、以下では、説明を簡単にするため、列信号処理部４は、一行に並ぶH個の画素１１０すべてのVSL電圧のAD変換を、並列で行うこととする。
列走査部５は、システム制御部６の制御に従って、列信号処理部４を制御し、VSL電圧（画素信号）のAD変換結果を、転送線９上に出力させる。
システム制御部６は、行走査部３、列信号処理部４、及び列走査部５を制御する。
以上のように構成される撮像素子では、画素アレイ部２において、画素１１０（図２）が、そこに入射する光の光電変換を行う。画素１１０での光電変換の結果得られる電気信号である画素信号は、行走査部３による画素駆動線７を介した制御に従い、例えば、第1行の画素１１０から、1行のH個の画素１１０ごとに、VSL８上に出力される。
画素信号がVSL８上に出力されることにより得られるVSL８上のVSL電圧は、列信号処理部４において、システム制御部６の制御に従い、1行ごとに列並列でAD変換され、そのAD変換結果である画素値が、転送線９を介して、出力端子１０から出力される。
＜画素アレイ部２の構成例、及び、列信号処理部４の構成例＞
図２は、画素アレイ部２の構成例、及び、列信号処理部４の構成例を示すブロック図である。
画素アレイ部２は、光電変換を行う複数の画素１１０を有する。画素アレイ部２において、複数の画素１１０は、横×縦がH×Vの2次元のマトリクス状に配列されている。
VSL８は、例えば、画素１１０の1列ごとに配線されており、画素１１０は、光電変換の結果得られる画素信号を、VSL８上に出力する。
画素１１０がVSL８上に出力する画素信号は、VSL電圧として、列信号処理部４に供給される。
列信号処理部４は、例えば、VSL８と同一の数であるH個のバイアス回路１２０、比較器１４０、及び、カウンタ１５０、並びに、参照信号生成回路１３０、及び、基準クロック生成回路１３１を有し、カラムAD変換回路を構成する。
バイアス回路１２０は、電流源であり、VSL８に電流を流すことで、VSL８を所定の電圧に制御する。
参照信号生成回路１３０は、例えば、DAC(Digital to Analog Converter)で構成され、一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化するランプ(ramp)信号を、AD変換に用いる参照信号として生成し、H個の比較器１４０の2つの入力端子のうちの一方に供給する。
基準クロック生成回路１３１は、カウンタ１５０がカウント値をカウントするためのクロックである基準クロックを生成し、H個のカウンタ１５０に供給する。
比較器１４０において、他方の入力端子は、VSL８に接続されており、したがって、比較器１４０の他方の入力端子には、VSL８を介して、VSL電圧（画素信号）が供給される。
ここで、比較器１４０の２つの入力端子には、それぞれ、コンデンサ１４１及び１４２が接続されている。参照信号生成回路１３０からの参照信号は、コンデンサ１４１を介して、比較器１４０に供給され、VSL８からのVSL電圧は、コンデンサ１４２を介して、比較器１４０に供給される。
比較器１４０は、２つの入力端子に供給される参照信号とVSL電圧とを比較し、その比較結果を、比較器出力として出力する。
ここで、参照信号がVSL電圧よりも大である場合（又は、参照信号がVSL電圧以上である場合）、比較器１４０は、H(High)及びL(Low)レベルのうちの、例えば、Hレベルを、比較器出力として出力する。また、参照信号がVSL電圧よりも大でない場合、比較器１４０は、比較器出力を反転し、Lレベルを出力する。
比較器出力は、比較器１４０からカウンタ１５０に供給される。
カウンタ１５０は、基準クロック生成回路１３１から供給される基準クロックに同期して、カウント値のカウントを行う。
カウンタ１５０において、カウント値のカウントは、比較器１４０からの比較器出力に応じて行われる。
すなわち、カウンタ１５０は、例えば、比較器出力がHレベルのときに、カウント値のカウントを行い、比較器出力がLレベルに反転したときに、カウントを停止する。
カウンタ１５０は、以上のようにして、VSL電圧と参照信号（電圧）とが一致するまでの（VSL電圧と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、VSL電圧（画素信号）のAD変換を行う。
カウンタ１５０は、カウント値、すなわち、VSL電圧（画素信号）のAD変換結果を、画素値として、転送線９（図１）上に出力する。
図２の列信号処理部４において、比較器１４０及びカウンタ１５０の1セットが、参照信号生成回路１３０及び基準クロック生成回路１３１とともに、1個のスロープ方式AD変換回路を構成する。
なお、図２では、1個のスロープ方式AD変換回路である比較器１４０及びカウンタ１５０のセットが、（画素１１０の）1列ごとに設けられているが、比較器１４０及びカウンタ１５０のセットは、複数列ごとに設け、その複数列のAD変換を、時分割で行うことができる。
＜画素１１０の構成例＞
図３は、画素１１０の構成例を示す回路図である。
図３において、画素１１０は、PD(Photo Diode)１０１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)１０２，１０３，１０４、及び、１０５を有する。
また、画素１１０において、FET１０２のドレイン、FET１０３のソース、及び、FET１０４のゲートは接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）１０６が形成されている。
PD１０１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
PD１０１のアノードはグランド(ground)に接続され（接地され）、PD１０１のカソードは、FET１０２のソースに接続されている。
FET１０２は、PD１０１にチャージされた電荷を、PD１０１からFD１０６に転送するためのFETであり、以下、転送Tr１０２ともいう。
転送Tr１０２のソースは、PD１０１のカソードに接続され、転送Tr１０２のドレインは、FD１０６に接続されている。
また、転送Tr１０２のゲートは、画素駆動線７に接続されており、転送Tr１０２のゲートには、画素駆動線７を介して、転送パルスTRFが供給される。
ここで、行走査部３（図１）が、画素駆動線７を介して、画素１１０を駆動（制御）するために、画素駆動線７に流す制御信号には、転送パルスTRFの他、後述するリセットパルスRST、及び、選択パルスSELがある。
FET１０３は、FD１０６にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr１０３ともいう。
リセットTr１０３のドレインは、電源Vddに接続されている。
また、リセットTr１０３のゲートは、画素駆動線７に接続されており、リセットTr１０３のゲートには、画素駆動線７を介して、リセットパルスRSTが供給される。
FET１０４は、FD１０６の電圧を増幅（バッファ）するためのFETであり、以下、増幅Tr１０４ともいう。
増幅Tr１０４のゲートは、FD１０６に接続され、増幅Tr１０４のドレインは、電源Vddに接続されている。また、増幅Tr１０４のソースは、FET１０５のドレインに接続されている。
FET１０５は、VSL８への電気信号（VSL電圧）の出力を選択するためのFETであり、以下、選択Tr１０５ともいう。
選択Tr１０５のソースは、VSL８に接続されている。
また、選択Tr１０５のゲートは、画素駆動線７に接続されており、選択Tr１０５のゲートには、画素駆動線７を介して、選択パルスSELが供給される。
ここで、増幅Tr１０４のソースが、選択Tr１０５、及び、VSL８を介して電流源であるバイアス回路１２０（図２）に接続されることで、増幅Tr１０４及びバイアス回路１２０によって、SF(Source Follower)（の回路）が構成される。したがって、FD１０６の電圧は、SFを介して、VSL８上のVSL電圧となる。
FD１０６は、転送Tr１０２のドレイン、FET１０３のソース、及び、FET１０４のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
なお、画素１１０は、選択Tr１０５なしで構成することができる。
また、画素１１０の構成としては、リセットTr１０３ないしFD１０６を、PD１０１及び転送Tr１０２の複数セットで共有する共有画素の構成（FD共有型）を採用することができる。
さらに、画素１１０の構成としては、PD１０１で得られた電荷を記憶するメモリ機能を有し、グローバルシャッタの動作が可能な構成を採用することができる。
以上のように構成される画素１１０では、PD１０１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr１０５はオン状態であることとする。
PD１０１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、行走査部３（図１）は、転送パルスTRFを、一時的に、（L(Low)レベルから）H(High)レベルにする。
転送パルスTRFが一時的にHレベルになることにより、転送Tr１０２は、一時的に、オン状態になる。
転送Tr１０２がオン状態になると、PD１０１にチャージされた電荷は、転送Tr１０２を介して、FD１０６に転送されてチャージされる。
行走査部３は、転送パルスTRFを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr１０３を、一時的に、オン状態にする。
リセットTr１０３がオン状態になることにより、FD１０６は、リセットTr１０３を介して、電源Vddに接続され、FD１０６にある電荷は、リセットTr１０３を介して、電源Vddに掃き出されてリセットされる。
ここで、以上のように、FD１０６が、電源Vddに接続され、FD１０６にある電荷がリセットされることが、画素１１０のリセットである。
FD１０６の電荷のリセット後、行走査部３は、上述のように、転送パルスTRFを、一時的に、Hレベルにする。これにより、転送Tr１０２は、一時的に、オン状態になる。
転送Tr１０２がオン状態になることにより、PD１０１にチャージされた電荷は、転送Tr１０２を介して、リセット後のFD１０６に転送されてチャージされる。
FD１０６にチャージされた電荷に対応する電圧（電位）は、増幅Tr１０４及び選択Tr１０５を介して、VSL電圧として、VSL８上に出力される。
VSL８に接続されている比較器１４０及びカウンタ１５０のセット（図２）では、画素１１０のリセットが行われた直後のVSL電圧であるリセットレベルがAD変換される。
さらに、比較器１４０及びカウンタ１５０のセットでは、転送Tr１０２が一時的にオン状態になった後のVSL電圧（PD１０１でチャージされ、FD１０６に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
また、例えば、比較器１４０及びカウンタ１５０のセットでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われる。
なお、CDSは、リセットレベルと信号レベルのAD変換後に行うこともできるし、リセットレベル及び信号レベルのAD変換中に行うこともできる。
例えば、リセットレベルのAD変換結果としてのカウンタ１５０のカウント値の補数を初期値として、信号レベルのAD変換としてのカウンタ１５０でのカウントを開始することで、CDSを、リセットレベル及び信号レベルのAD変換中に行うことができる。
＜撮像素子の動作の概要＞
図４は、撮像素子（図１）の動作の概要を説明する図である。
なお、図４において、横軸は時間を表し、縦軸は電圧を表す。
図４は、撮像素子において、画素１１０から、VSL８を介して、比較器１４０に供給されるVSL電圧と、参照信号生成部１３０から、比較器１４０に供給される参照信号（電圧）との例を示す波形図である。
なお、図４では、VSL電圧、及び、参照信号とともに、転送Tr１０２（図３）（のゲート）に与えられる転送パルスTRF、リセットTr１０３に与えられるリセットパルスRST、及び、比較器１４０の比較器出力をも、図示してある。
撮像素子では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１０がリセットされる。
画素１１０のリセットでは、図３で説明したように、FD１０６が、リセットTr１０３を介して、電源Vddに接続され、FD１０６にある電荷がリセットされるため、画素１１０が出力するVSL電圧、すなわち、画素１１０において、FD１０６から、増幅Tr１０４及び選択Tr１０５を介して出力されるVSL８上のVSL電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
VSL電圧は、FD１０６が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１０内での多少の電荷の移動によって、FD１０６に、僅かな電荷が入り込み、その結果、VSL電圧は、僅かに降下する。
図４では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１０内で生じる電荷の移動によって、VSL電圧が、僅かに降下している。
以上のように、画素１１０のリセット後に生じるVSL電圧の降下は、リセットフィードスルーと呼ばれる。
その後、オートゼロ処理が行われ、そのオートゼロ処理時に、比較器１４０に与えられているVSL電圧と参照信号とが一致しているということを基準として、VSL電圧と参照信号との大小関係を判定（比較）することができるように、比較器１４０が設定される。
オートゼロ処理では、比較器１４０の２つの入力端子に与えられる電圧が等しくなるように、コンデンサ１４１及び１４２（図２）がチャージされる。
その結果、参照信号（の波形）は、画素１１０のリセット中のVSL電圧から、リセットフィードスルーだけ下降した電圧を、いわば基準とするように配置される。
参照信号生成回路１３０は、オートゼロ処理が完了（終了）した後の時刻t4に、参照信号を、所定の電圧だけ上昇させる。
ここで、オートゼロ処理が終了した後の時刻t4に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
また、参照信号生成回路１３０は、VSL電圧のAD変換のために、参照信号の電圧を、一定の割合で小さくしていくが、参照信号において、この、電圧が一定の割合で小さくなっていくランプ信号の部分を、スロープともいう。
参照信号生成回路１３０は、時刻t4において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
その後、参照信号生成回路１３０は、時刻t5から時刻t7までの一定期間を、リセットレベルのAD変換期間として、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
したがって、時刻t5から時刻t7までの期間の参照信号は、スロープを形成している。
時刻t5から時刻t7までの期間の参照信号のスロープは、VSL電圧のうちのリセットレベル（画素１１０のリセット直後のVSL電圧（画素１１０がリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL電圧））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t5から時刻t7までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
ここで、比較器１４０は、画素１１０のリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL電圧と参照信号（の電圧）とが一致するように設定されるので、オートゼロ処理が終了した後の時刻t4に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL電圧（リセットレベル）より電圧が大になる。したがって、比較器１４０の比較器出力は、P相の開始時刻t5では、参照信号が、VSL電圧より大である旨を表すHレベルになる。
カウンタ１５０は、リセットレベルのAD変換期間の開始タイミング、すなわち、例えば、P相スロープの開始時刻t5から、基準クロックのカウントを開始する。
P相において、参照信号（の電圧）は徐々に小さくなっていき、図４では、P相の時刻t6において、参照信号とリセットレベルとしてのVSL電圧とが一致し、参照信号とVSL電圧との大小関係が、P相の開始時から逆転する。
その結果、比較器１４０の比較器出力は、P相の開始時のHレベルからLレベルに反転（逆転）する。
比較器１４０の比較器出力がLレベルになると、カウンタ１５０は、基準クロックのカウントを停止し、そのときのカウンタ１５０のカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
P相の終了後、撮像素子では、時刻t8からt9までの間、転送パルスTRFがLレベルからHレベルにされ、その結果、画素１１０（図３）において、光電変換によってPD１０１にチャージされた電荷が、転送Tr１０２を介して、FD１０６に転送されてチャージされる。
FD１０６に電荷がチャージされることにより、そのFD１０６にチャージされた電荷に対応するVSL電圧は下降し、時刻t9において、転送パルスTRFがHレベルからLレベルになると、PD１０１からFD１０６への電荷の転送が終了して、VSL電圧は、FD１０６にチャージされた電荷に対応する信号レベル（電圧）となる。
また、P相の終了後、参照信号生成回路１３０は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
以上のように、VSL電圧が、FD１０６にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL電圧との大小関係は、再び逆転する。
その結果、比較器１４０の比較器出力はHレベルになる。
参照信号生成回路１３０は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t10から時刻t12までの一定期間（時刻t5から時刻t7までの一定期間（P相）と一致している必要はない）、信号レベルのAD変換期間として、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
したがって、時刻t10から時刻t12までの期間の参照信号は、時刻t5から時刻t7までのP相の参照信号と同様に、ランプ信号になり、スロープを形成する。
時刻t10から時刻t12までの期間の参照信号のスロープは、VSL電圧のうちの信号レベル（画素１１０（図３）において、PD１０１からFD１０６への電荷の転送が行われた直後のVSL電圧）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t10から時刻t12までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
ここで、D相の開始時刻t10では、P相の開始時刻t5の場合と同様に、参照信号は、VSL電圧より大になる。したがって、比較器１４０の比較器出力は、D相の開始時刻t10では、参照信号が、VSL電圧より大である旨を表すHレベルになる。
カウンタ１５０は、信号レベルのAD変換期間の開始タイミング、すなわち、例えば、D相スロープの開始時刻t10から、クロックのカウントを開始する。
D相において、参照信号（の電圧）は小さくなっていき、図４では、D相の時刻t11において、参照信号と信号レベルとしてのVSL電圧とが一致し、参照信号とVSL電圧との大小関係が、D相の開始時から逆転する。
その結果、比較器１４０の比較器出力も、D相の開始時のHレベルからLレベルに反転する。
比較器出力が反転し、Lレベルとなると、カウンタ１５０は、基準クロックのカウントを終了する。そして、そのときのカウンタ１５０のカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
列信号処理部４では、以上のようにして、P相でリセットレベルAD値を求めるAD変換が行われるとともに、D相で信号レベルAD値を求めるAD変換が行われ、さらに、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われる。そして、CDSの結果得られる差分が、画素値として出力される。
なお、カウンタ１５０において、CDSは、P相及びD相のAD変換を行いながら実行することができる。
すなわち、例えば、P相のAD変換としてのカウントを、負方向に行い、そのP相のカウント結果を初期値として、D相のAD変換としてのカウントを、正方向に行うことで、P相及びD相のAD変換とともに、CDSを行うことができる。
また、例えば、P相のカウントを、正方向に行い、そのP相のカウント結果の補数（カウント結果の符号を負にした値）を初期値として、D相のカウントを、正方向に行うことで、P相及びD相のAD変換とともに、CDSを行うことができる。
なお、ここでは、P相及びD相において、電圧が一定の傾きで減少する参照信号を採用したが、参照信号としては、P相及びD相において、電圧が一定の傾きで増加する信号を採用することができる。
＜参照信号生成回路１３０の第１の構成例＞
図５は、図２の参照信号生成回路１３０の第１の構成例を示す回路図である。
図５において、参照信号生成回路１３０は、オペアンプ２１、FET２２，２３，２４，２５、ゲイン制御用DAC２６、FET２７、カウンタ２８、ランプ生成DAC２９、出力端子３０、入力抵抗RI、及び、終端抵抗ROを有する。FET２２及び２５は、NMOSのFETであり、FET２３，２４，２７は、PMOSのFETである。FETとして、NMOSのFET及びPMOSのFETのうちのいずれを採用するかは、回路構成等に応じて適宜選択することができる。
また、図５では、参照信号生成回路１３０を制御する制御信号として、ゲイン制御信号、及び、カウンタ制御信号が、システム制御部６から参照信号生成回路１３０に供給される。
オペアンプ２１の非反転入力端子(+)には、基準電圧BGRが供給される。オペアンプ２１の反転入力端子(-)は、一端がグランドGNDに接続されている入力抵抗RIの他端と接続されている。オペアンプ２１の出力端子は、FET２２のゲートに接続されている。
FET２２のドレインは、FET２３のドレインと接続され、FET２２のソースは、オペアンプ２１の反転入力端子(-)と入力抵抗RIとの接続点に接続されている。
FET２３のゲートは、FET２４のゲートと、FET２３のドレインとに接続されており、FET２３のソースは、電源VDDに接続されている。
FET２４のソースは、電源VDDに接続され、FET２４のドレインは、FET２５のドレインに接続されている。
ここで、FET２３及びFET２４は、カレントミラー回路を構成している。FET２３と２４とのサイズの比に対応する値をミラー比として、FET２４（のソースドレイン間）には、FE２３（のソースドレイン間）に流れる電流のミラー比倍の電流（ミラー電流）が流れる。
FET２５のゲートは、FET２５のドレインと、ゲイン制御用DAC２６を構成する複数のFET４１のゲートとに接続され、FET２５のソースは、グランドGNDに接続されている。
ゲイン制御用DAC２６は、図１の撮像素子のアナログゲイン、すなわち、参照信号のスロープの傾きを、システム制御部６の制御に従って制御する。
すなわち、ゲイン制御用DAC２６は、NMOSの複数のFET４１と、その複数のFET４１と同一の数のスイッチ４２とを有する。
FET４１のゲートは、FET２５のゲートに接続され、FET４１のドレインは、スイッチ４２を介して、FET２７のドレインと接続されている。FET４１のソースは、グランドGNDに接続されている。
ここで、FET２５及びFET４１は、カレントミラー回路を構成している。FET２５とFET４１とのサイズの比に対応する値をミラー比として、FET４１には、FET２５に流れる電流のミラー比倍の電流が流れる。
スイッチ４２は、システム制御部６からのゲイン制御信号に従って、オン／オフし、これにより、FET４１のドレインと、FET２７のドレインとの接続を、オン／オフにする。
ゲイン制御用DAC２６では、スイッチ４２がオンになると、そのオンになったスイッチ４２が接続されたFET４１には、FET２５に流れる電流のミラー比倍の電流が流れる。
したがって、オンのスイッチ４２の数が多いほど、FET４１が接続されたFET２７に流れる電流i1が大になり、その結果、後述するランプ生成DAC２９から、終端抵抗ROに流れる電流の変化量（電流i1に対応する電流に等しい）が大になる。
ここで、図５の参照信号生成回路１３０では、終端抵抗ROの電圧降下が、参照信号として、出力端子３０から出力される。終端抵抗ROに流れる電流の変化量が大であるほど、終端抵抗ROの電圧降下の変化量、すなわち、参照信号のスロープ（ランプ信号）の傾きは大になる。
参照信号のスロープの傾きが大であるほど、VSL電圧の変化に対するカウンタ１５０（図２）のカウント値、すなわち、AD変換結果の変化は小になるので、撮像素子のアナログゲインは小になる。
以上から、撮像素子のアナログゲインを小さくする場合には、FET２７に流れる電流i1が大にされ、これにより、参照信号のスロープの傾きが大にされる。
一方、撮像素子のアナログゲインを大きくする場合には、FET２７に流れる電流i1が小にされ、これにより、参照信号のスロープの傾きが小にされる。
FET２７のゲートは、FET２７のドレインと、ランプ生成DAC２９を構成する複数のFET５１のゲートとに接続され、FET２７のソースは、電源VDDに接続されている。
カウンタ２８は、システム制御部６の制御に従って、ランプ生成DAC２９を構成する後述するFET５１を出力端子３０に接続する接続数としてのカウント値（以下、接続数カウント値ともいう）をカウントする。さらに、カウンタ２８は、接続数カウント値に従って、ランプ生成DAC２９を構成する後述するスイッチ５２を制御し、接続数カウント値に等しい数のFET５１を、出力端子３０に接続させる。
ランプ生成DAC２９は、カウンタ２８の制御に従い、参照信号となる電圧を得るための電流を生成する。すなわち、例えば、ランプ生成DAC２９は、参照信号のスロープを形成するために、一定の傾きで減少する電流を生成する。
ランプ生成DAC２９は、複数の電流源としてのPMOSの複数のFET５１と、その複数のFET５１と同一の数のスイッチ５２とを有する。
ここで、ゲイン制御用DAC２６を構成する複数のFET４１及びスイッチ４２の数と、ランプ生成DAC２９を構成する複数のFET５１及びスイッチ５２の数とは、それぞれ独立に決定することができる。
FET５１のゲートは、FET２７のゲートに接続され、FET５１のドレインは、スイッチ５２に接続されている。FET５１のソースは、電源VDDに接続されている。
ここで、FET２７及びFET５１は、カレントミラー回路を構成している。FET２７とFET５１とのサイズの比に対応する値をミラー比として、FET５１には、FET２７に流れる電流i1のミラー比倍の電流が流れる。
スイッチ５２は、カウンタ２８の制御に従って、グランドGNDに接続された端子#0、又は、出力端子３０に接続された端子#1を選択する。
したがって、電流源としてのFET５１（のドレイン）は、スイッチ５２が端子#0を選択した場合には、グランドGNDに接続され、スイッチ５２が端子#1を選択した場合には、出力端子３０に接続される。
以上のように、電流源としてのFET５１は、スイッチ５２によって、出力端子３０への接続（、又は、グランドGNDへの接続）が選択可能になっている。
ここで、ランプ生成DAC２９において、出力端子３０に接続されたFET５１、すなわち、端子#1を選択しているスイッチ５１に接続されたFET５１が流す電流の総和を、電流i2とも記載する。
P相及びD相の開始時において、ランプ生成DAC２９を構成する複数のスイッチ５２は、すべて、端子#1を選択し、その後、P相及びD相の終了まで、時間の経過とともに、スイッチ５２は、１個ずつ、又は、２個以上の所定個ずつ、端子#0を選択するように切り替えられる。
スイッチ５２が端子#1から端子#0に切り替えられることにより、出力端子３０に接続されるFET５１の数が減少し、ランプ生成DAC２９が流す電流i2が減少する。
出力端子３０は、スイッチ５２（の端子#1）を介して、FET５１のドレインと接続している。さらに、出力端子３０は、一端がグランドGNDに接続された終端抵抗ROの他端と接続している。
したがって、出力端子３０に接続されたFET５１が流す電流、すなわち、ランプ生成DAC２９が流す電流i2は、出力端子３０に接続された終端抵抗ROを流れる。
このときに終端抵抗ROで生じる電圧降下が、参照信号として、出力端子３０から出力される。
以上のように構成される参照信号生成回路１３０では、ゲイン制御用DAC２６において、ゲイン制御信号に従って、所定数のスイッチ４２がオンになる。
一方、FET２２には、基準電圧BGR、及び、入力抵抗RIに応じた電流が流れる。FET２２に流れる電流は、FET２３に流れ、FET２４には、FET２３に流れる電流のミラー比倍の電流が流れる。
FET２４に流れる電流は、FET２５に流れ、ゲイン制御用DAC２６において、オンになっているスイッチ４２に接続されているFET４１に、FET２５に流れる電流のミラー比倍の電流が流れる。
FET２７には、オンのスイッチ４２に接続されたFET４１に流れる電流の総和である電流i1が流れ、ランプ生成DAC２９の各FET５１には、FET２７に流れる電流i1のミラー比倍の電流が流れる。
ランプ生成DAC２９を構成する複数のFET５１のうちの、端子#1を選択しているスイッチ５２に接続されているFET５１に流れる電流の総和である電流i2は、出力端子３０に接続された終端抵抗ROを流れる。
電流i2が終端抵抗ROを流れることにより生じる終端抵抗ROの電圧降下が、参照信号として、出力端子３０から出力される。
ランプ生成DAC２９では、P相及びD相の開始時において、ランプ生成DAC２９を構成する複数のスイッチ５２が、すべて、端子#1を選択し、その後、P相及びD相の終了まで、時間の経過とともに、スイッチ５２は、例えば、１個ずつ、端子#1から端子#0に切り替えられる。
１個のスイッチ５２が、端子#1から端子#0に切り替えられると、電流i2は、そのスイッチ５２が接続されたFET５１に流れる電流だけ減少する。
したがって、スイッチ５２が、１個ずつ、端子#1から端子#0に切り替えられることにより、電流i2は、1個のFET５１に流れる電流ずつだけ減少し、その結果、参照信号としての終端抵抗ROの電圧降下が減少する。
これにより、電圧（レベル）が一定の割合で低下するP相スロープ及びD相スロープを有する参照信号が生成される。
なお、ここでは、スイッチ５２を、１個ずつ、端子#1から端子#0に切り替えること、すなわち、出力端子３０に接続する電流源としてのFET５１の数を減少させることにより、電圧が一定の割合で低下する参照信号を生成することとしたが、その他、逆に、電圧が一定の割合で上昇する参照信号を生成することができる。
すなわち、スイッチ５２を、例えば、１個ずつ、端子#0から端子#1に切り替え、出力端子３０に接続する電流源としてのFET５１の数を増加させることにより、電圧が一定の割合で上昇する参照信号を生成することができる。
図６は、アナログゲインを最大に設定するときの、図５の参照信号生成回路１３０の動作の例を説明する図である。
アナログゲインを最大に設定する場合、FET２７に流れる電流i1が最小になるように、ゲイン制御用DAC２６のスイッチ４２が制御される。
図６では、最大のアナログゲインに対する電流i1（電流i1の最小値）が、２個のスイッチ４２をオンにしたときに、その２個のスイッチ４２それぞれに接続されたFET４１に流れる電流の総和になっており、そのため、２個のスイッチ４２がオンになっている。
電流i1が最小値である場合、ランプ生成DAC２９の各FET５１に流れる電流も、最小値になる。
したがって、参照信号のスロープは、FET５１に流れる電流の最小値に対応する電圧ずつ減少する、傾きの緩やかな（小さな）電圧になる。
なお、FET２７は、電流i1の最小値が流れるときに、飽和領域で動作するサイズに構成される。ランプ生成DAC２９のFET５１も、電流i1の最小値に対応する電流が流れるときに、飽和領域で動作するサイズに構成される。
図７は、アナログゲインを最小に設定するときの、図５の参照信号生成回路１３０の動作の例を説明する図である。
アナログゲインを最小に設定する場合、FET２７に流れる電流i1が最大になるように、ゲイン制御用DAC２６のスイッチ４２が制御される。
図７では、最小のアナログゲインに対する電流i1（電流i1の最大値）が、ゲイン制御用DAC２６を構成するすべてのFET４１に流れる電流の総和になっており、そのため、ゲイン制御用DAC２６を構成するすべてのスイッチ４２がオンになっている。
電流i1が最大値である場合、ランプ生成DAC２９の各FET５１に流れる電流も、最大値になる。
したがって、参照信号のスロープは、FET５１に流れる電流の最大値に対応する電圧ずつ減少する、傾きの急峻な（大きな）電圧になる。
ところで、図５の参照信号生成回路１３０では、アナログゲインを小に設定する場合、FET２７に流れる電流i1が大になり、FET２７を飽和領域で動作させるときのドレインソース間電圧の最小値であるオーバードライブ電圧Vdsatが大きくなる。同様に、ランプ生成DAC２９のFET５１のオーバードライブ電圧Vdsatも大きくなる。
FET２７及びFET５１のオーバードライブ電圧Vdsatが大きくなると、参照信号生成回路１３０のダイナミックレンジ、ひいては、参照信号（のスロープ）のダイナミックレンジが圧迫される。
＜参照信号生成回路１３０の第２の構成例＞
図８は、図２の参照信号生成回路１３０の第２の構成例を示す回路図である。
なお、図８において、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図８において、参照信号生成回路１３０は、オペアンプ２１、FET２２ないし２５、ゲイン制御用DAC２６、FET２７、カウンタ２８、ランプ生成DAC２９、出力端子３０、終端部６０、及び、入力抵抗RIを有する。
したがって、図８において、参照信号生成回路１３０は、オペアンプ２１ないし出力端子３０、及び、入力抵抗RIを有する点で、図５の場合と共通する。
但し、図８の参照信号生成回路１３０は、終端抵抗ROに代えて、終端部６０を有する点で、図５の場合と相違する。
また、図８では、参照信号生成回路１３０を制御する制御信号として、ゲイン制御信号#1及び#2、並びに、カウンタ制御信号が、システム制御部６から参照信号生成回路１３０に供給される。
ゲイン制御信号#1及びカウンタ制御信号は、図５の場合と同様に、スイッチ４２及びカウンタ２８の制御に、それぞれ用いられる。ゲイン制御信号#2は、終端部６０を構成する後述するスイッチ６１の制御に用いられる。
終端部６０は、複数の終端抵抗ROと、その複数の終端抵抗ROと同一の数のスイッチ６１とを有する。
ここで、終端部６０を構成する複数の終端抵抗RO及びスイッチ６１の数は、ゲイン制御用DAC２６を構成する複数のFET４１及びスイッチ４２の数や、ランプ生成DAC２９を構成する複数のFET５１及びスイッチ５２の数とは、独立に決定することができる。
終端部６０において、終端抵抗ROの一端は、出力端子３０に接続され、終端抵抗ROの他端は、スイッチ６１を介して、グランドGNDに接続されている。
したがって、終端部６０を構成する複数の終端抵抗ROは、スイッチ６１を介して並列に接続されている。
スイッチ６１は、例えば、NMOSのFETで構成され、ゲイン制御信号#2に従って、オン／オフする。
スイッチ６１がオンになると、一端が出力端子３０に接続された終端抵抗ROの他端が、オンになったスイッチ６１を介して、グランドGNDに接続され、その終端抵抗ROには、出力端子３０に接続されたFET５１の電流、すなわち、ランプ生成DAC２９が流す電流i2の少なくとも一部が流れる。
したがって、スイッチ６１は、出力端子３０に接続された電流源としてのFET５１の電流を流す終端抵抗ROを選択するスイッチであるということができる。
図８では、終端部６０の電圧降下が、参照信号として、出力端子３０から出力される。
終端部６０では、オンのスイッチ６１が多いほど、多くの終端抵抗ROが並列に接続されるので、終端部６０のインピーダンスが小になり、終端部６０の電圧降下が小さくなる。
終端部６０の電圧降下が小さい場合、電流i2の変化に対して、終端部６０の電圧降下の変化量、すなわち、参照信号のスロープ（ランプ信号）の傾きは小になり、アナログゲインは、大になる。
一方、終端部６０の電圧降下が大きい場合、電流i2の変化に対して、終端部６０の電圧降下の変化量、すなわち、参照信号のスロープの傾きは大になり、アナログゲインは、小になる。
したがって、スイッチ６１を制御し、並列に接続される終端抵抗ROの数を増減することにより、アナログゲインを調整することができる。
また、図８の参照信号生成回路１３０では、図５の場合と同様に、P相及びD相の開始時において、ランプ生成DAC２９を構成する複数のスイッチ５２が、すべて、端子#1を選択し、その後、P相及びD相の終了まで、時間の経過とともに、スイッチ５２は、例えば、１個ずつ、端子#1から端子#0に切り替えられる。
１個のスイッチ５２が、端子#1から端子#0に切り替えられると、電流i2は、そのスイッチ５２が接続されたFET５１に流れる電流だけ減少し、電流i2の減少により、参照信号としての終端部６０の電圧降下が減少する。
これにより、電圧（レベル）が一定の割合で低下するP相スロープ及びD相スロープを有する参照信号が生成される。
いま、FET２３とFET２４とで構成されるカレントミラー回路のミラー比をMR1と、FET２５とFET４１とで構成されるカレントミラー回路のミラー比をMR2と、FET２７とFET５１とで構成されるカレントミラー回路のミラー比をMR3と、それぞれ表すこととする。
この場合、参照信号（の電圧）VRは、式（１）で表すことができる。
VR＝(BGR/RI)*MR1*(MR2*NGA)*(MR3*NRMP)*(RO+Rsw)/NRO
・・・（１）
NGAは、ゲイン制御信号#1の制御によってオンになっているスイッチ４２の数、すなわち、電流が流れているFET４１の数を表す。
NRMPは、カウンタ２８の制御によって、端子#1を選択しているスイッチ５２の数、すなわち、出力端子３０に接続されているFET５１の数を表す。
NROは、ゲイン制御信号#2の制御によってオンになっているスイッチ６１の数、すなわち、出力端子３０とグランドGNDとの間に、並列に接続されている終端抵抗ROの数を表す。
Rswは、スイッチ６１がオンになっているときの、そのスイッチ６１のオン抵抗を表す。
式（１）で表される参照信号VRのステップ電圧、すなわち、１個のスイッチ５２が切り替わった場合の、参照信号VR（の電圧）の変化量であるステップ電圧△VRは、式（２）で表すことができる。
△VR＝{(BGR/RI)*MR1*(MR2*NGA)*(MR3*(NRMP+1))*(RO+Rsw)/NRO}
−{(BGR/RI)*MR1*(MR2*NGA)*(MR3*NRMP)*(RO+Rsw)/NRO}
＝(BGR/RI)*MR1*MR2*NGA*MR3*(RO+Rsw)/NRO
・・・（２）
また、図８の参照信号生成回路１３０のアナログゲインGAは、式（３）で表すことができる。
GA＝(NGA,0dB/NGA)*(NRO/NRO,0dB)
・・・（３）
NGA,0dBは、アナログゲインを0dBにするときにオンにするスイッチ４２の数、すなわち、電流を流すFET４１の数を表す。
NRO,0dBは、アナログゲインを0dBにするときにオンにするスイッチ６１の数、すなわち、並列に接続される終端抵抗ROの数を表す。
ここで、図５の参照信号生成回路１３０のアナログゲインは、NGA,0dB/NGAで表される。したがって、図８の参照信号生成回路１３０では、図５の参照信号生成回路１３０と同一レンジのアナログゲインを実現するに際して、式（３）のNRO/NRO,0dBの分だけ、アナログゲインが最大の場合と最小の場合とで、FET２７，４１，５１に流れる電流の違い（電流可変幅）を抑制することができる。
その結果、図８の参照信号生成回路１３０では、アナログゲインを最小にする場合に、図５の参照信号生成回路１３０と比較で、FET２７，４１，５１に流れる電流が小さくなるので、参照信号生成回路１３０のダイナミックレンジ、ひいては、参照信号のダイナミックレンジを確保することができる。
ところで、式（１）の参照信号VR、及び、式（２）の参照信号のステップ電圧（変化量）△VRには、いずれも、オン抵抗Rswが影響する。
オン抵抗Rswは、PVT(Process, Voltage and Temperature)に依存する。そのため、式（１）の参照信号VR、及び、式（２）の参照信号のステップ電圧△VRは、PVTに依存してばらつき、そのような参照信号を用いて行われるAD変換によって得られる画素値にも、ばらつきが生じ、ひいては、撮像素子で得られる画像の画質が劣化する。
ここで、撮像素子（図１）では、図３及び図４で説明したように、リセットレベルAD値（リセットレベルのAD変換結果）と、信号レベルAD値（信号レベルのAD変換結果）との差分を、画素値として求めるCDSが行われる。
したがって、参照信号VRそれ自体に、オン抵抗Rswの影響があっても、参照信号のステップ電圧△VRに、オン抵抗Rswの影響がなければ、CDSの結果得られる画素値が、オン抵抗Rswに起因してばらつくことはない。
＜参照信号生成回路１３０の第３の構成例＞
図９は、図２の参照信号生成回路１３０の第３の構成例を示す回路図である。
なお、図９において、図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図９において、参照信号生成回路１３０は、オペアンプ２１、FET２２ないし２５、ゲイン制御用DAC２６、FET２７、カウンタ２８、ランプ生成DAC２９、出力端子３０、終端部７０、及び、入力抵抗RIを有する。
したがって、図９において、参照信号生成回路１３０は、オペアンプ２１ないし出力端子３０、及び、入力抵抗RIを有する点で、図８の場合と共通する。
但し、図９の参照信号生成回路１３０は、終端部６０に代えて、終端部７０を有する点で、図８の場合と相違する。
終端部７０は、複数の終端抵抗ROと、その複数の終端抵抗ROと同一の数のスイッチ６１及び６２とを有する。
したがって、終端部７０は、複数（セット）の終端抵抗RO及びスイッチ６１を有する点で、図８の終端部６０と共通する。
但し、終端部７０は、スイッチ６２が新たに設けられている点で、図８の終端部６０と相違する。
終端部７０は、ランプ生成DAC２９を構成する複数の電流源としてのFET５１のうちの、出力端子３０に接続されていないFET５１の電流を、スイッチ６１に流すように構成されている。
すなわち、図９では、スイッチ５２の端子#0は、グランドGNDではなく、スイッチ６２に接続されている。
さらに、図９では、終端部７０において、スイッチ６２は、ランプ生成DAC２９を構成するスイッチ５２の端子#0と、終端抵抗ROとスイッチ６１との接続点との間に接続されている。
したがって、スイッチ６２は、端子#0を選択しているスイッチ５２に接続されたFET５１、すなわち、出力端子３０に接続されていない電流源としてのFET５１と、終端抵抗ROとスイッチ６１との接続点との接続をオン／オフにする。
スイッチ６２は、スイッチ６１と同様に、ゲイン制御信号#2に従って、オン／オフになる。したがって、スイッチ６２は、スイッチ６１と同期して、オン／オフになる。
以上のように構成される参照信号生成回路１３０では、終端部７０において、スイッチ６１がオンになると、図８の終端部６０の場合と同様に、一端が出力端子３０に接続された終端抵抗ROの他端が、オンになっているスイッチ６１を介してグランドGNDに接続される。
その結果、オンになったスイッチ６１を介してグランドGNDに接続された終端抵抗ROには、ランプ生成DAC２９のFET５１のうちの、出力端子３０に接続されたFET５１、すなわち、端子#1を選択しているスイッチ５２に接続されたFET５１の電流が流れる。
ここで、オンになっているスイッチ６１を介してグランドGNDに接続された終端抵抗ROに流れる電流の総和は、出力端子３０に接続されたFET５１（端子#1を選択しているスイッチ５２に接続されたFET５１）の電流の総和（電流i2）に等しい。
また、出力端子３０に接続されたFET５１の電流だけに注目した場合、オンになっているスイッチ６１に流れる電流の総和は、出力端子３０に接続されたFET５１の電流の総和（電流i2）に等しい。
一方、図９では、ランプ生成DAC２９のFET５１のうちの、出力端子３０に接続されていないFET５１、すなわち、端子#0を選択しているスイッチ５２に接続されたFET５１の電流は、オンになっているスイッチ６２を介して、そのスイッチ６２と同期してオンになっているスイッチ６１に流れ、グランドGNDに流れ込む。
ここで、出力端子３０に接続されていないFET５１（端子#0を選択しているスイッチ５２に接続されたFET５１）の電流だけに注目した場合、オンになっているスイッチ６１に流れる電流の総和は、出力端子３０に接続されていないFET５１の電流の総和に等しい。
以上のように、出力端子３０に接続されたFET５１の電流だけに注目した場合、オンになっているスイッチ６１に流れる電流の総和は、出力端子３０に接続されたFET５１の電流の総和（電流i2）に等しい。さらに、出力端子３０に接続されていないFET５１の電流だけに注目した場合、オンになっているスイッチ６１に流れる電流の総和は、出力端子３０に接続されていないFET５１の電流の総和に等しい。
したがって、オンになっているスイッチ６１に流れる電流の総和は、常時、ランプ生成DAC２９を構成する複数のFET５１のすべての電流の総和に等しく、一定になる。その結果、オンになっているスイッチ６１で生じる電圧降下は、出力端子３０に接続されたFET５１の数（端子#1を選択しているスイッチ５２に接続されたFET５１の数）NRMにかかわらず、一定になる。
ここで、図９の参照信号生成回路１３０のアナログゲインの調整、及び、電圧（レベル）が一定の割合で低下するP相スロープ及びD相スロープを有する参照信号の生成の動作については、図８の場合と同様であるため、説明を省略する。
図９の参照信号生成回路１３０では、オンになっているスイッチ６１に流れる電流の総和は、常時、ランプ生成DAC２９を構成する複数のFET５１のすべての電流の総和に等しいので、出力端子３０から出力される参照信号VRは、式（４）で表すことができる。
VR＝(BGR/RI)*MR1*(MR2*NGA)*MR3*(NRMP*RO+NRMP,all*Rsw)/NRO
・・・（４）
NRMP,allは、ランプ生成DAC２９を構成するFET５１の総数を表す。
式（４）で表される参照信号VRのステップ電圧、すなわち、１個のスイッチ５２が切り替わった場合の、参照信号VRのステップ電圧△VRは、式（５）で表すことができる。
△VR＝{(BGR/RI)*MR1*(MR2*NGA)*MR3*((NRMP+1)*RO+NRMP,all*Rsw)/NRO}
−{(BGR/RI)*MR1*(MR2*NGA)*MR3*(NRMP*RO+NRMP,all*Rsw)/NRO}
＝(BGR/RI)*MR1*MR2*NGA*MR3*RO/NRO
・・・（５）
また、図９の参照信号生成回路１３０のアナログゲインGAは、式（３）と同様の式（６）で表すことができる。
GA＝(NGA,0dB/NGA)*(NRO/NRO,0dB)
・・・（６）
したがって、図９の参照信号生成回路１３０では、図８の場合と同様に、式（６）のNRO/NRO,0dBの分だけ、アナログゲインが最大の場合と最小の場合とで、FET２７，４１，５１に流れる電流の違い（電流可変幅）を抑制することができる。その結果、参照信号生成回路１３０のダイナミックレンジ、ひいては、参照信号のダイナミックレンジを確保することができる。
また、図９の参照信号生成回路１３０では、式（４）の参照信号VRには、オン抵抗Rswが影響するが、式（５）の参照信号のステップ電圧△VRには、オン抵抗Rswの影響がない。
以上のように、図９の参照信号生成回路１３０では、参照信号のステップ電圧△VRに、オン抵抗Rswの影響がないので、CDSの結果得られる画素値が、オン抵抗Rswに起因してばらつくことがない。したがって、オン抵抗RswがPVTに依存してばらつくことに起因して、撮像素子で得られる画像の画質が劣化することを防止することができる。
なお、スイッチ６１は、上述したように、例えば、NMOSのFETで構成することができる。スイッチ６１としてのFETのオンは、そのFETのゲートに、例えば、電源電圧VDDを印加することにより行うことができる。この場合、スイッチ６１としてのFETがオンになったときに、そのFETのゲートソース間電圧は一定に保たれ、参照信号の電圧の高低によって変化することはない。したがって、参照信号の高低によって、スイッチ６１としてのFETのオン抵抗Rswが変化することはない。
以上から、式（４）の参照信号VR（の電圧）は、オン抵抗Rswの影響を受けるが、そのオン抵抗Rswは、参照信号VRの電圧の高低によっては変化しない。
したがって、図９の参照信号生成回路１３０では、参照信号VRの電圧の高低によって、オン抵抗Rswが変化することで、参照信号VRのリニアリティ（スロープが一定の割合で変化すること）が損なわれることを防止すること、すなわち、参照信号VRのリニアリティを確保することができる。この点、図８の参照信号生成回路１３０でも同様である。
＜参照信号生成回路１３０の第４の構成例＞
図１０は、図２の参照信号生成回路１３０の第４の構成例を示す回路図である。
なお、図１０において、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１０において、参照信号生成回路１３０は、オペアンプ２１、FET２２ないし２５、ゲイン制御用DAC２６、FET２７、カウンタ２８、ランプ生成DAC２９、出力端子３０、終端部８０、及び、入力抵抗RIを有する。
したがって、図１０において、参照信号生成回路１３０は、オペアンプ２１ないし出力端子３０、及び、入力抵抗RIを有する点で、図９の場合と共通する。
但し、図１０の参照信号生成回路１３０は、終端部６０に代えて、終端部８０を有する点で、図９の場合と相違する。
終端部８０は、複数の終端抵抗ROと、その複数の終端抵抗ROと同一の数のスイッチ８１及び８２とを有する。
ここで、図１０では、説明を簡単にするため、終端部８０は、複数の終端抵抗ROとして、例えば、４個の終端抵抗ROを有している。なお、終端抵抗ROの数は、４個に限定されるものではない。
以上のように、図１０では、終端部８０は、４個の終端抵抗ROを有するので、スイッチ８１及び８２も、それぞれ、終端抵抗ROの数と同一の４個だけ設けられている。
終端部８０では、複数の終端抵抗ROとしての４個の終端抵抗ROは、直列に接続されている。そして、その直列に接続された４個の終端抵抗ROの一端は、出力端子３０に接続され、他端は、グランドGNDに接続されている。
ここで、終端部８０では、１個ずつの終端抵抗RO、並びに、スイッチ８１及び８２が、いわばセットになっている。
以下、終端部８０において、直列に接続された４個の終端抵抗ROのうちの、出力端子３０からグランドGNDに向かう方向に、ｉ番目の終端抵抗ROを、以下、単に、ｉ番目の終端抵抗ROともいう。また、ｉ番目の終端抵抗ROとセットのスイッチ８１及び８２を、それぞれ、ｉ番目のスイッチ８１及び８２ともいう。
ｉ番目のスイッチ８１は、システム制御部６からのゲイン制御信号#2に従い、ｉ番目の終端抵抗ROの、グランドGND側の一端と、グランドGNDとの接続を、オン／オフする。
ｉ番目のスイッチ８２は、システム制御部６からのゲイン制御信号#2に従い、ｉ番目の終端抵抗ROとスイッチ８１との接続点と、ランプ生成DAC２９を構成するスイッチ５２の端子#0との接続を、オン／オフする。
ここで、終端抵抗ROとセットになっているスイッチ８１及び８２は、ゲイン制御信号#2に従い、同期して、オン／オフする。
また、複数セットとしての４セットのスイッチ８１及び８２については、ゲイン制御信号#2に従い、いずれか１セットのスイッチ８１及び８２だけがオンになり、他のセットのスイッチ８１及び８２はオフになる。
以上のように構成される参照信号生成回路１３０では、終端部８０において、ｉ番目のスイッチ８１及び８２（だけ）がオンになると、ランプ生成DAC２９の電流i2、すなわち、端子#1を選択しているスイッチ５２に接続されているFET５１（出力端子３０に接続されているFET５１）が流す電流の総和が、１ないしｉ番目の終端抵抗RO、及び、ｉ番目のスイッチ８１を流れ、グランドGNDに流れ込む。
図１０の参照信号生成回路１３０では、１ないしｉ番目のｉ個の終端抵抗RO、及び、ｉ番目のスイッチ８１で生じる電圧降下が、出力端子３０から参照信号として出力される。したがって、出力端子３０により近いセットのスイッチ８１及び８２がオンになるほど、出力端子３０から出力される参照信号（のスロープ）の傾きが小さくなり、アナログゲインが大になる。
以上から、図１０の参照信号生成回路１３０では、複数セットとしての４セットのスイッチ８１及び８２のうちの、いずれか１セットのスイッチ８１及び８２だけをオンにすることで、アナログゲインの調整を行うことができる。
ここで、上述のように、終端部８０において、ｉ番目のスイッチ８１及び８２（だけ）がオンになった場合には、端子#1を選択しているスイッチ５２に接続されているFET５１（出力端子３０に接続されているFET５１）が流す電流の総和（電流i2）が、１ないしｉ番目の終端抵抗RO、及び、ｉ番目のスイッチ８１を流れ、グランドGNDに流れ込む。
したがって、出力端子３０に接続されたFET５１の電流だけに注目した場合、オンになっているｉ番目のスイッチ８１に流れる電流の総和は、出力端子３０に接続されたFET５１の電流の総和（電流i2）に等しい。
一方、図１０では、ランプ生成DAC２９のFET５１のうちの、出力端子３０に接続されていないFET５１、すなわち、端子#0を選択しているスイッチ５２に接続されたFET５１の電流は、オンになっているｉ番目のスイッチ８２を介して、そのスイッチ８２と同期してオンになっているｉ番目のスイッチ８１に流れ、グランドGNDに流れ込む。
したがって、出力端子３０に接続されていないFET５１（端子#0を選択しているスイッチ５２に接続されたFET５１）の電流だけに注目した場合、オンになっているｉ番目のスイッチ８１に流れる電流の総和は、出力端子３０に接続されていないFET５１の電流の総和に等しい。
以上のように、出力端子３０に接続されたFET５１の電流だけに注目した場合、オンになっているｉ番目のスイッチ８１に流れる電流の総和は、出力端子３０に接続されたFET５１の電流の総和(電流i2）に等しい。さらに、出力端子３０に接続されていないFET５１の電流だけに注目した場合、オンになっているｉ番目のスイッチ８１に流れる電流の総和は、出力端子３０に接続されていないFET５１の電流の総和に等しい。
したがって、オンになっているｉ番目のスイッチ８１に流れる電流の総和は、常時、ランプ生成DAC２９を構成する複数のFET５１のすべての電流の総和に等しく、一定になる。その結果、オンになっているｉ番目のスイッチ８１で生じる電圧降下は、出力端子３０に接続されたFET５１の数（端子#1を選択しているスイッチ５２に接続されたFET５１の数）NRMにかかわらず、一定になる。
ここで、図１０の参照信号生成回路１３０の、電圧（レベル）が一定の割合で低下するP相スロープ及びD相スロープを有する参照信号の生成の動作については、図８の場合と同様であるため、説明を省略する。
図１０の参照信号生成回路１３０では、オンになっているスイッチ８１に流れる電流の総和は、常時、ランプ生成DAC２９を構成する複数のFET５１のすべての電流の総和に等しいので、出力端子３０から出力される参照信号VRは、式（７）で表すことができる。
VR＝(BGR/RI)*MR1*(MR2*NGA)*MR3*(NRMP*RO*NRO'+NRMP,all*Rsw)
・・・（７）
NRO'は、ゲイン制御信号#2の制御によってオンになっているスイッチ８１（及び８２）が何番目のスイッチであるか、すなわち、ランプ生成DAC２９の電流i2が流れる終端抵抗ROの数を表す。
式（７）で表される参照信号VRのステップ電圧、すなわち、１個のスイッチ５２が切り替わった場合の、参照信号VRのステップ電圧△VRは、式（８）で表すことができる。
△VR＝{(BGR/RI)*MR1*(MR2*NGA)*MR3*((NRMP+1)*RO*NRO'+NRMP,all*Rsw)}
−{(BGR/RI)*MR1*(MR2*NGA)*MR3*(NRMP*RO*NRO'+NRMP,all*Rsw)}
＝(BGR/RI)*MR1*MR2*NGA*MR3*RO*NRO
・・・（８）
また、図１０の参照信号生成回路１３０のアナログゲインGAは、式（９）で表すことができる。
GA＝(NGA,0dB/NGA)*(NRO'/NRO,0dB)
・・・（９）
したがって、図１０の参照信号生成回路１３０では、式（９）のNRO'/NRO,0dBの分だけ、アナログゲインが最大の場合と最小の場合とで、FET２７，４１，５１に流れる電流の違いを抑制することができる。その結果、参照信号生成回路１３０のダイナミックレンジ、ひいては、参照信号のダイナミックレンジを確保することができる。
また、図１０の参照信号生成回路１３０では、式（７）の参照信号VRには、オン抵抗Rswが影響するが、式（８）の参照信号のステップ電圧△VRには、オン抵抗Rswの影響がない。
以上のように、図１０の参照信号生成回路１３０では、参照信号のステップ電圧△VRに、オン抵抗Rswの影響がないので、CDSの結果得られる画素値が、オン抵抗Rswに起因してばらつくことがない。したがって、オン抵抗RswがPVTに依存してばらつくことに起因して、撮像素子で得られる画像の画質が劣化することを防止することができる。
＜参照信号生成回路１３０の第５の構成例＞
図１１は、図２の参照信号生成回路１３０の第５の構成例を示す回路図である。
なお、図１１において、図１０の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１１において、参照信号生成回路１３０は、オペアンプ２１、FET２２ないし２５、ゲイン制御用DAC２６、FET２７、カウンタ２８、ランプ生成DAC２９、出力端子３０、終端部９０、及び、入力抵抗RIを有する。
したがって、図１１において、参照信号生成回路１３０は、オペアンプ２１ないし出力端子３０、及び、入力抵抗RIを有する点で、図１０の場合と共通する。
但し、図１１の参照信号生成回路１３０は、終端部６０に代えて、終端部９０を有する点で、図１０の場合と相違する。
また、図１１では、ランプ生成DAC２９を構成するスイッチ５２の端子#0が、図５及び図８の場合と同様に、グランドGNDに接続されている点で、端子#0がスイッチ８２に接続されている図１０の場合と相違する。
終端部９０は、複数の終端抵抗ROと、その複数の終端抵抗ROと同一の数のスイッチ９１及び９２とを有する。
ここで、図１１では、説明を簡単にするため、終端部９０は、複数の終端抵抗ROとして、例えば、図１０と同様に、４個の終端抵抗ROを有している。なお、終端抵抗ROの数は、４個に限定されるものではない。
以上のように、図１１では、終端部９０は、４個の終端抵抗ROを有するので、スイッチ９１及び９２も、それぞれ、終端抵抗ROの数と同一の４個だけ設けられている。
終端部９０では、複数の終端抵抗ROとしての４個の終端抵抗ROは、直列に接続されて、その直列に接続された４個の終端抵抗ROの一端は、グランドGNDに接続されている。
ここで、終端部９０では、１個ずつの終端抵抗RO、並びに、スイッチ９１及び９２が、いわばセットになっている。
以下、終端部９０において、直列に接続された４個の終端抵抗ROのうちの、グランドGNDに向かう方向に、ｉ番目の終端抵抗ROを、以下、単に、ｉ番目の終端抵抗ROともいう。また、ｉ番目の終端抵抗ROとセットのスイッチ９１及び９２を、それぞれ、ｉ番目のスイッチ９１及び９２ともいう。
ｉ番目のスイッチ９１及び９２は、直列に接続されており、システム制御部６からのゲイン制御信号#2に従い、同期してオン／オフする。
直列に接続されたｉ番目のスイッチ９１及び９２の一端は、ランプ生成DAC２９を構成するスイッチ５２の端子#1と接続されており、他端は、出力端子３０と接続されている。
また、直列に接続されたｉ番目のスイッチ９１と９２との接続点は、ｉ番目の終端抵抗ROの、グランドGNDから遠い方の一端に接続されている。
ここで、複数セットとしての４セットのスイッチ９１及び９２については、ゲイン制御信号#2に従い、いずれか１セットのスイッチ９１及び９２だけがオンになり、他のセットのスイッチ９１及び９２はオフになる。
以上のように構成される参照信号生成回路１３０では、終端部９０において、ｉ番目のスイッチ９１及び９２（だけ）がオンになると、ランプ生成DAC２９の電流i2、すなわち、端子#1を選択しているスイッチ５２に接続されているFET５１（出力端子３０に接続されているFET５１）が流す電流の総和が、ｉ番目のスイッチ９１、及び、ｉないし４番目の終端抵抗ROを流れ、グランドGNDに流れ込む。
図１１の参照信号生成回路１３０では、ｉないし４番目の4-i+1個の終端抵抗ROで生じる電圧降下が、出力端子３０から参照信号として出力される。したがって、出力端子３０により近いセットのスイッチ９１及び９２がオンになるほど、出力端子３０から出力される参照信号（のスロープ）の傾きが大きくなり、アナログゲインが小になる。
以上から、図１１の参照信号生成回路１３０では、複数セットとしての４セットのスイッチ９１及び９２のうちの、いずれか１セットのスイッチ９１及び９２だけをオンにすることで、アナログゲインの調整を行うことができる。
また、図１１の参照信号生成回路１３０では、上述のように、ｉないし４番目の4-i+1個の終端抵抗ROで生じる電圧降下が、出力端子３０から参照信号として出力されるので、参照信号は、スイッチ９１や９２のオン抵抗Rswの影響を受けない。
したがって、参照信号のステップ電圧（１個のスイッチ５２が切り替わった場合の、参照信号（の電圧）の変化量）にも、オン抵抗Rswは影響しないので、CDSの結果得られる画素値が、オン抵抗Rswに起因してばらつくことがない。その結果、オン抵抗RswがPVTに依存してばらつくことに起因して、撮像素子で得られる画像の画質が劣化することを防止することができる。
また、図１１の参照信号生成回路１３０では、図８ないし図１０の場合と同様に、アナログゲインが最大の場合と最小の場合とで、FET２７，４１，５１に流れる電流の違いを抑制することができる。その結果、参照信号生成回路１３０のダイナミックレンジ、ひいては、参照信号のダイナミックレンジを確保することができる。
なお、図１１の参照信号生成回路１３０の、電圧（レベル）が一定の割合で低下するP相スロープ及びD相スロープを有する参照信号の生成の動作については、図８の場合と同様であるため、説明を省略する。
＜撮像素子の使用例＞
図１２は、図１の撮像素子を使用する使用例を示す図である。
上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
＜撮像素子を適用したディジタルカメラ＞
図１３は、図１の撮像素子を適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
ディジタルカメラでは、静止画、及び、動画のいずれも撮像することができる。
図１３において、ディジタルカメラは、光学系４０１、撮像素子４０２、DSP(Digital Signal Processor)４０３、フレームメモリ４０４、記録装置４０５、表示装置４０６、電源系４０７、操作系４０８、及び、バスライン４０９を有する。ディジタルカメラにおいて、DSP４０３ないし操作系４０８は、バスライン４０９を介して相互に接続されている。
光学系４０１は、外部からの光を、撮像素子４０２上に集光する。
撮像素子４０２は、図１の撮像素子と同様に構成され、光学系４０１からの光を受光して光電変換し、電気信号としての画像データを出力する。
DSP４０３は、撮像素子４０２が出力する画像データに必要な信号処理を施す。
フレームメモリ４０４は、DSP４０３により信号処理が施された画像データを、フレーム単位で一時的に保持する。
記録装置４０５は、撮像素子４０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
表示装置４０６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置等からなり、フレームメモリ４０４に記憶された画像データに対応する画像（動画又は静止画）を表示する。
電源系４０７は、撮像素子４０２ないし表示装置４０６、及び、操作系４０８に、必要な電源を供給する。
操作系４０８は、ユーザによる操作に従い、ディジタルカメラが有する各種の機能についての操作指令を出力する。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
すなわち、本技術は、画素１１０の画素信号のAD変換を、全列について同時に行うカラムAD変換の他、例えば、画素１１０を複数エリアに区分し、画素１１０の画素信号のAD変換を、全エリアについて同時に行うエリアAD変換を採用する撮像素子に適用することができる。
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は、以下のような構成をとることができる。
＜１＞
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を生成する参照信号生成部と、
前記電気信号と、前記参照信号とを比較する比較部と、
前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
を備え、
前記参照信号生成部は、
前記参照信号を出力する出力端子への接続が選択可能な複数の電流源と、
前記出力端子に接続された複数の終端抵抗と、
前記出力端子に接続された前記電流源の電流を流す前記終端抵抗を選択する複数のスイッチと
有し、
前記出力端子に接続されていない前記電流源の電流を、前記スイッチに流すように構成された
撮像素子。
＜２＞
前記スイッチは、前記終端抵抗と直列に接続されており、
前記スイッチがオンになることにより、そのスイッチに接続された前記終端抵抗に、前記出力端子に接続された前記電流源の電流が流れる
＜１＞に記載の撮像素子。
＜３＞
前記出力端子に接続されていない前記電流源の電流を、前記出力端子に接続された前記電流源の電流が流れる前記終端抵抗に接続された前記スイッチに流すように構成された
＜２＞に記載の撮像素子。
＜４＞
前記出力端子に接続されていない前記電流源と、前記終端抵抗と前記スイッチとの接続点との接続をオン／オフにする他のスイッチをさらに備え、
前記他のスイッチは、前記スイッチに同期して、オン／オフになる
＜２＞又は＜３＞に記載の撮像素子。
＜５＞
前記出力端子に接続される前記電流源の数が増加又は減少することにより、前記出力端子から出力されるレベルが変化するように構成された
＜１＞ないし＜４＞のいずれかに記載の撮像素子。
＜６＞
光を集光する光学系と、
光を受光し、画像を撮像する撮像素子と
を備え、
前記撮像素子は、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を生成する参照信号生成部と、
前記電気信号と、前記参照信号とを比較する比較部と、
前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
有し、
前記参照信号生成部は、
前記参照信号を出力する出力端子への接続が選択可能な複数の電流源と、
前記出力端子に接続された複数の終端抵抗と、
前記出力端子に接続された前記電流源の電流を流す前記終端抵抗を選択する複数のスイッチと
を有し、
前記出力端子に接続されていない前記電流源の電流を、前記スイッチに流すように構成された
電子機器。
１ 半導体基板， ２ 画素アレイ部， ３ 行走査部， ４ 列信号処理部， ５ 列走査部， ６ システム制御部， ７ 画素駆動線， ８ VSL， ９ 転送線， １０ 出力端子， ２１ オペアンプ， ２２ないし２５ FET， ２６ ゲイン制御用DAC， ２７ FET， ２８ カウンタ， ２９ ランプ生成DAC， ３０ 出力端子， ４１ FET， ４２ スイッチ， ５１ FET， ５２ スイッチ， ６０ 終端部， ６１，６２ スイッチ， ７０ 終端部， ８０ 終端部， ８１，８２ スイッチ， ９０ 終端部， ９１，９２ スイッチ， １０１ないし１０５ FET， １０６ FD， １１０ 画素， １２０ バイアス回路， １３０ 参照信号生成回路， １３１ 基準クロック生成回路， １４０ 比較器， １４１，１４２ コンデンサ， １５０ カウンタ， ４０１ 光学系， ４０２ 撮像素子， ４０３ DSP， ４０４ フレームメモリ， ４０５ 記録装置， ４０６ 表示装置， ４０７ 電源系， ４０８ 操作系， ４０９ バスライン

Claims (6)

  1. 光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    レベルが変化する参照信号を生成する参照信号生成部と、
    前記電気信号と、前記参照信号とを比較する比較部と、
    前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
    を備え、
    前記参照信号生成部は、
    前記参照信号を出力する出力端子への接続が選択可能な複数の電流源と、
    前記出力端子に接続された複数の終端抵抗と、
    前記出力端子に接続された前記電流源の電流を流す前記終端抵抗を選択する複数のスイッチと
    有し、
    前記出力端子に接続されていない前記電流源の電流を、前記スイッチに流すように構成された
    撮像素子。
  2. 前記スイッチは、前記終端抵抗と直列に接続されており、
    前記スイッチがオンになることにより、そのスイッチに接続された前記終端抵抗に、前記出力端子に接続された前記電流源の電流が流れる
    請求項１に記載の撮像素子。
  3. 前記出力端子に接続されていない前記電流源の電流を、前記出力端子に接続された前記電流源の電流が流れる前記終端抵抗に接続された前記スイッチに流すように構成された
    請求項２に記載の撮像素子。
  4. 前記出力端子に接続されていない前記電流源と、前記終端抵抗と前記スイッチとの接続点との接続をオン／オフにする他のスイッチをさらに備え、
    前記他のスイッチは、前記スイッチに同期して、オン／オフになる
    請求項２に記載の撮像素子。
  5. 前記出力端子に接続される前記電流源の数が増加又は減少することにより、前記出力端子から出力されるレベルが変化するように構成された
    請求項１に記載の撮像素子。
  6. 光を集光する光学系と、
    光を受光し、画像を撮像する撮像素子と
    を備え、
    前記撮像素子は、
    光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    レベルが変化する参照信号を生成する参照信号生成部と、
    前記電気信号と、前記参照信号とを比較する比較部と、
    前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
    有し、
    前記参照信号生成部は、
    前記参照信号を出力する出力端子への接続が選択可能な複数の電流源と、
    前記出力端子に接続された複数の終端抵抗と、
    前記出力端子に接続された前記電流源の電流を流す前記終端抵抗を選択する複数のスイッチと
    を有し、
    前記出力端子に接続されていない前記電流源の電流を、前記スイッチに流すように構成された
    電子機器。
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