JP6589868B2 - 固体撮像素子および電子機器 - Google Patents

Description

本開示は、固体撮像素子および電子機器に関し、特に、ゲイン遷移を高速に行うことができるようにした固体撮像素子および電子機器に関する。

ランプ電圧比較型A/D変換で用いるランプ波を生成するDAC回路がある。そのDAC回路におけるランプ波の出力ゲインを制御するゲイン制御DACを有する回路において、ゲイン値を頻繁に切り替える場合がある（特許文献１参照）。

特開２００７−５９９９１号公報

そのような場合に、ゲイン切り替え後のゲイン制御DACの出力のセトリング時間がA/D変換の読み出し時間を圧迫することがあった。

本開示は、このような状況に鑑みてなされたものであり、ゲイン遷移を高速に行うことができるものである。

本技術の一側面の固体撮像素子は、ランプ波を生成する、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)と、前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧をそれぞれ個別に保持する、前記異なる種類のゲインに対応した数のサンプルホールド回路とを備える。

１つの前記ゲイン制御用DACをさらに備えることができる。

前記ランプ生成用DACは、入力されるランプ選択信号により切り替えられる。

前記ランプ生成用DACおよび前記ゲイン制御用DAC以外とは異なる機能を有するDACをさらに備えることができる。

前記異なる機能を有するDACは、前記ランプ波にオフセットを付加するクランプDACである。

本技術の一側面の電子機器は、ランプ波を生成する、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)と、前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧をそれぞれ個別に保持する、前記異なる種類のゲインに対応した数のサンプルホールド回路とを備える固体撮像素子と、前記固体撮像素子から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像素子に入射する光学系とを有する。

前記固体撮像素子は、１つの前記ゲイン制御用DACをさらに備えることができる。

前記ランプ生成用DACは、入力されるランプ選択信号により切り替えられる。

前記固体撮像素子は、前記ランプ生成用DACおよび前記ゲイン制御用DAC以外とは異なる機能を有するDACをさらに備える。

前記異なる機能を有するDACは、前記ランプ波にオフセットを付加するクランプDACである。

本技術の一側面においては、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)によりランプ波が生成される。また、前記異なる種類のゲインに対応した数のサンプルホールド回路により、前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧がそれぞれ個別に保持される。

本技術によれば、ゲイン遷移を行うことができる。特に、本技術によれば、ゲイン遷移を高速に行うことができる。

なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。

本技術を適用した固体撮像素子の概略構成例を示すブロック図である。 固体撮像素子で用いられるA/D変換回路の構成例を示すブロック図である。 A/D変換回路の動作例を示すタイミングチャートである。 DDRカウンタを用いた場合のランプ生成回路の構成および回路動作について説明する図である。 ランプ生成回路の他の構成例を示すブロック図である。 ランプ生成回路の動作を示すタイミングチャートである。 ランプDAC出力の波形を示す図である。 同じレベルの画素の出力電圧に対して、振幅の大きさを変えたランプを重ねるグラフを示す図である。 本技術を適用したランプ生成回路の構成例を示すブロック図である。 図９のランプ生成回路の動作を示すタイミングチャートである。 本技術を適用したランプ生成回路の構成例を示す回路図である。 図１１のランプ生成回路の動作を示すタイミングチャートである。 ランプ生成回路の他の構成例を示すブロック図である。 クランプDACを説明する図である。 本技術を適用したランプ生成回路の他の構成例を示すブロック図である。 本技術を適用した電子機器の構成例を示すブロック図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
０．固体撮像素子の概略構成例
１．第１の実施の形態（本技術のランプ生成回路の例）
２．第２の実施の形態（本技術のランプ生成回路の他の例）
３．第３の実施の形態（電子機器の例）

＜０．固体撮像素子の概略構成例＞
＜固体撮像素子の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像素子の一例の概略構成例を示している。

図１に示されるように、固体撮像素子（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。

画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。

また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。

周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。

制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像素子１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。

入出力端子１２は、外部と信号のやりとりをするために設けられる。

＜A/D変換回路の構成例＞
図２は、図１の固体撮像素子で用いられるA/D変換回路の構成例を示すブロック図である。図２の例においては、DAC(Digital to Analog Converter)を使用したランプ式A/D変換回路が示されている。ランプ式A/D変換とは、ランプの傾きを変えることによりA/D変換のゲインを可変させるものである。

A/D変換回路３１は、ランプ生成回路４１、コンパレータ４２、およびカウンタ４３を含むように構成されている。

ランプ生成回路４１は、例えば、DACを含むように構成される。ランプ生成回路４１は、カウンタクロックのタイミングに基づいてランプ波を生成し、生成したランプ波をコンパレータ４２に出力する。

コンパレータ４２は、ランプ生成回路４１から出力されるランプ波の電圧と画素２からの画素信号とを比較し、その結果（出力値）をカウンタ４３に出力する。

カウンタ４３は、カウンタクロックをカウントし、コンパレータ４２からの出力値に基づいて、カウンタ値を図示せぬ後段に出力する。

カウンタ４３を用いるA/D変換においては電圧を時間に変換することで、アナログ値をデジタル値に変換する。この動作概要について、図３を参照して説明する。

図３は、横軸を時間としたタイミングチャートを示す図である。

図３の例において、DAC出力は、図２のランプ生成回路４１から出力されるランプ波の波形である。画素出力値は、図２の画素２から出力される画素信号の値である。コンパレータ出力は、図２のコンパレータ４２の出力値である。カウンタ出力は、図２のカウンタ４３の出力値（カウント）である。ここで、カウンタ４３は、例えば、DDR(Double Date Rate)カウンタであるとする。DDRカウンタとは、クロックの立ち上がりと立ち下がりの両方を使用し、データの書き換えを行うカウンタである。

DAC出力（ランプ波）は、時間が進むに従ってカウンタクロックの立ち上がり、立ち下がり両方のタイミングで順次同じ割合で出力が減少する。カウンタ４３は、カウンタクロックの立ち上がり、立ち下がりを両方カウントしていく。画素とランプ波の大小関係がランプ波出力値＜画素出力値となった時点でコンパレータ４２の出力が反転する。コンパレータ４２の出力が反転するとカウンタ４３が止まり、その値がカウンタ値として固体撮像素子１から出力される。すなわち、画素出力とランプ波形の出力が交差した時点のカウント値が画素出力のデジタル値となる。

ここで、図３の例において、ランプ波形は時間が進むと出力が一定の割合で減少していく波形になっているが、一般的な例として示しており、特に限定するものではない。例えば、図３とは逆に時間が進むと一定の割合で増加していく波形の場合でも同様のことが言える。また、カウンタ４３としても一例を示しているだけで、特にカウンタの種類を限定するものではない。

次に、図４を参照して、DDRカウンタを用いた場合のランプ生成回路の構成および回路動作について説明する。図４の例においては、５つの同じ電流源７２−１乃至７２−５を有し、DDRカウンタ７１により電流源７２−１乃至７２−５を制御する例について説明する。

DDRカウンタ７１には、カウンタクロックが入力されており、DDRカウンタ７１の出力でランプ生成回路４１の電流源７２−１乃至７２−５を制御する構成となっている。Ramp_Outは、抵抗R[Ω]で終端されており、Ramp_Outの出力は、I_total×R[V]となる。ランプ生成回路４１においては、DDRカウンタ７１を使用し、カウンタクロックをカウントしている。

図４のタイミングチャートに示されるように、DDRカウンタ７１は、カウンタクロックの立ち上がり、立ち下がり両方でカウントが進んでいく。そして、そのカウント値の分だけ電流源７２−１乃至７２−５をオフするように制御される。そのように制御することでカウントが１つ進むと、I_totalは、電流源１つ分のI_unit[A]だけ減少し、Ramp_Outの電圧もI_unit×R[V]だけ減少する。

カウンタクロックの立ち上がり、立ち下がりが一定の間隔で交互にきている（つまり、H期間＝L期間）前提でこのようにしてカウント値ｎ分だけ電流源をOFFしていくと、一定の間隔で減少していく、図３に示されたようなランプ波形が生成される。

＜ランプ波生成回路の他の構成および動作＞
次に、図５および図６を参照して、ランプ生成回路の他の構成および動作について説明する。図５は、ランプ生成回路の他の構成例を示すブロック図である。図６は、ランプ生成回路の動作を示すタイミングチャートである。

図５の例において、ランプ生成回路４１は、ゲイン制御用DAC８１、カウンタ８２、およびランプ生成用DAC８３を含むように構成されている。なお、ゲイン制御コード、プリセットの信号、クリアの信号、およびクロックの信号は、例えば、外部や制御回路８などから入力される信号である。

ゲイン制御用DAC８１には、ゲインの異なる種類、例えば、低ゲインコードまたは高ゲインコードを示すゲイン制御コードが入力される。ゲイン制御用DAC８１は、ゲイン制御コードに基づいて、ランプ波の出力ゲインを制御し、図６に示されるようなゲインDAC出力を、ランプ生成用DAC８３に出力する。

具体的には、ゲイン制御用DAC８１は、ランプ生成用DAC８３の1LSBあたりの電流値を変更し、ランプ波の傾きを変更する。

図７は、ランプDAC出力の波形を示す図である。0dBの場合のVrange(振幅)を１とすると、6dBの場合のVrange(振幅)は、1/2であり、12dBの場合のVrange(振幅)は1/4となる。なお、実際には、6dBの振幅は、0dBの振幅の約1/1.995…倍、12dBの振幅は、0dBの振幅の1/3.98…倍となるが、説明の簡単化のため、ここでは、6dBが2倍とされ、12dBが4倍とされている。すなわち、図７に示される波形より、傾きが緩やかなほど、ある電圧に到達するのに長い時間を要することがわかる。なお、傾きが緩やかなほど、ある電圧に到達するのに長い時間を要することを、ゲインが高くなるという。

例えば、ゲイン制御用DAC８１は、基準電流(Iref)をA倍して、ランプ生成用DAC８３への電流を生成する。0dB(1倍)時のゲイン制御用DAC８１からの電流をIref*Aとすると、6dB(2倍)時は、Iref*(A/2)となる。このように、ゲイン制御用DAC８１によってランプ生成用DAC８３の電流が制御されている。

なお、ここで、ランプの振幅が大きいと低ゲイン、振幅が小さいと高ゲインとするのは、アナログゲインの低ゲイン、高ゲインを考えると、低ゲイン時のランプの1LSBの電圧は大きく、高ゲイン時のそれは小さい。画素の出力電圧を同レベルとした場合、ランプ波が交わるまでの時間（カウント数）は、低ゲインが少なく、高ゲインが多くなる。

例えば、図８に示されるように、同じレベルの画素の出力電圧に対して、振幅の大きさを変えたランプを重ねるとよくわかる。

すなわち、ランプ波において、低ゲインの場合、ランプの1LSBの電圧が大きく、高ゲインの場合、ランプの1LSBの電圧が小さい。また、同じレベルの画素の出力電圧と低ゲイン／高ゲインのランプ波の関係としては、低ゲインの場合、ランプと画素の出力電圧が交わるまでのカウント数が少なく、高ゲインの場合、ランプと画素の出力電圧が交わるまでのカウント数が多い。

図５に戻り、カウンタ８２には、プリセット、クリア、クロックの各信号が入力される。プリセットは、図６の点線に示されるように、プリセット信号が立ち上がっている期間でコンパレータ４２の入力電圧を揃えるための信号である。クリアは、ランプDAC出力の波形を、一端、初期値に戻そうとする信号である。クロックは、ランプDAC出力の波形を斜めに下げるための信号である。これらの信号に応じて、カウンタ８２は、出力コードを、ランプ生成用DAC８３に出力する。すなわち、プリセット、クリア、クロックの各信号により、図６に示されるランプDAC出力の波形が形成される。

ランプ生成用DAC８３は、ランプ波を生成し、生成したランプ波を出力する。すなわち、ランプ生成用DAC８３は、カウンタ８２の出力コードに応じた電圧が、ランプDAC出力（ランプ波）として出力される回路である。ランプ生成用DAC８３の出力レベルは、ゲイン制御用DAC８１からのゲインDAC出力の電圧値に応じて、カウンタ１コードあたりの電圧変動量が変化する。

以上のように、ランプ生成回路４１においては、ゲインを変更する場合、ゲイン制御コードの変化をトリガとして、図６の太線に示されるように、ゲインDAC出力が変化する。そのため、図６の矢印に示されるように、ランプDAC出力のゲインセトリング期間（ゲインコードが切り替わってから安定するまでの期間）を待つ必要があった。

しかしながら、ゲインを頻繁に変えながらA/D変換を行う必要がある際、このセトリング期間がA/D変換の高速化に対する枷になってしまう場合があった。

そこで、本技術においては、必要なゲインの種類の数に応じて、ランプ生成用DACと、異なるゲインのゲインDAC出力電圧をそれぞれ個別に保持するサンプルホールド回路とを備えるようにした。以下、本技術について詳細に説明していく。

＜１．第１の実施の形態＞
＜本技術のランプ生成回路の構成例＞
図９は、本技術を適用したランプ生成回路の構成例を示すブロック図である。

図９のランプ生成回路４１は、ゲイン制御用DAC８１を備える点が、図５のランプ生成回路４１と共通している。

一方、図９のランプ生成回路４１は、インバータ１１１、バッファ１１２−１および１１２−２、バッファ１１３−１および１１３−２、サンプルホールド回路１１５−１および１１５−２、並びに、出力スイッチ１１７が追加された点が、図５のランプ生成回路４１と異なっている。また、図７のランプ生成回路４１は、カウンタ８２が、カウンタ１１４−１および１１４−２に、ランプ生成用DAC８３が、ランプ生成用DAC１１６−１および１１６−２にそれぞれ入れ替わった点が、図５のランプ生成回路４１と異なっている。

すなわち、プリセットの信号は、バッファ１１３−１および１１３−２に入力される。クリアの信号は、カウンタ１１４−１および１１４−２に入力される。クロックの信号は、バッファ１１２−１および１１２−２に入力される。ランプ選択の信号は、インバータ１１１、バッファ１１２−２および１１３−２、並びに、出力スイッチ１１７に入力される。なお、ランプ選択の信号も、例えば、外部や制御回路８などから入力される信号である。

インバータ１１１は、ランプ選択の信号を反転して、バッファ１１２−１および１１３−１に出力する。バッファ１１２−１は、インバータ１１１からenable信号(EN)が入力されると、入力されるクロックの信号をカウンタ１１４−１に出力する。バッファ１１３−１は、インバータ１１１からenable信号(EN)が入力されると、入力されるプリセットの信号をカウンタ１１４−１に出力する。

バッファ１１２−２は、ランプ選択の信号がenable信号(EN)の場合、入力されるクロックの信号をカウンタ１１４−２に出力する。バッファ１１３−２は、ランプ選択の信号がenable信号(EN)の場合、入力されるプリセットの信号をカウンタ１１４−２に出力する。

カウンタ１１４−１は、入力されるプリセット、クリア、クロックの各信号に応じて、出力コードを、ランプ生成用DAC１１６−１に出力する。カウンタ１１４−２は、入力されるプリセット、クリア、クロックの各信号に応じて、出力コードを、ランプ生成用DAC１１６−２に出力する。

ゲイン制御用DAC８１は、ゲイン制御コードに基づいてゲインDAC出力を、サンプルホールド回路１１５−１および１１５−２に出力する。

サンプルホールド回路１１５−１は、低ゲインコード入力時にSHPLS（サンプルホールドパルス）1が入力されると、ランプ生成用DAC１１６−１の低ゲインのゲインDAC出力電圧SH01のリーク分をリチャージし、低ゲインのゲインDAC出力電圧SH01を保持する。そして、サンプルホールド回路１１５−１は、保持している低ゲインのゲインDAC出力電圧をランプ生成用DAC１１６−１に出力する。

サンプルホールド回路１１５−２は、高ゲインコード入力時にSHPLS（サンプルホールドパルス）2が入力されると、ランプ生成用DAC１１６−２の高ゲインのゲインDAC出力電圧SH02のリーク分をリチャージし、高ゲインのゲインDAC出力電圧SH02を保持する。そして、サンプルホールド回路１１５−２は、保持している高ゲインのゲインDAC出力電圧をランプ生成用DAC１１６−２に出力する。

ランプ生成用DAC１１６−１は、ランプ波を生成し、生成したランプ波を出力する。すなわち、ランプ生成用DAC１１６−１は、カウンタ１１４−１の出力コードに応じた電圧が、ランプDAC出力（ランプ波）として出力される回路である。ランプ生成用DAC１１６−１の出力レベルは、サンプルホールド回路１１５−１からのゲインDAC出力の電圧値で保持されている。

ランプ生成用DAC１１６−２は、ランプ波を生成し、生成したランプ波を出力する。すなわち、ランプ生成用DAC１１６−２は、カウンタ１１４−２の出力コードに応じた電圧が、ランプDAC出力（ランプ波）として出力される回路である。ランプ生成用DAC１１６−２の出力レベルは、サンプルホールド回路１１５−２からのゲインDAC出力の電圧値で保持されている。

出力スイッチ１１７は、ランプ選択の信号に応じて、必要なゲイン電圧を保持したランプ生成用DAC１１６−１または１１６−２からのランプDAC出力に切り替える。すなわち、出力スイッチ１１７は、ランプ選択の信号がdisable信号(0)の場合、ランプ生成用DAC１１６−１からのランプDAC出力を選択し、enable信号(1)の場合、ランプ生成用DAC１１６−２からのランプDAC出力を選択する。

以上のように、図９のランプ生成回路４１は、必要なゲインの種類（図９の例の場合、低ゲインと高ゲインの２種類）に応じた数のサンプルホールド回路１１５−１および１１５−２、並びに、ランプ生成用DAC１１６−１および１１６−２を備えている。そして、サンプルホールド回路１１５−１および１１５−２は、異なるゲインのゲインDAC出力電圧を個別に保持することができる。なお、必要なゲインの種類に応じた数は２に限定されず、２以上の複数であればよい。

以上のように構成することで、ランプ選択信号にて必要なゲイン電圧を保持したランプ生成用DACに切り替えることができる。これにより、ゲインの切り替えが、ゲインDAC出力のセトリングに依存しないようになり、高速なゲイン遷移を実現することができる。

なお、図９の例においては、ゲイン制御用DAC８１は、ランプ生成用DAC１１６−１および１１６−２で共有されている。これにより、回路面積と特性のばらつきを抑えることができる。ただし、ゲイン制御用DAC８１も必要なゲインの種類に応じた数を備えることも可能である。

次に、図１０のタイミングチャートを参照して、図９のランプ生成回路４１の動作について説明する。

図１０の例においては、上から順に、プリセットの信号、クリアの信号、クロックの信号、ゲイン制御コード、ランプ選択の信号、SHPLS1、SHPLS2、SH02、ゲインDAC出力、SH01、ランプDAC出力のタイミングチャートが示されている。

矢印Ａ１に示されるタイミングで、SHPLS1が入力される。このとき、ゲイン制御コードは、低ゲインコードを示している。したがって、サンプルホールド回路１１５−１は、内蔵するスイッチをオンにして、ランプ生成用DAC１１６−１の低ゲインのゲインDAC出力電圧SH01のリーク分をリチャージし、低ゲインのゲインDAC出力電圧SH01を保持（ホールド）する。

ここで、低ゲインのゲインDAC出力電圧SH01が保持（ホールド）されている。したがって、サンプルホールド回路１１５−１は、内蔵するスイッチをオフにする。そして、矢印Ａ２に示されるタイミングで、ゲイン制御用DAC８１は、ランプ生成用DAC１１６−２の使用ゲインコード（高ゲインコード）に切り替えが可能となる。

同様に、矢印Ａ３に示されるタイミングで、SHPLS2が入力される。このとき、ゲイン制御コードは、高ゲインコードを示している。したがって、サンプルホールド回路１１５−２は、内蔵するスイッチをオンにして、ランプ生成用DAC１１６−２の高ゲインのゲインDAC出力電圧SH02のリーク分をリチャージし、高ゲインのゲインDAC出力電圧SH02を保持（ホールド）する。

ここで、高ゲインのゲインDAC出力電圧SH02が保持（ホールド）されているので、サンプルホールド回路１１５−２は、内蔵するスイッチをオフにする。そして、矢印Ａ４に示されるタイミングで、ゲイン制御用DAC８１は、ランプ生成用DAC１１６−１の使用ゲインコード（低ゲインコード）に切り替えが可能となる。

なお、ランプ生成回路４１においては、図９のランプDAC出力のゲイン状態を切り替えるよりも前の時点でゲイン制御コードを変更することが可能となることから、ランプDAC出力のゲイン状態の切り替えはランプ選択の信号で行われる。

すなわち、図５のランプ生成回路４１のセトリング期間に対応する期間は、矢印Ａ５に示される期間であり、A/D変換期間に影響があった。これに対して、図９のランプ生成回路４１のセトリング期間は、矢印Ａ６に示される期間となり、A/D変換期間に影響がなくなる。これにより、高速なゲイン遷移が実現可能になる。

以上のように、各サンプルホールド回路１１５−１および１１５−２がホールド状態になった後は、ゲインDAC出力を変化させることが可能となる。これにより、ランプDAC出力のゲイン状態を切り替えるよりも前の時点でゲイン制御コードを変更することが可能となる。よって、ゲインDACとランプDACがパイプライン的に時分割で動作することが可能となるため、ゲインDAC出力のセトリングがA/D変換期間に関与しなくなる。

また、各サンプルホールド回路１１５−１および１１５−２で保持される電圧レベルは、図５のランプ生成回路４１の電圧レベルと同じレベルであるため、サンプルホールド回路１１５−１および１１５−２にリークがある場合に、それをリチャージするだけでよい。ただし、起動時はサンプル期間を長くしたスタートアップ動作を設けた方がよい。

＜本技術のランプ生成回路の回路例＞
図１１は、本技術を適用したランプ生成回路の構成例を示す回路図である。なお、図１１の回路図は、図９のランプ生成回路４１におけるゲイン制御用DAC８１、カウンタ１１４−１および１１４−２、サンプルホールド回路１１５−１および１１５−２、並びにランプ生成用DAC１１６−１および１１６−２を詳しく説明するものである。したがって、図１１の例において図示されているその他の、基準電圧、VDD、GND、抵抗、電流源などの説明は省略される。

ゲイン制御用DAC８１は、ゲイン制御コードに応じて、内蔵するスイッチをオンオフすることで、ゲインDAC出力を、サンプルホールド回路１１５−１および１１５−２に出力する。

サンプルホールド回路１１５−１および１１５−２は、それぞれ、SHPLS1またはSHPLS2の入力に応じて、内蔵するスイッチをオンすることで、ゲイン制御用DAC８１からのゲインDAC出力をリチャージする。サンプルホールド回路１１５−１および１１５−２は、それぞれ、リチャージしたゲインDAC出力をSH01およびSH02としてそれぞれ、ランプ生成用DAC１１６−１および１１６−２に出力している。

また、サンプルホールド回路１１５−１および１１５−２は、それぞれ、SHPLS1またはSHPLS2の入力がないときは、内蔵するスイッチをオフすることで、ゲイン制御用DAC８１からのゲインDAC出力を遮断している。

ランプ生成用DAC１１６−１および１１６−２は、それぞれ、カウンタ１１４−１および１１４−２の出力の内蔵するスイッチを順次１から０に切り替えてランプ波を生成し、生成したランプ波を、ランプDAC出力として出力している。すなわち、電流源を徐々にオフにして、ランプ波の出力を順次下げて行く動作が行われている。

一方、ランプ選択のdisable信号が入力された側のランプ生成用DAC１１６−１および１１６−２においては、カウンタ１１４−１および１１４−２の出力の内蔵するスイッチをすべて０にし、すべてSW1およびSW2側に接続して、SW1およびSW2をオフにする。なお、SW1およびSW2は、図９の出力スイッチ１１７に対応するスイッチであり、ランプ選択のdisable信号の入力によりオフにされる。これにより、使わない側のランプ生成用DAC１１６−１および１１６−２の電流がオフとなり、回路増による消費電力増加を可能な限り低減することができる。

図１２は、図１１のランプ生成回路４１の動作を示すタイミングチャートである。

図１２の例においては、上から順に、ゲイン制御コード、SHPLS1、SHPLS2、SW1、SW2、カウンタ１１４−１、カウンタ１１４−２、およびランプDAC出力のタイミングチャートが示されている。なお、SW1、SW2は図９の出力スイッチ１１７に対応するスイッチであり、ランプ選択の信号によりオンオフされるものである。

ゲイン制御コードは、所定の期間（図１２の例では、DAC出力２回）ずつ、低ゲインコードと高ゲインコードとが交互に繰り返されている。なお、DAC出力２回は、一例であり、DAC出力１回ずつでもよいし、DAC出力複数回ずつでもよい。また、低ゲインコードと高ゲインコードとは、異なる出力回数で切り替えられるようにすることもできる。

SHPLS1は、SW 1がオンで、かつ、ゲイン制御コードが低ゲインコードの期間に２度オンとなり、ランプ生成用DAC１１６−１の低ゲインのゲインDAC出力電圧SH01のリーク分をリチャージしている。SHPLS2は、SW 2がH(on)で、かつ、ゲイン制御コードが高ゲインコードの期間に２度H(on)となり、ランプ生成用DAC１１６−２の高ゲインのゲインDAC出力電圧SH01のリーク分をリチャージしている。

SW 1とSW 2とは、ランプ選択の信号により一方がH(on)の場合、他方がL(off)となる状態を繰り返している。カウンタ１１４−１は、SW 1がH(on)の期間に、ランプ生成用DAC１１６−１に０または１を渡し、SW 1がL(off)の期間に、すべて０となる。カウンタ１１４−２は、SW 2がH(on)の期間に、ランプ生成用DAC１１６−２に０または１を渡し、SW 2がL(off)の期間に、すべて０となる。

ランプDAC出力は、SW 1がH(on)の期間に、ランプ生成用DAC１１６−１側の低ゲインのランプDAC出力となり、SW 2がH(on)の期間に、ランプ生成用DAC１１６−２側の高ゲインのランプDAC出力となる。

なお、上述したランプ生成回路においては、少なくともゲイン制御用DACとランプ生成用DACとが構成されているが、もちろん、他の機能を有するDACを含むように構成することも可能である。また、一例として、後述する図１３にクランプDACの例を示すが、他の機能を有するDACは、クランプDACに限らない。

＜２．第２の実施の形態＞
＜ランプ生成回路の他の構成例＞
図１３は、ランプ生成回路の構成例を示すブロック図である。

図１３のランプ生成回路４１は、ゲイン制御用DAC８１、カウンタ８２、およびランプ生成用DAC８３を含むように構成されている点が、図９のランプ生成回路４１と共通している。

図１３のランプ生成回路４１は、クランプDAC２０１が追加された点が、図５のランプ生成回路４１と異なっている。なお、クランプ制御信号も、例えば、外部や制御回路８などから入力される信号である。

クランプDAC２０１は、クランプDAC２０１のON/OFFを制御するクランプ制御信号に応じて、ランプ生成用ランプDAC８３からのランプDAC出力にオフセットを付加する。

例えば、クランプON/OFF制御信号がクランプONを示す場合、図１４に示されるように、ランプDAC出力にオフセットVclampが付加され、電圧レベルを調整することができる。一方、クランプON/OFF制御信号がクランプOFFを示す場合、図１４に示されるように、ランプDAC出力にオフセットVclampが付加されない。

これにより、図１３のランプ生成回路４１からは、オフセットVclampが付加されたランプDAC出力が出力される。

図１３のランプ生成回路４１に、本技術を適用すると、ランプ生成回路４１は、次の図１５のように構成される。

＜本技術のランプ生成回路の構成例＞
図１５は、本技術を適用したランプ生成回路の構成例を示すブロック図である。

図１５のランプ生成回路４１は、ゲイン制御用DAC８１、カウンタ８２、ランプ生成用DAC８３、インバータ１１１、バッファ１１２−１および１１２−２、バッファ１１３−１および１１３−２、サンプルホールド回路１１５−１および１１５−２、並びに、出力スイッチ１１７を含むように構成されている点が、図９のランプ生成回路４１と共通している。

図１５のランプ生成回路４１は、図１３を参照して上述したクランプDAC２０１が追加された点が、図９のランプ生成回路４１と異なっている。

クランプDAC２０１は、クランプ制御信号に応じて、出力スイッチ１１７からのランプDAC出力にオフセットを付加する。

これにより、図１５のランプ生成回路４１においても、例えば、クランプON/OFF制御信号がクランプONを示す場合、図１４に示されるように、ランプDAC出力にオフセットVclampが付加され、電圧レベルを調整することができる。

なお、クランプDAC２０１を備える以外は、図９のランプ生成回路４１と共通しており、その詳細な構成と動作も基本的に同様であるため、それらの説明は繰り返しになるので、省略される。

以上のように、技術によれば、必要なゲインの種類に応じた数のサンプルホールド回路、並びに、ランプ生成用DACを備え、サンプルホールド回路には、異なるゲインのゲインDAC出力電圧を個別に保持されている。

このように構成することで、ランプ選択信号にて必要なゲイン電圧を保持したランプ生成用DACに切り替えることができる。これにより、ゲインの切り替えが、ゲインDAC出力のセトリングに依存しないようになり、高速なゲイン遷移を実現することができる。

また、ゲイン制御用DACは１つというように、必要なものだけを必要なゲインの種類に応じた数構成するようにしたので、回路面積と特性のばらつきを抑えることができる。

なお、以上においては、本技術を、CMOS固体撮像素子に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像素子といった固体撮像素子に適用するようにしてもよい。

また、固体撮像素子は、裏面照射型でも表面照射型でもよい。

なお、本技術は、固体撮像素子への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。

＜３．第３の実施の形態＞
＜電子機器の構成例＞
ここで、図１６を参照して、本技術の第２の実施の形態の電子機器の構成例について説明する。

図１６に示される電子機器４００は、固体撮像素子（素子チップ）４０１、光学レンズ４０２、シャッタ装置４０３、駆動回路４０４、および信号処理回路４０５を備えている。固体撮像素子４０１としては、上述した本技術の第１の実施の形態のランプ生成回路が搭載された固体撮像素子が設けられる。これにより、ゲイン遷移を高速に行うことができる。

光学レンズ４０２は、被写体からの像光（入射光）を固体撮像素子４０１の撮像面上に結像させる。これにより、固体撮像素子４０１内に一定期間信号電荷が蓄積される。シャッタ装置４０３は、固体撮像素子４０１に対する光照射期間および遮光期間を制御する。

駆動回路４０４は、固体撮像素子４０１の信号転送動作およびシャッタ装置４０３のシャッタ動作を制御する駆動信号を供給する。駆動回路４０４から供給される駆動信号（タイミング信号）により、固体撮像素子４０１は信号転送を行う。信号処理回路４０５は、固体撮像素子４０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。

なお、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

なお、本技術は以下のような構成も取ることができる。
（１） ランプ波を生成する、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)と、
前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧をそれぞれ個別に保持する、前記異なる種類のゲインに対応した数のサンプルホールド回路と
を備える固体撮像素子。
（２） １つの前記ゲイン制御用DAC
をさらに備える前記（１）に記載の固体撮像素子。
（３） 前記ランプ生成用DACは、入力されるランプ選択信号により切り替えられる
前記（１）または（２）に記載の固体撮像素子。
（４） 前記ランプ生成用DACおよび前記ゲイン制御用DAC以外とは異なる機能を有するDAC
をさらに備える前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５） 前記異なる機能を有するDACは、前記ランプ波にオフセットを付加するクランプDACである
前記（４）に記載の固体撮像素子。
（６） ランプ波を生成する、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)と、
前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧をそれぞれ個別に保持する、前記異なる種類のゲインに対応した数のサンプルホールド回路と
を備える固体撮像素子と、
前記固体撮像素子から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像素子に入射する光学系と
を有する電子機器。
（７） 前記固体撮像素子は、１つの前記ゲイン制御用DAC
をさらに備える前記（６）に記載の電子機器。
（８） 前記ランプ生成用DACは、入力されるランプ選択信号により切り替えられる
前記（６）または（７）に記載の電子機器。
（９） 前記固体撮像素子は、前記ランプ生成用DACおよび前記ゲイン制御用DAC以外とは異なる機能を有するDAC
をさらに備える前記（６）乃至（８）のいずれかに記載の電子機器。
（１０） 前記異なる機能を有するDACは、前記ランプ波にオフセットを付加するクランプDACである
前記（９）に記載の電子機器。

１ 固体撮像素子， ２ 画素， ３ 画素領域， ３１ A/D変換回路， ４１ ランプ生成回路， ４２ コンパレータ， ４３ カウンタ， ７１ DDRカウンタ， ７２−１乃至７２−５ 電流源， ８１ ゲイン制御用DAC， ８２ カウンタ， ８３ ランプ生成用DAC， １１１ インバータ， １１２−１，１１２−２ バッファ， １１３−１，１１３−２ バッファ， １１４−１，１１４−２ カウンタ， １１５−１，１１５−２ サンプルホールド回路， １１６−１，１１６−２ ランプ生成用DAC， １１７ 出力スイッチ， ２０１ クランプDAC， ４００ 電子機器， ４０１ 固体撮像装置， ４０２ 光学レンズ， ４０３ シャッタ装置， ４０４ 駆動回路， ４０５ 信号処理回路

Claims (10)

1. ランプ波を生成する、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)と、
   前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧をそれぞれ個別に保持する、前記異なる種類のゲインに対応した数のサンプルホールド回路と
   を備える固体撮像素子。
2. １つの前記ゲイン制御用DAC
   をさらに備える請求項１の記載の固体撮像素子。
3. 前記ランプ生成用DACは、入力されるランプ選択信号により切り替えられる
   請求項１の記載の固体撮像素子。
4. 前記ランプ生成用DACおよび前記ゲイン制御用DAC以外とは異なる機能を有するDAC
   をさらに備える請求項１の記載の固体撮像素子。
5. 前記異なる機能を有するDACは、前記ランプ波にオフセットを付加するクランプDACである
   請求項４の記載の固体撮像素子。
6. ランプ波を生成する、異なる種類のゲインに対応した数のランプ生成用DAC(Digital to Analog Converter)と、
   前記ランプ波の出力ゲインを制御するゲイン制御用DACからの前記異なる種類のゲインに対応するゲインDAC出力電圧をそれぞれ個別に保持する、前記異なる種類のゲインに対応した数のサンプルホールド回路と
   を備える固体撮像素子と、
   前記固体撮像素子から出力される出力信号を処理する信号処理回路と、
   入射光を前記固体撮像素子に入射する光学系と
   を有する電子機器。
7. 前記固体撮像素子は、１つの前記ゲイン制御用DAC
   をさらに備える請求項６に記載の電子機器。
8. 前記ランプ生成用DACは、入力されるランプ選択信号により切り替えられる
   請求項６に記載の電子機器。
9. 前記固体撮像素子は、前記ランプ生成用DACおよび前記ゲイン制御用DAC以外とは異なる機能を有するDAC
   をさらに備える請求項６に記載の電子機器。
10. 前記異なる機能を有するDACは、前記ランプ波にオフセットを付加するクランプDACである
    請求項９に記載の電子機器。

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