JP6954268B2

JP6954268B2 - 固体撮像装置、信号処理方法、および電子機器

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Application number: JP2018509006A
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Inventors: 巧岡; 真実青木
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Description

本開示は、固体撮像装置、信号処理方法、および電子機器に関し、特に、P相入力時の比較器の入力電圧を抑えることができるようにした固体撮像装置、信号処理方法、および電子機器に関する。

特許文献１には、フォトダイオードの電荷を先に読むD相先読み動作（以下、DDS駆動と称する）が提案されている。

特開２０１１−２２９１２０号公報

このDDS駆動時において、初期電圧設定（Auto zero）時の信号線のレベルと、D相時の信号線のレベルが同じであるため、P相入力時の比較器の入力電圧が大光量時に電源電圧より大きくなってしまう恐れがあった。

本開示は、このような状況に鑑みてなされたものであり、P相入力時の比較器の入力電圧を抑えることができるものである。

本技術の一側面の固体撮像装置は、光電変換部を有する単位画素が配置されてなる画素アレイ部と、前記単位画素の信号電荷を、信号レベルである第１の信号および前記第１の信号の後に読み出されるリセットレベルである第２の信号として読み出す駆動を行う駆動部と、前記駆動における初期電圧設定時に、信号レベルを、信号電圧より高いレベルである所定のレベルにクリップし、前記第１の信号の読み出し時に、前記所定のレベルにクリップされた信号レベルを外すクリップ回路と、前記第１の信号の読み出し時にD相をカウントし、前記第２の信号の読み出し時にP相をカウントするカウンタとを備え、前記カウンタは、前記D相で前記第１の信号と前記第２の信号を比較する比較器の出力状態の変化を検出し、前記D相で前記比較器の出力状態の変化の検出結果に応じて、前記第２の信号の読み出し時に前記P相のカウントを０とする。

本技術の一側面においては、単位画素の信号電荷を、信号レベルである第１の信号および前記第１の信号の後に読み出されるリセットレベルである第２の信号として読み出す駆動における初期電圧設定時に、信号レベルが、信号電圧より高いレベルである所定のレベルにクリップされ、前記第１の信号の読み出し時に、前記所定のレベルにクリップされた信号レベルが外される。そして、前記第１の信号の読み出し時にD相がカウントされ、前記第２の信号の読み出し時にP相がカウントされ、前記D相で前記第１の信号と前記第２の信号を比較する比較器の出力状態の変化が検出され、前記D相で前記比較器の出力状態の変化の検出結果に応じて、前記第２の信号の読み出し時に前記P相のカウントが０とされる。

本技術によれば、P相入力時の比較器の入力電圧を抑えることができる。

なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。

本技術を適用した固体撮像装置の概略構成例を示すブロック図である。本技術を適用する比較器について説明する図である。 DDS駆動時のタイミングチャートの例を示す図である。 DDS駆動時の画素動作について説明する図である。太陽黒点について説明する図である。本技術における太陽黒点補正機能を説明する図である。本技術による効果の一例を示す図である。クリップ回路の構成例を示す図である。イメージセンサの使用例を示す図である。本技術を適用した電子機器の構成例を示すブロック図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（固体撮像装置の例）
２．第２の実施の形態（イメージセンサの使用例）
３．第３の実施の形態（電子機器の例）

＜１．第１の実施の形態（固体撮像装置の例）＞
＜固体撮像装置の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。ここで、CMOSイメージ固体撮像装置とは、CMOSプロセスを応用して、または、部分的に使用して作成された固体撮像装置である。

図１に示されるように、固体撮像装置（素子チップ）１０は、単位画素１１が行列状に2次元配列されてなる画素アレイ部１２と、当該画素アレイ部１２の各単位画素１１を駆動する周辺の駆動系および信号処理系を有する。図１の固体撮像装置１０においては、周辺の駆動系や信号処理系として、例えば、行走査部１３、カラム処理部１４、参照信号生成部１５、列走査部１６、水平出力線１７、およびタイミング制御部１８が設けられている。これらの駆動系および信号処理系は、画素アレイ部１２と同一の半導体基板（チップ）１９上に集積されている。

この構成において、タイミング制御部１８は、マスタクロックMCKに基づいて、行走査部１３、カラム処理部１４、参照信号生成部１５、および列走査部１６などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御部１８で生成されたクロック信号や制御信号などは、行走査部１３、カラム処理部１４、参照信号生成部１５、および列走査部１６などに対してもそれらの駆動信号として与えられる。

単位画素１１は、光電変換素子（例えば、ＰＤ(Photo Diode)）と、複数の画素トランジスタ（Tr，いわゆるMOSトランジスタ）と電荷検出部（フローティングディフュージョン：ＦＤとも呼ばれる）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。

また、単位画素１１は、画素共有構造とすることもできる。画素共有構造は、複数のＰＤ、複数の転送トランジスタ、共有される１つのＦＤ、および、共有される１つずつの他の画素トランジスタから構成される。

画素アレイ部１２は、受光した光量に応じた光電荷を生成し、かつ蓄積する光電変換部を有する単位画素（以下、単に画素とも称する）１１が行方向および列方向に、すなわち、行列状に2次元配列された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向／横方向）をいい、列方向とは画素列の画素の配列方向（すなわち、垂直方向／縦方向）をいう。

この画素アレイ部１２において、行列状の画素配置に対して、画素行列ごとに行制御線２１（２１_-1乃至２１_-n）が行方向に沿って配線され、画素列ごとに列信号線２２（２２_-1乃至２２_-m）が列方向に沿って配線されている。行制御線２１は、単位画素１１から読み出す際の制御を行うための制御信号を伝送する。図１の例においては、行制御線２１について1本の配線として示しているが、1本に限られるものではない。行制御線の各一端は、行走査部１３の各行に対応した各出力端に接続されている。

行走査部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素１１を全画素同時あるいは行単位などで駆動する。すなわち、行走査部１３は、当該行走査部１３を制御するタイミング制御部１８とともに、画素アレイ部１２の各画素１１を駆動する駆動部を構成している。この行走査部１３は、その具体的な構成については図示を省略するが、一般的に、読み出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読み出し走査系は、単位画素１１から信号を読み出すために、画素アレイ部１２の単位画素１１を行単位で順に選択走査する。単位画素１１から読み出される信号はアナログ信号である。掃出し走査系は、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読み出し行の単位画素１１の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出す（リセットする）ことにより、いわゆる、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素１１における光電荷の露光期間となる。

カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、すなわち、列信号線２２（２２_-1乃至２２_-m）毎に１対１の対応関係をもって設けられたAD（アナログ−デジタル）変換回路２３（２３_-1乃至２３_-m）を有する。AD変換回路２３（２３_-1乃至２３_-m）は、画素アレイ部１２の各単位画素１１から画素列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換する。

参照信号生成部１５は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（Ramp）波形（傾斜状の波形）の参照信号Vrefを生成する。参照信号生成部１５については、例えば、DAC（デジタル−アナログ変換）回路を用いて構成することができる。なお、参照信号生成部１５としては、DAC回路を用いた構成のものに限られるものではない。

参照信号生成部１５は、タイミング制御部１８から与えられる制御信号CS1による制御の下、タイミング制御部１８から与えられるクロックCKに基づいてランプ波(Ramp)の参照信号Vrefを生成する。そして、参照信号生成部１５は、生成した参照信号Vrefをカラム処理部１４のAD変換回路２３_-1乃至２３_-mに対して供給する。

AD変換回路２３_-1乃至２３_-mは全て同じ構成となっている。ここでは、ｍ列目のAD変換回路２３_-mを例に挙げて説明するものとする。AD変換回路２３_-mは、比較器３１、カウント部である例えばアップ／ダウンカウンタ（図中、「U/DCNT」と記している）３２、転送スイッチ３３、及び、メモリ装置３４を有する構成となっている。

比較器３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される画素信号に応じた列信号線２２-mの信号電圧VSLを比較入力とし、参照信号生成部１５から供給されるランプ波の参照信号Vrefを基準入力とし、両者を比較する。そして、比較器３１は、例えば、参照信号Vrefが信号電圧VSLよりも大なるときに出力Vcoが第１の状態（例えば、高レベル）になり、参照信号Vrefが信号電圧VSL以下のときに出力Vcoが第２の状態（例えば、低レベル）になる。

アップ／ダウンカウンタ３２は非同期カウンタであり、タイミング制御部１８から与えられる制御信号CS2による制御の下、タイミング制御部１８からクロックCKが参照信号生成部１５と同じタイミングで与えられる。そして、アップ／ダウンカウンタ３２は、クロックCKに同期してダウン（DOWN）カウント、または、アップ（UP）カウントを行うことで、比較器３１での比較動作の開始から比較動作の終了までの比較期間を計測する。

転送スイッチ３３は、タイミング制御部１８から与えられる制御信号CS3による制御の下、ある画素行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態となる。そして、転送スイッチ３３は、アップ／ダウンカウンタ３２のカウント結果をメモリ装置３４に転送する。

このようにして、画素アレイ部１２の各単位画素１１から列信号線２２_-1乃至２２_-mを経由して画素列毎に供給されるアナログ信号について、AD変換回路２３（２３_-1乃至２３_-m）において先ず比較器３１で比較動作が行われる。そして、アップ／ダウンカウンタ３２において、比較器３１での比較動作の開始から比較動作の終了までの期間に亘ってカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置３４に格納される。

列走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４におけるAD変換回路２３_-1乃至２３_-mの列アドレスや列走査の制御を行う。この列走査部１６による制御の下に、AD変換回路２３_-1乃至２３_-mの各々でAD変換されたデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。

尚、本開示には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。その際、これらの回路が画素アレイ部１２と同一の半導体基板１９上に設けられているか否かは問わない。

上記構成の列並列ADC搭載の固体撮像装置１０は、画素アレイ部１２中の全画素１１に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光も可能としている。このグローバル露光は、行走査部１３及びタイミング制御部１８からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。

なお、図１の例においては、カラム処理部１４について、AD変換回路２３が列信号線２２毎に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのAD変換回路２３を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。

＜比較器の構成例＞
図２は、本技術を適用する比較器について説明する図である。図２のＡは、比較器の構成例を示す図であり、図２のＢは、比較器の動作範囲を示す図である。

図２のＡの例においては、比較器３１は、NMOSトランジスタ５１，５２、PMOSトランジスタ５６，５７，６１乃至６９、電流源５３、容量５４，５５、および、AD変換回路２３の内部の基準電圧を設定（調整）するための初期電圧設定回路７０を含むように構成されている。

NMOSトランジスタ５１，５２は、ソース電極が共通に接続された差動対トランジスタである。電流源５３は、差動対トランジスタであるNMOSトランジスタ５１，５２のソース共通ノードとグランドとの間に接続されている。

NMOSトランジスタ５１のゲート電極には、参照信号生成部１５で生成される傾斜状波形（階段波:Ramp波）の参照信号Vrefが容量５４を介して与えられる。NMOSトランジスタ５２のゲート電極には、単位画素１１から列信号線２２_-mを通して供給される信号電圧VSLが容量５５を介して与えられる。

NMOSトランジスタ５１のドレイン電極と電源VDDとの間にはダイオード接続構成、すなわち、ゲート電極とドレイン電極とが共通に接続されたPMOSトランジスタ５６が接続されている。NMOSトランジスタ５２のドレイン電極と電源VDDとの間には、PMOSトランジスタ５７が接続されている。PMOSトランジスタ５６，５７は、ゲート電極が互いに共通に接続されている。

NMOSトランジスタ５１のゲート電極とドレイン電極との間にはPMOSトランジスタ６１，６２が接続されている。NMOSトランジスタ５２のゲート電極とドレイン電極との間にも、PMOSトランジスタ６３，６４が接続されている。また、NMOSトランジスタ５１のドレイン電極とNMOSトランジスタ５２のドレイン電極の間には、PMOSトランジスタ６５，６６が接続されている。PMOSトランジスタ６５，６６は、ドレイン電極が互いに共通に接続されており、PMOSトランジスタ５６，５７のゲート電極に接続されている。

PMOSトランジスタ６１，６２の各ゲート電極には、それぞれ、制御信号XPSEL1,XPSEL2の反転信号が与えられる。なお、PMOSトランジスタ６３，６４は、本技術のDDS(Double Data Sampling)駆動とは直接関係がないためOFFで固定されているが、この比較器３１において、CDS(Correlated Double Sampling)駆動に切り替えた後に用いられるものである。なお、DDS駆動,CDS駆動については後述される。PMOSトランジスタ６５，６６の各ゲート電極には、それぞれ、制御信号PEL5の反転信号と制御信号XPSEL5の反転信号が与えられる。

初期電圧設定回路７０は、外部で設定される外部印加初期電圧Vextが与えられるラインL1と、NMOSトランジスタ５２のゲート電極との間に接続されたPMOSトランジスタ６７，６８と、ラインL1とVSSとの間に接続されたPMOSトランジスタ６９によって構成されている。PMOSトランジスタ６７，６８のゲート電極には、それぞれ、制御信号XPSEL4の反転信号と制御信号XPSEL3の反転信号が与えられる。PMOSトランジスタ６９のソース電極には、VSSが接続されている。PMOSトランジスタ６９のゲート電極には、制御信号VEXTSWの反転信号が与えられる。PMOSトランジスタ６９は、初期電圧を抑えるためのものである。

これらの制御信号は、例えば、図１に示されたタイミング制御部１８から与えられる。

なお、PMOSトランジスタ６２は、PMOSトランジスタ６１の立ち上がりの影響を緩和するために、PMOSトランジスタ６１と同様の動作をするように設けられているものであり、除かれてもよい。同様に、PMOSトランジスタ６４は、PMOSトランジスタ６３の立ち上がりの影響を緩和するためにPMOSトランジスタ６３と同様の動作をするように、PMOSトランジスタ６８は、PMOSトランジスタ６７の立ち上がりの影響を緩和するために、PMOSトランジスタ６７と同様の動作をするように、設けられているものであり、除かれてもよい。よって、以下、PMOSトランジスタ６２，６４，６８の動作は省略して説明する。

＜DDSの駆動例＞
図３の例においては、DDS駆動のタイミングチャートの例が示されている。初期電圧決定（オートゼロ）時に、制御信号XPSEL1(XPSEL2はXPSEL1と同様)と制御信号XPSEL3(XPSEL4はXPSEL3と同様)と制御信号XPSEL5が印加される。制御信号XPSEL1と制御信号XPSEL3と制御信号XPSEL5に応答して、PMOSトランジスタ６１およびPMOSトランジスタ６７, PMOSトランジスタ６６は、導通状態となり、AD変換回路２３において初期電圧決定（オートゼロ）が開始される。制御信号XPSEL1と制御信号XPSEL3と制御信号XPSEL5がオフになると、PMOSトランジスタ６１およびPMOSトランジスタ６７は、非導通状態となり、AD変換回路２３において初期電圧決定（オートゼロ）が終了される。

このように、比較器３１においては、DDS駆動時に、制御信号XPSEL3に応答してPMOSトランジスタ６７が導通状態になることで、外部印加初期電圧VextがNMOSトランジスタ５２のゲート電極に与えられる。この外部印加初期電圧Vextにより、図２のＢに示されるように、初期電圧が調整されて、比較器３１の動作可能範囲に入る。したがって、比較器３１の動作範囲が、傾斜状波形の参照信号Vrefのスロープの範囲内に入り、当該スロープ内で比較器３１が動作可能なように、AD変換回路２３の内部の基準電圧の調整が行われる。

＜DDSの駆動時の画素動作例＞
次に、図４を参照して、DDS駆動時の画素動作について説明する。固体撮像装置１０においては、ＦＤに保持、もしくは、蓄積されている信号電荷を信号レベル（第１の信号）として読み出し、次いで、ＦＤを所定電位にリセットして当該所定電位をリセットレベル（第２の信号）として読み出す駆動が行われる。この駆動は、「DDS駆動」と呼ばれる。このDDS駆動においては、単位画素１１から先に読み出される信号レベルが、AD変換回路２３の変換可能な入力電圧範囲の基準となる基準電圧として用いられる。なお、「CDS駆動」は、ＦＤを所定電位にリセットして当該所定電位をリセット電位として読み出した後、ＰＤに蓄積されている信号電荷をＦＤに転送し、ついで、ＦＤの信号電荷を信号レベルとして読み出す駆動のことである。

図４の例においては、DDS駆動時の画素動作（初期電圧決定、D相カウント、P相カウント）、比較電圧（Ramp）（一点鎖線）と信号電圧VSLの波形（実線）、カウンタの動作時間が示されている。なお、図４と、以降の例において、電圧が低いことは暗いことを表し、電圧が高いことは明るいことを表している。

画素読み出しが始まると、信号電圧(VSL)は、明るい環境下ではより下がってしまうため、例えば、比較電圧まで下がり、その下がった電圧が、初期電圧であり、これが画素リセット時までの初期電圧とD相の基準となる。その後、アップ／ダウンカウンタ３２は、D相のカウントを開始し、比較電圧（Ramp）と信号電圧VSL（初期電圧）がクロスするところまでD相のカウントをとる。

D相のカウント後、画素リセットが行われ、その後のP相においては、画素をリセットしたときの信号電圧（(リセットレベル)−(初期電圧)）が基準となる。アップ／ダウンカウンタ３２は、P相のカウントを開始し、比較電圧（Ramp）と信号電圧VSL（リセット時）がクロスするところまでカウントをとる。そして、画素読み出しの信号電圧−リセット時の信号電圧が、比較器３１から出力される。

＜太陽黒点の例＞
次に、図５を参照して、太陽黒点について説明する。

明るい環境下では、初期電圧決定時の信号電圧はより下がってしまうので、初期電圧とD相は、下がりきった初期電圧を基準とする。アップ／ダウンカウンタ３２は、D相のカウントを開始し、比較電圧（Ramp）と信号電圧VSL（初期電圧）がクロスするところまでD相のカウントをとる。

D相のカウント後、画素リセットが行われ、P相においては、画素をリセットしたときの信号電圧(（リセットレベル）−(初期電圧）)が基準となり、アップ／ダウンカウンタ３２は、P相のカウントを開始する。しかしながら、画素リセット後も明るい環境下では、信号レベルが下がってしまうので、明るいはずなのに、AD結果が想定より暗くなってしまう。

そこで、本技術においては、初期電圧決定時に信号電圧をクリップし、D相カウント時には、そのクリップを外すようにした。

＜太陽黒点補正機能の例＞
図６の例においては、本技術における太陽黒点補正機能の例が示されている。

本技術においては、信号電圧を、所定の電圧（例えば、比較電圧）でクリップし、D相カウント時には、クリップを解除するようにした。

このようにすることで、比較電圧と信号電圧VSL（初期電圧）がクロスしない（D相でコンパレータが反転しない）ので、アップ／ダウンカウンタ３２は、それを検知して、P相をカウントすることなく、P相のカウントを０にする。画素リセット後も明るい環境下では、信号レベルが下がってしまうが、P相のカウントを０にすることで、AD結果を想定より明るくすることができる。

また、図７の太線に示されるように、DDS駆動時において、初期電圧決定時の信号線のレベル（信号レベル）と、D相時の信号線のレベル（信号レベル）がほぼ同じであるので、画素リセットによるリセットレベルが大きくなってしまい、その結果、P相入力時の比較器３１の入力電圧が、大光量時に電源電圧より大きくなってしまう恐れがあった。

そこで、上述したように、図２に示される信号電圧であるVSL_diffの値を、所定の電圧でクリップするようにすると、図７に示されるように、クリップした値で初期電圧が決定される。その後、D相カウント時には、クリップを解除するようにした。

これにより、図７の太線に示されるように、（リセットレベル）−（信号電圧）であったP相入力時のVSL_diffの値ΔVは、図７の実線で示されるように、（リセットレベル）−（クリップ電圧）となり、画素リセットによるリセットレベルが大きくなってしまうことが抑制される。この結果、P相入力時の比較器３１の入力電圧が、大光量時に電源電圧より大きくなってしまうことを防ぐことができる。

＜クリップ回路の構成例＞
以上説明したクリップ処理は、図８に示されるクリップ回路により実行される。本技術のクリップ回路１０１は、例えば、少なくとも、アンプTr１１１および選択Tr１１２を含むように構成される単位画素１１のダミー画素として、列信号線２２に設けられる。列信号線２２の一端には、定電流源１０２が接続されている。単位画素１１には、図には示されていないが、実際には、アンプTr１１１のゲート電極につながるように、さらに、ＰＤ、転送Tr、ＦＤ、容量、リセットTrなどが含まれる。

クリップ回路１０１は、例えば、クリップ電圧がゲート電極から入力されるTr１２１およびゲート電極にクリップ回路１０１のイネーブル信号が入力されるTr１２２を含むように構成されている。Tr１２２のゲート電極にイネーブル信号が入力され、Tr１２２がオンすると、Tr１２１は、ゲート電極から入力されるクリップ電圧より下がらないように、列信号線２２の信号電圧VSLをクリップする。

以上のように、本技術においては、大光量時において、初期電圧の決定時に、信号電圧の値が、下がりきる前の所定の電圧にクリップされ、D相カウント時には、そのクリップが解除されるようにした。

これにより、P相入力時の比較器３１の入力電圧が、大光量時に電源電圧より大きくなってしまうことを防ぐことができる。

さらに、本技術においては、P相のカウントを０とするようにした。これにより、P相のカウント値を小さくすることができるので、画像を白くすることができる。すなわち、本技術によれば、DDS駆動時の太陽黒点補正ができるようになった。

＜２．第２の実施の形態（イメージセンサの使用例）＞
図９は、上述の固体撮像装置を使用する使用例を示す図である。

上述した固体撮像装置（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜３．第３の実施の形態（電子機器の例）＞
＜電子機器の構成例＞

さらに、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。

ここで、図１０を参照して、本技術の第３の実施の形態の電子機器の構成例について説明する。

図１０に示される電子機器３００は、固体撮像装置（素子チップ）３０１、光学レンズ３０２、シャッタ装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。固体撮像装置３０１としては、上述した本技術の第１の実施の形態の固体撮像装置１０が設けられる。これにより、電子機器３００の固体撮像装置３０１の信頼性を向上することができる。

光学レンズ３０２は、被写体からの像光（入射光）を固体撮像装置３０１の撮像面上に結像させる。これにより、固体撮像装置３０１内に一定期間信号電荷が蓄積される。シャッタ装置３０３は、固体撮像装置３０１に対する光照射期間および遮光期間を制御する。

駆動回路３０４は、固体撮像装置３０１の信号転送動作およびシャッタ装置３０３のシャッタ動作を制御する駆動信号を供給する。駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像装置３０１は信号転送を行う。信号処理回路３０５は、固体撮像装置３０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。

なお、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

１０固体撮像装置，１１単位画素，１２画素アレイ部，１３行走査部，１４カラム処理部，１５参照信号生成部，１６列走査部，１８タイミング制御部，２３ AD変換回路，３１比較器，３２アップ／ダウンカウンタ，７０初期電圧設定回路，１０１クリップ回路，１０２定電流源，１１１アンプTr，１１２選択Tr, １２１ Tr，１２２ Tr，３００電子機器，３０１固体撮像装置，３０２光学レンズ，３０３シャッタ装置，３０４駆動回路，３０５信号処理回路

Claims

光電変換部を有する単位画素が配置されてなる画素アレイ部と、
前記単位画素の信号電荷を、信号レベルである第１の信号および前記第１の信号の後に読み出されるリセットレベルである第２の信号として読み出す駆動を行う駆動部と、
前記駆動における初期電圧設定時に、信号レベルを、信号電圧より高いレベルである所定のレベルにクリップし、前記第１の信号の読み出し時に、前記所定のレベルにクリップされた信号レベルを外すクリップ回路と、
前記第１の信号の読み出し時にD相をカウントし、前記第２の信号の読み出し時にP相をカウントするカウンタと
を備え、
前記カウンタは、前記D相で前記第１の信号と前記第２の信号を比較する比較器の出力状態の変化を検出し、前記D相で前記比較器の出力状態の変化の検出結果に応じて、前記第２の信号の読み出し時に前記P相のカウントを０とする
固体撮像装置。
前記カウンタは、前記D相で前記第１の信号と前記第２の信号を比較する比較器の出力状態の変化を検出し、前記D相で前記比較器の出力状態の変化を検出しなかった場合、前記第２の信号の読み出し時に前記P相のカウントを０とする
請求項１に記載の固体撮像装置。
光電変換部を有する単位画素が配置されてなる画素アレイ部と、
前記単位画素の信号電荷を、信号レベルである第１の信号および前記第１の信号の後に読み出されるリセットレベルである第２の信号として読み出す駆動を行う駆動部とを備える固体撮像装置の信号処理にあたって、
前記駆動における初期電圧設定時に、信号レベルを、信号電圧より高いレベルである所定のレベルにクリップし、前記第１の信号の読み出し時に、前記所定のレベルにクリップされた信号レベルを外し、
前記第１の信号の読み出し時にD相をカウントし、前記第２の信号の読み出し時にP相をカウントし、
前記D相で前記第１の信号と前記第２の信号を比較する比較器の出力状態の変化を検出し、前記D相で前記比較器の出力状態の変化の検出結果に応じて、前記第２の信号の読み出し時に前記P相のカウントを０とする
信号処理方法。
光電変換部を有する単位画素が配置されてなる画素アレイ部と、
前記単位画素の信号電荷を、信号レベルである第１の信号および前記第１の信号の後に読み出されるリセットレベルである第２の信号として読み出す駆動を行う駆動部と、
前記駆動における初期電圧設定時に、信号レベルを、信号電圧より高いレベルである所定のレベルにクリップし、前記第１の信号の読み出し時に、前記所定のレベルにクリップされた信号レベルを外すクリップ回路と、
光電変換部を有する単位画素が配置されてなる画素アレイ部と、
前記単位画素の信号電荷を、信号レベルである第１の信号および前記第１の信号の後に読み出されるリセットレベルである第２の信号として読み出す駆動を行う駆動部と、
前記駆動における初期電圧設定時に、信号レベルを、信号電圧より高いレベルである所定のレベルにクリップし、前記第１の信号の読み出し時に、前記所定のレベルにクリップされた信号レベルを外すクリップ回路と、
前記第１の信号の読み出し時にD相をカウントし、前記第２の信号の読み出し時にP相をカウントするカウンタと
を備え、
前記カウンタは、前記D相で前記第１の信号と前記第２の信号を比較する比較器の出力状態の変化を検出し、前記D相で前記比較器の出力状態の変化の検出結果に応じて、前記第２の信号の読み出し時に前記P相のカウントを０とする固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。