WO2016147885A1 - 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 Download PDF

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    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Definitions

  • a time division method is known in which images are taken in time division with different sensitivities and a plurality of images taken in time division are combined.
  • the solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, and a driving unit that controls the operation of the unit pixels.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor to which the present technology is applied. It is a system configuration
  • FIG. 9 is a timing chart for explaining an operation at the start of exposure of the unit pixel in FIG. 8.
  • FIG. 9 is a timing chart for explaining an operation at the time of reading the unit pixel of FIG. 8.
  • FIG. 12 is a timing chart for explaining an operation at the start of exposure of the unit pixel in FIG. 11.
  • 12 is a timing chart for explaining an operation at the time of reading of the unit pixel of FIG. 11.
  • FIG. 1 is a system configuration diagram showing an outline of the configuration of a solid-state imaging device to which the present technology is applied, for example, a CMOS image sensor which is a kind of XY address type solid-state imaging device.
  • the CMOS image sensor is an image sensor created by applying or partially using a CMOS process.
  • the system control unit 15 includes a timing generator that generates various timing signals, and the vertical driving unit 12, the column processing unit 13, and the horizontal driving unit 14 based on various timings generated by the timing generator. Drive control is performed.
  • CMOS image sensor 10 to which the present technology is applied is not limited to the system configuration described above. Examples of other system configurations include the following system configurations.
  • the lower part of the gate electrode of the third transfer gate unit 105 has a slightly deep potential, and the charge that exceeds the saturation charge amount of the second photoelectric conversion unit 103 and overflows from the second photoelectric conversion unit 103 is stored in the charge storage unit.
  • An overflow path to be transferred to 106 is formed.
  • the overflow path formed below the gate electrode of the third transfer gate unit 105 is simply referred to as the overflow path of the third transfer gate unit 105.
  • the amplification transistor 109 has a gate electrode connected to the FD portion 108 and a drain electrode connected to the power supply VDD, and serves as an input portion of a read circuit that reads out the electric charge held in the FD portion 108, a so-called source follower circuit. That is, the amplification transistor 109 forms a source follower circuit with the constant current source 111 connected to one end of the vertical signal line 17 by connecting the source electrode to the vertical signal line 17 via the selection transistor 110.
  • each drive signal is in an active state, each drive signal is turned on, and each drive signal is in an inactive state, each drive signal is also turned off.
  • each gate portion or each transistor is turned on, each gate portion or each transistor may be turned on, and each gate portion or each transistor is turned off. It is also said that the transistor is turned off.
  • the drive signals TGL, FCG, and TGS are turned on, and the first transfer gate unit 102, the second transfer gate unit 104, and the third transfer gate unit 105 are turned on.
  • the potentials of the charge storage unit 106 and the FD unit 108 are coupled.
  • the charge accumulated in the first photoelectric conversion unit 101 is transferred to the coupled region via the first transfer gate unit 102, and the charge accumulated in the second photoelectric conversion unit 103 is transferred to the third transfer.
  • the data is transferred to the combined area via the gate unit 105. Then, the combined area is reset.
  • the drive signal FCG is turned off, and the second transfer gate unit 104 is turned off.
  • the charge accumulation unit 106 starts accumulating charges that overflow from the second photoelectric conversion unit 103 and are transferred through the overflow path of the third transfer gate unit 105.
  • the drive signal SEL is turned on, and the selection transistor 110 is turned on. As a result, the unit pixel 100A is selected.
  • the drive signal TGS is turned off, and the third transfer gate unit 105 is turned off. Thereby, the transfer of charges from the second photoelectric conversion unit 103 is stopped.
  • the connection position of the counter electrode of the charge storage unit 106 is different. That is, in the unit pixel 100B, the counter electrode of the charge storage unit 106 is connected to the ground.
  • the drive signal RST is turned off, and the reset gate unit 107 is turned off.
  • the drive signal TRG is turned off, and the first transfer gate unit 102 is turned off. Thereby, the transfer of charge from the first photoelectric conversion unit 101 to the FD unit 108 is stopped.
  • the drive signal RST is turned off and the reset gate unit 107 is turned off.
  • the drive signal SEL is turned on, and the selection transistor 110 is turned on.
  • the unit pixel 100E is selected.
  • the drive signal FDG is turned on, and the fourth transfer gate unit 151 is turned on.
  • the potentials of the FD unit 108 and the node 152 are coupled.
  • FIG. 17 is a circuit diagram illustrating a configuration example of the unit pixel 100F arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • portions corresponding to those in FIG. 14 are denoted by the same reference numerals, and description thereof is omitted as appropriate.
  • the unit pixel 100F has a configuration in which the fourth transfer gate unit 151 is added to the unit pixel 100D of FIG.
  • FIG. 18 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, FCG, and TRG.
  • the horizontal synchronization signal XHS is input, and the exposure processing of the unit pixel 100A starts.
  • the drive signal FDG is turned on, and the fourth transfer gate unit 151 is turned on.
  • the drive signal RST is turned on, and the reset gate unit 107 is turned on.
  • the potentials of the FD unit 108 and the node 152 are reset to the level of the power supply voltage VDD.
  • the drive signals TRG and FCG are turned on, and the first transfer gate unit 102 and the second transfer gate unit 104 are turned on.
  • the potentials of the charge storage unit 106, the FD unit 108, and the node 152 are combined.
  • the charge accumulated in the first photoelectric conversion unit 101 is transferred to the coupled region via the first transfer gate unit 102. Then, the combined area is reset.
  • the drive signal RST is turned off and the reset gate unit 107 is turned off.
  • the horizontal synchronization signal XHS is input.
  • DDS processing that does not remove reset noise but removes fixed pattern noise peculiar to the pixel such as threshold variation of amplification transistors in the pixel. Done.
  • CDS processing is performed in which pixel-specific fixed pattern noise such as reset noise and variation in threshold values of amplification transistors in the pixel is removed.
  • the processing example 1 is an arithmetic processing that does not require the use of a frame memory, there are advantages that the circuit configuration can be simplified and the cost can be reduced.
  • a storage means for example, a frame memory is required. Accordingly, the arithmetic processing of the processing example 2 is performed, for example, by using the data storage unit 19 as a storage unit in the signal processing unit 18 or using a frame memory in an external DSP circuit.
  • the signal processing unit 18 sets the ratio of the low-sensitivity difference signal SNL and the high-sensitivity difference signal SNH for each pixel, for each pixel, for each color, and for each shared pixel.
  • a gain table is generated by calculating as a gain for every specific pixel in the unit or for all pixels uniformly. Then, the signal processing unit 18 calculates the product of the low sensitivity difference signal SNL and the gain table as a correction value for the low sensitivity difference signal SNL.
  • the gain is G and the correction value of the low sensitivity difference signal SNL (hereinafter referred to as a corrected low sensitivity difference signal) is SNL ′
  • the gain G and the corrected low sensitivity difference signal SNL ′ are expressed by the following equation (1): It can be determined based on (2).
  • Cfd is a capacitance value of the FD unit 108
  • Cfc is a capacitance value of the charge storage unit 106. Therefore, the gain G is equivalent to the capacity ratio.
  • the signal processing unit 18 uses a predetermined threshold value Vt set in advance.
  • the threshold value Vt is set in advance in an area where the high sensitivity difference signal SNH is saturated and the optical response characteristic is linear in the optical response characteristic.
  • the dynamic range can be expanded as described above, and the exposure time can be set long, so that the occurrence of LED flicker can be suppressed.
  • CMOS image sensors 10, 10A, and 10B as described above, it is possible to prevent the occurrence of artifacts and the reduction in resolution that occur when the number of divisions is increased by the time division method or the space division method.
  • the charge storage unit may be provided in at least the photoelectric conversion unit having the lowest sensitivity without providing the charge storage unit in the photoelectric conversion unit having the highest sensitivity. Further, if this condition is satisfied, it is possible to provide two or more photoelectric conversion units having the same sensitivity.
  • the present technology is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid-state that captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image. Applicable to all imaging devices.
  • the driving unit reads the first data signal after reading the first reset signal in a state where the charge-voltage conversion unit is reset, and then reads the second data signal.
  • the second reset signal is controlled to be read in a state where the region where the potential of the charge voltage conversion unit and the charge storage unit are combined is reset. ).
  • a first difference signal that is a difference between the first data signal and the first reset signal, and a second difference signal that is a difference between the second data signal and the second reset signal.
  • An electronic apparatus comprising: a solid-state imaging device including: the charge-voltage conversion unit; and a second transfer gate unit that couples the potential of the charge storage unit.

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Abstract

　本技術は、画質を劣化させずに、固体撮像装置のダイナミックレンジを拡大することができるようにする固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。 固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含む。本技術は、例えば、固体撮像装置に適用できる。

Description

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
　本技術は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関し、特に、ダイナミックレンジを拡大できるようにした固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
　従来、様々な方式の固体撮像装置のダイナミックレンジ拡大技術が存在する。
　例えば、異なる感度で時分割に撮影し、時分割に撮影した複数の画像を合成する時分割方式が知られている。
　また、例えば、感度が異なる受光素子を設け、感度が異なる受光素子でそれぞれ撮影した複数の画像を合成することによりダイナミックレンジを拡大する空間分割方式が知られている（例えば、特許文献１、２参照）。
　さらに、例えば、各画素内にフォトダイオードから溢れた電荷を蓄積するメモリを設け、１回の露光期間に蓄積できる電荷量を増やすことによりダイナミックレンジを拡大する画素内メモリ方式が知られている（例えば、特許文献３参照）。
特許第３０７１８９１号公報 特開２００６－２５３８７６号公報 特許第４３１７１１５号公報
　しかしながら、時分割方式や空間分割方式では、分割数を増やすことによりダイナミックレンジを拡大することができる一方、分割数が増えると、アーチファクトの発生や解像度の低下等による画質の劣化が発生する。
　また、画素内メモリ方式では、メモリの容量が限られるため、拡大できるダイナミックレンジに限界があった。
　そこで、本技術は、画質を劣化させずに、固体撮像装置のダイナミックレンジを拡大できるようにするものである。
　本技術の第１の側面の固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含む。
　前記単位画素には、前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスとをさらに設けることができる。
　前記第２の光電変換部と前記電荷蓄積部とを転送ゲート部を介さずに接続することができる。
　前記単位画素には、前記第２の転送ゲート部と前記電荷電圧変換部との間に接続されている第４の転送ゲート部をさらに設けることができる。
　前記駆動部には、前記第１の光電変換部が生成した電荷に基づく信号の読み出し時に、前記第４の転送ゲート部の導通又は非導通を制御させることができる。
　前記駆動部には、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にさせ、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にさせることができる。
　前記駆動部には、前記第１のデータ信号を読み出す場合、前記電荷電圧変換部をリセットした状態において第１のリセット信号を読み出した後、前記第１のデータ信号を読み出し、前記第２のデータ信号を読み出す場合、前記第２のデータ信号を読み出した後、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合した領域をリセットした状態において第２のリセット信号を読み出すように制御させることができる。
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値が所定の閾値以下の場合、前記第１の差分信号を前記単位画素の画素信号に用い、前記第１の差分信号の値が前記閾値を超える場合、前記第２の差分信号を前記単位画素の画素信号に用いる信号処理部をさらに設けることができる。
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値に基づいて設定した合成比率で前記第１の差分信号と前記第２の差分信号を合成することにより、前記単位画素の画素信号を生成する信号処理部をさらに設けることができる。
　前記電荷蓄積部の対向電極を可変電圧電源に接続し、前記駆動部には、前記電荷蓄積部に電荷を蓄積する期間において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出す期間より、前記電荷蓄積部の対向電極に印加される電圧を低くさせることができる。
　本技術の第２の側面の固体撮像装置の駆動方法は、複数の単位画素が配置されている画素アレイ部を備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含む固体撮像装置が、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積し、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第１の光電変換部に蓄積された電荷を前記電荷電圧変換部に転送し、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にし、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する。
　本技術の第３の側面の電子機器は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含む固体撮像装置を備える。
　本技術の第１の側面又は第３の側面においては、第１の光電変換部から電荷電圧変換部に電荷が転送され、第２の光電変換部が生成した電荷が電荷蓄積部に蓄積され、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルが結合される。
　本技術の第２の側面においては、第２の光電変換部が生成した電荷が電荷蓄積部に蓄積され、第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、第２の転送ゲート部が非導通状態にされ、前記第１の光電変換部に蓄積された電荷が電荷電圧変換部に転送され、第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部が導通状態にされ、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルが結合される。
　本技術の第１の側面乃至第３の側面によれば、画質を劣化させずに、固体撮像装置のダイナミックレンジを拡大することができる。
本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。 本技術の第１の実施の形態における単位画素の構成例を示す回路図である。 図４の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図４の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第１の実施の形態における単位画素の変形例を示す回路図である。 本技術の第２の実施の形態における単位画素の構成例を示す回路図である。 図８の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図８の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第３の実施の形態における単位画素の構成例を示す回路図である。 図１１の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図１１の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第４の実施の形態における単位画素の構成例を示す回路図である。 図１４の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図１４の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第５の実施の形態における単位画素の構成例を示す回路図である。 図１７の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図１７の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 処信号処理の説明に供する入射光量－出力の特性図（その１）である。 信号処理の説明に供する入射光量－出力の特性図（その２）である。 固体撮像装置の使用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
　１．本技術が適用される固体撮像装置
　２．第１の実施の形態
　３．第２の実施の形態（電荷蓄積部の対向電極に印加する電圧を可変にした例）
　４．第３の実施の形態（第３転送ゲート部を削除した例）
　５．第４の実施の形態（高感度データ信号の読み出し時の変換効率を可変にした例）
　６．第５の実施の形態（高感度データ信号の読み出し時の変換効率を可変にし、第３転送ゲート部を削除した例）
　７．ノイズ除去処理及び演算処理に関する説明
　８．変形例
　９．固体撮像装置の使用例
＜１．本技術が適用される固体撮像装置＞
｛１－１．基本的なシステム構成｝
　図１は、本技術が適用される固体撮像装置、例えばＸ－Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
　本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
　ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
　画素アレイ部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、すなわち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
　画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
｛１－２．他のシステム構成｝
　本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
　例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。
　更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。
＜２．第１の実施の形態＞
　次に、図４乃至図７を参照して、本技術の第１の実施の形態について説明する。
｛単位画素１００Ａの回路構成｝
　図４は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ａの構成例を示す回路図である。
　単位画素１００Ａは、第１光電変換部１０１、第１転送ゲート部１０２、第２光電変換部１０３、第２転送ゲート部１０４、第３転送ゲート部１０５、電荷蓄積部１０６、リセットゲート部１０７、ＦＤ（フローティングディフュージョン）部１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０を含むように構成される。
　また、単位画素１００Ａに対して、図１乃至図３の画素駆動線１６として、複数の駆動線が、例えば画素行毎に配線される。そして、図１乃至図３の垂直駆動部１２から複数の駆動線を介して、各種の駆動信号ＴＧＬ、ＴＧＳ、ＦＣＧ、ＲＳＴ、ＳＥＬが供給される。これらの駆動信号は、単位画素１００Ａの各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
　第１光電変換部１０１は、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部１０１は、受光した光量に応じた電荷を生成し、蓄積する。
　第１転送ゲート部１０２は、第１光電変換部１０１とＦＤ部１０８との間に接続されている。第１転送ゲート部１０２のゲート電極には、駆動信号ＴＧＬが印加される。駆動信号ＴＧＬがアクティブ状態になると、第１転送ゲート部１０２が導通状態になり、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
　第２光電変換部１０３は、第１光電変換部１０１と同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部１０３は、受光した光量に応じた電荷を生成し、蓄積する。
　第１光電変換部１０１と第２光電変換部１０３を比較すると、第１光電変換部１０１の方が受光面の面積が広く、感度が高く、第２光電変換部１０３の方が受光面の面積が狭く、感度が低い。
　第２転送ゲート部１０４は、電荷蓄積部１０６とＦＤ部１０８との間に接続されている。第２転送ゲート部１０４のゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部１０４が導通状態になり、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
　第３転送ゲート部１０５は、第２光電変換部１０３と電荷蓄積部１０６との間に接続されている。第３転送ゲート部１０５のゲート電極には、駆動信号ＴＧＳが印加される。駆動信号ＴＧＳがアクティブ状態になると、第３転送ゲート部１０５が導通状態になり、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、電荷蓄積部１０６、或いは、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域に転送される。
　また、第３転送ゲート部１０５のゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部１０３の飽和電荷量を超え、第２光電変換部１０３から溢れた電荷を電荷蓄積部１０６に転送するオーバーフローパスが形成されている。なお、以下、第３転送ゲート部１０５のゲート電極の下部に形成されているオーバーフローパスを、単に第３転送ゲート部１０５のオーバーフローパスと称する。
　電荷蓄積部１０６は、例えば、キャパシタからなり、第２転送ゲート部１０４と第３転送ゲート部１０５との間に接続されている。電荷蓄積部１０６の対向電極は、電源電圧ＶＤＤを供給する電源ＶＤＤの間に接続されている。電荷蓄積部１０６は、第２光電変換部１０３から転送される電荷を蓄積する。
　リセットゲート部１０７は、電源ＶＤＤとＦＤ部１０８との間に接続されている。リセットゲート部１０７のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットゲート部１０７が導通状態になり、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　ＦＤ部１０８は、電荷を電圧信号に電荷電圧変換して出力する。
　増幅トランジスタ１０９は、ゲート電極がＦＤ部１０８に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部１０８に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１０９は、ソース電極が選択トランジスタ１１０を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源１１１とソースフォロワ回路を構成する。
　選択トランジスタ１１０は、増幅トランジスタ１０９のソース電極と垂直信号線１７との間に接続されている。選択トランジスタ１１０のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタ１１０が導通状態になり、単位画素１００Ａが選択状態となる。これにより、増幅トランジスタ１０９から出力される画素信号が、選択トランジスタ１１０を介して、垂直信号線１７に出力される。
　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
｛単位画素１００Ａの動作｝
　次に、図５及び図６のタイミングチャートを参照して、単位画素１００Ａの動作について説明する。
（単位画素１００Ａの露光開始時の動作）
　まず、図５のタイミングチャートを参照して、単位画素１００Ａの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図５には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ３において、駆動信号ＴＧＬ、ＦＣＧ、ＴＧＳがオンし、第１転送ゲート部１０２、第２転送ゲート部１０４、第３転送ゲート部１０５がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。また、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、結合した領域に転送され、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、結合した領域に転送される。そして、結合した領域がリセットされる。
　次に、時刻ｔ４において、駆動信号ＴＧＬ、ＴＧＳがオフし、第１転送ゲート部１０２、第３転送ゲート部１０５がオフする。これにより、第１光電変換部１０１及び第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ５において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ６において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から溢れ、第３転送ゲート部１０５のオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。
　そして、時刻ｔ７において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ａの読み出し時の動作）
　次に、図６のタイミングチャートを参照して、単位画素１００Ａの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図５の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図６には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００Ａが選択状態になる。
　次に、時刻ｔ２３において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ２４において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ２５において、駆動信号ＦＣＧ、ＴＧＳがオンし、第２転送ゲート部１０４及び第３転送ゲート部１０５がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合するとともに、第２光電変換部１０３に蓄積されている電荷が、結合した領域に転送される。これにより、露光期間中に第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷が、結合した領域に蓄積される。
　この時刻ｔ２５において、画素信号の読み出しが開始され、露光期間が終了する。
　次に、時刻ｔ２６において、駆動信号ＴＧＳがオフし、第３転送ゲート部１０５がオフする。これにより、第２光電変換部１０３からの電荷の転送が停止する。
　次に、時刻ｔ２６と時刻ｔ２７の間の時刻ｔａにおいて、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域の電位に基づく信号ＳＬが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＳＬは、露光期間中に第２光電変換部１０３で生成され、第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷に基づく信号である。また、信号ＳＬは、露光期間中に第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷が、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域に蓄積された状態における結合した領域の電位に基づく信号となる。従って、信号ＳＬの読み出し時に電荷を電荷電圧変換する容量は、電荷蓄積部１０６とＦＤ部１０８を合わせた容量となる。
　なお、以下、信号ＳＬのことを、低感度データ信号ＳＬとも称する。
　次に、時刻ｔ２７において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされる。
　次に、時刻ｔ２８において、選択信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００Ａが非選択状態になる。
　次に、時刻ｔ２９において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ３０において、選択信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００Ａが選択状態になる。
　次に、時刻ｔ３０と時刻ｔ３１の間の時刻ｔｂにおいて、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域の電位に基づく信号ＮＬが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。この信号ＮＬは、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされた状態における結合した領域の電位に基づく信号となる。
　なお、以下、信号ＮＬのことを、低感度リセット信号ＮＬとも称する。
　次に、時刻ｔ３１において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。
　次に、時刻ｔ３１と時刻ｔ３２の間の時刻ｔｃにおいて、ＦＤ部１０８の電位に基づく信号ＮＨが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＮＨは、リセットされた状態におけるＦＤ部１０８の電位に基づく信号となる。
　なお、以下、信号ＮＨのことを、高感度リセット信号ＮＨとも称する。
　次に、時刻ｔ３２において、駆動信号ＴＧＬがオンし、第１転送ゲート部１０２がオンする。これにより、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
　次に、時刻ｔ３３において、駆動信号ＴＧＬがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１からＦＤ部１０８への電荷の転送が停止する。
　次に、時刻ｔ３３と時刻ｔ３４の間の時刻ｔｄにおいて、ＦＤ部１０８の電位に基づく信号ＳＨが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＳＨは、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷に基づく信号である。また、信号ＳＨは、露光期間中に第１光電変換部１０１に蓄積された電荷がＦＤ部１０８に蓄積された状態におけるＦＤ部１０８の電位に基づく信号となる。従って、信号ＳＨの読み出し時に電荷を電荷電圧変換する容量は、ＦＤ部１０８の容量となり、時刻ｔａにおける低感度データ信号ＳＨの読み出し時より小さくなる。
　なお、以下、信号ＳＨのことを、高感度データ信号ＳＨとも称する。
　次に、時刻ｔ３４において、選択信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００Ａが非選択状態になる。
　次に、時刻ｔ３５において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの画素信号の読み出し期間が終了する。
｛単位画素１００Ｂの回路構成｝
　図７は、図４の単位画素１００Ａの変形例である単位画素１００Ｂの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｂを図４の単位画素１００Ａと比較すると、電荷蓄積部１０６の対向電極の接続位置が異なる。すなわち、単位画素１００Ｂにおいて、電荷蓄積部１０６の対向電極がグラウンドに接続されている。
　なお、単位画素１００Ｂは、単位画素１００Ａと同様に、図５及び図６に示されるタイミングチャートに従って動作する。
＜３．第２の実施の形態＞
　次に、図８乃至図１０を参照して、本技術の第２の実施の形態について説明する。
｛単位画素１００Ｃの回路構成｝
　図８は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｃの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｃを図４の単位画素１００Ａと比較すると、電荷蓄積部１０６の対向電極及びリセットゲート部１０７が、電源ＶＤＤの代わりに可変電源ＶＣＢに接続されている点が異なる。可変電源ＶＣＢの電源電圧ＶＣＢは、例えば、Ｈｉｇｈレベルの電圧ＶＨ、又は、Ｌｏｗレベルの電圧ＶＬに設定される。例えば、電圧ＶＨは、電源電圧ＶＤＤと同様のレベルに設定され、電圧ＶＬは、グラウンドレベルに設定される。
｛単位画素１００Ｃの動作｝
　次に、図９及び図１０のタイミングチャートを参照して、単位画素１００Ｃの動作について説明する。
（単位画素１００Ｃの露光開始時の動作）
　まず、図９のタイミングチャートを参照して、単位画素１００Ｃの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図９には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、電源電圧ＶＣＢ、駆動信号ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、電源電圧ＶＣＢが、電圧ＶＬから電圧ＶＨに変更される。
　その後、時刻ｔ３乃至ｔ７において、図５の時刻ｔ２乃至ｔ６と同様の動作が行われた後、時刻ｔ８において、電源電圧ＶＣＢが、電圧ＶＨから電圧ＶＬに変更される。そして、時刻ｔ９において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｃの読み出し時の動作）
　次に、図１０のタイミングチャートを参照して、単位画素１００Ｃの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図９の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１０には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、電源電圧ＶＣＢ、駆動信号ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｃの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００Ａが選択状態になる。また、電源電圧ＶＣＢが、電圧ＶＬから電圧ＶＨに変更される。
　その後、時刻ｔ２３乃至ｔｄにおいて、図６の時刻ｔ２３乃至ｔｄと同様の動作が行われた後、時刻ｔ３４において、選択信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００Ａが非選択状態になる。また、電源電圧ＶＣＢが、電圧ＶＨから電圧ＶＬに変更される。
　次に、時刻ｔ３５において、水平同期信号ＸＨＳが入力され、単位画素１００Ｃの画素信号の読み出し期間が終了する。
　単位画素１００Ｃでは、露光が開始されてから読み出しが開始されるまでの電荷蓄積部１０６に電荷が蓄積される期間中に電源電圧ＶＣＢが電圧ＶＬに設定される。これにより、電荷蓄積部１０６に電荷が蓄積される期間中に電荷蓄積部１０６に印加される電界が緩和され、電荷蓄積部１０６に発生する暗電流が抑制される。
＜４．第３の実施の形態＞
　次に、図１１乃至図１３を参照して、本技術の第３の実施の形態について説明する。
｛単位画素１００Ｄの回路構成｝
　図１１は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｄの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｄを図４の単位画素１００Ａと比較すると、第３転送ゲート部１０５が削除されている点が異なる。すなわち、第２光電変換部１０３が、第３転送ゲート部１０５を介さずに、電荷蓄積部１０６に直接接続されている。従って、第２光電変換部１０３で生成された電荷は、電荷蓄積部１０６に転送され、蓄積される。
　また、第１転送ゲート部１０２に、駆動信号ＴＧＬの代わりに駆動信号ＴＲＧが印加される。ただし、駆動信号ＴＲＧは、駆動信号ＴＧＬと同様の信号である。
｛単位画素１００Ｄの動作｝
　次に、図１２及び図１３のタイミングチャートを参照して、単位画素１００Ｄの動作について説明する。
（単位画素１００Ｄの露光開始時の動作）
　まず、図１２のタイミングチャートを参照して、単位画素１００Ｄの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図１２には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　まず、時刻ｔ２において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ３において、駆動信号ＦＣＧ、ＴＲＧがオンし、第１転送ゲート部１０２、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。また、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、結合した領域に転送される。そして、結合した領域がリセットされる。
　次に、時刻ｔ４において、駆動信号ＴＲＧがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１及び第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ５において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ６において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から転送された電荷の蓄積を開始する。
　そして、時刻ｔ７において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｄの読み出し時の動作）
　次に、図１３のタイミングチャートを参照して、単位画素１００Ｄの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図１２の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１３には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｄの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００Ｄが選択状態になる。
　次に、時刻ｔ２３において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ２４において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ２５において、駆動信号ＦＣＧがオンし、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合し、露光期間中に第２光電変換部１０３で生成され、電荷蓄積部１０６に蓄積された電荷が、結合した領域に蓄積される。
　この時刻ｔ２５において、画素信号の読み出しが開始され、露光期間が終了する。
　その後、時刻ｔａ乃至ｔｃにおいて、図６の時刻ｔａ乃至ｔｃと同様の動作が行われる。
　次に、時刻ｔ３１において、駆動信号ＴＲＧがオンし、第１転送ゲート部１０２がオンする。これにより、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
　次に、時刻ｔ３２において、駆動信号ＴＲＧがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１からＦＤ部１０８への電荷の転送が停止する。
　その後、時刻ｔｄ乃至ｔ３４において、図６の時刻ｔｄ乃至ｔ３５と同様の動作が行われた後、単位画素１００Ｄの画素信号の読み出し期間が終了する。
　単位画素１００Ｄでは、第２転送ゲート部１０４が削除されるので、単位画素１００Ｄを構成する各素子の配置の面積効率が向上する。例えば、第１光電変換部１０１の受光面の面積を拡大し、第１光電変換部１０１の感度を向上させることが可能である。
＜５．第４の実施の形態＞
　次に、図１４乃至図１６を参照して、本技術の第４の実施の形態について説明する。
｛単位画素１００Ｅの回路構成｝
　図１４は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｅの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４の単位画素１００Ｅを図４の単位画素１００Ａと比較すると、第４転送ゲート部１５１が追加されている点が異なる。第４転送ゲート部１５１は、第２転送ゲート部１０４及びリセットゲート部１０７と、ＦＤ部１０８との間に接続されている。第４転送ゲート部１５１のゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、第４転送ゲート部１５１が導通状態になり、第２転送ゲート部１０４、リセットゲート部１０７、及び、第４転送ゲート部１５１の間のノード１５２と、ＦＤ部１０８とのポテンシャルが結合する。
｛単位画素１００Ｅの動作｝
　次に、図１５及び図１６のタイミングチャートを参照して、単位画素１００Ｅの動作について説明する。
（単位画素１００Ｅの露光開始時の動作）
　まず、図１５のタイミングチャートを参照して、単位画素１００Ｅの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図１５には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。
　次に、時刻ｔ３において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８及びノード１５２の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ４において、駆動信号ＴＧＬ、ＦＣＧ、ＴＧＳがオンし、第１転送ゲート部１０２、第２転送ゲート部１０４、第３転送ゲート部１０５がオンする。これにより、電荷蓄積部１０６、ＦＤ部１０８、及び、ノード１５２のポテンシャルが結合する。また、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、結合した領域に転送され、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、結合した領域に転送される。そして、結合した領域がリセットされる。
　次に、時刻ｔ５において、駆動信号ＴＧＬ、ＴＧＳがオフし、第１転送ゲート部１０２、第３転送ゲート部１０５がオフする。これにより、第１光電変換部１０１及び第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ６において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ７において、駆動信号ＦＣＧ、ＦＤＧがオフし、第２転送ゲート部１０４及び第４転送ゲート部１５１がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から溢れ、第３転送ゲート部１０５のオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。
　そして、時刻ｔ８において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｅの読み出し時の動作）
　次に、図１６のタイミングチャートを参照して、単位画素１００Ｅの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図１５の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１６には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００Ｅが選択状態になる。また、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。これにより、ＦＤ部１０８とノード１５２のポテンシャルが結合する。
　その後、時刻ｔ２３乃至ｔｂにおいて、図６の時刻ｔ２３乃至時刻ｔｂと同様の動作が行われた後、時刻ｔ３１において、駆動信号ＦＣＧ、ＦＤＧがオフし、第２転送ゲート部１０４及び第４転送ゲート部１５１がオフする。
　その後、時刻ｔｃ乃至ｔ３５において、図６の時刻ｔｃ乃至時刻ｔ３５と同様の動作が行われた後、単位画素１００Ｅの読み出し期間が終了する。
　なお、図１６内の点線で示されるように、時刻ｔ３１において、駆動信号ＦＤＧをオフせずに、時刻ｔ３４において、駆動信号ＦＤＧをオフするようにすることも可能である。
　時刻ｔ３１において駆動信号ＦＤＧをオフした場合、ＦＤ部１０８がノード１５２とポテンシャルが結合していない状態で、高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出しが行われる。その結果、高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出し時の容量が、ＦＤ部１０８の容量のみとなる。
　一方、時刻ｔ３１において駆動信号ＦＤＧをオフしない場合、ＦＤ部１０８が第４転送ゲート部１５１を介してノード１５２とポテンシャルが結合した状態で、高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出しが行われる。その結果、高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出し時の容量が、ＦＤ部１０８の容量に、第４転送ゲート部１５１のゲート容量及びノード１５２の容量を加えた容量となる。
　従って、駆動信号ＦＤＧのオン／オフを制御することにより、高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出し時の変換効率を調整することができる。例えば、低照度の場合に駆動信号ＦＤＧをオフすることにより、変換効率を上げ、高感度データ信号のＳＮ比を向上させることができる。また、例えば、高照度の場合に駆動信号ＦＤＧをオンすることにより、変換効率を下げ、高感度データ信号のダイナミックレンジの減少を抑制することができる。
　なお、駆動信号ＦＤＧのオン／オフの制御は、フレーム毎に行っても、行毎に行ってもよい。例えば、カラー配列の単位行毎に駆動信号ＦＤＧのオン／オフを切り替えた画像を取得し、両者を補完して合成することにより、解像度は犠牲になるものの高感度データ信号のダイナミックレンジを拡大することが可能になる。
＜６．第５の実施の形態＞
　次に、図１７乃至図１９を参照して、本技術の第５の実施の形態について説明する。
｛単位画素１００Ｆの回路構成｝
　図１７は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｆの構成例を示す回路図である。なお、図中、図１４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｆを図１４の単位画素１００Ｅと比較すると、第３転送ゲート部１０５が削除されている点が異なる。すなわち、第２光電変換部１０３が、第３転送ゲート部１０５を介さずに、直接電荷蓄積部１０６に接続されている。従って、単位画素１００Ｆは、図１１の単位画素１００Ｄに第４転送ゲート部１５１を追加した構成となる。
｛単位画素１００Ｆの動作｝
　次に、図１８及び図１９のタイミングチャートを参照して、単位画素１００Ｆの動作について説明する。
（単位画素１００Ｆの露光開始時の動作）
　まず、図１８のタイミングチャートを参照して、単位画素１００Ｆの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図１８には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。
　次に、時刻ｔ３において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８及びノード１５２の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ４において、駆動信号ＴＲＧ、ＦＣＧがオンし、第１転送ゲート部１０２、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６、ＦＤ部１０８、及び、ノード１５２のポテンシャルが結合する。また、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、結合した領域に転送される。そして、結合した領域がリセットされる。
　次に、時刻ｔ５において、駆動信号ＴＲＧがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１及び第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ６において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ７において、駆動信号ＦＣＧ、ＦＤＧがオフし、第２転送ゲート部１０４及び第４転送ゲート部１５１がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から転送された電荷の蓄積を開始する。
　そして、時刻ｔ８において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｆの読み出し時の動作）
　次に、図１９のタイミングチャートを参照して、単位画素１００Ｆの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図１８の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１９には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｆの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００Ｆが選択状態になる。また、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。これにより、ＦＤ部１０８とノード１５２のポテンシャルが結合する。
　その後、時刻ｔ２３乃至ｔｂにおいて、図１３の時刻ｔ２３乃至時刻ｔｂと同様の動作が行われる。
　次に、時刻ｔ３０において、駆動信号ＦＣＧ、ＦＤＧがオフし、第２転送ゲート部１０４及び第４転送ゲート部１５１がオフする。
　その後、時刻ｔｃ乃至ｔ３４において、図１３の時刻ｔｃ乃至時刻ｔ３４と同様の動作が行われた後、単位画素１００Ｆの読み出し期間が終了する。
　なお、図１９内の点線で示されるように、時刻ｔ３０において、駆動信号ＦＤＧをオフせずに、時刻ｔ３３において、駆動信号ＦＤＧをオフするようにすることも可能である。これにより、単位画素１００Ｆは、図１４の単位画素１００Ｅと同様に、高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出し時の変換効率を調整することができる。
＜７．ノイズ除去処理及び演算処理に関する説明＞
　上述した単位画素１００Ａ乃至１００Ｆからは、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、及び、高感度データ信号ＳＨの順に、垂直信号線１７に対して信号が出力される。そして、後段の信号処理部、例えば、図１乃至図３に示すカラム処理部１３や信号処理部１８において、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、及び、高感度データ信号ＳＨに対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理及び信号処理部１８における演算処理の例について説明する。
｛ノイズ除去処理｝
　最初に、カラム処理部１３によるノイズ除去処理について説明する。
（ノイズ除去処理の処理例１）
　まず、ノイズ除去処理の処理例１について説明する。
　まず、カラム処理部１３は、低感度データ信号ＳＬと低感度リセット信号ＮＬとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ－低感度リセット信号ＮＬとなる。
　次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ－高感度リセット信号ＮＨとなる。
　このように、処理例１では、低感度の信号ＳＬ、ＮＬに対しては、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＤＤＳ処理が行われる。高感度の信号ＳＨ、ＮＨについては、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。
　また、処理例１では、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、及び、低コスト化が図れる利点がある。
（ノイズ除去処理の処理例２）
　次に、ノイズ除去処理の処理例２について説明する。
　処理例２では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例２の演算処理は、例えば、信号処理部１８において、データ格納部１９を記憶手段として用いたり、外部のＤＳＰ回路において、フレームメモリを用いたりして行うことになる。
　具体的には、まず、カラム処理部１３は、低感度データ信号ＳＬと、前フレームにおける低感度リセット信号ＮＬＡとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ－低感度リセット信号ＮＬＡとなる。
　次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ－高感度リセット信号ＮＨとなる。
　このように、処理例２では、低感度の信号ＳＬ、ＮＬについても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。これにより、フレームメモリ等の記憶手段が必要になるものの、処理例１に比べてリセットノイズを大幅に抑制できる利点がある。
｛画素信号の演算処理｝
　次に、上述した第１乃至第３の実施の形態における信号処理部１８の画素信号の演算処理について説明する。
（画素信号の演算処理の処理例１）
　まず、画素信号の演算処理の処理例１について説明する。
　まず、信号処理部１８は、低感度差分信号ＳＮＬが所定の範囲内となったときに、低感度差分信号ＳＮＬと高感度差分信号ＳＮＨの比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、信号処理部１８は、低感度差分信号ＳＮＬと当該ゲインテーブルの積を低感度差分信号ＳＮＬの補正値として算出する。
　ここで、ゲインをＧ、低感度差分信号ＳＮＬの補正値（以下、補正低感度差分信号と称する）をＳＮＬ’とすると、ゲインＧ及び補正低感度差分信号ＳＮＬ’は、次式（１）、（２）に基づいて求めることができる。
　Ｇ＝ＳＮＨ／ＳＮＬ＝（Ｃｆｄ＋Ｃｆｃ）／Ｃｆｄ　・・・（１）
　ＳＮＬ’＝Ｇ×ＳＮＬ　・・・（２）
　ここで、ＣｆｄはＦＤ部１０８の容量値、Ｃｆｃは電荷蓄積部１０６の容量値である。従って、ゲインＧは、容量比と等価である。
　図２０は、入射光量に対する低感度差分信号ＳＮＬ、高感度差分信号ＳＮＨ、及び、補正低感度差分信号ＳＮＬ’の関係を示している。
　次に、信号処理部１８は、図２１のＡに示すように、予め設定された所定の閾値Ｖｔを用いる。閾値Ｖｔは、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される。
　そして、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超えない場合、当該高感度差分信号ＳＮＨを処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮＨ＜Ｖｔの場合、画素信号ＳＮ＝高感度差分信号ＳＮＨとなる。
　一方、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超える場合、低感度差分信号ＳＮＬの補正低感度差分信号ＳＮＬ’を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖｔ≦ＳＮＨの場合、画素信号ＳＮ＝補正低感度差分信号ＳＮＬ’となる。
（画素信号の演算処理の処理例２）
　次に、画素信号の演算処理の処理例２について説明する。
　具体的には、信号処理部１８は、図２１のＢに示すように、高感度差分信号ＳＮＨが所定の範囲内において、補正低感度差分信号ＳＮＬ’、及び、高感度差分信号ＳＮＨを予め設定された比率において合成し、画素信号ＳＮとして出力する。
　例えば、信号処理部１８は、所定の閾値Ｖｔを基準としてその前後の範囲において、下記のように、段階的に、補正低感度差分信号ＳＮＬ’、及び、高感度差分信号ＳＮＨの合成比率を変化させる。所定の閾値Ｖｔは、先述したように、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される値である。
　　ＳＮＨ＜Ｖｔ×０．９０の場合に、ＳＮ=ＳＮＨ
　　Ｖｔ×０．９０≦ＳＮＨ＜Ｖｔ×０．９４の場合に、
　　　　　　　　　　　　ＳＮ＝０．９×ＳＮＨ＋０．１×ＳＮＬ’
　　Ｖｔ×０．９４≦ＳＮＨ＜Ｖｔ×０．９８の場合に、
　　　　　　　　　　　　ＳＮ＝０．７×ＳＮＨ＋０．３×ＳＮＬ’
　　Ｖｔ×０．９８≦ＳＮＨ＜Ｖｔ×１．０２の場合に、
　　　　　　　　　　　　ＳＮ＝０．５×ＳＮＨ＋０．５×ＳＮＬ’
　　Ｖｔ×１．０２≦ＳＮＨ＜Ｖｔ×１．０６の場合に、
　　　　　　　　　　　　ＳＮ＝０．３×ＳＮＨ＋０．７×ＳＮＬ’
　　Ｖｔ×１．０６≦ＳＮＨ＜Ｖｔ×１．１０の場合に、
　　　　　　　　　　　　ＳＮ＝０．１×ＳＮＨ＋０．９×ＳＮＬ’
　　Ｖｔ×１．１０≦ＳＮＨの場合に、ＳＮ＝ＳＮＬ’
　なお、第４及び第５の実施の形態では、上述したように高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出し時の容量が可変であるため、その容量の値により、上述した式（１）のゲインＧの値が変化する。
　以上のような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。
　また、ＣＭＯＳイメージセンサ１０、１０Ａ及び１０Ｂでは、低感度の第２光電変換部１０３に対して電荷蓄積部１０６を設けることにより、低感度データ信号ＳＬが飽和するレベルを引き上げることができる。これにより、ダイナミックレンジの最小値を保持したまま、ダイナミックレンジの最大値を大きくすることができ、ダイナミックレンジを拡大することができる。
　例えば、車載向けのイメージセンサにおいて、ＬＥＤ光源のように点滅する被写体を、点滅するタイミングによって撮像できないＬＥＤフリッカという現象が発生する場合がある。このＬＥＤフリッカは、例えば、従来のイメージセンサのダイナミックレンジが低く、被写体毎に露光時間を調整する必要があるために生じる。
　すなわち、従来のイメージセンサは、様々な照度の被写体に対応するため、低照度の被写体に対しては露光時間を長く、高照度の被写体に対しては露光時間を短くしている。これにより、低いダイナミックレンジでも様々な照度の被写体に対応することが可能になる。一方、露光時間に関わらず読み出し速度は一定であるため、読み出し時間よりも短い単位で露光時間を設定する場合、露光時間以外に光電変換部に入射した光は、光電変換されて電荷になるものの、読み出されることなく破棄される。
　一方、ＣＭＯＳイメージセンサ１０、１０Ａ及び１０Ｂでは、上述したようにダイナミックレンジを拡大することができ、露光時間を長く設定することができるため、ＬＥＤフリッカの発生を抑制することができる。
　また、ＣＭＯＳイメージセンサ１０、１０Ａ及び１０Ｂでは、上述したように時分割方式や空間分割方式で分割数を増やした場合に発生するアーチファクトの発生や解像度の低下を防止することができる。
＜８．変形例＞
　以上の説明では、１画素内に感度が異なる２つの光電変換部を設ける例を示したが、１画素内に３つ以上の光電変換部を設けることも可能である。この場合、感度が最も高い光電変換部に電荷蓄積部を設けずに、少なくとも感度が最も低い光電変換部に電荷蓄積部を設けるようにすればよい。また、この条件を満たしていれば、感度が同じ光電変換部を２つ以上設けることも可能である。
　また、上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ－Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
　さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
　なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜９．固体撮像装置の使用例＞
　図２２は、上述の固体撮像装置の使用例を示す図である。
　上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像装置｝
　図２３は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）３０１の構成例を示すブロック図である。
　図２３に示すように、撮像装置３０１は、レンズ群３１１などを含む光学系、撮像素子３１２、カメラ信号処理部であるＤＳＰ回路３１３、フレームメモリ３１４、表示装置３１５、記録装置３１６、操作系３０７、及び、電源系３１８等を有している。そして、ＤＳＰ回路３１３、フレームメモリ３１４、表示装置３１５、記録装置３１６、操作系３０７、及び、電源系３１８がバスライン３１９を介して相互に接続された構成となっている。
　レンズ群３１１は、被写体からの入射光（像光）を取り込んで撮像素子３１２の撮像面上に結像する。撮像素子３１２は、レンズ群３１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示装置３１５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子３１２で撮像された動画または静止画を表示する。記録装置３１６は、撮像素子３１２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
　操作系３０７は、ユーザによる操作の下に、本撮像装置３０１が持つ様々な機能について操作指令を発する。電源系３１８は、ＤＳＰ回路３１３、フレームメモリ３１４、表示装置３１５、記録装置３１６、及び、操作系３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置３０１は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置３０１において、撮像素子３１２として、上述した各実施形態に係る固体撮像装置を用いることができる。これにより、撮像装置３０１の画質を向上させることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した各実施の形態は、可能な範囲で組み合わせることができる。例えば、上述した第３乃至第５の実施の形態を第２の実施の形態と組み合わせることが可能である。
　また、例えば、本技術は以下のような構成も取ることができる。
（１）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
　を含む固体撮像装置。
（２）
　前記単位画素は、
　　前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、
　　前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスと
　をさらに含む前記（１）に記載の固体撮像装置。
（３）
　前記第２の光電変換部と前記電荷蓄積部とが転送ゲート部を介さずに接続されている
　前記（１）に記載の固体撮像装置。
（４）
　前記単位画素は、
　　前記第２の転送ゲート部と前記電荷電圧変換部との間に接続されている第４の転送ゲート部を
　さらに含む前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
　前記駆動部は、前記第１の光電変換部が生成した電荷に基づく信号の読み出し時に、前記第４の転送ゲート部の導通又は非導通を制御する
　前記（４）に記載の固体撮像装置。
（６）
　前記駆動部は、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にする
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
　前記駆動部は、前記第１のデータ信号を読み出す場合、前記電荷電圧変換部をリセットした状態において第１のリセット信号を読み出した後、前記第１のデータ信号を読み出し、前記第２のデータ信号を読み出す場合、前記第２のデータ信号を読み出した後、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合した領域をリセットした状態において第２のリセット信号を読み出すように制御する
　前記（６）に記載の固体撮像装置。
（８）
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値が所定の閾値以下の場合、前記第１の差分信号を前記単位画素の画素信号に用い、前記第１の差分信号の値が前記閾値を超える場合、前記第２の差分信号を前記単位画素の画素信号に用いる信号処理部を
　さらに備える前記（７）に記載の固体撮像装置。
（９）
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値に基づいて設定した合成比率で前記第１の差分信号と前記第２の差分信号を合成することにより、前記単位画素の画素信号を生成する信号処理部を
　さらに備える前記（７）に記載の固体撮像装置。
（１０）
　前記電荷蓄積部の対向電極を可変電圧電源に接続し、
　前記駆動部は、前記電荷蓄積部に電荷を蓄積する期間において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出す期間より、前記電荷蓄積部の対向電極に印加される電圧を低くする
　前記（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
　複数の単位画素が配置されている画素アレイ部を
　備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
　を含む固体撮像装置が、
　前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積し、
　前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第１の光電変換部に蓄積された電荷を前記電荷電圧変換部に転送し、
　前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にし、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する
　固体撮像装置の駆動方法。
（１２）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
　を含む固体撮像装置を
　備える電子機器。
　１０，１０Ａ，１０Ｂ　ＣＭＯＳイメージセンサ，　１１　画素アレイ部，　１２　垂直駆動部，　１３　カラム処理部，　１４　水平駆動部，　１５　システム制御部，　１６　画素駆動線，　１７　垂直信号線，　１８　信号処理部，　１９　データ格納部，　１００Ａ乃至１００Ｆ　単位画素，　１０１　第１光電変換部，　１０２　第１の転送ゲート部，　１０３　第２光電変換部，　１０４　第２転送ゲート部，　１０５　第３転送ゲート部，　１０６　電荷蓄積部，　１０７　リセットゲート部，　１０８　ＦＤ部，　１０９　増幅トランジスタ，　１１０　選択トランジスタ，　１５１　第４転送ゲート部，　１５２　ノード，　３０１　撮像装置，　３１２　撮像素子

Claims (12)

  1. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
    　　電荷電圧変換部と、
    　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
    　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
    　を含む固体撮像装置。
  2. 　前記単位画素は、
    　　前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、
    　　前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスと
    　をさらに含む請求項１に記載の固体撮像装置。
  3. 　前記第２の光電変換部と前記電荷蓄積部とが転送ゲート部を介さずに接続されている
    　請求項１に記載の固体撮像装置。
  4. 　前記単位画素は、
    　　前記第２の転送ゲート部と前記電荷電圧変換部との間に接続されている第４の転送ゲート部を
    　さらに含む請求項１に記載の固体撮像装置。
  5. 　前記駆動部は、前記第１の光電変換部が生成した電荷に基づく信号の読み出し時に、前記第４の転送ゲート部の導通又は非導通を制御する
    　請求項４に記載の固体撮像装置。
  6. 　前記駆動部は、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にする
    　請求項１に記載の固体撮像装置。
  7. 　前記駆動部は、前記第１のデータ信号を読み出す場合、前記電荷電圧変換部をリセットした状態において第１のリセット信号を読み出した後、前記第１のデータ信号を読み出し、前記第２のデータ信号を読み出す場合、前記第２のデータ信号を読み出した後、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合した領域をリセットした状態において第２のリセット信号を読み出すように制御する
    　請求項６に記載の固体撮像装置。
  8. 　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値が所定の閾値以下の場合、前記第１の差分信号を前記単位画素の画素信号に用い、前記第１の差分信号の値が前記閾値を超える場合、前記第２の差分信号を前記単位画素の画素信号に用いる信号処理部を
    　さらに備える請求項７に記載の固体撮像装置。
  9. 　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値に基づいて設定した合成比率で前記第１の差分信号と前記第２の差分信号を合成することにより、前記単位画素の画素信号を生成する信号処理部を
    　さらに備える請求項７に記載の固体撮像装置。
  10. 　前記電荷蓄積部の対向電極を可変電圧電源に接続し、
    　前記駆動部は、前記電荷蓄積部に電荷を蓄積する期間において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出す期間より、前記電荷蓄積部の対向電極に印加される電圧を低くする
    　請求項１に記載の固体撮像装置。
  11. 　複数の単位画素が配置されている画素アレイ部を
    　備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　電荷蓄積部と、
    　　電荷電圧変換部と、
    　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
    　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
    　を含む固体撮像装置が、
    　前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積し、
    　前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第１の光電変換部に蓄積された電荷を前記電荷電圧変換部に転送し、
    　前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にし、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する
    　固体撮像装置の駆動方法。
  12. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
    　　電荷電圧変換部と、
    　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
    　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
    　を含む固体撮像装置を
    　備える電子機器。
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