JP7068796B2

JP7068796B2 - 固体撮像装置、駆動方法、および電子機器

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Publication number: JP7068796B2
Application number: JP2017202402A
Authority: JP
Inventors: 直樹河津; 敦史鈴木; 巧岡
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2016-11-25
Filing date: 2017-10-19
Publication date: 2022-05-17
Anticipated expiration: 2037-10-19
Also published as: JP2018093480A

Description

本技術は、固体撮像装置、駆動方法、および電子機器に関し、特に、例えば、受光感度が異なる２つのPD（フォトダイオード）の出力を合成して画素値を広ダイナミックレンジ化させる場合の階調を改善することができるようにする固体撮像装置、駆動方法、および電子機器に関する。

例えば、イメージセンサにおいて、受光感度が異なる複数のPDの出力を合成して画素値を広ダイナミックレンジ化させる技術として、サイズが大きい大PDと、大PDよりもサイズが小さい小PDとの出力を合成する技術がある。

例えば、大PD及び小PDそれぞれから得られる画素値の階調が、12ビット（0ないし4096)（約72dB）で表される場合、大PDと小PDとの感度比を（約）240倍（47dB）にすることにより、大PDと小PDとの出力を合成した合成画素値として、（約）120dB（≒72dB+47dB）の階調の画素値を実現することができる。

大PDと小PDとの出力の合成では、例えば、大PDの出力が飽和するまでは、大PDの出力が、合成画素値として採用され、大PDの出力が飽和した後は、小PDの出力が、240倍のデジタルゲインをかけて、合成画素値として採用される。

したがって、大PDの出力が飽和した後は、合成画素値として、小PDの出力に240倍のデジタルゲインをかけた値が採用されるため、大PDの出力が採用される場合に比較して、合成画素値の階調が粗くなる。

なお、イメージセンサにおいて、PDの出力の AD(Analog to Digital)変換に用いるランプ波の波形を非線形にすることで、ガンマ補正を行うことが提案されている（例えば、特許文献１を参照）。

特開２００６－３３４５４号公報

上述したように、大PDの出力の飽和後の合成画素値としては、小PDの出力に所定のデジタルゲインをかけた値が採用されるため、その合成画素値の階調は、大PDの出力が採用される場合の合成画素値の階調に比較して粗くなる。

本技術は、このような状況に鑑みてなされたものであり、階調を改善することができるようにするものである。

本技術の第１の固体撮像装置は、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と、前記AD変換部からの出力を線形データに補正する補正部とを備える固体撮像装置である。

本技術の第１の駆動方法は、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換し、前記AD変換された結果を線形データに補正することを含む駆動方法である。

本技術の第１の電子機器は、固体撮像装置と、前記固体撮像装置を制御する制御部とを備え、前記固体撮像装置は、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と、前記AD変換部からの出力を線形データに補正する補正部とを有する電子機器である。

本技術の第１の固体撮像装置、駆動方法、及び、電子機器においては、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号がAD(Analog to Digital)変換され、AD変換された結果が、線形データに補正される。

本技術の第２の固体撮像装置は、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部とを備え、前記AD変換部は、前記電気信号と前記線形参照信号とを比較するコンパレータと、前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力するカウンタとを有する固体撮像装置である。

本技術の第２の駆動方法は、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部を備える固体撮像装置の前記AD変換部が、前記電気信号と前記線形参照信号とを比較し、前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力することを含む駆動方法である。

本技術の第２の電子機器は、固体撮像装置と、前記固体撮像装置を制御する制御部とを備え、前記固体撮像装置は、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部とを有し、前記AD変換部は、前記電気信号と前記線形参照信号とを比較するコンパレータと、前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力するカウンタとを有する電子機器である。

本技術の第２の固体撮像装置、駆動方法、及び、電子機器においては、受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号がAD(Analog to Digital)変換される。AD変換では、前記電気信号と前記線形参照信号とが比較され、前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値が出力される。

本技術によれば、階調を改善することができる。

大画素と小画素の出力を合成して画素値を広ダイナミックレンジ化させる技術の一例を示す図である。 DAコンバータによる線形な出力を示す図である。本技術を適用したDAコンバータによる非線形な出力を示す図である。図３の拡大図である。 SP1のCDS駆動におけるＤ相読み出し時、および、SP2のDDS駆動におけるＰ相読み出し時にADコンバータの出力を非線形とした場合のRamp波の波形を示す図である。本技術を適用したイメージセンサの構成例を示すブロック図である。画素アレイ部に配置されている画素の構成例を示す回路図である。画素の駆動タイミングを示す図である。画素におけるSP1とSP2の配置例を示す図である。 AD変換部の構成例を示すブロック図である。 AD変換部の駆動タイミングを示す図である。 AD変換部のDAコンバータの構成例を示す回路図である。 Ramp DACを成すシフトレジスタの構成例を示す回路図である。 DAコンバータの第１の駆動例に対応するレベルシフタ出力を示す図である。図１４のレベルシフタ出力に対応するRamp波形を示す図である。 DAコンバータの第２の駆動例に対応するレベルシフタ出力を示す図である。図１５のレベルシフタ出力に対応するRamp波形を示す図である。 Ramp波のセトリング未達を説明するための図である。 Ramp波のセトリング未達を説明するための図である。カラムの位置によって異なるRamp Stableを示す図である。縦列カラム型イメージセンサへの適用例を示すブロックである。 AD変換部の出力を補正する補正部の配置例を示すブロック図である。非線形データを線形データに補正する様子を示す図である。第１の変形例におけるカウンタの駆動周波数の変化を示す図である。第１の変形例に対応するRamp波形を示す図である。第２の変形例におけるDAコンバータの駆動周波数の変化を示す図である。第２の変形例に対応するRamp波形を示す図である。体内情報取得システムの概略的な構成の一例を示すブロック図である。車両制御システムの概略的な構成の一例を示すブロック図である。車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

＜受光感度が異なる複数のPDの出力を合成することによる画素値の広ダイナミックレンジ化＞

イメージセンサにおいて、受光感度が異なる複数のPDの出力を合成することにより、画素値を広ダイナミックレンジ(Wide Dynamic Range)化する技術について説明する。

受光感度が異なる複数のPDとしては、例えば、サイズが異なる複数のPDを採用することができる。

図１は、サイズが大きい大PD（図面においてはSP1とも称する）、大PDよりもサイズが小さい小PD（図面においてはSP2とも称する）の出力を合成して画素値を広ダイナミックレンジ化させる技術の一例を示している。

例えば、同図のＡに示されるように、大PDと小PDの感度比が240倍であり、合成前の両PDの階調が4096（12bit）であるものを、1048576(20bit)にまで広ダイナミックレンジ化する場合（120dBを実現する場合）、小PDの出力に240倍のデジタルゲインをかけることで達成される。ただし、デジタルゲインをかけたことにより、小PDの出力を合成した領域については、同図のＢに示されるように、大PDの出力を採用する領域に比較して、その階調が240倍に粗くなってしまう。

このように、画素値の階調が荒くなってしまうと、例えば車載センシング等の用途では、要求される解像度を満たすことができなくなってしまうことがある。

例えば車載センシングでは、Con Res.(Constant resolution)=ΔLSB/Digital codeに対して１％以下の達成が要求されているが、図１の例では、大PDから小PDに切り替わるポイントにおけるCon Res.= 5.85(=240/4095×100)％となり、上述した要求を達成することができない。

Con Res.を小さくする方法としては、PDの出力をAD変換するに際して、PDの出力と比較するためのRamp波の波形を非線形にすることが挙げられる。なお、Ramp波の波形を非線形にすることについて、例えば特許文献１に記載がある。

特許文献１に記載されている技術によれば、Ramp波の波形を非線形にすることができる。ただし、その用途はガンマ補正であって、大PDと小PDの出力を合成した場合のCon resを改善することはできない。

そこで、本技術では、複数のPDの出力を合成した場合のCon resを改善できるようにする。

図１は、受光感度が異なる複数の光電変換部としての２つのPDの出力を合成することによる画素値の広ダイナミックレンジ化を説明する図である。

図１のＡは、サイズが大きく受光感度が高い大PDであるSP1と、SP１よりサイズが小さく受光感度が低い小PDであるSP2とについて、SP1及びSP2に入射する光の明るさと、SP1及びSP2の出力をAD変換したAD変換結果であるディジタルコードとの関係の例を示す図である。

図１のＡでは、SP1及びSP2の出力は、いずれも、12ビットにAD変換される。以下、NビットへのAD変換を、NビットAD変換ともいう。SP1及びSP2の出力を12ビットAD変換することにより得られるディジタルコードは、0ないし4095の範囲の値である。

ここで、以下、SP1の出力をAD変換することにより得られるディジタルコードを、SP1のディジタルコードともいう。同様に、SP2の出力をAD変換することにより得られるディジタルコードを、SP2のディジタルコードともいう。

図１のＡでは、SP1とSP2との受光感度の比が、（約）240倍(47dB)になっている。すなわち、SP1の受光感度は、SP2の受光感度よりも、240倍高い。

したがって、SP2のディジタルコードのLSB(Least Significant Bit)は、SP1のディジタルコードのLSBに対応する明るさの240倍の明るさに対応する。

図１のＢは、SP1及びSP2に入射する光の明るさと、SP1及びSP2の出力を合成した合成画素値としてのディジタルコードとの関係の例を示す図である。

SP1及びSP2の出力を合成して広ダイナミックレンジを実現する場合、SP1とSP2との出力の合成では、例えば、SP1の出力が飽和するまでは、SP1のディジタルコードが、合成画素値として採用（選択）され、SP1の出力が飽和した後は、SP2のディジタルコードが、SP1とSP2との受光感度の比である240倍のデジタルゲインをかけて、合成画素値として採用される。以下、このようにして、合成画素値を得ることを、SP1とSP2とのディジタルコードの合成ともいう。

ここでは、SP1及びSP2のディジタルコードは、いずれも12ビット（約72dB）であり、SP1とSP2との受光感度の比が240倍（約47dB）（約8ビット）であるから、SP1及びSP2の出力を合成した合成画素値によれば、（約）120dB（≒72dB+47dB）の階調の画素値、すなわち、20ビット（≒12ビット＋8ビット）で表される0ないし1048675の範囲の値の広（高）ダイナミックレンジを達成することができる。

SP1とSP2とのディジタルコードの合成によれば、SP1のディジタルコードによって、合成画素値の低照度時のS/N(Signal to Noise Ratio)を向上させることができる。また、SP2のディジタルコードによって、画素の飽和照度（特性）を改善し、合成画素値の広ダイナミックレンジを達成することができる。さらに、モーションアーチファクトを抑制することができる。

ところで、SP1とSP2とのディジタルコードの合成では、SP2のディジタルコードが240倍にされて、合成画素値とされるため、SP2のディジタルコードのLSB(1LSB)の変化は、合成画素値において、240LSB分の変化として現れる。

したがって、合成画素値において、SP2のディジタルコード（の240倍）が採用される場合、SP1のディジタルコードが採用される場合に比較して、階調が240倍粗くなる。

いま、画素値の階調の細かさ（粗さ）の指標として、例えば、ΔLSB／ディジタルコードで表される値を採用することとする。

ここで、ΔLSB／ディジタルコードにおける「ディジタルコード」は、合成画素値としてのディジタルコードを表し、「ΔLSB」は、SP1のディジタルコード又はSP2のディジタルコードのLSBが変化したときの、合成画素値としてのディジタルコードの変化量を表す。

また、ΔLSB／ディジタルコードで表される値を、Constant resolutionと呼び、以下、Con Res.と略すこととする。

Con Res.は、合成画素値において、SP1のディジタルコードが採用されるときと、SP2のディジタルコードが採用されるときとの切り替わりポイントで最も悪化する。すなわち、図１では、Con Res.は、合成画素値としてのディジタルコードが4095である場合に最も悪化し、合成画素値としてのディジタルコードが4095で、SP2のディジタルコードが1だけ増加した場合に、合成画素値としてのディジタルコードが1×240だけ増加するので、240/4095≒5.85%になる。

例えば、車載用のイメージセンサについては、1%以下のCon Res.が要求されることがあるが、図１に示したSP1とSP2とのディジタルコードの合成では、1%以下のCon Res.を達成することはできない。

そこで、本技術では、合成画素値の階調を改善し、1%以下等の所定値以下のCon Res.を達成する。

本技術を適用したイメージセンサにおいては、１つの画素セルに高感度PD（例えば、サイズが大きいPD。以下、SP1と称する)と、低感度PD（例えば、サイズが小さいPD。以下、SP2と称する)と、画素内容量(FC)が配置される。SP1には、P相データが読み出された後にD相データが読み出されるCDS(correlated double sampling)駆動が採用される。一方、SP2には、D相データが読み出された後にP相データが読み出されるDDS(double data sampling)駆動が採用される。

ここで、本技術を適用したイメージセンサでは、画素が、光電変換を行う光電変換部として、複数のPD(SP1, SP2)を有し、その画素から出力される電気信号のAD変換が、参照信号比較型AD変換により行われる。

参照信号比較型AD変換では、例えば、ランプ信号（Ramp波）等の、時間とともに変化する参照信号と、AD変換の対象の電気信号とが比較される。そして、参照信号と電気信号との大小関係が変化するまでの時間がカウントされ、その時間をカウントしたカウント値が、電気信号のAD変換結果としてのディジタルコードとされる。

また、本技術を適用したイメージセンサでは、画素から出力される電気信号のAD変換として、ノイズ信号のAD変換と、データ信号のAD変換とが行われる。

ノイズ信号のAD変換では、画素を構成するFD(Floating Diffusion)を電源電圧にリセットした直後の、そのFDの電圧がノイズ信号としてAD変換され、データ信号のAD変換では、PDの光電変換により得られた電荷がFDに転送された直後の、そのFDの電圧がデータ信号としてAD変換される。

ノイズ信号のAD変換では、そのノイズ信号と比較される参照信号が、所定の期間だけ変化されるが、この所定の期間を、P(Preset)相ともいう。同様に、データ信号のAD変換では、そのデータ信号と比較される参照信号が、所定の期間だけ変化されるが、この所定の期間を、D(Data)相ともいう。

さらに、イメージセンサにおいて、画素から電気信号を出力し、その電気信号のAD変換を行って、そのAD変換結果としてのディジタルコードを得ることを、画素からのディジタルコードの読み出しということとする。また、画素からディジタルコードを読み出すように、画素を動作させることを、画素の駆動ということとする。さらに、画素からのディジタルコードの読み出しのうちの、P相で読み出されるデータ（ノイズ信号のAD変換結果）を、P相データともいい、D相で読み出されるデータを、D相データ（データ信号のAD変換結果）を、D相データともいうこととする。

画素の駆動方式には、CDS駆動とDDS駆動とがある。CDS駆動では、先に、P相データの読み出しが行われ、その後、D相データの読み出しが行われる。DDS駆動では、先に、D相データの読み出しが行われ、その後、P相データの読み出しが行われる。

また、CDS駆動及びDDS駆動のいずれでも、D相データとP相データとの差分が、画素のPDで光電変換された電気信号に相当する信号成分のAD変換結果として求められる。D相データとP相データとの差分をとることにより、ノイズを低減することができる。

画素の駆動において、画素から出力された電気信号（ノイズ信号、データ信号）のAD変換に用いる参照信号は、例えば、DAC(Digital to Analog Converter)（DAコンバータ）で生成することができる。

図２は、DDS駆動におけるDAコンバータによる線形の出力（Ramp波）を示している。図３は、DDS駆動における本技術を適用したイメージセンサのDAコンバータによる出力（Ramp波）を示している。図３に示されるように、本技術を適用したイメージセンサのDAコンバータによる出力は、例えば24dB乃至-6dBと非線形になるようする。

この場合、Con Res.=0.36(=(240/16)/4095×100)％となり、Con Res.を１％以下とする要求を達成することができる。

すなわち、図２は、DDS駆動のAD変換に用いる参照信号の第１の例を示す波形図である。図３は、DDS駆動のAD変換に用いる参照信号の第２の例を示す波形図である。

なお、図２及び図３において、横軸は時間を表し、縦軸は電圧（又はレベル）を表す。

図２の参照信号の第１の例では、参照信号（の電圧）は、D相において、線形に（一定の傾きで）減少し、その後、P相の直前に、D相の開始時の電圧よりも1000mVだけ高い電圧に上昇してから、P相において線形に減少する。

また、図２では、D相が、画素から出力される電気信号と参照信号との大小関係が変化するまでの時間を（周波数が一定のクロックに従って）カウントするカウンタのカウント値の2048カウント分の期間になっており、参照信号は、その2048カウントの間に、500mVだけ減少する。

ここで、この、2048カウントの間に500mVだけ線形に減少する参照信号を用いて行われるAD変換のゲイン（アナログゲイン）を0dBとする。

図２では、参照信号が、D相の開始時の電圧よりも1000mVだけ高い電圧に上昇してから、P相が開始されている。したがって、P相の開始時の参照信号と、D相の開始時の参照信号との電圧の差は、1000mV（ここでは、4096カウント分の電圧に相当する）であるが、DDS駆動では、この電圧の差である1000mVが、AD変換のダイナミックレンジ(D-range)になる。なお、CDS駆動では、P相の終了時の参照信号と、D相の終了時の参照信号との電圧の差が、AD変換のダイナミックレンジとなる。

図２では、P相において、参照信号は、6144カウントの間に、1500mvだけ線形に減少する。したがって、図２では、D相及びP相の参照信号の傾きは、同一かつ一定で、-500mV／2048カウント＝-1500mV／6144カウント≒-244μV／カウント(LSB)である。また、かかる参照信号を用いて行われるAD変換のゲインは0dBである。

ここで、AD変換のゲインは、例えば、参照信号の傾きに対応するので、あるゲインx[dB]のAD変換が行われる参照信号を、x[dB]の参照信号ともいう。

また、D相及びP相において、参照信号は減少させるように変化させる他、上昇するように変化させることができる。但し、本明細書では、説明を簡単にするため、参照信号を減少させるように変化させる場合について言及し、参照信号を上昇させるように変化させる場合については言及しない。

図３の参照信号の第２の例では、参照信号は、D相において、第１の例の場合と同様に、線形に減少し、その後、P相の直前に、D相の開始時の電圧よりも1000mVだけ高い電圧に上昇してから、P相において減少する。さらに、図３では、図２と同様に、D相は、2048カウント分の期間になっており、P相は、6144カウント分の期間になっている。

但し、P相において、参照信号の第１の例では、参照信号は、線形に減少するが、参照信号の第２の例では、参照信号は、非線形に変化する。図３では、参照信号は、P相において、いわば凹状に変化している。

すなわち、いま、便宜上、P相を、時間の早い順に、P1相、P2相、P3相、P4相、P5相、及び、P6相の6個のサブ期間に分けることとする。6144カウント分のP相において、P1相、P2相、P3相、P4相、P5相、及び、P6相は、それぞれ、先頭から、1024カウント分の期間、次の1024カウント分の期間、次の1024カウント分の期間、次の1024カウント分の期間、次の1024カウント分の期間、及び、最後の2048カウント分の期間になっている。

そして、P1相、P2相、P3相、P4相、P5相、及び、P6相の参照信号は、それぞれ、-6dBの参照信号、0dBの参照信号、6dBの参照信号、12dBの参照信号、18dBの参照信号、及び、24dBの参照信号になっている。

P2相の0dBの参照信号の傾きは、-500mV／2048カウント＝-250mV／1024カウントなので、1024カウントのP2相において、参照信号は、250mVだけ減少する。

P1相の-6dBの参照信号の傾きは、0dBの参照信号の傾きの2倍なので、1024カウントのP1相において、参照信号は、500mV=250Mv×2だけ減少する。

P3相の6dBの参照信号の傾きは、0dBの参照信号の傾きの1/2倍なので、1024カウントのP3相において、参照信号は、125mV=250mV/2だけ減少する。

P4相の12dBの参照信号の傾きは、0dBの参照信号の傾きの1/4倍なので、1024カウントのP4相において、参照信号は、62.5mV=250mV/4だけ減少する。

P5相の18dBの参照信号の傾きは、0dBの参照信号の傾きの1/8倍なので、1024カウントのP5相において、参照信号は、31.25mV=250mV/8だけ減少する。

P6相の24dBの参照信号の傾きは、0dBの参照信号の傾きの1/16倍なので、2048=1024×2カウントのP6相において、参照信号は、31.25mV=250mV/16×2だけ減少する。

なお、図３の参照信号の第２の例では、D相は、図２の場合と同様に、2048カウント分の期間になっている。但し、図３では、D相の参照信号は、0dBの参照信号ではなく、P相の最後のP6相と同様の24dBの参照信号になっている。

Con Res.は、DDS駆動時のP相の参照信号の電圧がより低い期間、すなわち、図３では、P6相側の期間において、より高いゲインの参照信号を採用することにより改善することができる。

図３では、P6相において、24dBの参照信号が採用されており、同様の期間において0dBの参照信号が採用される図２の場合に比較して、Con Res.を、24dB相当、すなわち、約1/16倍に改善することができる。

したがって、例えば、図２の参照信号を採用する場合のCon Res.が、例えば、図１で説明したように、 5.85％であるとすると、図３の参照信号を採用する場合には、Con Res.を、0.36%≒5.85％／16に改善することができる。

すなわち、SP2について、図３の参照信号を採用して、AD変換を行うことにより、合成画素値の階調を改善することができる。

なお、図２の参照信号の第１の例のように、線形に変化する参照信号を、線形参照信号ともいい、図３の参照信号の第２の例のように、非線形に変化する参照信号を、非線形参照信号ともいう。

非線形参照信号のP1相ないしP6相でのゲインについては、P相の最後のP6相でのゲインを決定し、そのP6相でのゲインから、徐々に小さくなるように、P5ないしP1相でのゲインを決定することができる。P相の最後のP6相でのゲインは、例えば、要求される合成画素値の階調、すなわち、例えば、要求されるCon Res.に応じて決定することができる。

ここで、図３では、P相を、P1相ないしP6相の6個のサブ期間に区分し、各サブ期間において、線形に変化する参照信号を採用するとともに、P1相ないしP6相の参照信号のゲインを徐々に大にすることで、P相全体として、参照信号を、非線形に変化させることとしたが、P相を区分けするサブ期間の数は、6個に限定されるものではない。すなわち、P相は、2個以上の任意の数のサブ期間に区分けすることができる。

図４は、図３のP相読み出しにおけるRamp波の傾きの拡大図である。図４に示されるように、Ramp波の傾き（Rampスロープ）は、１カウント（ΔＴ）にて電圧をΔＶだけ変化させることにより実現される。したがって、RAMP波の変曲点を境界にして、ΔＴまたはΔＶを変化させれば、Ramp波の傾きを変化させることができる。

なお、上述したように、SP1にはCDS駆動が採用され、SP2にはDDS駆動が採用され、SP2のDDS駆動におけるP相読み出し時のDAコンバータの出力を非線形とすれば、本願の目的は達成する。しかしながら、SP1のCDS駆動におけるD相読み出し時にもDAコンバータの出力を非線形としてもよい。

すなわち、図４は、非線形参照信号を示す拡大図である。

非線形参照信号の電圧を変化させる単位時間ΔT、及び、単位時間ΔTごとの参照信号の電圧の変化量ΔVの少なくとも一方を、P相のサブ期間（P#i相（ここでは、i=1,2,...,6））ごとに変化させることにより、サブ期間ごとに、参照信号のゲイン（傾き）を変化させることができる。

図４では、ΔT及びΔVが、ΔT1及びΔV1から、ΔT2及びΔV2に変化している。

参照信号のゲインを変化させる変曲点は、サブ期間が開始するタイミングになる。

図５は、SP1のCDS駆動におけるD相読み出し時、および、SP2のDDS駆動におけるP相読み出し時にDAコンバータの出力を非線形とした場合のRamp波の波形を示している。

同図に示されるように、SP2のDDS駆動におけるP相読み出し時のRamp波は凹状の非線形とするが、SP1のCDS駆動におけるD相読み出し時のRamp波は凸状の非線形とする。この場合、SP1における低照度時の階調も改善させることができる。

すなわち、図５は、SP1のCDS駆動に用いられる参照信号、及び、SP2のDDS駆動に用いられる参照信号の例を示す図である。

図５において、実線は、線形参照信号を表し、点線は、非線形参照信号を表す。

SP2のDDS駆動において、P相の参照信号として、凹状に変化する非線形参照信号を用いることにより、図３で説明したように、合成画素値の階調を改善することができる。

なお、SP1のCDS駆動では、D相の参照信号として、凸状に変化する非線形参照信号を用いることができる。この場合、低照度時の合成画素値の階調を改善することができる。

＜本技術の実施の形態であるイメージセンサの構成例＞
次に、図６は、本技術の実施の形態であるイメージセンサの構成例を示している。

すなわち、図６は、本技術を適用したイメージセンサの一実施の形態の構成例を示す図である。

このイメージセンサ１０は、画素アレイ部１１、アドレスデコーダ１２、画素タイミング駆動部１３、AD変換部１４、およびセンサコントローラ１５を有する。

画素アレイ部１１には、光電変換により得られる電荷に応じた電気（電圧）信号を出力する複数の画素１１Ｐが2次元に配置されている。アドレスデコーダ１２および画素タイミング駆動部１３は、画素アレイ部１１に配置されている各画素１１Ｐの駆動を制御する。すなわち、アドレスデコーダ１２は、センサコントローラ１５から供給されるアドレス及びラッチ信号等に応じて、駆動すべき画素１１Ｐの指定等を行う制御信号を、画素タイミング駆動部１３に供給する。画素タイミング駆動部１３は、センサコントローラ１５から供給される駆動タイミング信号、及び、アドレスデコーダ１２から供給される制御信号に応じて、画素１１Ｐ（を構成するFET）を駆動する。AD変換部１４は、画素アレイ部１１から出力され、垂直信号線VSLを介して供給される電気信号をAD変換して後段に出力する。センサコントローラ１５は、イメージセンサ１０の全体を制御する。すなわち、センサコントローラ１５は、例えば、アドレス及びラッチ信号を、アドレスデコーダ１２に供給し、駆動タイミング信号を、画素タイミング駆動部１３に供給する。また、センサコントローラ１５は、AD変換を制御する制御信号を、AD変換部１４に供給する。上述したイメージセンサ１０の構成要素のうち、本技術は、特にAD変換部１４に関する。

画素１１Ｐの構成及びAD変換部１４の構成の詳細については後述する。

＜画素１１Ｐの構成例＞
図７は、画素アレイ部１１に配置されている画素１１Ｐの構成例を示している。画素１１Ｐは、7Tr.(Transistor)型単画素方式の画素であり、高感度PDであるSP1、低感度PDであるSP2、および画素内容量FCを有する。さらに、画素１１Ｐは、SP1に対応する転送ゲート（転送トランジスタ）TG1、SP2に対応する転送ゲート（転送トランジスタ）TG2、アンプゲート（アンプトランジスタ）AMP、選択ゲート（選択トランジスタ）SEL、リセットゲート（リセットトランジスタ）RST、FDゲート（FDトランジスタ）FDG、およびFCゲート（FCトランジスタ）FCGを有する。

画素内容量FCは、SP2からあふれた電荷を蓄える容量であり、SP2の電荷とFCの電荷を読み出すことによりSP2の低感度/高D-range(飽和拡大)を実現できる。なお、FCは、P相データの読出し時にリセットされてしまうので、上述したようにSP2はD相データを先に読み出し、P相データを後に読み出すDDS駆動とされる。

画素１１Ｐにおいて、SP1またはSP2から読み出された電荷はFDに保持された後、電気信号としてAMPおよびSELを介して垂直信号線VSLに出力される。

すなわち、画素１１Ｐにおいて、転送トランジスタTG1及びTG2、アンプトランジスタAMP、選択トランジスタSEL、リセットトランジスタRST、FDトランジスタFDG、並びに、FCトランジスタFCGは、FET(Field Effect Transistor)で構成される。そして、画素１１Ｐでは、転送トランジスタTG1のドレインと、アンプトランジスタAMPのゲートとが接続され、その転送トランジスタTG1のドレインと、アンプトランジスタAMPのゲートとの接続点には、FDが形成されている。

また、画素１１Ｐにおいて、アノードが接地されたSP1のカソードは、転送トランジスタTG1を介して、FDに接続されている。また、FDは、FDトランジスタFDG、及び、リセットトランジスタRSTを介して、電源に接続されている。なお、FDトランジスタFDGは、画素１１Ｐの変換効率（例えば、電荷から電圧への変換の効率）を制御するためのトランジスタである。

FDトランジスタFDGとリセットトランジスタRSTとの接続点、すなわち、FDトランジスタFDGのドレインとリセットトランジスタRSTのソースとの接続点は、FCトランジスタFCGを介して、一端が接地された画素内容量FCの他端に接続されるとともに、転送トランジスタTG2を介して、アノードが接地されたSP2のカソードに接続されている。

また、画素１１Ｐにおいて、アンプトランジスタAMPのドレインは、電源に接続され、アンプトランジスタAMPのソースは、選択トランジスタSELを介して、垂直信号線VSLに接続されている。

画素タイミング駆動部１３（図６）は、転送トランジスタTG1及びTG2、選択トランジスタSEL、リセットトランジスタRST、FDトランジスタFDG、並びに、FCトランジスタFCGのオン／オフを制御することにより、画素１１Ｐを駆動する。

以上のように構成される画素１１Ｐでは、SP1が、画素１１Ｐに入射する光を光電変換して蓄積する。SP1で光電変換されて蓄積された電荷は、転送トランジスタTG1を介して、FDに転送されて蓄積される。

SP1の光電変換により得られる電荷（以下、SP1の電荷ともいう）は、FDに蓄積されることにより、その電荷に対応する電圧に変換され、アンプトランジスタAMP及び選択トランジスタSELを介して、垂直信号線VSLに出力される。

また、画素１１Ｐでは、SP2が、画素１１Ｐに入射する光を光電変換して蓄積する。SP2は、サイズが小さいPDであるため、SP2の電荷（SP2の光電変換により得られる電荷）は、画素１１Ｐに入射する光がそれほど強い光でなくても、SP2から溢れ出す。

SP2から溢れた電荷は、画素内容量FCに蓄積される。

SP2に蓄積された電荷と、画素内容量FCに蓄積された電荷とは、FCトランジスタFCG及びFDトランジスタFDGを介して、FDに転送されて蓄積される。

以上のように、SP2に蓄積された電荷と、画素内容量FCに蓄積された電荷とは、FDに蓄積されることにより電圧に変換され、アンプトランジスタAMP及び選択トランジスタSELを介して、垂直信号線VSLに出力される。

したがって、画素１１Ｐでは、SP2の電荷（SP2の光電変換により得られる電荷）は、SP2及び画素内容量FCに蓄積され、その電荷に対応する電圧が、画素１１Ｐから出力される。

SP2は、サイズが小さいPDであるため、低感度であるが、SP2から溢れた電荷が画素内容量FCに蓄積されるので、見かけ上、SP2が飽和するまでの電荷量（飽和電荷量）は大になり、広（高）ダイナミックレンジを実現することができる。

なお、SP2の電荷の読み出し（SP2の電荷に対応する電圧の出力）、すなわち、SP2に蓄積された電荷と画素内容量FCに蓄積された電荷との読み出しに、CDS駆動を採用する場合、P相及びD相のうちの先に行われるP相の直前に、FDが、リセットトランジスタRST及びFDトランジスタFDGを介して、電源電圧にリセットされるが、そのときに、FCもリセットされる。

そのため、SP2の電荷の読み出しには、D相が先で、P相が後のDDS駆動が採用される。

図８は、画素１１Ｐの駆動タイミングを示している。同図に示されるように、画素１１Ｐにおいては、SP1のP相データが読み出された後、SP1のD相データが読み出される。次に、SP2のD相データが読み出された後、SP2のP相データが読み出される。なお、図８におけるRamp波は、本技術を適用したものではなく、線形の波形が示されている。

図８には、選択トランジスタSEL、FDトランジスタFDG、リセットトランジスタRST、転送トランジスタTG2及びTG1、並びに、FCトランジスタFCGのオン／オフのタイミングが示されている。

さらに、図８には、画素１１Ｐから読み出される信号としてのVSL電圧VSL1及びVSL2、AD変換部１４（図６、図１０）を構成するコンパレータ２３の入力端子に（現に）入力されている参照信号、並びに、コンパレータ２３の出力（コンパレータ出力）VCOが示されている。

なお、図８では、その他、水平同期信号XHSも示されている。また、図８では、説明を簡単にするため、参照信号として、線形参照信号が示されている。

さらに、図８において、VSL電圧VSL1は、垂直信号線VSL上のVSL電圧（VSL電位）を表す。また、VSL電圧VSL2は、AD変換部１４（図６、図１０）を構成するコンパレータ２３の入力端子に（現に）入力されているVSL電圧（CM(Comparator)内部電位）、すなわち、VSL電圧VSL1が、コンパレータ２３の入力端子の直前のコンデンサC1の電圧に応じてオフセットされた電圧を表す。

AD変換部１４では、いわゆるオートゼロ処理が行われ、そのオートゼロ処理が行われたときにコンパレータ２３の２つの入力端子に（現に）入力されている電圧が等しくなるように、コンパレータ２３の入力端子の直前のコンデンサC1及びC2（図１０）の電圧が調整される。VSL電圧VSL2は、以上のようなオートゼロ処理によってコンデンサC1及びC2の電圧が調整された後のコンパレータ２３の入力端子に入力されているVSL電圧を表す。なお、VSL電圧VSL1及びVSL2については、暗い場合のVSL電圧を実線で表し、明るい場合のVSL電圧を点線で表してある。

画素Ｐ１１の駆動としては、例えば、まず、SP1の電荷に対応するディジタルコードの読み出しを行うCDS駆動が行われ、その後、SP2の電荷に対応するディジタルコードの読み出しを行うDDS駆動が行われる。

すなわち、まず、選択トランジスタSELがオンに、FDトランジスタFDGがオンに、リセットトランジスタRSTがオフに、転送トランジスタTG2及びTG1がオフに、FCトランジスタFCGがオフに、それぞれされる。

そして、CDS駆動では、時刻t1において、リセットトランジスタRSTが一時的にオンにされ、FDがリセットされる。FDのリセット及びその後に生じるリセットフィードスルーにより、VSL電圧VSL1及びVSL2は変化する。

また、オートゼロ処理が行われ、これにより、時刻t2において、（コンパレータ２３の入力端子に入力されている）VSL電圧VSL2と、コンパレータ２３の入力端子に入力されている参照信号（電圧が、コンパレータ２３の入力端子の直前のコンデンサC2の電圧に応じてオフセットされた参照信号）とが一致するように変化し、さらに、参照信号は、所定値だけ上昇される。

そして、時刻t3において、SP1のCDS駆動のP相が開始され、参照信号は、下降（減少）を開始する。参照信号の下降は、SP1のCDS駆動のP相が終了する時刻t4まで継続する。

SP1のCDS駆動のP相では、参照信号とVSL電圧VSL2との大小関係が、P相の開始から逆転すると、コンパレータ２３のコンパレータ出力VCOが反転し、例えば、H(High)レベルからL(Low)レベルになる。

AD変換部１４（図６、図１０）を構成するカウンタ２４は、SP1のCDS駆動のP相の開始から、カウント値のカウントを開始し、コンパレータ出力VCOが反転したときに、そのコンパレータ出力VCOに応じて、カウント値のカウントを終了する。このときのカウント値が、SP1についてのノイズ信号のAD変換結果としてのP相データである。

以上のようにAD変換部１４では、コンパレータ出力VCOに応じて、VSL電圧VSL2（電気信号）と参照信号とが一致するまでの、参照信号の変化に要する時間をカウントすることにより得られるカウント値が、VSL電圧のAD変換結果として求められる。

その後、時刻t5において、転送トランジスタTG1が一時的にオンにされ、SP1の電荷が、FDに転送されて蓄積される。VSL電圧VSL1及びVSL2は、FDに蓄積されたSP1の電荷に対応する電圧に変化（下降）する。なお、高照度時（明るい場合）には、SP1の電荷量（負の電荷の電荷量）が大になるので、VSL電圧VSL1は、低照度時（暗い場合）に比較して、より低下する。

一方、SP1のCDS駆動のP相の終了後、参照信号は、そのP相の開始時の電圧に上昇される。

そして、転送トランジスタTG1が一時的にオンにされた後の時刻t6において、SP1のCDS駆動のD相が開始され、参照信号は、下降を開始する。参照信号の下降は、SP1のCDS駆動のD相が終了する時刻t7まで継続する。

SP1のCDS駆動のD相では、参照信号とVSL電圧VSL2との大小関係が、D相の開始から逆転すると、コンパレータ２３のコンパレータ出力VCOが反転し、例えば、HレベルからLレベルになる。

AD変換部１４を構成するカウンタ２４は、SP1のCDS駆動のD相の開始から、カウント値のカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。このときのカウント値が、SP1についてのデータ信号のAD変換結果としてのD相データである。

SP1のCDS駆動のD相の終了する時刻t7の後、SP2のDDS駆動が開始される。

SP2のDDS駆動では、選択トランジスタSELが一時的にオフにされる。さらに、選択トランジスタSELがオフにされている期間の一部の期間において、リセットトランジスタRSTが一時的にオンにされ、FDがリセットされる。

そして、選択トランジスタSELがオフにされている期間において、リセットトランジスタRSTがオンになっている期間の経過後に、FCトランジスタFCGがオンにされる。

FCトランジスタFCGがオンになることにより、画素内容量FCに蓄積された電荷は、FDに転送されて蓄積される。

その後、選択トランジスタSELがオンに戻った後の時刻t8において、転送トランジスタTG2が一時的にオンにされ、SP2に蓄積された電荷が、FCトランジスタFCG及びFDトランジスタFDGを介して、FDに転送されて蓄積される。

これにより、FDには、画素内容量FCに蓄積された電荷と、SP2に蓄積された電荷とが蓄積され、VSL電圧VSL1及びVSL2は、FDに蓄積された電荷に対応する電圧に変化する。

なお、高照度時（明るい場合）には、SP2及び画素内容量FCに蓄積される電荷量（負の電荷の電荷量）が大になるので、VSL電圧VSL1は、低照度時（暗い場合）に比較して、より低下する。

その後、オートゼロ処理が行われ、これにより、（コンパレータ２３の入力端子に入力されている）VSL電圧VSL2と、コンパレータ２３の入力端子に入力されている参照信号（電圧が、コンパレータ２３の入力端子の直前のコンデンサC2の電圧に応じてオフセットされた参照信号）とが一致するように変化し、さらに、時刻t9において、参照信号は、所定値だけ上昇される。

そして、時刻t10において、SP2のDDS駆動のD相が開始され、参照信号は、下降を開始する。参照信号の下降は、SP2のDDS駆動のD相が終了する時刻t11まで継続する。

SP2のDDS駆動のD相では、参照信号とVSL電圧VSL2との大小関係が、D相の開始から逆転すると、コンパレータ２３のコンパレータ出力VCOが反転し、HレベルからLレベルになる。

AD変換部１４を構成するカウンタ２４は、SP2のDDS駆動のD相の開始から、カウント値のカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。このときのカウント値が、SP2についてのデータ信号のAD変換結果としてのD相データである。

その後、時刻t12において、リセットトランジスタRSTが一時的にオンにされ、FDがリセットされる。

FDのリセットでは、FDに蓄積された、SP2及び画素内容量FCに蓄積された電荷が、電源に放出されるので、その電荷に対応する電圧の分だけ、VSL電圧VSL1及びVSL2は上昇する。すなわち、高照度時（明るい場合）には、VSL電圧VSL1及びVSL2は、低照度時（暗い場合）に比較して、より上昇する。

一方、SP2のDDS駆動のD相の終了後、参照信号は、そのD相の開始時の電圧よりも、AD変換部１４のダイナミックレンジだけ高い電圧に上昇される。

そして、リセットトランジスタRSTが一時的にオンにされた後の時刻t13において、SP2のDDS駆動のP相が開始され、参照信号は、下降を開始する。参照信号の下降は、SP2のDDS駆動のP相が終了する時刻t14まで継続する。

SP2のDDS駆動のP相では、参照信号とVSL電圧VSL2との大小関係が、P相の開始から逆転すると、コンパレータ２３のコンパレータ出力VCOが反転し、HレベルからLレベルになる。

AD変換部１４を構成するカウンタ２４は、SP2のDDS駆動のP相の開始から、カウント値のカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。このときのカウント値が、SP2についてのノイズ信号のAD変換結果としてのP相データである。

以上のような画素１１Ｐの駆動において、イメージセンサ１０（図６）では、SP2のDDS駆動のP相の参照信号として、図３で説明した非線形参照信号が用いられる。

図９は、画素１１ＰにおけるSP1とSP2の配置例を示している。同図の場合、SP2を１画素の領域内の左上に配置しているが、SP2は１画素の領域内の任意の位置に配置することができる。

すなわち、図９のＡは、画素１１ＰにおけるSP1及びSP2のレイアウトの概要を示す平面図である。

図９のＢは、画素１１ＰにおけるSP1及びSP2のレイアウトの詳細を示す平面図である。

なお、図９のＢにおいて、R, G, Bは、ベイヤ配列のカラーフィルタを介して、R(Red), G(Green), B(Blue)の光をそれぞれ光電変換するPDとしてのSP1又はSP2を表す。

１個の画素１１Ｐは、図９のＢに示すように、サイズが大きいPDであるSP1の右上や、左上、右下、左下に、サイズが小さいPDであるSP2を配置して構成することができる。

ここで、図９のＢでは、ベイヤ配列のカラーフィルタが採用され、横×縦が2×2個の画素１１Ｐにおいて、左上の画素１１ＰがRの光を受光する画素に、右上の画素１１ＰがGの光を受光する画素に、左下の画素１１ＰがGの光を受光する画素に、右下の画素１１ＰがBの光を受光する画素に、それぞれなっているが、カラーフィルタの配列は、ベイヤ配列に限定されるものではない。

いま、2×2個の画素１１Ｐにおいて、上述のように、左上の画素１１ＰがRの光を、右上の画素１１ＰがGの光を、左下の画素１１ＰがGの光を、右下の画素１１ＰがBの光を、それぞれ受光するカラーフィルタの配列を、左上、右上、左下、右下の画素１１Ｐの順に、画素１１Ｐが受光する光を並べて、RGGB配列のように記載することとする。

カラーフィルタの配列としては、RGGB配列だけの他、RCCC配列やRCCB配列、RCCC配列、RCCB配列、及び、RGGB配列が混在した配列を採用することができる。ここで、RCCC配列及びRCCB配列において、C(Clear)は、カラーフィルタがなく、全波長の光を受光する画素を表す。

＜AD変換部の構成例＞
次に、図１０は、AD変換部１４の構成例を示している。AD変換部１４は、定電流回路２１、VLSを介して入力される画素アレイ部１１の出力をAD変換するためのシングルスロープ型のDAコンバータ２２、コンパレータ２３、およびカウンタ２４を有する。

定電流回路２１は、垂直信号線VSLに接続され、画素１１ＰのアンプトランジスタAMPとともに、ソースフォロア回路を構成する。

DAコンバータ２２は、DA変換を行うことにより、参照信号（としての電圧）を発生して出力する。DAコンバータ２２が出力する参照信号は、コンデンサC2を介して、コンパレータ２３の一方の入力端子に供給される。

コンパレータ２３は、２つの入力端子を有し、そのうちの一方の入力端子には、上述したように、コンデンサC2を介して、DAコンバータ２２が出力する参照信号が供給される。コンパレータ２３の他方の入力端子には、垂直信号線VSLから、コンデンサC1を介して、画素１１Ｐから出力される電気信号としてのVSL電圧が供給される。

コンパレータ２３は、２つの入力端子に供給されるVSL電圧(VSL2)と参照信号とを比較し、その比較結果を表すコンパレータ出力VCOを出力する。すなわち、コンパレータ２３は、VSL電圧(VSL2)と参照信号との大小関係を表すコンパレータ出力VCOを出力する。コンパレータ２３のコンパレータ出力VCOは、カウンタ２４に供給される。

カウンタ２４は、所定のクロックに同期して、カウント値をカウントする。すなわち、カウンタ２４は、P相又はD相の開始からカウント値のカウントを開始し、VSL電圧と参照信号との大小関係が変化し、コンパレータ出力VCOが反転するまで、カウント値のカウントを行う。そして、カウンタ２４は、コンパレータ出力VCOが反転したときに、カウント値のカウントを停止し、そのときのカウント値を、VSL電圧のAD変換結果（出力データ）として出力する。

AD変換部１４は、定電流回路２１、コンデンサC1及びC2を含むコンパレータ２３、及び、カウンタ２４を、例えば、画素アレイ部１１の画素１１Ｐの１列ごとに有する。

DAコンバータ２２が出力する参照信号は、画素１１Ｐの各列のコンパレータ２３に供給される。

図１１は、AD変換部１４の駆動タイミングを示している。上述したように、SP1に関してはCDS駆動、SP2に関してはDDS駆動によりそれぞれAD変換が行われる。

すなわち、図１１には、水平同期信号XHS、参照信号、VSL電圧VSL2、コンパレータ出力VCO、及び、カウンタ２４（図１０）のカウント値のカウント動作が示されている。

図１１において、水平同期信号XHS、参照信号、VSL電圧VSL2、及び、コンパレータ出力VCOは、図８の場合と同様であり、その説明は省略する。

カウンタ２４は、SP1のCDS駆動のP相の開始から、カウント値のダウンカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。

そして、カウンタ２４は、現在のカウント値の符号を反転した値を初期値に設定し、SP1のCDS駆動のD相の開始から、カウント値のダウンカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。

このときのカウント値は、SP1について、ノイズ信号のAD変換値であるP相データから、データ信号のAD変換値であるD相データを減算した減算値（P-D相カウント値）になっており、例えば、この減算値の符号を反転した値が、SP1の電荷に対応するディジタルコードとなる。

その後、カウンタ２４は、カウント値を0にリセットする。そして、カウンタ２４は、SP2のDDS駆動のD相の開始から、カウント値のダウンカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。

そして、カウンタ２４は、現在のカウント値の符号を反転した値を初期値に設定し、SP2のDDS駆動のP相の開始から、カウント値のダウンカウントを開始し、コンパレータ出力VCOが反転したときに、カウント値のカウントを終了する。

このときのカウント値は、SP2について、ノイズ信号のAD変換値であるP相データから、データ信号のAD変換値であるD相データを減算した減算値の符号を反転した値（（P-D相カウント値）×(-1)）になっており、例えば、この値の符号を反転した値が、SP2の電荷に対応するディジタルコードとなる。

＜DAコンバータ２２の構成例＞
図１２は、AD変換部１４のDAコンバータ２２の構成例を示している。DAコンバータ２２は、基準電流を生成するIREF回路３１、ゲインに応じて電流比を可変にするPGC DAC３２、画素アレイ部１１の暗電流をオフセット出力するためのCLP DAC３３、および、Rampスロープを生成するためのRamp DAC３４から構成される。上述したDAコンバータ２２の構成要素のうち、本技術は、特にPGC DAC３２及びRamp DAC３４に関する。

図１２において、DAコンバータ２２は、IREF(I-reference)回路３１、PGC(Programable Gain Contorol) DAC３２、CLP(Clamp) DAC３３、Ramp DAC３４、及び、終端抵抗Rを有する。

IREF回路３１は、オペアンプ１０１、FET１０２、及び、抵抗１０３を有し、IREF回路３１に供給される電圧に応じた電流を生成する。IREF回路３１が生成する電流は、基準電流として出力される。

PGC DAC３２は、FET１１１及び１１２、並びに、スイッチ１１３及び１１４で構成される。

FET１１１及び１１２は、FET１１１をカレントミラーのミラー元とするとともに、FET１１２をカレントミラーのミラー先とするカレントミラーを構成する。したがって、ミラー先であるFET１１２には、ミラー元であるFET１１１に流れる電流に応じた電流（FET１１１に流れる電流のミラー比倍の電流）が流れる。

ここで、図１２において、ミラー先のFET１１２に記載されている矢印は、FET１１２が複数のFETであり、その複数のFETが、ミラー元のFET１１１に並列に接続されていることを表す。なお、FET１１２に接続されているスイッチ１１３及び１１４のセットも、FET１１２が複数のFETであることに応じて、複数セット存在する。

スイッチ１１３及び１１４は、排他的にオン又はオフになる。すなわち、スイッチ１１３及び１１４のうちの一方のスイッチがオンのとき、他方のスイッチがオフになる。

スイッチ１１３がオンのとき（したがって、スイッチ１１４がオフのとき）、FET１１２を流れる電流は、例えば、GND（グランド）等の電源VSSに捨てられる。スイッチ１１４がオンのとき（したがって、スイッチ１１３がオフのとき）、FET１１２を流れる電流は、Ramp DAC３４を構成するミラー元の後述するFET１５１及び１５２を流れる。

ここで、スイッチ１１３及び１１４が、排他的にオン又はオフになることにより、スイッチ１１３及び１１４のオンやオフによって、DAコンバータ２２において電源VDDから流れる電流は変化せずに一定になり、電源VDDから流れる電流が変化することに起因する参照信号としての電圧の変動を防止することができる。

PGC DAC３２では、FET１１２としての複数のFETのうちの、スイッチ１１４をオンにするFETの数を制御することにより、Ramp DAC３４を構成するミラー元のFET１５１及び１５２を流れる電流を制御することができる。このRamp DAC３４を構成するミラー元のFET１５１及び１５２を流れる電流を変化させることにより、参照信号のゲイン（傾き）を変化させ、非線形参照信号を生成することができる。

CLP DAC３３は、FET１２１及び１２２、FET１２３及び１２４、FET１２５及び１２６、FET１２７及び１２８、FET１２９及び１３０、スイッチ１３１及び１３２、FET１３３及び１３４、FET１３５及び１３６、スイッチ１３７及び１３８、FET１４１、FET１４２、並びに、FET１４３で構成される。

FET１２１ないし１２６は、FET１２１及び１２２をミラー元とするとともに、FET１２３及び１２４と、FET１２５及び１２６とを、それぞれミラー先とするカレントミラーを構成する。

ミラー元のFET１２１及び１２２には、IREF回路３１で生成された基準電流が流れ、ミラー先のFET１２３及び１２４と、FET１２５及び１２６とには、それぞれ、ミラー元であるFET１２１及び１２２に流れる基準電流に応じた電流が流れる。

FET１２３及び１２４に流れる電流は、PGC DAC３２のFET１１２に流れ、FET１２５及び１２６に流れる電流は、FET１４１に流れる。

ここで、FET１４１ないし１４３は、FET１４１をミラー元とするとともに、FET１４２とFET１４３とを、それぞれミラー先とするカレントミラーを構成する。

したがって、ミラー先であるFET１４２とFET１４３とには、ミラー元のFET１４１に流れる電流に応じた電流が流れる。

FET１４２に流れる電流は、後述するCOARSE CLP回路を構成するFET１２７及び１２８に流れ、FET１４３に流れる電流は、後述するFINE CLP回路を構成するFET１３３及び１３４に流れる。

FET１２７及び１２８並びにFET１２９及び１３０は、FET１２７及び１２８をカレントミラーのミラー元とするとともに、FET１２９及び１３０をカレントミラーのミラー先とするカレントミラーを構成する。したがって、ミラー先であるFET１２９及び１３０には、ミラー元であるFET１２７及び１２８に流れる電流に応じた電流が流れる。

ここで、図１２において、ミラー先のFET１２９及び１３０に記載されている矢印は、FET１１２の場合と同様に、FET１２９及び１３０それぞれが複数のFETであり、その複数のFETが、ミラー元のFET１２７及び１２８に並列に接続されていることを表す。なお、FET１２９及び１３０に接続されているスイッチ１３１及び１３２のセットも、FET１２９及び１３０それぞれが複数のFETであることに応じて、複数セット存在する。

スイッチ１３１及び１３２は、スイッチ１１３及び１１４と同様に、排他的にオン又はオフになる。

スイッチ１３１がオンのとき（したがって、スイッチ１３２がオフのとき）、FET１２９及び１３０を流れる電流は、GND等の電源VSSに捨てられる。スイッチ１３２がオンのとき（したがって、スイッチ１３１がオフのとき）、FET１２９及び１３０を流れる電流は、参照信号出力線を流れる。参照信号出力線を流れる電流は、終端抵抗Rに流れ、電流が終端抵抗Rを流れることにより生じる電圧降下が、参照信号（電圧）として、DAコンバータ２２から出力される。

スイッチ１１３及び１１４と同様に、スイッチ１３１及び１３２が、排他的にオン又はオフになることにより、スイッチ１３１及び１３２のオンやオフによって、DAコンバータ２２において電源VDDから流れる電流は変化せずに一定になり、電源VDDから流れる電流が変化することに起因する参照信号としての電圧の変動を防止することができる。

FET１３３及び１３４並びにFET１３５及び１３６は、FET１３３及び１３４をカレントミラーのミラー元とするとともに、FET１３５及び１３６をカレントミラーのミラー先とするカレントミラーを構成する。したがって、ミラー先であるFET１３５及び１３６には、ミラー元であるFET１３３及び１３４に流れる電流に応じた電流が流れる。

ここで、図１２において、ミラー先のFET１３５及び１３６に記載されている矢印は、FET１１２の場合と同様に、FET１３５及び１３６それぞれが複数のFETであり、その複数のFETが、ミラー元のFET１３３及び１３４に並列に接続されていることを表す。なお、FET１３５及び１３６に接続されているスイッチ１３７及び１３８のセットも、FET１３５及び１３６それぞれが複数のFETであることに応じて、複数セット存在する。

スイッチ１３７及び１３８は、スイッチ１１３及び１１４と同様に、排他的にオン又はオフになる。

スイッチ１３７がオンのとき（したがって、スイッチ１３８がオフのとき）、FET１３５及び１３６を流れる電流は、GND等の電源VSSに捨てられる。スイッチ１３８がオンのとき（したがって、スイッチ１３７がオフのとき）、FET１３５及び１３６を流れる電流は、参照信号出力線を流れる。参照信号出力線を流れる電流は、終端抵抗Rに流れ、電流が終端抵抗Rを流れることにより生じる電圧降下が、参照信号（電圧）として、DAコンバータ２２から出力される。

スイッチ１１３及び１１４と同様に、スイッチ１３７及び１３８が、排他的にオン又はオフになることにより、スイッチ１３７及び１３８のオンやオフによって、DAコンバータ２２において電源VDDから流れる電流は変化せずに一定になり、電源VDDから流れる電流が変化することに起因する参照信号としての電圧の変動を防止することができる。

CLP DAC３３では、FET１２９及び１３０それぞれとしての複数のFETのうちの、スイッチ１３２をオンにするFETの数を制御するとともに、FET１３５及び１３６それぞれとしての複数のFETのうちの、スイッチ１３８をオンにするFETの数を制御することにより、画素１１Ｐに流れる暗電流をキャンセルするために、参照信号としての電圧を調整（クランプ）する電流が、参照信号出力線に流される。

ここで、CLP DAC３３において、FET１２７及び１２８、FET１２９及び１３０、並びに、スイッチ１３１及び１３２は、COARSE CLP回路を構成し、FET１３３及び１３４、FET１３５及び１３６、並びに、スイッチ１３７及び１３８は、FINE CLP回路を構成する。

COARSE CLP回路によれば、画素１１Ｐに流れる暗電流をキャンセルするための参照信号出力線上の電流の大まかな調整が行われ、FINE CLP回路によれば、画素１１Ｐに流れる暗電流をキャンセルするための参照信号出力線上の電流の細かな調整が行われる。

Ramp DAC３４は、FET１５１及び１５２、FET１５３及び１５４、並びに、スイッチ１５５及び１５６で構成される。

FET１５１及び１５２並びにFET１５３及び１５４は、FET１５１及び１５２をカレントミラーのミラー元とするとともに、FET１５３及び１５４をカレントミラーのミラー先とするカレントミラーを構成する。したがって、ミラー先であるFET１５３及び１５４には、ミラー元であるFET１５１及び１５２に流れる電流に応じた電流が流れる。

ここで、図１２において、ミラー先のFET１５３及び１５４に記載されている矢印は、FET１１２の場合と同様に、FET１５３及び１５４それぞれが複数のFETであり、その複数のFETが、ミラー元のFET１５１及び１５２に並列に接続されていることを表す。なお、FET１５３及び１５４に接続されているスイッチ１５５及び１５６のセットも、FET１５３及び１５４それぞれが複数のFETであることに応じて、複数セット存在する。

スイッチ１５５及び１５６は、スイッチ１１３及び１１４と同様に、排他的にオン又はオフになる。

スイッチ１５５がオンのとき（したがって、スイッチ１５６がオフのとき）、FET１５３及び１５４を流れる電流は、GND等の電源VSSに捨てられる。スイッチ１５６がオンのとき（したがって、スイッチ１５５がオフのとき）、FET１５３及び１５４を流れる電流は、参照信号出力線を流れる。参照信号出力線を流れる電流は、終端抵抗Rに流れ、電流が終端抵抗Rを流れることにより生じる電圧降下が、参照信号（電圧）として、DAコンバータ２２から出力される。

スイッチ１１３及び１１４と同様に、スイッチ１５５及び１５６が、排他的にオン又はオフになることにより、スイッチ１５５及び１５６のオンやオフによって、DAコンバータ２２において電源VDDから流れる電流は変化せずに一定になり、電源VDDから流れる電流が変化することに起因する参照信号としての電圧の変動を防止することができる。

Ramp DAC３４では、FET１５３及び１５４それぞれとしての複数のFETのうちの、スイッチ１５６をオン又はオフにするFETの数を制御することにより、参照信号出力線に流れる電流が増減される。

すなわち、P相及びD相において、FET１５３及び１５４それぞれとしての複数のFETのうちの、スイッチ１５６がオンのFETの数が徐々に減少されることにより、参照信号出力線に流れる電流が徐々に減少される。これにより、P相及びD相において、参照信号（電圧）が徐々に減少する。

以上のように構成されるDAコンバータ２２では、Ramp DAC３４において、ミラー元であるFET１５１及び１５２には、オンになっているスイッチ１１４の数に応じた電流（以下、単位電流ともいう）が流れる。

ここで、説明を簡単にするため、FET１５１ないし１５４で構成されるカレントミラーのミラー比を1:1とする。この場合、Ramp DAC３４では、参照信号出力線には、例えば、ミラー元であるFET１５１及び１５２に流れる単位電流を、オンになっているスイッチ１５６の数倍だけした電流が流れる。

そして、P相及びD相では、オンになっているスイッチ１５６の数が順次に減少されることにより、すなわち、複数のスイッチ１５６が順次にオンからオフにされることにより、参照信号出力線を流れる電流、ひいては、参照信号が徐々に減少される。

以上のように、参照信号出力線には、単位電流を、オンになっているスイッチ１５６の数倍だけした電流が流れ、かかる参照信号出力線に流れる電流は、単位電流が変化しなければ、オンになっているスイッチ１５６の数が時間的に線形に減少されることにより、参照信号は線形に減少する。

したがって、参照信号を非線形に変化させることは、例えば、オンになっているスイッチ１５６の数を非線形に変化（減少）することにより行うことができる。

また、参照信号を非線形に変化させることは、例えば、単位電流を変化させることにより、オンになっているスイッチ１５６の数が１個変化するごとの参照信号（電圧）の変化量を変化させることにより行うことができる。

すなわち、DAコンバータ２２では、例えば、複数のスイッチ１５６のうちの1/2のスイッチ１５６を順次オフにすることで、非線形参照信号（電圧）を線形に減少させる。さらに、DAコンバータ２２では、複数のスイッチ１５６すべてをオンにするクリアを行うとともに、１個のスイッチ１５６に流れる電流を1/2に減少させ、複数のスイッチ１５６のうちの1/2のスイッチ１５６を順次オフにすることで、非線形参照信号を線形に減少させることにより、クリア前後の非線形参照信号の傾きを変化させることができる。

なお、スイッチ１１３及び１１４、スイッチ１３１及び１３２、スイッチ１３７及び１３８、並びに、スイッチ１５５及び１５６（それぞれとしての複数のスイッチ）の制御は、例えば、センサコントローラ１５（図６）が行う。

＜Ramp DAC３４の構成例＞
図１３は、Ramp DAC３４を成すシフトレジスタの構成例を示している。Ramp DAC３４においては、シフトレジスタがクロック(CLK)に応じてＱ１，Ｑ２，Ｑ３，・・・，Ｑ＃Ｎ（Ｎは任意の整数）の順にHi出力となり、このHi出力がRamp DAC３４の電流源と合成されることによりRampスロープが生成される。なお、Ｑ＃ＮのＮに関し、Rampスロープを非線形とするとき（SP2のP相をAD変換するとき）のＮは、Rampスロープを線形とするとき（例えば、SP1のD相をAD変換するとき）のＮに比較して大きな値とすることができる。

すなわち、図１３は、図１２のRamp DAC３４の詳細な構成例を示す回路図である。

図１３において、Ramp DAC３４は、FET１５１及び１５２、FET１７１－１ないし１７１－Ｎ及び１７２－１ないし１７２－Ｎ、FET１７３－１ないし１７３－Ｎ及び１７４－１ないし１７４－Ｎ、並びに、DFF（Dフリップフロップ）１８１－１ないし１８１－Ｎを有する。

なお、図１２では、図が煩雑になるのを避けるため、DFF１８１－１ないし１８１－Ｎの図示を省略してある。

FET１５１及び１５２、並びに、FET１７１－１ないし１７１－Ｎ及び１７２－１ないし１７２－Ｎは、カレントミラーを構成する。

FET１５１及び１５２は、図１２で説明したように、カレントミラーのミラー元を構成する。

FET１７１－１ないし１７１－Ｎ及び１７２－１ないし１７２－Ｎは、図１２のカレントミラーのミラー先のFET１５３及び１５４それぞれとしての複数のFETである。すなわち、FET１７１－１ないし１７１－Ｎは、図１２のFET１５３としての複数のFETであり、FET１７２－１ないし１７２－Ｎは、図１２のFET１５４としての複数のFETである。

ミラー先のFET１７１－ｎ及び１７２－ｎは（ｎ＝１，２，・・・，Ｎ）、FET１７３－ｎを介して、GND等の電源VSSに接続されるとともに、FET１７４－ｎを介して、参照信号出力線に接続されている。

FET１７３－１ないし１７３－Ｎは、図１２のスイッチ１５５としての複数のスイッチであり、FET１７４－１ないし１７４－Ｎは、図１２のスイッチ１５６としての複数のスイッチである。

FET１７３－ｎのゲートには、DFF１８１－ｎの出力信号Q#nが供給される(n=1, 2, ..., N)。したがって、FET１７３－ｎは、出力信号Q#nに応じてオン又はオフになる。

FET１７４－ｎのゲートには、DFF１８１－ｎの出力信号Q#nを反転した反転信号XQ#nが供給される。したがって、FET１７４－ｎは、反転信号XQ#nに応じてオン又はオフになる。

以上のように、FET１７３－ｎは、出力信号Q#nに応じてオン又はオフになり、FET１７４－ｎは、反転信号XQ#nに応じてオン又はオフになるので、FET１７３－ｎ及び１７４－ｎは、排他的に、オン又はオフになる。

DFF１８１－１ないし１８１－Ｎは、シリーズに接続され、シフトレジスタを構成している。

DFF１８１－ｎには、クロックCLK及びクリア信号CLRが供給されるとともに、前段のDFF１８１－（ｎ－１）から出力信号Q#n-1が供給される。

DFF１８１－ｎは、前段のDFF１８１－（ｎ－１）から供給される出力信号Q#n-1を入力信号として、その入力信号Q#n-1を、クロックCLKに同期してラッチし、出力信号Q#nとして出力する。

なお、DFF１８１－１ないし１８１－Ｎのうちの、最初の段のDFF１８１－１には、例えば、センサコントローラ１５から所定の駆動信号Dが入力信号として供給される。DFF１８１－１ないし１８１－Ｎで構成されるシフトレジスタでは、駆動信号Dが、最初のDFF１８１－１から後段のDFF１８１－ｎに順次ラッチされていく。

また、DFF１８１－ｎは、（Lレベルの）クリア信号CLRが供給されると、内部をクリア（リセット）し、Lレベルを、出力信号Q#nとして出力する。この場合、反転信号XQ#nは、すべてHレベルになり、図１２のスイッチ１５６としてのFET１７４－１ないし１７４－Ｎは、すべてオンになる。以上のように、DFF１８１－ｎに、クリア信号CLRを供給することにより、すべてのスイッチ１５６としてのＮ個のFET１７４－１ないし１７４－Ｎを、すべてオンにすることを、Ramp DAC３４のクリアともいう。

以上のように構成されるRamp DAC３４では、DFF１８１－１ないし１８１－Ｎで構成されるシフトレジスタにおいて、最初のDFF１８１－１の出力信号Q1がHレベルになり、その後、後段のDFF１８１－ｎの出力信号Q#nが順次Hレベルになっていく。したがって、反転信号XQ#nは、n=1から順次Lレベルになっていく。

その結果、図１２のスイッチ１５６としてのFET１７４－ｎは、反転信号XQ#nに応じて、ｎ＝１から順次オフになっていき、FET１７４－ｎから参照信号出力線を流れる電流が減少していくことにより、参照信号（電圧）が減少していく。

すなわち、DAコンバータ２２では、複数のスイッチ１５６のうちの1/2のスイッチ１５６としての、例えば、FET１７４－１ないし１７４－Ｎ／２を順次オフにすることで、非線形参照信号（電圧）を線形に減少させる。さらに、DAコンバータ２２では、複数のスイッチ１５６としてのＮ個のFET１７４－１ないし１７４－ＮすべてをオンにするRamp DAC３４のクリアを行うとともに、１個のスイッチ１５６としてのFET１７４－ｎに流れる電流、すなわち、単位電流を1/2に減少させ、複数のスイッチ１５６のうちの1/2のスイッチ１５６としての、例えば、FET１７４－１ないし１７４－Ｎ／２を順次オフにすることで、非線形参照信号を線形に減少させることにより、クリア前後の非線形参照信号の傾きを変化させることができる。

Ramp DAC３４のクリアは、DFF１８１－１ないし１８１－Ｎにクリア信号CLRを供給することにより行うことができる。スイッチ１５６としてのFET１７４－ｎに流れる単位電流を減少させることは、図１２のPGC DAC３２において、オンになっているスイッチ１１４の１以上をオフにすることにより行うことができる。

＜DAコンバータ２２の第１の駆動例＞
図１４は、DAコンバータ２２の第１の駆動例に対応するレベルシフタ出力を示している。図１５は、図１４に示されたレベルシフタ出力に対応するRamp波形を示している。

図１３に示されたシフトレジスタの出力は、図１４のＱ１乃至Ｑ９６に相当する。Ｑ１乃至Ｑ９６は、CLR信号がLo出力されることによりレベルシフタ内がリセットされるため全てLo出力となる。したがって、Ramp波形を非線形にするために、CLR信号をゲイン切り替え時毎にLo出力させることで電流源をリセットすれば、図１５に示されるような非線形のRamp波形を得ることができる。

したがって、フレームレートやダイナミックレンジを維持したまま、SP1とSP2の出力を合成した場合のCon resを改善することができる。

ただし、上述した第１の駆動例の場合、ゲイン切り替えポイントにおいてコンパレータ２３等の反転遅延等の影響により誤った出力（意図しない出力）となることが起こり得る。以下、これに対処するための第２の駆動例を説明する。

＜DAコンバータ２２の第２の駆動例＞
図１６は、DAコンバータ２２の第２の駆動例に対応するレベルシフタ出力を示している。図１７は、図１６に示されたレベルシフタ出力に対応するRamp波形を示している。

該第２の駆動例の場合、ゲイン切り替え時毎にCLR信号をLo出力させた後、WAIT(待ち時間)を挿入するようにする。これにより、仮にコンパレータ２３等に反転遅延等が発生しても正常な出力（意図する出力）を得ることができ、ゲイン切り替え時のコードエラーを回避することができる。

＜DAコンバータ２２の第３の駆動例＞
図１４に示された第１の駆動例では、ゲイン切り替え時毎にCLR信号をLo出力させていたが、第３の駆動例では、CLR信号をLo出力させるタイミングを適宜変更できるようにする。これにより、ゲイン切り替えポイントが可変となるので、状況(光量やばらつき)に応じて対応することが可能となる。

＜DAコンバータ２２の駆動例＞

DAコンバータ２２の駆動例について再度説明する。

図１４は、DAコンバータ２２を駆動するときの、FET１７３－ｎのゲートに供給されるDFF１８１－ｎの出力信号Q#n（FET１７４－ｎのゲートに供給される反転信号XQ#n）の第１の例を示すタイミングチャートである。

図１４には、出力信号Q#nの他、水平同期信号XHS、クリア信号CLR、及び、駆動信号Dも図示されている。

駆動信号Dは、１（水平）ラインの期間、Hレベルとなるパルスであり、この駆動信号Dが、クロックCLKに同期して、例えば、図１３のDFF１８１－１ないしDFF１８１－Ｎで順次ラッチされていくことにより、出力信号Q1ないしQ#Nは、クロックCLKに同期して、順次、LレベルからHレベルになる。

以上のように、出力信号Q1ないしQ#Nが、順次、LレベルからHレベルになることにより、FET１７３－１ないし１７３－Ｎは、クロックCLKに同期して、順次、オフからオンになるとともに、FET１７４－１ないし１７４－Ｎは、クロックCLKに同期して、順次、オンからオフになる。

FET１７３－１ないし１７３－Ｎが、順次、オフからオンになるとともに、FET１７４－１ないし１７４－Ｎが、順次、オンからオフになることにより、参照信号出力線に電流を流すFET１７１－ｎ及び１７２－ｎの数が、クロックCLKに同期して減少する。その結果、参照信号出力線を流れる電流、ひいては、参照信号（電圧）が、クロックCLKに同期して減少する。

図１４では、クリア信号CLRは、P相を構成するサブ期間であるP#i相（図３）でカウントすべきカウント値がカウントされた後に、次のP#i+1相の開始前に、一時的にHレベルからLレベルにされる。クリア信号CLRがLレベルになることにより、図１３で説明したように、Ramp DAC３４がクリアされる。

駆動信号Dは、P#i相の開始から、クリア信号CLRがLレベルになるまでの期間、Hレベルになり、クリア信号CLRがLレベルになってから、次のP#i相の開始まで、Lレベルになる。

以上のような駆動信号Dに対して、DFF１８１－ｎの出力信号Q#nは、図１４に示すようになる。

いま、Ｎが、例えば、９６であることとすると、P相を構成するP1相ないしP6相のうちの、P1相ないしP5相それぞれでは、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48が、クロックに同期して順次LレベルからHレベルになる。

したがって、反転信号XQ1ないしXQ48が、クロックに同期して順次HレベルからLレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－４８が順次オフになる。

その後、クリア信号CLRがLレベルになり、次のサブ期間であるP#i+1相が開始されるとき、PGC DAC３２は、１個のスイッチ１５６としてのFET１７４－ｎに流れる単位電流を1/2に減少させる。

そして、上述したように、P#i+1相において、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48が、クロックに同期して順次LレベルからHレベルになる。

なお、P6相では、DFF１８１－１ないし１８１－９６のすべての出力信号Q1ないしQ96が、クロックに同期して順次LレベルからHレベルになる。

したがって、反転信号XQ1ないしXQ96が、クロックに同期して順次HレベルからLレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－９６が順次オフになる。

図１５は、DFF１８１－ｎの出力信号Q#n（FET１７４－ｎのゲートに供給される反転信号XQ#n）が図１４で説明した信号である場合の非線形参照信号を示す波形図である。

なお、図１５は、図３と同様の図である。

いま、PGC DAC３２において、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下が1000mVになるように、P1相の単位電流が流されることとする。また、ここでは、説明を簡単にするため、非線形参照信号（電圧）は、終端抵抗Rの電圧降下に等しいこととする。

この場合、P1相では、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48が、クロックに同期して順次LレベルからHレベルになり、すなわち、反転信号XQ1ないしXQ48が、クロックに同期して順次HレベルからLレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－４８が順次オフになる。

１個のFET１７４－ｎがオフになると、終端抵抗Rを流れる電流が、単位電流だけ減少するので、FET１７４－１ないし１７４－４８が順次オフになることにより、非線形参照信号は、単位電流単位で減少していく。

FET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下が1000mVであるので、FET１７４－１ないし１７４－９６のうちの1/2のFET１７４－１ないし１７４－４８がオフになると、非線形参照信号は、500mVだけ低下し、500mVになる。

その後、P2相の開始前に、Ramp DAC３４がクリアされ、これにより、DFF１８１－１ないし１８１－９６の出力信号Q1ないしQ96がすべてLレベルになり、すなわち、反転信号XQ1ないしXQ96がHレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－９６すべてがオンになる。

同時に、PGC DAC３２（図１２）が、１個のスイッチ１５６としてのFET１７４－ｎに流れる単位電流を1/2に減少させる。

単位電流が1/2に減少される前に、FET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下は1000mVであるので、単位電流が1/2に減少された後、FET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下は500mV=1000mV/2になる。

したがって、P1相において、1000mVから500mVだけ低下し、500mVとなった非線形参照信号は、Ramp DAC３４のクリア、及び、単位電流の減少後、その500mVだけ低下した値をそのまま維持する。

その後、P2相が開始されると、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48が、クロックに同期して順次LレベルからHレベルになり、すなわち、反転信号XQ1ないしXQ48が、クロックに同期して順次HレベルからLレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－４８が順次オフになる。

なお、P2相では、P1相に比較して、単位電流が1/2に減少しているので、非線形参照信号の傾き（の大きさ）は、1/2になる。すなわち、P2相では、AD変換のゲインは、P1相の場合の2倍(6dB)になる。

P2相の開始において、FET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下が500mVであるので、FET１７４－１ないし１７４－９６のうちの1/2のFET１７４－１ないし１７４－４８がオフになると、非線形参照信号は、250mVだけ低下し、250mVになる。

同時に、PGC DAC３２が、１個のスイッチ１５６としてのFET１７４－ｎに流れる単位電流を1/2に減少させる。

単位電流が1/2に減少される前に、FET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下は500mVであるので、単位電流が1/2に減少された後、FET１７４－１ないし１７４－９６のすべてがオンになっているときの終端抵抗Rの電圧降下は250mV=500mV/2になる。

したがって、P2相において、500mVから250mVだけ低下し、250mVとなった非線形参照信号は、Ramp DAC３４のクリア、及び、単位電流の減少後、そのままの値を維持する。

その後、P3相が開始されると、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48が、クロックに同期して順次LレベルからHレベルになり、すなわち、反転信号XQ1ないしXQ48が、クロックに同期して順次HレベルからLレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－４８が順次オフになる。

なお、P3相では、P2相に比較して、単位電流が1/2に減少しているので、非線形参照信号の傾きは、1/2になる。すなわち、P3相では、AD変換のゲインは、P2相の場合の2倍(6dB)になる。

以下、同様にして、非線形参照信号は、P1相ないしP6相の各サブ期間で、直前のサブ期間の1/2倍の傾きで減少するように、非線形に変化していく。

なお、最後のP6相では、DFF１８１－１ないし１８１－９６のすべての出力信号Q1ないしQ96が、クロックに同期して順次LレベルからHレベルになり、すなわち、反転信号XQ1ないしXQ96が、クロックに同期して順次HレベルからLレベルになり、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－９６が順次オフになる。

図１６は、DAコンバータ２２を駆動するときの、FET１７３－ｎのゲートに供給されるDFF１８１－ｎの出力信号Q#n（FET１７４－ｎのゲートに供給される反転信号XQ#n）の第２の例を示すタイミングチャートである。

図１６には、図１４と同様に、出力信号Q#nの他、水平同期信号XHS、クリア信号CLR、及び、駆動信号Dも図示されている。

図１６では、出力信号Q#n、水平同期信号XHS、クリア信号CLR、及び、駆動信号Dは、図１４の場合と同様である。

但し、図１６では、P1相ないしP6相のうちの、最後のP6相を除くP1相ないしP5相において、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48のすべてがHレベルにされた後、すなわち、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－４８がすべてオフにされた後、クリア信号CLRがLレベルにされ、かつ、PGC DAC３２が単位電流を1/2に減少させる前に、待ち時間（待機時間）WAITが設けられている。

具体的には、DFF１８１－１ないし１８１－９６のうちの1/2のDFF１８１－１ないし１８１－４８の出力信号Q1ないしQ48のすべてがHレベルにされた状態、すなわち、スイッチ１５６（図１２）としてのFET１７４－１ないし１７４－４８がすべてオフにされた状態が、所定の待ち時間WAITだけ維持されてから、クリア信号CLRをLレベルにすることと、単位電流を1/2に減少させることとが行われる。

図１７は、DFF１８１－ｎの出力信号Q#n（FET１７４－ｎのゲートに供給される反転信号XQ#n）が図１６で説明した信号である場合の非線形参照信号を示す波形図である。

図１６で説明したように、待ち時間WAITがおかれることにより、あるサブ期間であるP#i相の終了時と、次のサブ期間であるP#i+1相の開始時との間には、非線形参照信号がP#i相の終了時の電圧に維持された待ち時間WAITが挿入される。

以上のような待ち時間WAITの挿入によれば、コンパレータ２３のコンパレータ出力VCOの反転の遅延等の影響により、P#i相の終了間際に、非線形参照信号とVSL電圧との大小関係が逆転した場合に、その逆転のタイミングと、コンパレータ出力VCOの反転のタイミングとがずれることに起因して、VSL電圧のAD変換結果に大きな誤差が生じることを抑制することができる。

なお、待ち時間WAITでは、カウンタ２４によるカウント値のカウントは停止される。

また、DAコンバータ２２では、Ramp DAC３４のクリア（クリア信号CLRをLレベルにすること）、及び、スイッチ１５６を流れる単位電流を減少させることを行うタイミングを変更することにより、非線形参照信号の傾きを変化させるポイント（ゲイン切り替えポイント）、すなわち、P相を構成するサブ期間の開始位置や終了位置を変更することができる。

例えば、光量がそれほど大でない環境、すなわち、例えば、SP1の出力がちょうど飽和してしまい、合成画素値として、SP2のディジタルコードが採用される程度の光量の環境では、24dBの非線形参照信号のサブ期間であるP6相を、より長い期間とすることにより、24dBのAD変換のゲインがかけられ、階調が改善された合成画素値を得ることができる光量の範囲を拡張することができる。

その他、光量のばらつき等に応じて、サブ期間である各P#i相の長さを適切に調整することが可能となる。

＜Ramp波のセトリング未達に対する対処＞
DAコンバータ２２から非線形のRamp波を出力する場合、－６ｄＢを達成させるときにはRamp波のセトリング未達が発生し得る。

図１８および図１９は、Ramp波のセトリング未達の原因を説明するための図である。AD変換部１４においては、図１８に示されるように、DAコンバータ２２とコンパレータ２３の間に生じ得る寄生抵抗４２と寄生容量４３がLPF４１として作用してしまう。これにより、図１９のＡに示されるように、DAコンバータ２２からのRamp波の波形は、LPF４１を通過した後、なまってしまいセトリング未達が発生し得る。

この対策としては、DAコンバータ２２から出力する非線形のRamp波のRampスロープ直前のRamp電位にオフセット（以下、Ramp Stableと称する）を設ける。これにより、図１９のＢに示されるように、DAコンバータ２２からのオフセットされたRamp波の波形は、LPF４１を通過した後のなまりが低減されてセトリング未達が抑止される。

すなわち、図１８は、DAコンバータ２２から画素１１Ｐの各列のコンパレータ２３に、参照信号が供給される様子を示す図である。

DAコンバータ２２から各列のコンパレータ２３には、配線を介して、参照信号が供給される。参照信号が供給される配線には、寄生抵抗４２及び寄生容量４３が存在し、この寄生抵抗４２及び寄生容量４３は、LPF(Low Pass Filter)４１として機能する。

図１９は、LPF４１の影響と、その影響に対する対策とを説明する図である。

図１９のＡは、LPF４１の影響を説明する図である。

参照信号（非線形参照信号、線形参照信号）は、P相やD相で減少するが、その減少のし始めに、LPF４１の影響により、参照信号の波形が、寄生抵抗４２及び寄生容量４３で決まる時定数に応じて、本来の波形（図中、点線で示す）から鈍るセトリング未達が生じる。

DDS駆動のP相で用いられる非線形参照信号は、最初のP1相がP1相ないしP6相の中で最も傾きが急峻な-6dBの参照信号になっており、波形の鈍りの程度が大になる。

図１９のＢは、LPF４１の影響に対する対策を説明する図である。

いま、P相やD相において、参照信号の減少を開始させるときの本来の電圧を、電圧（所定の電圧）VCと表すこととする。

LPF４１の影響に対する対策としては、P相やD相において、参照信号の減少を、電圧VCから開始させるのではなく、参照信号を、P相やD相の開始前に、電圧VCより大の電圧まで上昇させ、P相やD相の開始時に、電圧VCまで下降させるようにオフセットするステーブルオフセット(Ramp Stable)を行う方法がある。

DAコンバータ２２は、ステーブルオフセットを行った参照信号を出力することができる。

ステーブルオフセットによれば、参照信号が、P相やD相の開始時に、電圧VCまで急峻に下降し、その後、参照信号が所定の傾き減少する。以上のように、参照信号が、P相やD相の開始時に、電圧VCまで急峻に下降するときに、LPF４１の影響により、その下降の程度が鈍るが、その後の、所定の傾きで減少する参照信号が、LPF４１の影響により鈍る程度を低減することができる。

ここで、ステーブルオフセットにおいて、P相やD相の開始前に、参照信号を電圧VCより大の電圧まで上昇させるオフセット量、及び、P相やD相の開始時に、電圧VCまで下降させるオフセット量の大きさを、ステーブルオフセットのオフセット量ともいう。

また、参照信号のうちの、P相やD相の部分（電圧が減少している波形部分）を、以下、スロープともいう。

ステーブルオフセットによれば、参照信号のスロープの、本来の波形からの鈍りの程度を抑制することができる。

図２０は、カラムの位置が異なる画素、すなわち、DAコンバータ２２からの距離が異なる画素におけるRamp Stableの効果の差異を示している。

同図のＡは、DAコンバータ２２からの距離が最も遠いカラム遠端の画素におけるLPF４１通過後のRamp波の波形を示している。同図のＢは、DAコンバータ２２からの距離が同図Ａの場合よりも近いカラム中央の画素におけるLPF４１通過後のRamp波の波形を示している。同図のＣは、DAコンバータ２２からの距離が最も近いカラム近端の画素におけるLPF４１通過後のRamp波の波形を示している。

同図のＡの場合、LPF４１通過後のRamp波の波形が、理想とする形状よりも傾きが小さいのでRamp Stableが不足している。同図のＢの場合、LPF４１通過後のRamp波の波形が、理想とする形状に近いのでRamp Stableが適切である。同図のＣの場合、LPF４１通過後のRamp波の波形は理想とする形状よりも傾きが大きいのでRamp Stableが過剰である。

同図のＡ乃至Ｃから明らかなように、Ramp Stableの効果は、カラムの位置によって異なるので、Ramp Stableはカラム全体として最大の効果を得られる値に設定すればよい。

すなわち、図２０は、参照信号のステーブルオフセットを行う場合に、DAコンバータ２２から画素１１Ｐの各列のコンパレータ２３に供給される参照信号の例を示す図である。

参照信号のステーブルオフセットのオフセット量は、画素１１Ｐの中央の列（カラム中央）のコンパレータ２３に供給される参照信号のスロープが、本来（理想）の波形により近くなるように決定することができる。

図２０は、以上のように、ステーブルオフセットのオフセット量を、中央の列のコンパレータ２３に供給される参照信号のスロープが、本来の波形により近くなるように決定した場合の、DAコンバータ２２からコンパレータ２３に供給される参照信号を示している。

すなわち、図２０のＡは、DAコンバータ２２から中央の列よりも遠い列（カラム遠端）のコンパレータ２３に供給される参照信号を示しており、図２０のＢは、中央の列（カラム中央）のコンパレータ２３に供給される参照信号を示している。図２０のＣは、DAコンバータ２２から中央の列よりも近い列（カラム近端）のコンパレータ２３に供給される参照信号を示している。

ステーブルオフセットのオフセット量を、中央の列のコンパレータ２３に供給される参照信号のスロープが、本来の波形により近くなるように決定した場合、図２０のＢに示すように、中央の列のコンパレータ２３に供給される参照信号のスロープは、本来（理想）の波形に近いスロープになる。

一方、ステーブルオフセットのオフセット量を、中央の列のコンパレータ２３に供給される参照信号のスロープが、本来の波形により近くなるように決定した場合、中央の列よりも遠い列のコンパレータ２３に供給される参照信号にとっては、ステーブルオフセットのオフセット量が不足する（小さい）。そのため、図２０のＡに示すように、中央の列よりも遠い列のコンパレータ２３に供給される参照信号のスロープは、本来（理想）の波形よりも傾きが緩やかなスロープになる。

また、中央の列よりも近い列のコンパレータ２３に供給される参照信号にとっては、ステーブルオフセットのオフセット量が過剰になる（大きい）。そのため、図２０のＣに示すように、中央の列よりも近い列のコンパレータ２３に供給される参照信号のスロープは、本来の波形よりも傾きが緩やかなスロープになる。

非線形参照信号は、P相を構成するP1相ないしP6相のうちの、P相が開始されるP1相において、最も急峻に下降するので、ステーブルオフセットを行わない場合には、LPF４１の影響によるP1相のスロープの鈍りの程度が大になる。したがって、非線形参照信号に対して、ステーブルオフセットを行うことは、有用である。

＜縦列カラム型イメージセンサへの適用＞
上述したDAコンバータ２２は、縦列カラム型イメージセンサに適用することも可能である。

図２１は、DAコンバータ２２を適用した縦列カラム型イメージセンサの構成例を示している。該構成例の場合、２つのDAコンバータ２２－１および２２－２が採用されており、例えば、DAコンバータ２２－１とDAコンバータ２２－２で、上述したRamp Stableの値（オフセット値）を異なる値に設定すれば、ノイズ低減効果を得ることができる。

すなわち、図２１は、本技術を適用したイメージセンサの他の一実施の形態の構成例を示す図である。

図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図２１において、イメージセンサ５０は、画素アレイ部１１、アドレスデコーダ１２、画素タイミング駆動部１３、AD変換部１４－１及び１４－２、センサコントローラ１５、並びに、DAコンバータ２２－１及び２２－２を有する。

したがって、イメージセンサ５０は、画素アレイ部１１、アドレスデコーダ１２、画素タイミング駆動部１３、及び、センサコントローラ１５を有する点で、図６のイメージセンサ１０と共通する。

但し、イメージセンサ５０は、AD変換部１４に代えて、AD変換部１４－１及び１４－２を有するとともに、DAコンバータ２２に代えて、DAコンバータ２２－１及び２２－２を有する点で、イメージセンサ１０と相違する。

また、イメージセンサ５０は、画素アレイ部１１を構成する画素１１Ｐの１列に対して、複数である、例えば、４本の垂直信号線２１１_１，２１１_２，２１１_３，２１１_４を有する。画素アレイ部１１において、４ｉ＋１行目（ｉ＝０，１，．．．）の画素１１Ｐである画素１１Ｐ_４ｉ＋１は、垂直信号線２１１_１に接続され、４ｉ＋２行目の画素１１Ｐである画素１１Ｐ_４ｉ＋２は、垂直信号線２１１_２に接続されている。また、４ｉ＋３行目の画素１１Ｐである画素１１Ｐ_４ｉ＋３は、垂直信号線２１１_３に接続され、４ｉ＋４行目の画素１１Ｐである画素１１Ｐ_４ｉ＋４は、垂直信号線２１１_４に接続されている。

AD変換部１４－１は、定電流回路２１－１－１及び２１－１－２、コンパレータ２３－１－１及び２３－１－２、カウンタ２４－１－１及び２４－１－２、コンデンサC1-1-1及びC2-1-1、コンデンサC1-1-2及びC2-1-2、並びに、スイッチ２２１－１－１及び２２１－１－２を、画素アレイ部１１を構成する画素１１Ｐの１列ごとに有する。

AD変換部１４－１において、定電流回路２１－１－１、コンパレータ２３－１－１、カウンタ２４－１－１、並びに、コンデンサC1-1-1及びC2-1-1は、AD変換部１４（図１０）の定電流回路２１、コンパレータ２３、カウンタ２４、並びに、コンデンサC1及びC2に、それぞれ相当する。同様に、定電流回路２１－１－２、コンパレータ２３－１－２、カウンタ２４－１－２、並びに、コンデンサC1-1-2及びC2-1-2は、AD変換部１４の定電流回路２１、コンパレータ２３、カウンタ２４、並びに、コンデンサC1及びC2に、それぞれ相当する。

したがって、AD変換部１４－１は、AD変換部１４の定電流回路２１、コンパレータ２３、カウンタ２４、並びに、コンデンサC1及びC2と同様の構成を２系統有し、AD変換部１４が行うAD変換を、その２系統で同時に行うことができる。

スイッチ２２１－１－１は、４本の垂直信号線２１１_１ないし２１１_４のうちのいずれかを選択し、その選択した垂直信号線２１１_ｊ上の、画素１１Ｐ_４ｉ＋ｊから出力された電気信号としてのVSL電圧を、コンパレータ２３－１－１に供給する。

同様に、スイッチ２２１－１－２は、４本の垂直信号線２１１_１ないし２１１_４のうちのいずれかを選択し、その選択した垂直信号線２１１_ｊ上の、画素１１Ｐ_４ｉ＋ｊから出力された電気信号としてのVSL電圧を、コンパレータ２３－１－２に供給する。

AD変換部１４－２は、定電流回路２１－２－１及び２１－２－２、コンパレータ２３－２－１及び２３－２－２、カウンタ２４－２－１及び２４－２－２、コンデンサC1-2-1及びC2-2-1、コンデンサC1-2-2及びC2-2-2、並びに、スイッチ２２１－２－１及び２２１－２－２を、画素アレイ部１１を構成する画素１１Ｐの１列ごとに有する。

AD変換部１４－２において、定電流回路２１－２－１及び２１－２－２、コンパレータ２３－２－１及び２３－２－２、カウンタ２４－２－１及び２４－２－２、コンデンサC1-2-1及びC2-2-1、コンデンサC1-2-2及びC2-2-2、並びに、スイッチ２２１－２－１及び２２１－２－２は、AD変換部１４－１の定電流回路２１－１－１及び２１－１－２、コンパレータ２３－１－１及び２３－１－２、カウンタ２４－１－１及び２４－１－２、コンデンサC1-1-1及びC2-1-1、コンデンサC1-1-2及びC2-1-2、並びに、スイッチ２２１－１－１及び２２１－１－２に、それぞれ相当する。

したがって、AD変換部１４－２は、AD変換部１４－１と同様に構成されるため、以下では、その説明は省略する。

イメージセンサ５０では、図６のイメージセンサ１０のDAコンバータ２２に代えて、DAコンバータ２２－１及び２２－２を有する。DAコンバータ２２－１及び２２－２は、DAコンバータ２２と同様に構成され、参照信号を出力する。DAコンバータ２２－１及び２２－２が出力する参照信号は、いずれも、AD変換部１４－１及び１４－２の両方に供給される。

AD変換部１４－１において、DAコンバータ２２－１が出力する参照信号は、コンパレータ２３－１－１に供給され、DAコンバータ２２－２が出力する参照信号は、コンパレータ２３－１－２に供給される。

したがって、AD変換部１４－１では、定電流回路２１－１－１、コンパレータ２３－１－１、カウンタ２４－１－１、並びに、コンデンサC1-1-1及びC2-1-1（以下、第１のAD変換系統ともいう）において、DAコンバータ２２－１が出力する参照信号を用いて、スイッチ２２１－１－１から供給されるVSL電圧のAD変換を行うことができる。

さらに、AD変換部１４－１では、同時に、定電流回路２１－１－２、コンパレータ２３－１－２、カウンタ２４－１－２、並びに、コンデンサC1-1-2及びC2-1-2（以下、第２のAD変換系統ともいう）において、DAコンバータ２２－２が出力する参照信号を用いて、スイッチ２２１－１－２から供給されるVSL電圧のAD変換を行うことができる。

例えば、いま、スイッチ２２１－１－１及び２２１－１－２において、同一の垂直信号線２１１_ｊを選択し、その垂直信号線２１１_ｊ上の、同一の画素１１Ｐ_４ｉ＋ｊから出力された電気信号としてのVSL電圧を、第１及び第２のAD変換系統のそれぞれでAD変換することにより、ノイズを低減した画素値を得ることができる。

すなわち、DAコンバータ２２－１及び２２－２は、DAコンバータ２２－１が出力する参照信号と、DAコンバータ２２－２が出力する参照信号との間に、オフセットを持たせるように、参照信号を生成する。

その結果、DAコンバータ２２－１が出力する参照信号が供給される第１のAD変換系統と、DAコンバータ２２－２が出力する参照信号が供給される第２のAD変換系統とでは、同一のVSL電圧に対して、そのVSL電圧と参照信号との大小関係が反転するタイミングが、オフセットに応じてずれ、VSL電圧の異なる時刻の値が、AD変換結果として、いわばサンプリングされる。

以上のように、第１のAD変換系統と第２のAD変換系統とでは、同一のVSL電圧の異なる時刻の値がサンプリングされるので、そのサンプリングされた値を加算することにより、サンプリングされた値に含まれるノイズを抑制することができる。

ここで、AD変換部１４（図１０）の定電流回路２１、コンパレータ２３、カウンタ２４、並びに、コンデンサC1及びC2を、AD変換ユニットと呼ぶこととすると、イメージセンサ５０は、画素１１Ｐの１列の上側と下側とのそれぞれに、２個のAD変換ユニットを有する。

以上のように、１列の上下の少なくとも一方に、複数のAD変換ユニットを有するイメージセンサは、縦列カラム型（のイメージセンサ）と呼ばれる。

＜非線形データの補正方法について＞
本実施の形態であるイメージセンサ１０のAD変換部１４からの出力は非線形データであり、これを画像データとして用いるには線形データに補正する必要がある。

図２２は、AD変換部１４からの出力（非線形データ）を線形データに補正する補正部の配置例を示している。

補正部としては、同図に示されるように、イメージセンサ１０の内部であってAD変換部１４の後段にロジック部６１を設けるか、または、イメージセンサ１０の外部にDSP(Digital Signal Processor)６２を設けることができる。

図２３は、補正部（ロジック部６１またはDSP６２）による非線形データを線形データに補正する様子を示している。

非線形データが6144カウント（－６ｄＢの1024カウント、０ｄＢの1024カウント、６ｄＢの1024カウント、１２ｄＢの1024カウント、１８ｄＢの1024カウント、２４ｄＢの2048カウント）である場合、それぞれを３２倍、１６倍、８倍、４倍、２倍、１倍すれば、65536カウントの線形データを得ることができる。

すなわち、図２３は、AD変換部１４において、非線形参照信号を用いたAD変換により得られるAD変換結果としての非線形データを、線形参照信号を用いたAD変換により得られるAD変換結果と同様の線形データに補正（変換）する方法の例を示す図である。

図２３のＡは、DDS駆動（のP相）のAD変換を、図３の非線形参照信号を用いて行った場合に得られるAD変換結果としての非線形データを示している。

図３の非線形参照信号については、P1相、P2相、P3相、P4相、P5相、及び、P6相の参照信号が、それぞれ、-6dBの参照信号、0dBの参照信号、6dBの参照信号、12dBの参照信号、18dBの参照信号、及び、24dBの参照信号になっている。

また、P1相、P2相、P3相、P4相、P5相、及び、P6相は、それぞれ、先頭から、1024カウント分の期間、次の1024カウント分の期間、次の1024カウント分の期間、次の1024カウント分の期間、次の1024カウント分の期間、及び、最後の2048カウント分の期間になっている。

したがって、DDS駆動のP相では、P1相において、-6dBの参照信号に対して、最大で1024カウントが、P2相において、0dBの参照信号に対して、最大で1024カウントが、P3相において、6dBの参照信号に対して、最大で1024カウントが、P4相において、12dBの参照信号に対して、最大で1024カウントが、P5相において、18dBの参照信号に対して、最大で1024カウントが、P6相において、24dBの参照信号に対して、最大で2048カウントが、それぞれ行われる。

したがって、DDS駆動のP相では、最大で、6144カウントがされ得る。

図２３のＢは、図２３のＡのAD変換結果としての非線形データを補正した線形データを示している。

図２３のＢでは、DDS駆動のP相を構成するP1相ないしP6相それぞれのカウント値を、P1相ないしP6相の参照信号のうちのゲインが最も大の24dBの参照信号に対するカウント値に換算することで、非線形データのカウント値が、線形データのカウント値に補正されている。

24dBの参照信号に対するカウント値への換算では、P1相の-6dBの参照信号に対するカウント値は、32倍（≒24dB-(-6dB)）され、P2相の0dBの参照信号に対するカウント値は、16倍（≒24dB-0db）される。また、P3相の6dBの参照信号に対するカウント値は、8倍（≒24dB-6dB)）され、P4相の12dBの参照信号に対するカウント値は、4倍（≒24dB-12db）される。さらに、P5相の18dBの参照信号に対するカウント値は、2倍（≒24dB-18dB)）され、P6相の24dBの参照信号に対するカウント値は、そのままとされる。

したがって、線形データでは、P1相の-6dBの参照信号に対するカウント値は、最大で32768=1024×32カウントになり、P2相の0dBの参照信号に対するカウント値は、最大で16384=1024×16カウントになる。さらに、P3相の6dBの参照信号に対するカウント値、最大で8192=1024×8カウントになり、P4相の12dBの参照信号に対するカウント値は、最大で4096=1024×4カウントになる。また、P5相の18dBの参照信号に対するカウント値は、最大で2048=1024×2カウントになり、P6相の24dBの参照信号に対するカウント値は、最大で2048カウントになる。

以上により、線形データは、最大で、65536=32768+16384+8192+4096+2048+2048カウントになる。

非線形データは、以上のように、P1相ないしP6相で得られるカウント値が、24dBの参照信号に対するカウント値に換算されて加算されることにより、線形データに補正（変換）される。

以上のような線形データは、24dBの参照信号に対するカウント値に換算されているので、0dBの参照信号に対するカウント値に比較して、いわば24dB分だけ粒度の細かい値になる。

その結果、非線形参照信号を用いる場合のCon Res.は、0dBの線形参照信号を用いる場合のCon Res.を、24dB（≒16倍）分だけ改善することができる。すなわち、図１で説明したような5.85％のCon Res.を、0.36%≒5.85%／16に改善することができる。

なお、以上のようにして得られる線形データは、24dBのゲインがかかったデータであり、SP1とSP2との受光感度の比である（約）240倍(47dB)のゲインがかかったデータとするために、16倍（≒47dB-24dB）され、SP2のディジタルコードとして、図１で説明したように用いられる。

＜第１の変形例＞
上述した説明においては、AD変換部１４のDAコンバータ２２からゲインを切り替えることによって非線形のRamp波を出力していた。該第１の変形例では、DAコンバータ２２からゲインを一定として線形のRamp波を出力し、カウンタ２４の駆動周波数を可変とすることで非線形のAD変換が可能となる。

図２４は、第１の変形例におけるカウンタ２４の駆動周波数の変化を示している。図２５は、第１の変形例におけるRamp波を示している。

図２４に示されるように、カウンタ２４の駆動周波数を、－６ｄＢに相当する期間は２０ＭＨｚ、０ｄＢに相当する期間は４０ＭＨｚ、６ｄＢに相当する期間は８０ＭＨｚ、１２ｄＢに相当する期間は１６０ＭＨｚ、１８ｄＢに相当する期間は３２０ＭＨｚ、２４ｄＢに相当する期間は６４０ＭＨｚとすれば、DAコンバータ２２から非線形のRamp波を出力する場合と同じ非線形のAD変換が可能となる。

すなわち、図２４は、VSL電圧を非線形にAD変換する第２のAD変換方法を説明する図である。

参照信号比較型AD変換において、VSL電圧を非線形にAD変換する方法、すなわち、VSL電圧を、非線形な量子化幅でAD変換する方法としては、図３で説明したような非線形参照信号を用いる第１のAD変換方法の他、線形参照信号を用いる第２のAD変換方法がある。

第２のAD変換方法では、線形参照信号が用いられるが、カウンタ２４がカウント値をカウントするときに用いる（同期する）クロックCNCLKの周波数が変化される。

したがって、第２のAD変換方法では、カウンタ２４は、周波数が変化するクロックCNCLKに従って（同期して）カウント値をカウントする。

図２４では、DDS駆動のP相において、クロックCNCLKの周波数が、徐々に大きくされる様子が示されている。

図２５は、第２のAD変換方法で、VSL電圧を非線形にAD変換する場合の参照信号と、クロックCNCLKの周波数との例を示す図である。

第２のAD変換方法では、参照信号として、線形参照信号が用いられる。

図２５の参照信号は、第２のAD変換方法において、DDS駆動（のD相及びP相）に用いられる参照信号であり、例えば、図２の参照信号と同様の線形参照信号である。

第２のAD変換方法では、カウンタ２４のクロックCNCLKの周波数が、P相を構成するサブ期間（P#i相）ごとに変化する。

図２５では、DDS駆動のD相でのクロックCNCLKの周波数が、640MHzになっている。

いま、例えば、40MHzのクロックCNCLKでカウント値のカウントが行われる場合のAD変換のゲインを0dBとすると、640MHzのクロックCNCLKでカウント値のカウントが行われる場合のAD変換のゲインは、24dB（≒640/40倍）になる。

図２５では、DDS駆動のP相を構成するP1相ないしP6相のクロックCNCLKの周波数は、それぞれ、20MHz, 40MHz, 80MHz, 160MHz, 320MHz, 640MHzになっている。

以上のようにクロックCNCLKの周波数を変化させることにより、図３の非線形参照信号を用いる場合と同様の非線形のAD変換を行うことができる。

なお、図２５では、P1相ないしP6相は、それぞれ、128カウント分のサブ期間、256カウント分のサブ期間、512カウント分のサブ期間、1024カウント分のサブ期間、2048カウント分のサブ期間、4096カウント分のサブ期間になっている。

また、P1相ないしP6相のAD変換のゲインは、それぞれ、－6dB, 0dB, 6dB, 12dB, 18dB, 24dBになっている。

さらに、図２５では、DDS駆動のP相のカウント値は、最大で、8064(=128+256+512+1024+2048+4096)カウントであるので、図１で説明したように、12ビットのAD変換を行う場合には、DDS駆動のD相は、3968(=8094-4096（12ビット）)カウント分の期間となる。

＜第２の変形例＞
上述した説明においては、AD変換部１４のDAコンバータ２２からゲインを切り替えることによって非線形のRamp波を出力していた。該第２の変形例では、DAコンバータ２２のゲインを一定として、DAコンバータ２２の駆動周波数を可変とすることにより、DAコンバータ２２から非線形のRamp波を出力することができる。

図２６は、第２の変形例におけるDAコンバータ２２の駆動周波数の変化を示している。図２７は、第２の変形例におけるRamp波を示している。

図２６に示されるように、DAコンバータ２２の駆動周波数を、－６ｄＢに相当する期間は６４０ＭＨｚ、０ｄＢに相当する期間は３２０ＭＨｚ、６ｄＢに相当する期間は１６０ＭＨｚ、１２ｄＢに相当する期間は８０ＭＨｚ、１８ｄＢに相当する期間は４０ＭＨｚ、２４ｄＢに相当する期間は２０ＭＨｚとする。これにより、図２７に示されるように、DAコンバータ２２から、ゲインを切り替える場合と同様の非線形のRamp波を出力することができる。

すなわち、図２６は、第１のAD変換方法で用いる非線形参照信号を生成する第２の生成方法を説明する図である。

第１のAD変換方法で用いる非線形参照信号を生成する方法としては、図１２ないし図１５で説明したように、Ramp DAC３４において、スイッチ１５６としてのFET１７４－ｎに流れる単位電流を変化させることにより非線形参照信号を生成する第１の生成方法の他、DAコンバータ２２を駆動するクロックDACLKの周波数を変化させることにより、非線形参照信号を生成する第２の生成方法がある。

図２６では、DDS駆動のP相において、DAコンバータ２２のクロックDACLKの周波数が、徐々に小さくされる様子が示されている。

ここで、図１３のDFF１８１－ｎに供給されるクロックCLKが、クロックDACLKに相当する。

図２７は、第２の生成方法で生成される非線形参照信号と、クロックDACLKの周波数との例を示す図である。

第２の生成方法では、DAコンバータ２２のクロックDACLKの周波数が、P相を構成するサブ期間（P#i相）ごとに変化する。

図２７では、DDS駆動のD相でのクロックDACLKの周波数が、20MHzになっている。

いま、例えば、320MHzのクロックDACLKでDAコンバータ２２が動作する場合のAD変換のゲインを0dBとすると、20MHzのクロックDACLKでカウント値のカウントが行われる場合のAD変換のゲインは、24dB（≒320/20倍）になる。

図２７では、DDS駆動のP相を構成するP1相ないしP6相のクロックDACLKの周波数は、それぞれ、640MHz, 320MHz, 160MHz, 80MHz, 40MHz, 20MHzになっている。

以上のようにクロックDACLKの周波数を変化させることにより、図３の非線形参照信号と同様に非線形に変化する非線形参照信号を生成することができる。

図２７では、P1相ないしP6相は、図３の場合と同様に、それぞれ、1024カウント分のサブ期間、1024カウント分のサブ期間、1024カウント分のサブ期間、1024カウント分のサブ期間、1024カウント分のサブ期間、2048カウント分のサブ期間になっている。さらに、D相は、やはり、図３の場合と同様に、2048カウント分の期間になっている。

＜適用例＞
本実施の形態は、１つの画素セルにサイズが異なるSP1とSP2を備え、これらの出力を合成することにより画素値の広ダイナミックレンジ化がなされていた。MLE(Multi-line exposure)によって画素値を広ダイナミックレンジ化する技術も知られている。

MLEの場合でも一般的に１６乃至２４倍の露光比ゲインをかけて合成するため、画素値を合成するときのつなぎ目の段差が懸念されるので、本技術を適用したDAコンバータ２２は、MLEの場合においても効果を奏することが期待できる。

すなわち、WD(Wide Dynamic range)技術としては、上述した受光感度が異なる複数のPDとしてのSP1及びSP2の出力を合成する技術の他、MLEがある。

MLEでは、（水平）ラインごとの画素に、異なる露光時間としての、例えば、長時間の露光時間、中程度の時間の露光時間、又は、短時間の露光時間を適用して撮像が行われる。そして、その撮像の結果得られる長時間の露光時間が適用された画素のラインで構成される長蓄画像Long、中程度の時間の露光時間が適用された画素のラインで構成される中蓄画像Middle、及び、短時間の露光時間が適用された画素のラインで構成される短蓄画像Shortが、例えば、SP1及びSP2の出力を合成する場合と同様に合成され、広ダイナミックレンジの合成画像が生成される。

すなわち、長蓄画像Long、中蓄画像Middle、及び、短蓄画像Shortの合成では、長蓄画像Longが飽和していない画素については、長蓄画像Longの画素値が、合成画像の画素値として選択される。また、長蓄画像Longが飽和しているが、中蓄画像Middleが飽和していない画素については、中蓄画像Middleの画素値が、合成画像の画素値として選択される。さらに、長蓄画像Long及び中蓄画像Middleが飽和している画素については、短蓄画像Shortの画素値が、合成画像の画素値として選択される。

長蓄画像Long、中蓄画像Middle、及び、短蓄画像Shortの合成において、中蓄画像Middleの画素値には、長蓄画像Longの露光時間に対する中蓄画像Middleの露光時間に応じて、例えば、16ないし24倍程度のゲイン（露光比ゲイン）がかけられる。短蓄画像Shortについても同様である。

そのため、合成画像において、長蓄画像Long、中蓄画像Middle、及び、短蓄画像Shortのうちのいずれかの画像の画素値が選択された画素と、他の画像の画素値が選択された画素との間に、画素値の大きな段差が生じるおそれがある。

そこで、中蓄画像Middleや短蓄画像Short（の画素値となるVSL電圧）のAD変換に、非線形なAD変換を採用することにより、上述のような画素値の大きな段差が生じることを抑制し、合成画像の階調を改善することができる。

なお、MLEにおいて、長蓄画像Long、中蓄画像Middle、及び、短蓄画像Shor+のうちの、２つの画像のAD変換を同時に行う場合には、その２つの画像のAD変換それぞれ用に、参照信号を生成する２基のDAコンバータが必要となる。また、長蓄画像Long、中蓄画像Middle、及び、短蓄画像Shor+の３つの画像のAD変換を同時に行う場合には、その３つの画像のAD変換それぞれ用に、参照信号を生成する３基のDAコンバータが必要となる。

＜体内情報取得システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。

図２８は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。

体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。

カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能及び無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。

外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。

体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。

カプセル型内視鏡１０１００と外部制御装置１０２００の構成及び機能についてより詳細に説明する。

カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、及び制御部１０１１７が収納されている。

光源部１０１１１は、例えばＬＥＤ（light emitting diode）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。

撮像部１０１１２は、撮像素子、及び当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。

画像処理部１０１１３は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。

無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。

給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、及び昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。

電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図２８では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、及び制御部１０１１７に供給され、これらの駆動に用いられ得る。

制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、及び、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。

外部制御装置１０２００は、ＣＰＵ、ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。

また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ(Noise reduction)処理及び／又は手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。

以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１０１１２に適用され得る。例えば、撮像部１０１１２に、イメージセンサ１０や５０を適用することにより、階調が改善された見やすい体内画像を提供することができる。

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図３０は、撮像部１２０３１の設置位置の例を示す図である。

図３０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。例えば、撮像部１２０３１に、イメージセンサ１０や５０を適用することにより、運転支援に十分な階調の撮影画像を得て、適切な運転支援を行うことができる。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

本技術は以下のような構成も取ることができる。

＜１＞
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と
を備える固体撮像装置。
＜２＞
前記非線形参照信号を出力するDA(Digital to Analog)コンバータをさらに備え、
前記AD変換部は、
前記電気信号と前記非線形参照信号とを比較するコンパレータと、
前記電気信号と前記非線形参照信号との比較結果に応じて、前記電気信号と前記非線形参照信号とが一致するまでの、前記非線形参照信号の変化に要する時間をカウントすることにより得られるカウント値を出力するカウンタと
を有する
＜１＞に記載の固体撮像装置。
＜３＞
前記コンパレータは、前記電気信号のうちのノイズ信号と前記非線形参照信号とを比較する
＜２＞に記載の固体撮像装置。
＜４＞
前記DAコンバータは、凹状に変化する前記非線形参照信号を出力する
＜３＞に記載の固体撮像装置。
＜５＞
前記DAコンバータは、前記非線形参照信号を、所定の電圧より大の電圧まで上昇させ、前記所定の電圧まで下降させてから、非線形に変化させる
＜４＞に記載の固体撮像装置。
＜６＞
前記DAコンバータは、さらに、凸状に変化する前記非線形参照信号を出力し、
前記コンパレータは、前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が高い前記光電変換部の電荷に対応する電気信号のうちのデータ信号と、前記非線形参照信号とを比較する
＜４＞又は＜５＞に記載の固体撮像装置。
＜７＞
前記DAコンバータは、
前記非線形参照信号となる電圧降下が生じる抵抗に流す電流が流れる、並列に接続された複数のスイッチを有し、
前記複数のスイッチのうちの1/2のスイッチを順次オフにすることで、前記非線形参照信号としての電圧を減少させ、
前記複数のスイッチをオンにするクリアを行うとともに、前記スイッチに流れる電流を1/2に減少させ、
前記複数のスイッチのうちの1/2のスイッチを順次オフにすることで、前記非線形参照信号としての電圧を減少させる
ことにより、前記クリア前後の傾きが変化する前記非線形参照信号を生成する
＜２＞ないし＜６＞のいずれかに記載の固体撮像装置。
＜８＞
前記クリア、及び、前記スイッチに流れる電流の減少の前に、所定の待機時間が設けられる
＜７＞に記載の固体撮像装置。
＜９＞
前記クリア、及び、前記スイッチに流れる電流の減少を行うタイミングを変更する
＜７＞に記載の固体撮像装置。
＜１０＞
前記DAコンバータは、前記DAコンバータを駆動するクロックの周波数を変化させることにより、前記非線形参照信号を生成する
＜２＞に記載の固体撮像装置。
＜１１＞
前記非線形参照信号を用いた前記電気信号のAD変換結果である非線形データを、線形に変化する線形参照信号を用いたAD変換結果である線形データに補正する補正部をさらに備える
＜２＞ないし＜１０＞のいずれかに記載の固体撮像装置。
＜１２＞
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換する
ことを含む駆動方法。
＜１３＞
固体撮像装置と、
前記固体撮像装置を制御する制御部と
を備え、
前記固体撮像装置は、
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と
を有する
電子機器。
＜１４＞
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と
を備え、
前記AD変換部は、
前記電気信号と前記線形参照信号とを比較するコンパレータと、
前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力するカウンタと
を有する
固体撮像装置。
＜１５＞
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部を備える固体撮像装置の前記AD変換部が、
前記電気信号と前記線形参照信号とを比較し、
前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力する
ことを含む駆動方法。
＜１６＞
固体撮像装置と、
前記固体撮像装置を制御する制御部と
を備え、
前記固体撮像装置は、
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と
を有し、
前記AD変換部は、
前記電気信号と前記線形参照信号とを比較するコンパレータと、
前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力するカウンタと
を有する
電子機器。

（Ｂ１）
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうち、前記受光感度が低い方の前記光電変換部に対応する電気信号を非線形にAD変換するAD変換部と
を備える固体撮像装置。
（Ｂ２）
前記AD変換部は、
前記画素アレイ部の前記画素から出力される前記電気信号と比較するためのRamp波を出力するDAコンバータと、
前記画素アレイ部の前記画素から出力される前記電気信号と前記Ramp波との比較結果に基づき、カウンタ駆動周波数に従ってカウントを行うカウンタとを有し、
前記DAコンバータは、前記画素に含まれる前記複数の光電変換部のうち、前記受光感度が低い方の前記光電変換部に対応する前記電気信号と比較するための非線形のRamp波を出力し、
前記カウンタは、一定の前記カウンタ駆動周波数に従ってカウントを行う
前記（Ｂ１）に記載の固体撮像装置。
（Ｂ３）
前記DAコンバータは、前記画素に含まれる前記複数の光電変換部のうち、DDS駆動される前記受光感度が低い方の前記光電変換部に対応するP相の前記電気信号と比較するための非線形なRamp波を出力する
前記（Ｂ２）に記載の固体撮像装置。
（Ｂ４）
前記DAコンバータは、前記画素に含まれる前記複数の光電変換部のうち、DDS駆動される前記受光感度が低い方の前記光電変換部に対応するP相の前記電気信号と比較するための非線形な凹状のRamp波を出力する
前記（Ｂ２）または（Ｂ３）に記載の固体撮像装置。
（Ｂ５）
前記DAコンバータは、前記非線形な凹状のRamp波を、そのスロープ開始位置を上方にオフセットして出力する
前記（Ｂ４）に記載の固体撮像装置。
（Ｂ６）
前記DAコンバータは、前記画素に含まれる前記複数の光電変換部のうち、CDS駆動される前記受光感度が高い方の前記光電変換部に対応するD相の前記電気信号と比較するための非線形な凸状のRamp波を出力する
前記（Ｂ２）から（Ｂ５）のいずれかに記載の固体撮像装置。
（Ｂ７）
前記DAコンバータは、シフトレジスタから成る
前記（Ｂ２）から（Ｂ６）のいずれかに記載の固体撮像装置。
（Ｂ８）
前記シフトレジスタに対してゲイン切り替え時毎にCLR信号を入力する
前記（Ｂ７）に記載の固体撮像装置。
（Ｂ９）
前記シフトレジスタに対してゲイン切り替え時毎にCLR信号を入力した後、待機時間を設ける
前記（Ｂ７）または（Ｂ８）に記載の固体撮像装置。
（Ｂ１０）
前記シフトレジスタに対して任意のタイミングでCLR信号を入力する
前記（Ｂ７）に記載の固体撮像装置。
（Ｂ１１）
前記DAコンバータは、変更されるDAコンバータ駆動周波数に従って駆動することにより、前記画素に含まれる前記複数の光電変換部のうち、前記受光感度が低い方の前記光電変換部に対応する前記電気信号と比較するための非線形のRamp波を出力する
前記（Ｂ２）に記載の固体撮像装置。
（Ｂ１２）
前記AD変換部は、
前記画素アレイ部の前記画素から出力される前記電気信号と比較するためのRamp波を出力するDAコンバータと、
前記画素アレイ部の前記画素から出力される前記電気信号と前記Ramp波との比較結果に基づき、カウンタ駆動周波数に従ってカウントを行うカウンタとを有し、
前記DAコンバータは、線形のRamp波を出力し、
前記カウンタは、変更される前記カウンタ駆動周波数に従ってカウントを行う
前記（Ｂ１）に記載の固体撮像装置。
（Ｂ１３）
前記AD変換部から出力された非線形データを線形データに補正する補正部を
さらに備える
前記（Ｂ１）から（Ｂ１２）のいずれかに記載の固体撮像装置。
（Ｂ１４）
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部を備える固体撮像装置の駆動方法において、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうち、前記受光感度が低い方の前記光電変換部に対応する電気信号を非線形にAD変換する
駆動方法。
（Ｂ１５）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうち、前記受光感度が低い方の前記光電変換部に対応する電気信号を非線形にAD変換するAD変換部とを備える
電子機器。

１０イメージセンサ，１１画素アレイ部，１１Ｐ画素，１２アドレスデコーダ，１３画素タイミング駆動部，１４ AD変換部，１５センサコントローラ，２１定電流回路，２２ DAコンバータ，２３コンパレータ，２４カウンタ，３１ IREF，３２ PGC DAC，３３ CLP DAC，３４ RAMP DAC，４１ LPF，６１ロジック部，６２ DSP

Claims

受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と、
前記AD変換部からの出力を線形データに補正する補正部と
を備える固体撮像装置。
前記非線形参照信号を出力するDA(Digital to Analog)コンバータをさらに備え、
前記AD変換部は、
前記電気信号と前記非線形参照信号とを比較するコンパレータと、
前記電気信号と前記非線形参照信号との比較結果に応じて、前記電気信号と前記非線形参照信号とが一致するまでの、前記非線形参照信号の変化に要する時間をカウントすることにより得られるカウント値を出力するカウンタと
を有する
請求項１に記載の固体撮像装置。
前記コンパレータは、前記電気信号のうちのノイズ信号と前記非線形参照信号とを比較する
請求項２に記載の固体撮像装置。
前記DAコンバータは、凹状に変化する前記非線形参照信号を出力する
請求項３に記載の固体撮像装置。
前記DAコンバータは、前記非線形参照信号を、所定の電圧より大の電圧まで上昇させ、前記所定の電圧まで下降させてから、非線形に変化させる
請求項４に記載の固体撮像装置。
前記DAコンバータは、さらに、凸状に変化する前記非線形参照信号を出力し、
前記コンパレータは、前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が高い前記光電変換部の電荷に対応する電気信号のうちのデータ信号と、前記非線形参照信号とを比較する
請求項４に記載の固体撮像装置。
前記DAコンバータは、
前記非線形参照信号となる電圧降下が生じる抵抗に流す電流が流れる、並列に接続された複数のスイッチを有し、
前記複数のスイッチのうちの1/2のスイッチを順次オフにすることで、前記非線形参照信号としての電圧を減少させ、
前記複数のスイッチをオンにするクリアを行うとともに、前記スイッチに流れる電流を1/2に減少させ、
前記複数のスイッチのうちの1/2のスイッチを順次オフにすることで、前記非線形参照信号としての電圧を減少させる
ことにより、前記クリア前後の傾きが変化する前記非線形参照信号を生成する
請求項２に記載の固体撮像装置。
前記クリア、及び、前記スイッチに流れる電流の減少の前に、所定の待機時間が設けられる
請求項７に記載の固体撮像装置。
前記クリア、及び、前記スイッチに流れる電流の減少を行うタイミングを変更する
請求項７に記載の固体撮像装置。
前記DAコンバータは、前記DAコンバータを駆動するクロックの周波数を変化させることにより、前記非線形参照信号を生成する
請求項２に記載の固体撮像装置。
前記補正部は、前記非線形参照信号を用いた前記電気信号のAD変換結果である非線形データを、線形に変化する線形参照信号を用いたAD変換結果である線形データに補正する
請求項１に記載の固体撮像装置。
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換し、
前記AD変換された結果を線形データに補正する
ことを含む駆動方法。
固体撮像装置と、
前記固体撮像装置を制御する制御部と
を備え、
前記固体撮像装置は、
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、非線形に変化する非線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と、
前記AD変換部からの出力を線形データに補正する補正部と
を有する
電子機器。
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と
を備え、
前記AD変換部は、
前記電気信号と前記線形参照信号とを比較するコンパレータと、
前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力するカウンタと
を有する
固体撮像装置。
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部を備える固体撮像装置の前記AD変換部が、
前記電気信号と前記線形参照信号とを比較し、
前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力する
ことを含む駆動方法。
固体撮像装置と、
前記固体撮像装置を制御する制御部と
を備え、
前記固体撮像装置は、
受光感度が異なる複数の光電変換部を含む画素が配置されている画素アレイ部と、
前記画素アレイ部の前記画素に含まれる前記複数の光電変換部のうちの、前記受光感度が低い前記光電変換部の電荷に対応する電気信号と、線形に変化する線形参照信号とを比較することにより、前記電気信号をAD(Analog to Digital)変換するAD変換部と
を有し、
前記AD変換部は、
前記電気信号と前記線形参照信号とを比較するコンパレータと、
前記電気信号と前記線形参照信号との比較結果に応じて、前記電気信号と前記線形参照信号とが一致するまでの、前記線形参照信号の変化に要する時間を、周波数が変化するクロックに従ってカウントすることにより得られるカウント値を出力するカウンタと
を有する
電子機器。