JP2023110120A - 撮像装置及び電子機器 - Google Patents

Abstract

【課題】逐次比較型アナログ－デジタル変換器を含むカラム信号処理系について、より高速・低消費電力での動作が可能な撮像装置を提供する。【解決手段】本開示の撮像装置は、それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、前記カラムアンプ部から入力される画素信号を保持する容量部と、前記容量部から入力されるアナログの前記画素信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、を備え、前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する。【選択図】図６

Description

本開示は、撮像装置及び電子機器に関する。

撮像装置には、画素から出力されるアナログ信号（画素信号）をデジタル信号に変換するアナログ－デジタル変換器が搭載されており、当該アナログ－デジタル変換器として、逐次比較（ＳＡＲ：Successive Approximation Resistor）型アナログ－デジタル変換器が用いられている（例えば、特許文献１参照）。

特開２０１９－０９２１４３号公報

逐次比較型アナログ－デジタル変換器は、所謂、シングルスロープ型アナログ－デジタル変換器と比較して、高速・低消費電力での動作が可能である点で優れている。この逐次比較型アナログ－デジタル変換器を含むカラム信号処理系には、より高速・低消費電力での動作が望まれている。

そこで、本開示は、逐次比較型アナログ－デジタル変換器を含むカラム信号処理系について、より高速・低消費電力での動作が可能な撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。

本開示によれば、それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、
前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、
前記カラムアンプ部から入力される画素信号を保持する容量部と、
前記容量部から入力されるアナログの前記画素信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、
を備え、
前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する、
撮像装置が提供される。

前記カラムアンプ部は、
非反転入力端子に信号線の電位が入力される増幅器と、
一端が前記増幅器の出力端子に接続され、他端が前記増幅器の反転入力端子に接続された第１スイッチと、
一端が前記増幅器の出力端子に接続された第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が前記第１スイッチの他端及び増幅器の反転入力端子に接続された第１容量素子と、
前記第１容量素子の他端及び前記増幅器の反転入力端子と基準電位ノードとの間に接続された第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に前記基準電圧が印加される第３スイッチと、
を有してもよい。

前記カラムアンプ部は、
前記リセット成分の入力時には、前記第１スイッチを閉状態として前記リセット成分を前記第１容量素子及び前記第２容量素子にチャージするとともに、前記第３スイッチを閉状態として前記基準電圧を前記第２スイッチの他端及び前記第１容量素子の一端に印加し、
次に、前記第１スイッチ及び前記第３スイッチを開状態、前記第２スイッチを閉状態として、前記第１容量素子及び前記第２容量素子と前記増幅器とによって非反転増幅回路を構成し、
前記信号成分の入力時には、前記第１容量素子と前記第２容量素子との共通接続ノードの電圧が、前記信号成分と同じ電圧になるようにフィードバックをかけてもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号をチャージする正側容量素子、及び、前記基準電圧をチャージする負側容量素子を含む差動回路の構成となっており、
前記正側容量素子及び前記負側容量素子の各入力端を選択的に短絡する第４スイッチを有してもよい。

前記第４スイッチは、前記正側容量素子にチャージされた画素信号、及び、前記負側容量素子にチャージされた前記基準電圧を前記逐次比較型アナログ－デジタル変換部に伝送するとき、前記正側容量素子及び前記負側容量素子の各入力端を短絡してもよい。

前記容量部は、前記カラムアンプ部から入力される画素信号を、前記スイッチトキャパシタによるサンプリングによって保持してもよい。

前記逐次比較型アナログ－デジタル変換部の１つの逐次比較型アナログ－デジタル変換器につき、複数本の信号線の各電位を、複数本の信号線に対応した複数の前記カラムアンプ及び前記容量部を通して多重化して処理してもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される正側容量素子及び負側容量素子と、
前記第１ノード及び前記第２ノードを選択的に短絡する第４スイッチと、
前記正側容量素子及び前記負側容量素子の共通接続ノードに、前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５スイッチと、
前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備えてもよい。

前記第４スイッチは、前記容量部が前記画素信号の保持を開始する直前に一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の各入力端を短絡し、
前記第５スイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加してもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続可能な正側容量素子及び負側容量素子と、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第１ノード及び前記第２ノードの間に直列に接続される、第５ａスイッチ、正側容量素子、負側容量素子、及び第５ｂスイッチと、
前記正側容量素子及び前記負側容量素子の共通接続ノードに、前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備えてもよい。

前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前とに一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前に一時的に開状態となって、前記第１ノードと前記正側容量素子との接続を遮断するとともに、前記第２ノードと前記負側容量素子との接続を遮断し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加してもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第１ノード及び前記第２ノードの間に直列に接続される、正側容量素子、第５ａスイッチ、第５ｂスイッチ、及び負側容量素子と、
前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備えてもよい。

前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前とに一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前に一時的に開状態となって、前記正側容量素子及び前記負側容量素子の接続を遮断してもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノードに一端が接続される正側容量素子と、
前記正側容量素子の他端が接続される第３ノードと、
前記第２ノードに一端が接続される負側容量素子と、
前記負側容量素子の他端が接続される第４ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第１ノード及び前記第２ノードの間に接続される第４ｃスイッチと、
前記第３ノード及び前記第４ノードの間に接続される第５ａスイッチと、
前記第３ノード及び前記第４ノードの間に直列に接続される、第５ｂスイッチ及び第５ｃスイッチと、
前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備えてもよい。

前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間に一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第４ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
前記第５ａスイッチは、前記容量部が前記画素信号を保持する期間に前記第３ノード及び前記第４ノードを短絡し、
前記第５ｂスイッチ及び前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第３ノード及び前記第４ノードに前記基準電圧を印加してもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノードに一端が接続される正側容量素子と、
前記正側容量素子の他端が接続される第３ノードと、
前記第２ノードに一端が接続される負側容量素子と、
前記負側容量素子の他端が接続される第４ノードと、
前記第１ノード及び前記第２ノードの間に接続される第４スイッチと、
前記第３ノード及び前記第４ノードの間に直列に接続される第５ａスイッチ及び第５ｂスイッチと、
前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備えてもよい。

前記第４スイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部が前記画素信号を保持する期間の直前から保持期間が終了するまで閉状態となって、前記第３ノード及び前記第４ノードを短絡し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加してもよい。

前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノードに一端が接続される正側容量素子と、
前記正側容量素子の他端が接続される第３ノードと、
前記第２ノードに一端が接続される負側容量素子と、
前記負側容量素子の他端が接続される第４ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第４ａスイッチ及び前記第４ｂスイッチの共通接続ノードに前記基準電圧を選択的に印加する第４ｃスイッチと、
前記第３ノード及び前記第４ノードの間に直列に接続される第５ａスイッチ及び第５ｂスイッチと、
前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備えてもよい。

前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間の直前と、前記転送する期間とに一時的に閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
前記第４ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間の直前とに一時的に閉状態となって、前記第４ａスイッチ及び前記第４ｂスイッチの共通接続ノードに前記基準電圧を印加し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部が前記画素信号を保持している期間とに一時的に閉状態となって、前記第３ノード及び前記第４ノードを短絡し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に一時的に閉状態となって、前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加してもよい。

本開示によれば、光電変換されたデジタル信号を出力する撮像装置と、
前記デジタル信号に基づいて信号処理を行う信号処理部と、を備え、
前記撮像装置は、
それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、
前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、
前記カラムアンプ部から入力される画素信号を保持する容量部と、
前記容量部から入力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、
を備え、
前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する、
電子機器が提供される。

図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、ＣＭＯＳイメージセンサの平置型の半導体チップ構造の概略を模式的に示す平面図である。 図４は、ＣＭＯＳイメージセンサの積層型の半導体チップ構造の概略を模式的に示す分解斜視図である。 図５は、本開示の第１実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの構成の概略を示すブロック図である。 図６は、実施例１に係るカラム信号処理系の構成の概略を示す回路図である。 図７は、実施例１に係るカラム信号処理系の回路動作の説明に供するタイミングチャートである。 図８は、実施例２に係るカラム信号処理系の構成の概略を示す回路図である。 図９は、レベルダイヤグラムの説明に供する図である。 図１０は、電流リユースカラムアンプの構成の一例を示す回路図である。 図１１は、逐次比較型アナログ－デジタル変換器の詳細回路図である。 第２の実施形態による容量部の内部構成を示す回路図である。 図１２の容量部のタイミング図である。。 図１２の容量部から逐次比較型アナログ－デジタル変換器に転送される差動信号の入力信号依存性を示す図。 図１２の第１変形例による容量部の内部構成を示す回路図。 図１５の容量部のタイミング図である。。 図１５の容量部から逐次比較型アナログ－デジタル変換器に転送される差動信号の入力信号依存性を示す図。 図１２の第２変形例による容量部の内部構成を示す回路図。 図１８の容量部のタイミング図である。。 図１８の容量部から逐次比較型アナログ－デジタル変換器に転送される差動信号の入力信号依存性を示す図。 図１２の第３変形例による容量部の内部構成を示す回路図。 図２１の容量部のタイミング図である。。 図２１の容量部から逐次比較型アナログ－デジタル変換器に転送される差動信号の入力信号依存性を示す図。 図１２の第４変形例による容量部の内部構成を示す回路図。 図２４の容量部のタイミング図である。。 図２４の容量部から逐次比較型アナログ－デジタル変換器に転送される差動信号の入力信号依存性を示す図。 図１２の第５変形例による容量部の内部構成を示す回路図。 図２７の容量部のタイミング図である。。 図２７の容量部から逐次比較型アナログ－デジタル変換器に転送される差動信号の入力信号依存性を示す図。 図３０は、本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。 図３１は、第２実施形態に係る間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。 図３２は、本開示に係る技術の適用例を示す図である。 図３３は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図３５は、移動体制御システムにおける撮像部の設置位置の例を示す図である。

以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
２－１．ＣＭＯＳイメージセンサの構成例
２－２．画素の回路構成例
２－３．半導体チップ構造
２－３－１．平置型の半導体チップ構造
２－３－２．積層型の半導体チップ構造
２－４．シングルスロープ型アナログ－デジタル変換器について
３．本開示の第１実施形態（ＣＭＯＳイメージセンサの例）
３－１．実施例１（容量部以降の回路構成を差動回路の構成とする例）
３－１－１．カラムアンプの構成例
３－１－２．容量マルチプレクサの構成例
３－１－３．逐次比較型アナログ－デジタル変換器の構成例
３－１－４．カラム信号処理系の回路動作
３－２．実施例２（カラム信号処理系の実装例）
３－２－１．電源電圧と使用トランジスタについて
３－２－２．レベルダイヤグラムについて
３－２－３．タイミングについて
３－２－４．カラムアンプの構成例
３－２－５．逐次比較型アナログ－デジタル変換器の構成例
４．本開示の第２実施形態（間接ＴＯＦ方式距離画像センサの例）
４－１．システム構成例
４－２．画素の回路構成例
５．変形例
６．応用例
７．本開示に係る技術の適用例
７－１．本開示の電子機器（撮像装置の例）
７－２．移動体への応用例
８．本開示がとることができる構成

＊＊＊ クレーム－０２
＜本開示の撮像装置及び電子機器、全般に関する説明＞
本開示の撮像装置及び電子機器にあっては、カラムアンプ部について、非反転入力端子に信号線の電位が入力される増幅器、一端が増幅器の出力端子に接続され、他端が増幅器の反転入力端子に接続された第１スイッチ、一端が増幅器の出力端子に接続された第２スイッチ、一端が第２スイッチの他端に接続され、他端が第１スイッチの他端及び増幅器の反転入力端子に接続された第１容量素子、第１容量素子の他端及び増幅器の反転入力端子と基準電位ノードとの間に接続された第２容量素子、及び、一端が第２スイッチの他端及び第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチを有する構成とすることができる。

＊＊＊ クレーム－０３
上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、カラムアンプ部において、リセット成分の入力時は、第１スイッチを閉状態としてリセット成分を第１容量素子及び第２容量素子にチャージするとともに、第３スイッチを閉状態として基準電圧を取り込み、次に、第１スイッチ及び第３スイッチを開状態、第２スイッチを閉状態として、第１容量素子及び第２容量素子と増幅器とによって非反転増幅回路を構成し、信号成分の入力時、第１容量素子と第２容量素子との共通接続ノードの電圧が、信号成分と同じ電圧になるようにフィードバックをかける構成とすることができる。

＊＊＊ クレーム－０４
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、容量部について、カラムアンプ部から入力される画素信号をチャージする正側容量素子、及び、基準電圧をチャージする負側容量素子を含む差動回路の構成となっており、正側容量素子及び負側容量素子の各入力端を選択的に短絡する差動間短絡用スイッチ（第４スイッチ）を有する構成とすることができる。

＊＊＊ クレーム－０５、クレーム－０６
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、差動間短絡用スイッチ（第４スイッチ）について、正側容量素子にチャージされた画素信号、及び、負側容量素子にチャージされた基準電圧を逐次比較型アナログ－デジタル変換部に伝送するとき、正側容量素子及び負側容量素子の各入力端を短絡する構成とすることができる。また、容量部について、カラムアンプ部から入力される画素信号を、スイッチトキャパシタによるサンプリングによって保持する構成とすることができる。

＊＊＊ クレーム－０７
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、逐次比較型アナログ－デジタル変換部の１つの逐次比較型アナログ－デジタル変換器につき、複数本の信号線の各電位を、複数本の信号線に対応した複数のカラムアンプ及び容量部を通して多重化して処理する構成とすることができる。

＜本開示に係る技術が適用される撮像装置＞
先ず、本開示に係る技術が適用される撮像装置の基本的な構成について説明する。ここでは、撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。

［ＣＭＯＳイメージセンサの構成例］
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。

本例に係るＣＭＯＳイメージセンサ１０は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、光電変換素子を含む画素（画素回路）２０が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。

画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等によって構成されている。

画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１（３１₁～３１_m）が行方向に沿って配線されている。また、画素列毎に信号線３２（３２₁～３２_n）が列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。

以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８について説明する。

行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

定電流源部１３は、画素列毎に信号線３２₁～３２_nの各々に接続された、例えばＭＯＳトランジスタから成る複数の負荷電流源Ｉ（図２参照）を備えており、行選択部１２によって選択走査された画素行の各画素２０に対し、信号線３２₁～３２_nの各々を通してバイアス電流を供給する。

カラムアンプ部１４は、画素列毎に信号線３２₁～３２_nの各々に対応して設けられたカラムアンプの集合から成る。そして、カラムアンプ部１４の各カラムアンプは、画素アレイ部１１の各画素２０から読み出され、信号線３２₁～３２_nを通して供給される画素信号を増幅してアナログ－デジタル変換部１５に供給する。

アナログ－デジタル変換部１５は、画素アレイ部１１の画素列に対応して設けられた（例えば、画素列毎に設けられた）複数のアナログ－デジタル変換器の集合から成る、列並列型のアナログ－デジタル変換部である。アナログ－デジタル変換部１５は、画素列毎に信号線３２₁～３２_nの各々を通して出力され、カラムアンプ部１４で増幅されたアナログの画素信号をデジタルの画素信号に変換する。

水平転送走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１６による制御の下に、アナログ－デジタル変換部１５でデジタル信号に変換された画素信号が画素列単位で水平転送線Ｌに読み出される。

信号処理部１７は、水平転送線Ｌを通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１７は、縦線欠陥や点欠陥の補正、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理を行う。信号処理部１７は、生成した画像データを、本ＣＭＯＳイメージセンサ１０の出力信号として後段の装置に出力する。

タイミング制御部１８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、及び、信号処理部１７等の駆動制御を行う。

［画素の回路構成例］
図２は、画素（画素回路）２０の構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。

転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この画素２０に対して、先述した画素制御線３１として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。

フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲートと電気的に接続されている。ここで、増幅トランジスタ２４のゲートが電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。

転送トランジスタ２２のゲートには、高レベル（例えば、Ｖ_DDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２３は、高電位側電源電圧Ｖ_DDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲートには、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧Ｖ_DDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。

増幅トランジスタ２４は、ゲートがフローティングディフュージョンＦＤに、ドレインが高電位側電源電圧Ｖ_DDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソースが選択トランジスタ２５を介して信号線３２に接続される。そして、増幅トランジスタ２４と、信号線３２の一端に接続される負荷電流源Ｉとは、フローティングディフュージョンＦＤの電圧を信号線３２の電位に変換するソースフォロワを構成している。

選択トランジスタ２５は、ドレインが増幅トランジスタ２４のソースに接続され、ソースが信号線３２に接続されている。選択トランジスタ２５のゲートには、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。

尚、上記の回路例では、画素２０の回路構成として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の回路構成とすることもできる。

［半導体チップ構造］
上記の構成のＣＭＯＳイメージセンサ１０の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。平置型の半導体チップ構造及び積層型の半導体チップ構造のいずれのＣＭＯＳイメージセンサ１０においても、画素２０について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができるし、表面側から照射される光を取り込む表面照射型の画素構造とすることができる。以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造について説明する。

（平置型の半導体チップ構造）
図３は、ＣＭＯＳイメージセンサ１０の平置型の半導体チップ構造の概略を模式的に示す平面図である。図３に示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体チップ（半導体基板）４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等が形成されている。

（積層型の半導体チップ構造）
図４は、ＣＭＯＳイメージセンサ１０の積層型のチップ構造の概略を模式的に示す分解斜視図である。図４に示すように、積層型の半導体チップ構造は、１層目の半導体チップ４２及び２層目の半導体チップ４３の少なくとも２つの半導体チップ（半導体基板）が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の半導体チップ４２に形成される。また、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分は、２層目の半導体チップ４３に形成される。そして、１層目の半導体チップ４２と２層目の半導体チップ４３とは、Ｃｕ－Ｃｕ接続などの接続部（ＶＩＡ）４４Ａ，４４Ｂを通して電気的に接続される。

この積層構造のＣＭＯＳイメージセンサ１０によれば、１層目の半導体チップ４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体チップ４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の半導体チップ４２には画素２０の作製に適したプロセスを適用でき、２層目の半導体チップ４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１０の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。

尚、ここでは、１層目の半導体チップ４２及び２層目の半導体チップ４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分については、２層目以降の半導体チップに分散して形成することができる。

［シングルスロープ型アナログ－デジタル変換器について］
上記の構成のＣＭＯＳイメージセンサ１０において、アナログ－デジタル変換部１５におけるアナログ－デジタル変換器としては、例えば、シングルスロープ型アナログ－デジタル変換器が一般的に使われてきた。ここで、シングルスロープ型アナログ－デジタル変換器について説明する。

シングルスロープ型アナログ－デジタル変換器では、ある傾斜を持って線形に変化する傾斜状波形（ランプ波）の信号が基準信号として用いられる。シングルスロープ型アナログ－デジタル変換器は、画素２０から読み出されるアナログの画素信号とランプ波の基準信号とを比較し、その差を増幅・クリップすることによって位相信号へ変調した後にサンプリングしてデジタル信号への変換を行う。このシングルスロープ型アナログ－デジタル変換器には、次のような問題点がある。

・問題点１
位相信号へ変調する際の遅延によってオフセットが生じる。よって、画素２０の固定パターンノイズを除去するためのデジタルＣＤＳ（Correlated Double Sampling;相関二重サンプリング）が不可欠となり、２回のアナログ－デジタル変換とオートゼロのための追加の時間が必要となる。
・問題点２
画素信号とランプ波の基準信号とがクロスするときに、貫通電流やキックバックが生じる。また、クロスする時間は画素信号レベルに依存し、他の画素列のアナログ－デジタル変換器への干渉を生じる。
・問題点３
アナログ－デジタル変換時の電圧の保持に、画素２０の増幅トランジスタ２４を利用するため、変換時間が画素信号の読み出し速度を制限する。

問題点１について、シングルスロープ型アナログ－デジタル変換器では、オフセットを防ぐために入力アンプのオートゼロ（入出力ショートによるオフセットキャンセル）を行う。これにより、ＤＣ的なオフセットについては除去することができる。しかし、ランプ波の基準信号は時間的に変化するため、遅延によるＡＣ的なオフセットについては除去することができない。遅延については帯域を広げることで減らすことができる反面、出力位相雑音が増えてしまう。

問題点２については、明るい部分から暗い部分への干渉現象（ストリーキング）のメカニズムとして知られている。シングルスロープ型アナログ－デジタル変換器では、複数の画素列が同じ明るさのとき、一斉にスイッチングが起こってしまうため干渉の影響が大きくなってしまう。

問題点３については、信号線３２の電位のサンプリングを行わないことで生じる問題である。画素２０の増幅トランジスタ２４では、負荷容量の大きい信号線３２を駆動するために比較的大きい電力が消費されている。従って、アナログ－デジタル変換時に、電圧を保持するためだけに増幅トランジスタ２４を使用するのは得策ではない。

＊＊＊ クレーム－０１
＜本開示の第１実施形態＞
本開示の第１実施形態に係る撮像装置（一例であるＣＭＯＳイメージセンサ）では、アナログ－デジタル変換部１５の各アナログ－デジタル変換器として、逐次比較（ＳＡＲ）型アナログ－デジタル変換器を用いている。逐次比較型アナログ－デジタル変換器は、上記の種々の問題点を有するシングルスロープ型アナログ－デジタル変換器に比べて、高速・低消費電力での動作が可能である。本実施形態では、逐次比較型アナログ－デジタル変換器を含むカラム信号処理系について、より高速・低消費電力での動作を可能とする。

図５は、本開示の第１実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの構成の概略を示すブロック図である。

本実施形態に係るＣＭＯＳイメージセンサ１０において、カラムアンプ部１４は、オートゼロ電圧を規定する基準電圧を用いて、画素アレイ部１１の各画素２０から信号線３２を通して入力される信号成分（所謂、Ｄ相電圧）と、輝度成分であるリセット成分（所謂、Ｐ相電圧）との差分をとる処理（ＣＤＳ処理）を行い、その差分を画素信号として出力する。カラムアンプ部１４の後段には、容量部１９が設けられている。

＊＊＊ クレーム－０１、クレーム－０６
容量部１９は、カラムアンプ部１４から出力される単相信号を、カラムアンプ部１４の出力のゼロ電圧を規定する基準電圧を用いて差動化する。そして、容量部１９は、カラムアンプ部１４から入力される画素信号を、例えば、スイッチトキャパシタによるサンプリングによって保持する。容量部１９の後段には、逐次比較型アナログ－デジタル変換部１５Ａが設けられている。逐次比較型アナログ－デジタル変換部１５Ａは、シングルスロープ型アナログ－デジタル変換器に比べて、高速・低消費電力での動作が可能な複数の逐次比較（ＳＡＲ）型アナログ－デジタル変換器から成り、容量部１９から入力されるアナログの画素信号をデジタルの画素信号に変換する。

＊＊＊ クレーム－０１
本実施形態に係るＣＭＯＳイメージセンサ１０によれば、逐次比較型アナログ－デジタル変換部１５Ａの各逐次比較型アナログ－デジタル変換器は、二分探索を行うため，単体でみると原理的にはスイープを行うシングルスロープ型アナログ－デジタル変換器よりも効率的である。また、従来、アナログ－デジタル変換器において２回のアナログ－デジタル変換で行われていたＣＤＳ処理を、アナログ回路系のカラムアンプ部１４で行うようにすることで、アナログ－デジタル変換回数を半減できる。更に、スイッチトキャパシタによるサンプリングを導入することにより、信号線の電位ＶＳＬはアナログ－デジタル変換を待つ必要がなくなり、サンプリングが信号線３２の電位ＶＳＬによらず常に一斉に行われるために、スイッチングによる干渉の影響も小さい。

また、容量部１９において、カラムアンプ部１４から出力される単相信号を差動化することにより、容量部１９以降の回路構成を差動回路の構成とすることができる。これにより、本実施形態に係るＣＭＯＳイメージセンサ１０にあっては、回路の対称性に優れたカラム信号処理系を構築することができる。

以下に、第１実施形態に係るＣＭＯＳイメージセンサ１０におけるカラム信号処理系、具体的には、カラムアンプ部１４、容量部１９、及び、アナログ－デジタル変換部１５を含むカラム信号処理系の具体的な実施例について説明する。

＊＊＊ クレーム－０１
［実施例１］
実施例１は、容量部以降の回路構成を差動回路の構成とする例である。図６は、実施例１に係るカラム信号処理系の構成の概略を示す回路図である。カラムアンプ部１４は、画素列数と同じ数だけ設けられた画素列数分のカラムアンプ１４０から成り、容量部１９も画素列数分の容量マルチプレクサ１９０から成る。尚、容量部１９及びカラムアンプ１４０が、一つのアナログ－デジタル変換器に対して複数配置されることで、マルチプレクサとして動作することになる。

＊＊＊ クレーム－０２
（カラムアンプの構成例）
カラムアンプ１４０は、増幅器１４１、第１スイッチ１４２、第２スイッチ１４３、第３スイッチ１４４、第１容量素子１４５、及び、第２容量素子１４６を有する構成となっている。第１容量素子１４５（以下、単に、「容量素子１４５」と記述する）は、容量値Ｃ_Fを有しており、第２容量素子１４６（以下、単に、「容量素子１４６」と記述する）は、容量値Ｃ_Sを有している。

＊＊＊ クレーム－０２
増幅器１４１は、信号線３２の電位ＶＳＬ（ＶＳＬ₀～ＶＳＬ₇）を非反転（＋）入力端子の入力とする。第１スイッチ１４２（以下、単に、「スイッチ１４２」と記述する）は、一端が増幅器１４１の出力端子に接続され、他端が増幅器１４１の反転（－）入力端子に接続されており、スイッチ制御信号Ｓ_pの極性（高レベル／低レベル）に応じて、オン（閉）／オフ（開）動作を行う。

＊＊＊ クレーム－０２
第２スイッチ１４３（以下、単に、「スイッチ１４３」と記述する）は、一端が増幅器１４１の出力端子に接続されている。容量素子１４５は、一端がスイッチ１４３の他端に接続され、他端がスイッチ１４２の他端及び増幅器１４１の反転入力端子に接続されている。容量素子１４６は、容量素子１４５の他端及び増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に接続されている。スイッチ１４３は、スイッチ制御信号Ｓ_Dの極性に応じて、オン／オフ動作を行う。

＊＊＊ クレーム－０２
すなわち、スイッチ１４３、容量素子１４５、及び、容量素子１４６は、増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に、その順に直列に接続されている。また、容量素子１４５と容量素子１４６との共通接続ノードＮ₁とスイッチ１４２の他端とは、電気的に接続されている。

＊＊＊ クレーム－０２
第３スイッチ１４４（以下、単に、「スイッチ１４４」と記述する）は、一端がスイッチ１４３と容量素子１４５との共通接続ノードＮ₂に接続されており、スイッチ制御信号Ｓ_VRの極性に応じて、オン／オフ動作を行う。スイッチ１４４の他端には、カラムアンプ１４０の出力のゼロ電圧を規定する基準電圧ＶＲが印加される。すなわち、スイッチ１４４は、スイッチ１４３と容量素子１４５との共通接続ノードＮ₂に、基準電圧ＶＲを選択的に与える。

＊＊＊ クレーム－０４
（容量マルチプレクサの構成例）
容量部１９を構成する容量マルチプレクサ１９０は、差動回路の構成となっている。差動回路の正側は、スイッチ１９１_{_P}、容量素子１９５_{_P}、スイッチ１９３_{_P}、及び、スイッチ１９４_{_P}によって構成されている。差動回路の負側は、スイッチ１９１_{_M}、容量素子１９５_{_M}、スイッチ１９３_{_M}、及び、スイッチ１９４_{_M}によって構成されている。

正側のスイッチ１９１_{_P}は、スイッチ制御信号Ｓ_INの極性（高レベル／低レベル）に応じてオン（閉）／オフ（開）動作を行い、オン状態になることで、一端に印加されるカラムアンプ１４０の出力電圧ＣＡ_outをサンプリングする。負側のスイッチ１９１_{_M}は、スイッチ制御信号Ｓ_INの極性に応じてオン／オフ動作を行い、オン状態になることで、一端に印加される基準電圧ＶＲをサンプリングする。

ここで、負側のスイッチ１９１_{_M}によってサンプリングされた基準電圧ＶＲは、差動回路の負側の電圧として用いられる。このように、容量マルチプレクサ１９０では、負側のスイッチ１９１_{_M}によってサンプリングした基準電圧ＶＲを基準として用いることで、カラムアンプ１４０から入力される単相信号を差動化することができる。その結果、容量部１９以降の回路構成を差動回路の構成とすることができる。

差動回路の正側において、スイッチ１９１_{_P}の他端には、容量素子１９５_{_P}の一端が接続され、容量素子１９５_{_P}の他端には、スイッチ１９３_{_P}及びスイッチ１９４_{_P}の各一端が接続されている。スイッチ１９１_{_P}によってサンプリングされたカラムアンプ１４０の出力電圧ＣＡ_outは、容量素子１９５_{_P}にチャージされる。スイッチ１９３_{_P}の他端には、後述する逐次比較型アナログ－デジタル変換器１５０におけるプリアンプ１５１の出力コモンモード参照電圧Ｖ_CMが印加される。スイッチ１９４_{_P}の他端は、容量マルチプレクサ１９０の正側の出力端となる。

差動回路の負側において、スイッチ１９１_{_M}の他端には、容量素子１９５_{_M}の一端が接続され、容量素子１９５_{_M}の他端には、スイッチ１９３_{_M}及びスイッチ１９４_{_M}の各一端が接続されている。スイッチ１９１_{_M}によってサンプリングされた基準電圧ＶＲは、容量素子１９５_{_M}にチャージされる。スイッチ１９３_{_M}の他端には、出力コモンモード参照電圧Ｖ_CMが印加される。スイッチ１９４_{_M}の他端は、容量マルチプレクサ１９０の負側の出力端となる。

＊＊＊ クレーム－０４、クレーム－０５
正側の容量素子１９５_{_P}及び負側の容量素子１９５_{_M}の各一端間には、差動間短絡用スイッチ（第４スイッチ）１９２が接続されている。差動間短絡用スイッチ１９２は、スイッチ制御信号Ｓ_VMIの極性に応じてオン／オフ動作を行う。具体的には、容量素子１９５_{_P}に保持したカラムアンプ１４０の出力電圧ＣＡ_out、及び、容量素子１９５_{_M}に保持した基準電圧ＶＲを、スイッチ１９４_{_P}及びスイッチ１９４_{_M}を通して後段の逐次比較型アナログ－デジタル変換器１５０に転送する際に、差動間短絡用スイッチ１９２は、オン状態となって容量素子１９５_{_P}の一端（入力端）と容量素子１９５_{_M}の一端（入力端）とを短絡する。

＊＊＊ クレーム－０４
このように、差動間短絡用スイッチ１９２によって、容量素子１９５_{_P}及び容量素子１９５_{_M}の入力端間（差動間）を短絡することにより、カラムアンプ１４０側の電圧（同相成分）の影響が、容量素子１９５_{_P}及び容量素子１９５_{_M}以降の回路に及ばないようにすることができる。因みに、カラムアンプ１４０側では相対的に高い電圧が用いられる。一方、容量マルチプレクサ１９０の後段の逐次比較型アナログ－デジタル変換器１５０には、低電圧で、高速動作が要求される。従って、逐次比較型アナログ－デジタル変換器１５０に要求される低電圧で、高速動作を保証するためには、差動間短絡用スイッチ１９２の作用により、カラムアンプ１４０側の相対的に高い電圧の影響が、容量素子１９５_{_P}及び容量素子１９５_{_M}以降の回路に及ばないようにすることが重要である。

図６に示すカラム信号処理系において、差動間短絡用スイッチ１９２の作用により、カラムアンプ１４０及び容量マルチプレクサ１９０を含む回路部分Ｘの各スイッチについては、相対的に膜厚が厚い厚膜の高電圧トランジスタを用いて構成することができ、容量マルチプレクサ１９０の各スイッチについては、相対的に膜厚が薄い薄膜の低電圧トランジスタを用いて構成することができる。但し、差動間短絡用スイッチ１９２の作用により、カラムアンプ１４０側の相対的に高い電圧の影響が、容量素子１９５_{_P}及び容量素子１９５_{_M}以降の回路に及ばない訳であることから、原理的には、容量マルチプレクサ１９０の容量素子１９５_{_P}及び容量素子１９５_{_M}以降の各スイッチについても、相対的に膜厚が薄い薄膜の低電圧トランジスタを用いて構成することができる。

また、差動間短絡用スイッチ１９２の作用により、カラムアンプ１４０側の電圧（同相成分）を低電圧へシフトすることにより、逐次比較型アナログ－デジタル変換器１５０において、耐圧の低いコンパレータを使うことができる。更に、アナログ－デジタル変換時に、差動容量（容量アレイ部Ｃ_DAC）がカラムアンプ１４０や他の基準電圧から切り離されることで、アナログ－デジタル変換の高速動作が可能になる。

（逐次比較型アナログ－デジタル変換器の構成例）
逐次比較型アナログ－デジタル変換器１５０は、プリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、デジタル－アナログ変換器（ＤＡＣ）１５４、及び、容量アレイ部Ｃ_DACを有する構成となっている。

プリアンプ１５１は、増幅器１５１１及びスイッチ１５１２_{_P}，１５１２_{_M}から成る。増幅器１５１１は、容量マルチプレクサ１９０から供給されるアナログ電圧ＰＡＩＮ＋（カラムアンプ１４０の出力電圧ＣＡ_out）を反転（－）入力端子の入力とし、アナログ電圧ＰＡＩＮ－（基準電圧ＶＲ）を非反転（＋）入力端子の入力とする。

スイッチ１５１２_{_P}，１５１２_{_M}は、オートゼロ（入出力ショートによるオフセットキャンセル）のスイッチであり、スイッチ制御信号Ｓ_AZの極性に応じて、オン／オフ動作を行う。スイッチ１５１２_{_P}は、プリアンプ１５１の反転入力端子と出力端子との間に接続されている。スイッチ１５１２_{_M}は、プリアンプ１５１の非反転入力端子と出力端子との間に接続されている。

コンパレータ１５２は、コンパレータクロックＣＫＩに同期して、プリアンプ１５１を通して供給されるアナログ電圧と比較基準電圧との大小を比較し、その比較結果をＳＡＲロジック部１５３に供給する。

ＳＡＲロジック部１５３は、例えば、Ｎビットの逐次比較レジスタから成り、クロックＣＫに同期して、各ビット毎にコンパレータ１５２の比較結果を格納し、アナログ－デジタル変換後のＮビットのデジタル値Ｄ_OUTとして出力する。

デジタル－アナログ変換器１５４及び容量アレイ部１５５は、Ｎビットの容量性デジタル－アナログ変換器を構成している。そして、この容量性デジタル－アナログ変換器において、ＳＡＲロジック部１５３から出力されるＮビットのデジタル値Ｄ_OUTをアナログ電圧に変換し、増幅器１５１１の反転（－）入力端子にその入力として与える。

（カラム信号処理系の回路動作）
続いて、上記の構成のカラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型アナログ－デジタル変換器１５０から成る実施例１に係るカラム信号処理系の回路動作について、図７のタイミングチャートを用いて説明する。

図７のタイミングチャートには、スイッチ制御信号Ｓ_P，Ｓ_VR、スイッチ制御信号Ｓ_D，Ｓ_IN、Ｓ_VMA、及び、スイッチ制御信号Ｓ_VMI，Ｓ_SUMのタイミング関係を示している。図７のタイミングチャートには、更に、信号線３２の電位ＶＳＬ、基準電圧ＶＲ、及び、カラムアンプ１４０の出力電圧ＣＡ_outの波形図を図示している。

＊＊＊ クレーム－０３
期間Ｔ₁では、信号線３２の電位ＶＳＬがリセット成分（Ｐ相電圧）の状態で、スイッチ制御信号Ｓ_P及びスイッチ制御信号Ｓ_VRが高レベルになることで、スイッチ１４２及びスイッチ１４４がオン（閉）状態となる。これにより、リセット成分（Ｐ相電圧）が容量素子１４５及び容量素子１４６にチャージされる。このとき、スイッチ１４３と容量素子１４５との共通接続ノードＮ₂の電圧は、基準電圧ＶＲと同じ電圧となる。リセット成分（Ｐ相電圧）は、画素２０によって大きくばらつく（精度が低い）が、基準電圧ＶＲは、カラムアンプ１４０側で生成されるために、ばらつきが小さい（精度が高い）。

＊＊＊ クレーム－０３
次に、期間Ｔ₂では、スイッチ制御信号Ｓ_P及びスイッチ制御信号Ｓ_VRが低レベルになることで、スイッチ１４２及びスイッチ１４４がオフ（開）状態となり、同時に、スイッチ制御信号Ｓ_Dが高レベルになることで、スイッチ１４３がオン（閉）状態となる。このとき、容量素子１４５及び容量素子１４６と増幅器１４１とによって非反転増幅回路が構成され、カラムアンプ１４０の出力電圧Ｖ_outは、基準電圧ＶＲとほぼ同じ電圧となる。

＊＊＊ クレーム－０３
信号線３２の電位ＶＳＬが、輝度成分である信号成分（Ｄ相電圧）に降下すると、容量素子１４５と容量素子１４６との共通接続ノードＮ₁の電圧が、信号成分（Ｄ相電圧）と同じ電圧になるようにフィードバックがかかる。

この一連の動作により、リセット成分（Ｐ相電圧）と信号成分（Ｄ相電圧）との差分をとるＣＤＳ処理が行われ、カラムアンプ１４０の出力電圧Ｖ_outは、信号線３２の電位ＶＳＬの（Ｃ_F＋Ｃ_S）／Ｃ_F倍に増幅された電圧だけ降下する。基準電圧ＶＲのばらつきが小さいため、カラムアンプ１４０のゲインを大きくとることができる。

＊＊＊ クレーム－０３
期間Ｔ₂では、スイッチ制御信号Ｓ_Dと同時に、スイッチ制御信号Ｓ_IN及びスイッチ制御信号Ｓ_VMAが高レベルになる。これにより、スイッチ１９１_{_P}，１９１_{_M}がオン状態となり、カラムアンプ１４０の出力電圧Ｖ_out及び基準電圧ＶＲを差動電圧としてサンプリングし、容量素子１９５_{_P}，１９５_{_M}にチャージする。

このとき同時に、スイッチ１９３_{_P}，１９３_{_M}がオン状態となり、容量素子１９５_{_P}，１９５_{_M}の出力側（逐次比較型アナログ－デジタル変換器１５０側）に出力コモンモード参照電圧Ｖ_CMを与える。出力コモンモード参照電圧Ｖ_CMは、逐次比較型アナログ－デジタル変換器１５０におけるプリアンプ１５１の同相電圧と同じ電圧に設定される。

その後、期間Ｔ₃では、スイッチ制御信号Ｓ_VMI及びスイッチ制御信号Ｓ_SUMが高レベルになることで、スイッチ１９２及びスイッチ１９４_{_P}，１９４_{_M}がオン状態となり、容量素子１９５_{_P}，１９５_{_M}にチャージされた差動電圧が、逐次比較型アナログ－デジタル変換器１５０に転送される。

スイッチ１９２がオン状態となることで、容量素子１９５_{_P}，１９５_{_M}の入力側は差動ショートとなるが、同相成分としては開放状態になる。そのため、入力の同相成分は、逐次比較型アナログ－デジタル変換器１５０へは伝わらない。これにより、逐次比較型アナログ－デジタル変換器１５０におけるプリアンプ１５１を高速な薄膜の低電圧トランジスタで構成することができる。

＊＊＊ クレーム－０３
逐次比較型アナログ－デジタル変換器１５０に容量素子１９５_{_P}，１９５_{_M}にチャージされた差動電圧が伝送されたら、コンパレータ１５２にコンパレータクロックＣＫＩを入力して比較を開始する。コンパレータ１５２の比較結果は、ＳＡＲロジック部１５３を介してデジタル－アナログ変換器１５４にフィードバックされ、プリアンプ１５１の入力が０Ｖになるように二分探索される。最終的に、容量マルチプレクサ１９０の容量素子１９５_{_P}，１９５_{_M}に蓄積された電荷がほぼ全て容量アレイ部Ｃ_DACへ転送され、そのときのデジタル－アナログ変換器１５４の入力が出力コードとして得られる。

［実施例２］
実施例２は、カラム信号処理系の実装例であり、容量部１９（容量マルチプレクサ１９０）以降が差動回路の構成の例である。図８は、実施例２に係るカラム信号処理系の構成の概略を示す回路図である。

＊＊＊ クレーム－０７
実施例２に係るカラム信号処理系では、逐次比較型アナログ－デジタル変換部１５Ａの１つの逐次比較型アナログ－デジタル変換器１５０につき、複数本の信号線３２、例えば８本の信号線３２の各電位ＶＳＬ₀～ＶＳＬ₇を、８本の信号線３２に対応した８つ並列に設けられたカラムアンプ１４０、及び、４つ並列に設けられた容量マルチプレクサ１９０を通して多重化して処理する構成を例に挙げて説明する。

また、実施例２に係るカラム信号処理系では、８本の信号線３２の各電位ＶＳＬ₀～ＶＳＬ₇を、前半の４つの信号線３２の電位ＶＳＬ₀～ＶＳＬ₃、及び、後半の４つの信号線３２の電位ＶＳＬ₄～ＶＳＬ₇に分けて扱う。

図８には、カラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型アナログ－デジタル変換器１５０で用いる基準電圧を生成する基準電圧生成部１６０を図示している。基準電圧生成部１６０は、第１アンプ部１６１、第２アンプ部１６２、及び、第３アンプ部１６３から成る。カラムアンプ１４０は、Ｄ相で信号を出力する。よって、３つの容量素子（１９５_{_A}、１９５_{_B}、１９５_{_C}）でのサンプリングはＤ相のみで行われる。一方、コンパレータ１５２での比較はＰ相とＤ相の両方で連続的に行われる。信号線３２の電位ＶＳＬ₀～ＶＳＬ₃は、直後のＰ相でアナログ－デジタル変換され、信号線３２の電位ＶＳＬ₄～ＶＳＬ₇は、２回目のＤ相でアナログ－デジタル変換される。２回目のＤ相では、容量素子１９５_{_B}がアナログ－デジタル変換に使われているため、利用可能な容量素子１９５_{_C}及び容量素子１９５_{_A}に、そのときのカラムアンプ１４０の出力をサンプリングする。このとき、容量素子１９５_{_A}には、前回と異なる信号線３２の電位ＶＳＬ₄～ＶＳＬ₇がサンプリングされる。この動作を繰り返すことで、特定の信号線３２の電位ＶＳＬに対して同じ容量素子が使用されなくなる。

第１アンプ部１６１は、カラムアンプ１４０の出力のゼロ電圧を規定する基準電圧ＶＲを生成する。基準電圧ＶＲは、電圧線Ｌ₁を通してカラムアンプ１４０に供給される。第２アンプ部１６２は、プリアンプ１５１の出力コモンモード参照電圧Ｖ_CMを、電圧線Ｌ₂を通して容量マルチプレクサ１９０に供給する。出力コモンモード参照電圧Ｖ_CMは、電圧線Ｌ₃を通して逐次比較型アナログ－デジタル変換器１５０にも供給される。第３アンプ部１６３は、容量アレイ部（Ｃ_DAC）１５５で使用する高電圧ＶＨ、中電圧ＶＭ、低電圧ＶＬを生成する。高電圧ＶＨ、中電圧ＶＭ、低電圧ＶＬは、電圧線Ｌ₄，Ｌ₅，Ｌ₆を通して容量アレイ部（Ｃ_DAC）１５５に供給される。

Ｐ相時は、カラムアンプ１４０の容量素子１４５をチャージし、Ｄ相では、容量素子１４５にチャージされた電荷は、容量マルチプレクサ（ＣＭＵＸ）１９０の負側の信号入力として使用される。容量マルチプレクサ１９０は差動で構成されている。入力側のスイッチ１９２_{_A}、スイッチ１９２_{_B}、及び、スイッチ１９２_{_C}は、コンパレータ１５２の比較時に差動間をショートし、共通ノードには接続されない。こうすることで、コンパレータ１５２の比較時に容量マルチプレクサ１９０の入力側が完全に分離されるため、逐次比較型アナログ－デジタル変換器１５０内の容量アレイ部（Ｃ_DAC）１５５のセトリングを早くすることができる。

容量マルチプレクサ１９０の出力側のスイッチ１９３_{_AP}，１９３_{_AM}、スイッチ１９３_{_BP}，１９３_{_BM}、及び、スイッチ１９３_{_CP}，１９３_{_CM}は、出力コモンモード参照電圧Ｖ_CMを伝送する電圧線Ｌ₂に接続されており、サンプリング時にオン状態となる。出力コモンモード参照電圧Ｖ_CMは、プリアンプ１５１の入力動作電位と同じ電圧になる。

第３アンプ部１６３で生成される高電圧ＶＨ、中電圧ＶＭ、及び、低電圧ＶＬは、容量アレイ部（Ｃ_DAC）１５５の基準電圧である。容量アレイ部（Ｃ_DAC）１５５は、コンパレータ１５２の比較時に高速動作するため、高電圧ＶＨと低電圧ＶＬは高速に応答可能、且つ、低インピーダンスであることが求められる。

（電源電圧と使用トランジスタについて）
ここでは、電源電圧の仕様については、例えば、２．８Ｖ（Ｖ_DD_H）及び０．８Ｖ（Ｖ_DD_L）を想定している。２．８Ｖは、画素２０で使われる電圧と同じであり、高耐圧トランジスタの回路に使用する。０．８Ｖは、ロジック回路で使われる電圧を想定している。信号線３２の電位ＶＳＬは最大２Ｖ以上になるため、低耐圧トランジスタでは扱うことができない。そのため、カラムアンプ１４０については、高耐圧トランジスタで構成する必要がある。逐次比較型アナログ－デジタル変換器１５０については、高速な比較動作が必要なため、低耐圧トランジスタで構成されることが望ましい。但し、低耐圧トランジスタの大きなリーク電流には注意が必要である。

逐次比較型アナログ－デジタル変換器１５０のプリアンプ１５１において、オートゼロ（入出力ショートによるオフセットキャンセル）のスイッチ１５１２のチャネルリークは線形性に影響を及ぼすため、チャネル長Ｌを長くするなどの対策が必要である。コンパレータ１５２の入力差動対のゲートリークも特性に影響を及ぼす可能性があるため、場合によっては、高耐圧トランジスタを使用してリークを抑える必要がある。

また、逐次比較型アナログ－デジタル変換器１５０のループの間に複数の電源がからむと異電源間のばらつきを吸収するための動作マージンが必要となるため、単一電源で構成することが重要である。高電圧ＶＨ／低電圧ＶＬについては、容量アレイ部（Ｃ_DAC）１５５を構成するスイッチに十分ゲート電圧をかけたいため、それぞれ０．８Ｖ（Ｖ_DD_L）及びグランドと同じ電圧としている。カラムアンプ１４０の出力は電圧が高いため、容量マルチプレクサ１９０を構成するスイッチについては全て高耐圧トランジスタで構成している。

（レベルダイヤグラムについて）
図９にレベルダイヤグラムを示す。信号線３２の電位ＶＳＬの電圧範囲はセンサ仕様によって異なるが、ここでは、２Ｖを基準として明度に応じて電圧が下がり、最大で４５０ｍＶ電圧降下するとしている。この信号線３２の電位ＶＳＬをカラムアンプ１４０で増幅する訳であるが、ゲインが高いほど後段の逐次比較型アナログ－デジタル変換器１５０のノイズが抑制され、カラムアンプ１４０自体のノイズも減るため、なるべく大きなゲインをとることが望ましい。但し、電源電圧は２．８Ｖであるため、それに回路の動作範囲とマージンを加えた範囲内にカラムアンプ１４０の出力を抑える必要がある。

ここでは、ゲインを４倍とし、２．８Ｖに対して１．８Ｖをレンジとしている。逐次比較型アナログ－デジタル変換器１５０の入力は、差動電圧で負側入力が参照電圧固定となる。画素２０が明度ゼロのときは、差動０Ｖが逐次比較型アナログ－デジタル変換器１５０の入力となり、明るくなる（即ち、信号線３２の電位ＶＳＬが下がる）につれてマイナスの差動電圧が加わる。逐次比較型アナログ－デジタル変換器１５０の出力コードとの関係は、差動１．８Ｖが３／４フルスケールに相当するようにし、０Ｖ入力のときに７／８フルスケールが出力されるようにしている。

小さい入力信号に対しては、ゲインを上げることで入力換算ノイズを減らすことができる。図９のように、ゲインを８倍（×８）にすると入力レンジは半分になる。更に、ゲインを上げることもできるが、入力換算ノイズは、カラムアンプ１４０の寄与分が支配的であるために、８倍よりも大きいゲインにすることのメリットは小さい。

（タイミングについて）
カラム信号処理系を駆動する動的な信号は全て差動信号として実装する必要がある。カラムアンプ１４０側がスイッチの場合は差動信号を使ってインジェクションをキャンセルするダミーを用意する。このことが守られていないと、制御信号のリターンが共通電源などを経由してしまい、予期せぬ干渉を生じかねない。また、スイッチのゲート信号（スイッチ制御信号）に関しては、違う位相のスイッチが同時にオンしない（ノンオーバーラップ）ようにする必要がある。

更に、カラムアンプ１４０のスイッチ１４３のスイッチ制御信号Ｓ_D、並びに、容量マルチプレクサ１９０のスイッチ１９１_{_0X}（Ｘ＝Ａ，Ｂ，Ｃ）のスイッチ制御信号Ｓ_IN0X、スイッチ１９１_{_1X}のスイッチ制御信号Ｓ_IN1X、及び、スイッチ１９３１_{_X}のスイッチ制御信号Ｓ_VMIXに関しては他のスイッチ制御信号より、ノンオーバーラップを保った上で遅延させることが望ましい。

以下に、カラムアンプ１４０及び逐次比較型アナログ－デジタル変換器１５０の具体的な構成例について説明する。

（カラムアンプの構成例）
ここでは、カラムアンプ１４０の具体的な構成の一例として、電流リユースカラムアンプ（Current Reuse Column Amp：ＣＲＣＡ）を例示する。電流リユースカラムアンプは、信号線３２のバイアス電流を利用して電圧増幅を行うため、低消費電力な非反転カラムアンプを実現できる。電流リユースカラムアンプの構成の一例の回路図を図１０に示す。

電流リユースカラムアンプ１４００は、電流増幅トランジスタ１４０１、電流源トランジスタ１４０２，１４０３、カスコードトランジスタ１４０４，１４０５、スイッチ１４０６，１４０７，１４０８、基準側容量素子１４０９、及び、帰還容量素子１４１０を有する構成となっている。

ここでは、電流増幅トランジスタ１４０１、電流源トランジスタ１４０３、及び、カスコードトランジスタ１４０４として、例えば、ＰチャネルのＭＯＳ型電界効果トランジスタを用いている。また、電流源トランジスタ１４０２及びカスコードトランジスタ１４０５として、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタを用いている。

電流増幅トランジスタ１４０１と電流源トランジスタ１４０２とは、信号線３２と基準電位（例えば、グランド）のノードとの間にその順に直列に接続されている。すなわち、電流増幅トランジスタ１４０１は、ソース電極が信号線３２に接続されている。電流源トランジスタ１４０２のゲート電極には、所定のバイアス電圧ｎｂｉａｓが印加される。これにより、電流源トランジスタ１４０２は、所定のバイアス電圧ｎｂｉａｓに応じた一定のバイアス電流を信号線３２に流す。

電流源トランジスタ１４０３、カスコードトランジスタ１４０４、及び、カスコードトランジスタ１４０５は、電源電圧Ｖ_DDのノードと電流源トランジスタ１４０２のドレイン電極との間に、その順に直列に接続されている。電流源トランジスタ１４０３のゲート電極には、所定のバイアス電圧ｐｂｉａｓが印加され、カスコードトランジスタ１４０４のゲート電極には、所定のバイアス電圧ｐｃａｓが印加され、カスコードトランジスタ１４０５のゲート電極には、所定のバイアス電圧ｎｃａｓが印加される。

スイッチ１４０６は、電流増幅トランジスタ１４０１のゲート電極と、カスコードトランジスタ１４０４のドレイン電極（カスコードトランジスタ１４０５のドレイン電極）との間に接続されており、スイッチ制御信号Ｓ_Pの極性に応じて、オン（閉）／オフ（開）動作を行う。

基準側容量素子１４０９は、電流増幅トランジスタ１４０１のゲート電極と基準電位（例えば、グランド）のノードとの間に接続されている。帰還容量素子１４１０は、一端が電流増幅トランジスタ１４０１のゲート電極に接続されている。

スイッチ１０４７は、帰還容量素子１４１０の他端と、カスコードトランジスタ１４０４のドレイン電極（カスコードトランジスタ１４０５のドレイン電極）との間に接続されており、スイッチ制御信号Ｓ_Dの極性に応じて、オン／オフ動作を行う。

スイッチ１４０８は、一端が帰還容量素子１４１０とスイッチ１０４７との共通接続ノードＮ₁₁に接続されており、スイッチ制御信号Ｓ_VRの極性に応じて、オン／オフ動作を行う。スイッチ１４０８の他端には、基準電圧ＶＲに印加される。これにより、スイッチ１４０８は、スイッチ制御信号Ｓ_VRによる制御の下に、共通接続ノードＮ₁₁に対して選択的に基準電圧ＶＲを与える。

上記の構成によって、電流増幅トランジスタ１４０１のソース電極が（＋）入力端となり、ゲート電極が（－）入力端となり、カスコードトランジスタ１４０４とカスコードトランジスタ１４０５との共通接続ノードＮ₁₂が出力端となる電流リユースカラムアンプ１４００が構成されている。電流増幅トランジスタ１４０１は、信号線３２のバイアス電流を利用するため、効率よく電圧増幅を行うことができる。

上記の構成の電流リユースカラムアンプ１４００において、図６に示すカラムアンプ１４０との対応関係では、スイッチ１４０６が図６のスイッチ１４２に対応し、スイッチ１４０７が図６のスイッチ１４３に対応し、スイッチ１４０８が図６のスイッチ１４４に対応している。また、基準側容量素子１４０９が容量値Ｃ_Sの容量素子１４６に対応し、帰還容量素子１４１０が容量値Ｃ_Fの容量素子１４５に対応している。

（逐次比較型アナログ－デジタル変換器の構成例）
逐次比較型アナログ－デジタル変換器１５０は、電力効率に優れている。逐次比較型アナログ－デジタル変換器１５０の詳細回路図を図１１に示す。

逐次比較型アナログ－デジタル変換器１５０の回路は、完全な差動で構成されている。一般的な逐次比較型アナログ－デジタル変換器は、入力電圧をサンプリングする入力容量とＤＡＣ容量（Ｃ_DAC）とが一体化していることが多いが、ここでは多重化のためにそれらを分離している。

図１１には、容量マルチプレクサ１９０の役割を兼ねる入力容量部（以下、便宜上、「容量マルチプレクサ１９０」と記述する）についても図示している。ここでは、入力容量部（１９０）について、簡単のために、複数あるうちの１個だけ図示している。

容量マルチプレクサ１９０において、サンプリング時は、スイッチ１９１_{_P}，１９１_{_M}及びスイッチ１９３_{_P}，１９３_{_M}がオン（閉）状態となって容量素子１９５_{_P}，１９５_{_M}に電荷をチャージする。アナログ－デジタル変換時は、スイッチ１９２及びスイッチ１９４_{_P}，１９４_{_M}がオン（閉）状態となることで、容量マルチプレクサ１９０が逐次比較型アナログ－デジタル変換器１５０と接続される。

スイッチ１９２は、特定の参照電位に接続されずに、差動間をショートするだけになっている。これは入力の同相電位によってプリアンプ１５１側の同相電位が変動することを防ぐためである。プリアンプ１５１の出力同相電位と出力コモンモード参照電圧Ｖ_CMとを合わせておけば、プリアンプ１５１の入力同相電位が常に出力コモンモード参照電圧Ｖ_CMと同じになる。

カラムアンプ１４０の出力はシングルエンドであるため、入力の同相電位は信号依存で変動するが、プリアンプ１５１の入力同相電位は変わらないため線形性が良くなる。入力側は、カラムアンプ１４０の出力（２．４Ｖ～０．６Ｖ）と基準電圧ＶＲ（２．４Ｖ）であるが、出力コモンモード参照電圧Ｖ_CMは０．５Ｖ程度で固定となるため，低電圧（Ｖ_DD_Ｌ）のプリアンプ１５１を使うことができる。

入力電圧は１．８Ｖと高いが、電荷転送時はＤＡＣ容量（Ｃ_DAC）と直列に接続されるため、プリアンプ１５１の入力電圧は十分減衰される。このように、同相・差動電圧を管理することで、容量マルチプレクサ１９０以外は、相対的に膜厚が薄い薄膜の低電圧トランジスタで構成することができる。因みに、容量マルチプレクサ１９０のスイッチは全て、相対的に膜厚が厚い膜厚の高電圧トランジスタで構成される。

逐次比較型アナログ－デジタル変換器１５０の比較ループ内のプリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、及び、ＤＡＣ容量（Ｃ_DAC）のスイッチが全て同電源電圧、且つ、同じ膜厚のトランジスタを使用することにより、高速動作が可能となる。

また、ＳＡＲロジック部１５３の動作時にカラムアンプ１４０や、高電圧ＶＨ／低電圧ＶＬ以外のリファレンスノードから完全に分離されていることも重要である。これらのノードはそれほど高速・低インピーダンスではないため、ＤＡＣ容量（Ｃ_DAC）のセトリングに影響を与えないようにする必要がある。

図１１に示すように、ＤＡＣ容量（Ｃ_DAC）の容量アレイは、６－４－４でグループ分けされた１４個の容量で構成されている。最初の６ｂｉｔのグループをＭＳＢとし、真ん中の４ｂｉｔのグループをＬＳＢ１とし、最後の４ｂｉｔのグループをＬＳＢ０する。各グループはブリッジ容量素子によって分離され、１容量素子当たりの重みが変わる。ＭＳＢの重みを１とすると、ＬＳＢ１は１／８、ＬＳＢ０は１／３２となっている。

ＬＳＢ１の中の最上位ビットとＭＳＢの最下位ビットの重みは同じ値となっており、冗長を持たせている。ＬＳＢ０も同様に最上位ビットを重複させる。冗長は計２ビットであるため、最終的に、逐次比較型アナログ－デジタル変換器１５０のビット精度は１２ＢＩＴとなる。冗長は上位ビットのセトリング不足を補うためと、ブリッジ容量素子のばらつきによる非線形性を補正するためにある。

冗長の範囲を広げるにはなるべく上位で冗長ビットを挿入すべきであるが、容量素子が増えるトレードオフがあるし、ノイズも増える。また、ブリッジ容量素子のばらつきを補正するには、冗長ビットは各グループ内に挿入される必要がある。

ブリッジ容量素子の容量値Ｃ_Bは、下位グループとの重みの比をα（＜１）、下位グループの総容量値（更に下位の実質容量値を含む）をＣ_TLとすると、次式で表すことができる。
Ｃ_B＝Ｃ_TL／{(１／α)－１}

ブリッジ容量素子は、下位ビット全体の重みを決めているため、単位容量素子との比がずれると非線形性をもたらす。従って、なるべくずれないように実装する必要があるが、整数倍でない上にレイアウトの連続性もないため、ブリッジ容量素子と単位容量素子との比を合わせることは難しい。そこで、グループ毎に、非整数の補正係数を乗算するデジタル補正を行うことが必要であると思われる。

＜本開示の第２実施形態＞
図６の容量部１９０内の２つの容量素子１９５_{_P}、１９５_{_M}は、それぞれ異なる電荷を保持しており、信号線ＶＳＬからカラムアンプ１４０の後段側を見ると、これら容量素子１９５_{_P}、１９５_{_M}はカラムアンプ１４０のゲイン倍の負荷として作用し、VSLのセトリング時間が長くなる。そこで、以下に説明する第２実施形態による容量部１９０は、セトリング時間を短縮する対策を施したものである。

図１２は第２の実施形態による容量部１９の内部構成を示す回路図である。図１２では、容量部１９の前段側に接続されるカラムアンプ１４０と、容量部１９の後段側に接続される逐次比較型アナログ－デジタル変換器１５０を省略しているが、図１２の容量部１９には、図６と同様のカラムアンプ１４０と逐次比較型アナログ－デジタル変換器１５０が接続可能である。

図１２の容量部１９は、第１ノードｎ１と、第２ノードｎ２と、正側容量素子１９５_{_P}と、負側容量素子１９５_{_M}と、第４スイッチ１９２と、第５スイッチ１９６と、第６スイッチ１９４_{_P}と、第７スイッチ１９４_{_M}と、スイッチ１９１_{_P}と、スイッチ１９１_{_M}とを有する。

第１ノードｎ１には、カラムアンプ１４０からの画素信号が供給される。第２ノードｎ２には、基準電圧ＶＲが供給される。より詳細には、カラムアンプ１４０から入力される画素信号は、スイッチ１９１_{_P}を介して第１ノードｎ１に供給される。また、基準電圧ＶＲは、スイッチ１９１_{_M}を介して第２ノードｎ２に供給される。

正側容量素子１９５_{_P}及び負側容量素子１９５_{_M}は、第１ノードｎ１と第２ノードｎ２の間に直列に接続されている。このように、第１ノードｎ１と第２ノードｎ２の間に正側容量素子１９５_{_P}及び負側容量素子１９５_{_M}を直列に接続することで、信号線ＶＳＬからカラムアンプ１４０の後段側を見たときの実効容量を下げることができる。

第４スイッチ１９２は、第１ノードｎ１及び第２ノードｎ２を選択的に短絡する。第４スイッチ１９２は、スイッチ制御信号ＳＲＥＦＨの極性に応じて、オン／オフ動作を行う。第４スイッチ１９２が閉状態になると、第１ノードｎ１及び第２ノードｎ２は短絡する。
第５スイッチ１９６は、正側容量素子１９５_{_P}及び負側容量素子１９５_{_M}の共通接続ノードｎ５に、逐次比較型アナログ－デジタル変換器１５０のコモンモード参照電圧ＶＭを選択的に印加する。第５スイッチ１９６が閉状態になると、共通接続ノードｎ５にコモンモード参照電圧ＶＭが印加される。

第６スイッチ１９４_{_P}は、第２ノードｎ２と逐次比較型アナログ－デジタル変換器１５０の第１入力端ｎ１１とを選択的に接続する。第７スイッチ１９４_{_M}は、第１ノードｎ１と逐次比較型アナログ－デジタル変換器１５０の第２入力端ｎ１２とを選択的に接続する。

図１３は図１２の容量部１９のタイミング図である。図１３は、カラムアンプ１４０内のスイッチ１４２，１４４のスイッチ制御信号Ｓ_P、Ｓ_VR、スイッチ１４３のスイッチ制御信号Ｓ_D、スイッチ１９１_{_P}、１９１_{_M}のスイッチ制御信号ＳＩＮＨ、第５スイッチ１９６のスイッチ制御信号ＳＶＭＨ、第４スイッチ１９２のスイッチ制御信号ＳＲＥＦＨ、スイッチ１９４_{_P}、１９４_{_M}のスイッチ制御信号ＳＳＵＭＨ、逐次比較型アナログ－デジタル変換器１５０内のスイッチ１５１２_{_P}、１５１２_{_M}のスイッチ制御信号ＳＲＡＺのタイミングを示している。

図１３の時刻ｔ１～ｔ２は、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前である。時刻ｔ２～ｔ３は、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間である。時刻ｔ３～ｔ４は、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前であり、プリアンプ１５１のオートゼロ（入出力ショートによるオフセットキャンセル）期間である。時刻ｔ４～ｔ５は、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間である。時刻ｔ５～ｔ６は逐次比較型アナログ－デジタル変換器１５０がＡＤ変換を行う期間である。時刻ｔ１～ｔ６の一連の処理は、時刻ｔ６以降に繰り返される。

スイッチ１９１_{_P}、１９１_{_M}は、時刻ｔ１～ｔ３の期間に閉状態になる。これにより、容量部１９が信号線ＶＳＬの電圧をサンプリングする直前から、サンプリング期間が終了するまでの間、カラムアンプ１４０から出力された画素信号と基準電圧ＶＲは容量部１９に供給される。

第５スイッチ１９６は、時刻ｔ１～ｔ２の期間と時刻ｔ４～ｔ５の期間に閉状態になる。これにより、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前と、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間とに、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}の共通接続ノードｎ５にコモンモード参照電圧ＶＭが印加される。

第４スイッチ１９２は、時刻ｔ１～ｔ２の期間に閉状態になる。これにより、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第１ノードｎ１と第２ノードｎ２は一時的に短絡される。

スイッチ１９４_{_P}、１９４_{_M}は、時刻ｔ４～ｔ５の期間に閉状態となり、容量部１９が保持している画素信号は逐次比較型アナログ－デジタル変換器１５０に転送される。
図１２に破線で示すように、共通接続ノードｎ５には寄生容量Ｃp3が存在する。容量部１９が信号線ＶＳＬの電圧をサンプリングする直前の時刻ｔ１～ｔ２に第５スイッチ１９６がオンして共通接続ノードｎ５にコモンモード参照電圧ＶＭを印加するため、共通接続ノードｎ５の寄生容量Ｃp3の影響を受けることなく、共通接続ノードｎ５の電位を決定できる。

しかしながら、図１２に破線で示すように、第１ノードｎ１と第２ノードｎ２にも寄生容量Ｃp1、Ｃp2が存在する。これらの寄生容量Ｃp1、Ｃp2により、逐次比較型アナログ－デジタル変換器１５０に転送される差動信号のコモン電圧が入力信号依存性を持ってしまう。

図１４は、図１２の容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送される差動信号の入力信号依存性を示す図である。図１４の横軸は信号線ＶＳＬの電圧レベル、縦軸は差動信号の電圧レベルである。図１４には、ノードｎ１１、ｎ１２の差動信号compinp、compinnと、差動信号のコモン電圧commonの入力信号依存性を示すグラフｇｐ１、ｇｐ２、ｇｐ３が図示されている。図示のように、信号線ＶＳＬの電圧レベルが大きいほど、差動信号compinp、compinnと、差動信号のコモン電圧commonの変動量が大きくなる。

このように、図１２の容量部１９は、カラムアンプ１４０からの画素信号が入力される第１ノードｎ１と、基準電圧ＶＲが供給される第２ノードｎ２との間に正側容量素子１９５_{_P}と負側容量素子１９５_{_M}を直列に接続するため、信号線ＶＳＬからカラムアンプ１４０の後段側を見たときの実効容量を小さくできる。ただし、第１ノードｎ１と第２ノードｎ２に寄生容量Ｃp1、Ｃp2が存在するため、その影響で、容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送された差動信号のコモン電圧が変動するおそれがあり、その対策について以下に説明する。

（容量部１９の第１変形例）
図１５は図１２の第１変形例による容量部１９の内部構成を示す回路図である。図１５の容量部１９は、正側容量素子１９５_{_P}と、負側容量素子１９５_{_M}と、第４ａスイッチ１９２ａと、第４ｂスイッチ１９２ｂと、第５ａスイッチ１９６ａと、第５ｂスイッチ１９６ｂと、第５ｃスイッチ１９６ｃと、第６スイッチ１９４_{_P}と、第７スイッチ１９４_{_M}と、スイッチ１９１_{_P}と、スイッチ１９１_{_M}とを有する。以下では、図１２の容量部１９との相違点を中心に説明する。

第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂは、第１ノードｎ１と第２ノードｎ２の間に直列に接続されている。第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂが閉状態になると、第１ノードｎ１と第２ノードｎ２は短絡される。第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂの共通接続ノードｎ１０には、逐次比較型アナログ－デジタル変換器１５０のコモンモード参照電圧ＶＭが印加されている。

第５ａスイッチ１９６ａ、正側容量素子１９５_{_P}、負側容量素子１９５_{_M}、及び第５ｂスイッチ１９６ｂは、この順で、第１ノードｎ１及び第２ノードｎ２の間に直列に接続されている。第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂが閉状態になると、第１ノードｎ１と第２ノードｎ２の間に、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}が直列に接続される。

第５ｃスイッチ１９６ｃは、正側容量素子１９５_{_P}及び負側容量素子１９５_{_M}の共通接続ノードｎ５に、コモンモード参照電圧ＶＭを選択的に印加する。第５ｃスイッチ１９６ｃが閉状態になると、共通接続ノードｎ５にコモンモード参照電圧ＶＭが印加される。

図１６は図１５の容量部１９のタイミング図である。図１６は、図１３のスイッチ制御信号ＳＶＭＨの代わりに、スイッチ制御信号ＲＳＴ、ＳＳＨＴを有する。スイッチ制御信号ＲＳＴは、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂのオン／オフを制御する。スイッチ制御信号ＳＳＨＴは、第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂのオン／オフを制御する。スイッチ制御信号ＳＲＥＦＨは、第５ｃスイッチ１９６ｃのオン／オフを制御する。

第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂは、時刻ｔ１～ｔ２の期間と時刻ｔ３～ｔ４の期間に閉状態になる。これにより、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前と、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前に、第１ノードｎ１と第２ノードｎ２は短絡され、かつこれらノードにはコモンモード参照電圧ＶＭが印加される。

第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂは、時刻ｔ３～ｔ４の期間に開状態になる。これにより、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前に、第１ノードｎ１と正側容量素子１９５_{_P}との接続が一時的に遮断され、かつ第２ノードｎ２と負側容量素子１９５_{_M}との接続が一時的に遮断される。このとき、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂが閉状態になるため、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp1、Ｃp2は、コモンモード参照電圧ＶＭによりリセットされる。

第５ｃスイッチ１９６ｃは、時刻ｔ１～ｔ２の期間と時刻ｔ４～ｔ５の期間に閉状態になる。これにより、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前と、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間に、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}の共通接続ノードｎ５にコモンモード参照電圧ＶＭが印加される。

図１５の容量部１９は、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂを有するため、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前と、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前に、第１ノードｎ１及び第２ノードｎ２の寄生容量Ｃp1、Ｃp2をリセットして、第１ノードｎ１及び第２ノードｎ２をコモンモード参照電圧ＶＭに設定することができる。これにより、第１ノードｎ１及び第２ノードｎ２の寄生容量Ｃp1、Ｃp2の影響による差動信号のコモン電圧の変動を抑制できる。

また、図１５の容量部１９は、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂを閉状態にして、第１ノードｎ１及び第２ノードｎ２の寄生容量をリセットしている期間は、第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂを開状態にして、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}の電荷が第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp1、Ｃp2の影響を受けないようにしている。

しかしながら、正側容量素子１９５_{_P}と第５ａスイッチ１９６ａとの共通接続ノードｎ５の寄生容量Ｃp3と、負側容量素子１９５_{_M}と第５ｂスイッチ１９６ｂとの共通接続ノードｎ５の寄生容量Ｃp4の影響により、容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送された差動信号のコモン電圧が入力信号依存性を持ってしまう。

図１７は図１５の容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送される差動信号の入力信号依存性を示す図である。図１７には、ノードｎ１１、ｎ１２の差動信号compinp、compinnと、差動信号のコモン電圧commonの入力信号依存性を示すグラフｇｐ１、ｇｐ２、ｇｐ３が図示されている。図示のように、図１５の容量部１９は、図１２の容量部１９と同様に、差動信号のコモン電圧が入力信号依存性を持っている。なお、容量部１９を構成する各回路素子や配線パターン等を工夫することで、寄生容量の大きさを調整することができる。よって、図１５の回路構成の容量部１９であっても、寄生容量Ｃp3、Ｃp4を低減することが可能である。

このように、図１５の容量部１９は、第４ａスイッチ１９２ａ、第４ｂスイッチ１９２ｂ、第５ａスイッチ１９６ａ、及び第５ｂスイッチ１９６ｂを設けることで、第１ノードｎ１及び第２ノードｎ２の寄生容量Ｃp1、Ｃp2をリセットし、かつ正側容量素子１９５_{_P}と負側容量素子１９５_{_M}内の電荷が寄生容量Ｃp1、Ｃp2の影響を受けないようにすることができる。ただし、正側容量素子１９５_{_P}と第５ａスイッチ１９６ａとの共通接続ノードｎ５の寄生容量Ｃp3と、負側容量素子１９５_{_M}と第５ｂスイッチ１９６ｂとの共通接続ノードｎ５の寄生容量Ｃp4により、容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送された差動信号のコモン電圧が変動するおそれがあり、その対策について以下に説明する。

（容量部１９の第２変形例）
図１８は図１２の第２変形例による容量部１９の内部構成を示す回路図である。図１８の容量部１９は、正側容量素子１９５_{_P}と、負側容量素子１９５_{_M}と、第４ａスイッチ１９２ａと、第４ｂスイッチ１９２ｂと、第５ａスイッチ１９６ａと、第５ｂスイッチ１９６ｂと、第５ｃスイッチ１９６ｃと、第６スイッチ１９４_{_P}と、第７スイッチ１９４_{_M}と、スイッチ１９１_{_P}と、スイッチ１９１_{_M}とを有する。以下では、図１５の容量部１９との相違点を中心に説明する。

正側容量素子１９５_{_P}、第５ａスイッチ１９６ａ、第５ｂスイッチ１９６ｂ、及び負側容量素子１９５_{_M}は、この順で、第１ノードｎ１と第２ノードｎ２の間に直列に接続されている。このように、図１８の容量部１９は、図１５の容量部１９と比べて、正側容量素子１９５_{_P}と第５ａスイッチ１９６ａとの接続順序が逆であり、かつ負側容量素子１９５_{_M}と第５ｂスイッチ１９６ｂとの接続順序が逆である。

図１９は図１８の容量部１９のタイミング図である。図１９を図１６と比較すればわかるように、図１８の容量部１９は図１５の容量部１９と同じタイミングで動作するが、正側容量素子１９５_{_P}と第５ａスイッチ１９６ａとの接続順序を逆にし、かつ負側容量素子１９５_{_M}と第５ｂスイッチ１９６ｂとの接続順序を逆にすることで、異なる回路動作を行う。

第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂが閉状態となって、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp1、Ｃp2をリセットしている期間（時刻ｔ３～ｔ４）に、第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂは開状態になる。これにより、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}に保持される画素信号は、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp1、Ｃp2の影響を受けなくなる。

また、時刻ｔ１～ｔ２の期間には、第５ａスイッチ１９６ａ、第５ｂスイッチ１９６ｂ、及び第５ｃスイッチ１９６ｃは閉状態になるため、正側容量素子１９５_{_P}と第５ａスイッチ１９６ａとの共通接続ノードｎ３、負側容量素子１９５_{_M}と第５ｂスイッチ１９６ｂとの共通接続ノードｎ４、及び第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂとの共通接続ノードｎ５の寄生容量Ｃp3、Ｃp4、Ｃp7をリセットでき、これらノードｎ３～ｎ５をコモンモード参照電圧ＶＭに設定できる。

図２０は図１８の容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送される差動信号の入力信号依存性を示す図である。図２０には、ノードｎ１１、ｎ１２の差動信号compinp、compinnと、差動信号のコモン電圧commonの入力信号依存性を示すグラフｇｐ１、ｇｐ２、ｇｐ３が図示されている。

図１８の容量部１９は、第５ａスイッチ１９６ａ、第５ｂスイッチ１９６ｂ、及び第５ｃスイッチ１９６ｃを閉状態にすることで、寄生容量Ｃp3、Ｃp4、Ｃp7をリセットするため、差動信号のコモン電圧commonの入力信号依存性を図１５の容量部１９よりも小さくできる。

（容量部１９の第３変形例）
上述した図１５、及び図１８の容量部１９は、正側容量素子１９５Pと負側容量素子１９５Mのリセットと寄生容量のリセットを別々のタイミングで行っていたが、これらの動作を一括で行うことも可能である。

図２１は図１２の第３変形例による容量部１９の内部構成を示す回路図である。図２１の容量部１９は、正側容量素子１９５_{_P}と、負側容量素子１９５_{_M}と、第４ａスイッチ１９２ａと、第４ｂスイッチ１９２ｂと、第４ｃスイッチ１９２ｃと、第５ａスイッチ１９６ａと、第５ｂスイッチ１９６ｂと、第５ｃスイッチ１９６ｃと、第６スイッチ１９４_{_P}と、第７スイッチ１９４_{_M}と、スイッチ１９１_{_P}と、スイッチ１９１_{_M}とを有する。以下では、図１８の容量部１９との相違点を中心に説明する。

図２１の正側容量素子１９５_{_P}は、第１ノードｎ１と第３ノードｎ３の間に接続されている。負側容量素子１９５_{_M}は、第２ノードｎ２と第４ノードｎ４の間に接続されている。第１ノードｎ１には、カラムアンプ１４０からの画素信号が供給される。第２ノードｎ２には、基準電圧ＶＲが供給される。

第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂは、第１ノードｎ１及び第２ノードｎ２の間に直列に接続されている。第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂが閉状態になると、第１ノードｎ１と第２ノードｎ２は短絡され、これらノードにはコモンモード参照電圧ＶＭが印加される。

第４ｃスイッチ１９２ｃは、第１ノードｎ１及び第２ノードｎ２の間に接続されている。第４ｃスイッチ１９２ｃが閉状態になると、第１ノードｎ１と第２ノードｎ２は短絡される。

第５ａスイッチ１９６ａは、第３ノードｎ３及び第４ノードｎ４の間に接続される。第５ａスイッチ１９６ａが閉状態になると、第３ノードｎ３と第４ノードｎ４は短絡される。

第５ｂスイッチ１９６ｂ及び第５ｃスイッチ１９６ｃは、第３ノードｎ３及び第４ノードｎ４の間に直列に接続されている。第５ｂスイッチ１９６ｂと第５ｃスイッチ１９６ｃが閉状態になると、第５ｂスイッチ１９６ｂと第５ｃスイッチ１９６ｃは短絡され、これらノードにはコモンモード参照電圧ＶＭが印加される。

図２２は図２１の容量部１９のタイミング図である。スイッチ制御信号ＲＳＴは、第４ｃスイッチ１９２ｃと、第５ｂスイッチ１９６ｂと、第５ｃスイッチ１９６ｃのオン／オフを制御する。スイッチ制御信号ＳＶＭＨは、第５ａスイッチ１９６ａのオン／オフを制御する。スイッチ制御信号ＳＲＥＦＨは、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂのオン／オフを制御する。

第４ｃスイッチ１９２ｃ、第５ｂスイッチ１９６ｂ、及び第５ｃスイッチ１９６ｃは、時刻ｔ１～ｔ２の期間に閉状態になる。第４ｃスイッチ１９２ｃが閉状態になると、第１ノードｎ１と第２ノードｎ２は短絡される。第５ｂスイッチ１９６ｂと第５ｃスイッチ１９６ｃが閉状態になると、第３ノードｎ３と第４ノードｎ４は短絡されて、コモンモード参照電圧ＶＭが印加される。これにより、第３ノードｎ３の寄生容量Ｃp3と第４ノードｎ４の寄生容量Ｃp4がリセットされる。

第５ａスイッチ１９６ａは、時刻ｔ２～ｔ３の期間に閉状態になり、第５ａスイッチ１９６ａが閉状態になると、第３ノードｎ３と第４ノードｎ４が短絡される。

第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂは、時刻ｔ４～ｔ５の期間に閉状態になり、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂが閉状態になると、第１ノードｎ１と第２ノードｎ２が短絡されて、コモンモード参照電圧ＶＭが印加される。

図２１の容量部１９は、正側容量素子１９５_{_P}の入出力を第１ノードｎ１と第３ノードｎ３とし、負側容量素子１９５_{_M}の入出力を第２ノードｎ２と第４ノードｎ４としており、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}は、入出力ノードを別個に設けている。容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第１ノードｎ１と第２ノードｎ２には基準電圧ＶＲが供給されることから、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp1、Ｃp2は自動的にリセットされる。よって、寄生容量Ｃp1、Ｃp2をリセットする動作は不要となる。

図２３は図２１の容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送される差動信号の入力信号依存性を示す図である。図２３には、ノードｎ１１、ｎ１２の差動信号compinp、compinnと、差動信号のコモン電圧commonの入力信号依存性を示すグラフｇｐ１、ｇｐ２、ｇｐ３が図示されている。

図２１の容量部１９は、正側容量素子１９５_{_P}と負側容量素子１９５_{_M}の入出力を別々のノードにするため、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp1、Ｃp2をリセットすることができ、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前に第３ノードｎ３と第４ノードｎ４の寄生容量Ｃp3、Ｃp4をリセットしなくてもよくなる。また、差動信号のコモン電圧の入力信号依存性も小さくできる。

（容量部１９の第４変形例）
上述した各容量部１９は、容量部１９から逐次比較型アナログ－デジタル変換器１５０に画素信号を転送する際にコモンモード参照電圧ＶＭを使用している。コモンモード参照電圧ＶＭは、すべてのカラムで共通に使用されるため、他のカラムでのＡＤ変換時にコモンモード参照電圧ＶＭが変動すると、その影響を受けてしまう。そこで、画素信号の転送時にコモンモード参照電圧ＶＭを使用しないようにすることも考えられる。

図２４は図１２の第４変形例による容量部１９の内部構成を示す回路図である。図２４の容量部１９は、正側容量素子１９５_{_P}と、負側容量素子１９５_{_M}と、第４スイッチ１９２と、第５ａスイッチ１９６ａと、第５ｂスイッチ１９６ｂと、第５ｃスイッチ１９６ｃと、第６スイッチ１９４_{_P}と、第７スイッチ１９４_{_M}と、スイッチ１９１_{_P}と、スイッチ１９１_{_M}とを有する。以下では、図２１の容量部１９との相違点を中心に説明する。

第４スイッチ１９２は、第１ノードｎ１及び第２ノードｎ２の間に接続されている。第４スイッチ１９２が閉状態になると、第１ノードｎ１と第２ノードｎ２が短絡される。

第５ａスイッチ１９６ａ及び第５ｂスイッチ１９６ｂは、第３ノードｎ３及び第４ノードｎ４の間に直列に接続されている。第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂが閉状態になると、第３ノードｎ３と第４ノードｎ４が短絡される。

第５ｃスイッチ１９６ｃは、第５ａスイッチ１９６ａ及び第５ｂスイッチ１９６ｂの共通接続ノードｎ５に逐次比較型アナログ－デジタル変換器１５０のコモンモード参照電圧ＶＭを選択的に印加する。第５ｃスイッチ１９６ｃが閉状態になると、共通接続ノードｎ５にコモンモード参照電圧ＶＭが印加される。

図２５は図２４の容量部１９のタイミング図である。スイッチ制御信号ＳＶＭＨは、第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂのオン／オフを制御する。スイッチ制御信号ＳＲＥＦＨは、第４スイッチ１９２のオン／オフを制御する。

第４スイッチ１９２は、時刻ｔ１～ｔ２の期間に閉状態になる。よって、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第１ノードｎ１と第２ノードｎ２は短絡される。

また、第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂは、時刻ｔ１～ｔ３の期間に閉状態になり、第５ｃスイッチ１９６ｃは、時刻ｔ１～ｔ２の期間に閉状態になる。よって、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第３ノードｎ３と第４ノードｎ４は短絡されて、コモンモード参照電圧ＶＭが印加される。これにより、第３ノードｎ３、第４ノードｎ４、及び共通接続ノードｎ５の寄生容量Ｃp3、Ｃp4、Ｃp7がリセットされる。

一方、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前（ｔ３～ｔ４）には、第３ノードｎ３と第４ノードｎ４にはコモンモード参照電圧ＶＭが印加されない。よって、他のカラムのＡＤ変換によりコモンモード参照電圧ＶＭが変動しても、その影響を受けなくなる。ただし、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp１、Ｃp２の影響で、逐次比較型アナログ－デジタル変換器に転送された差動信号のコモン電圧が変動するおそれがある。

図２６は図２４の容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送される差動信号の入力信号依存性を示す図である。図２６には、ノードｎ１１、ｎ１２の差動信号compinp、compinnと、差動信号のコモン電圧commonの入力信号依存性を示すグラフｇｐ１、ｇｐ２、ｇｐ３が図示されている。

図２４の容量部１９は、逐次比較型アナログ－デジタル変換器１５０に画素信号を転送する際に、第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp１、Ｃp２の影響により、逐次比較型アナログ－デジタル変換器１５０に転送された差動信号のコモン電圧が変動するおそれがある。その対策について以下に説明する。

（容量部１９の第５変形例）
図２７は図１２の第５変形例による容量部１９の内部構成を示す回路図である。図２７の容量部１９は、正側容量素子１９５_{_P}と、負側容量素子１９５_{_M}と、第４ａスイッチ１９２ａと、第４ｂスイッチ１９２ｂと、第４ｃスイッチ１９２ｃと、第５ａスイッチ１９６ａと、第５ｂスイッチ１９６ｂと、第５ｃスイッチ１９６ｃと、第６スイッチ１９４_{_P}と、第７スイッチ１９４_{_M}と、スイッチ１９１_{_P}と、スイッチ１９１_{_M}とを有する。

第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂは、第１ノードｎ１及び第２ノードｎ２の間に直列に接続される。第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂが閉状態になると、第１ノードｎ１及び第２ノードｎ２は短絡される。

第４ｃスイッチ１９２ｃは、第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂの共通接続ノードｎ１０に基準電圧ＶＲを選択的に印加する。第４ｃスイッチ１９２ｃが閉状態になると、共通接続ノードｎ１０に基準電圧ＶＲが印加される。

第５ａスイッチ１９６ａ及び第５ｂスイッチ１９６ｂは、第３ノードｎ３及び第４ノードｎ４の間に直列に接続される。第５ａスイッチ１９６ａ及び第５ｂスイッチ１９６ｂが閉状態になると、第３ノードｎ３及び第４ノードｎ４は短絡される。

第５ｃスイッチ１９６ｃは、第５ａスイッチ１９６ａ及び第５ｂスイッチ１９６ｂの共通接続ノードｎ５に逐次比較型アナログ－デジタル変換器１５０のコモンモード参照電圧ＶＭを選択的に印加する。第５ｃスイッチ１９６ｃが閉状態になると、共通接続ノードｎ５にコモンモード参照電圧ＶＭが印加される。

図２８は図２７の容量部１９のタイミング図である。スイッチ制御信号ＲＳＴ１は、第５ｃスイッチ１９６ｃのオン／オフを制御する。スイッチ制御信号ＲＳＴ２は、第４ｃスイッチ１９２ｃのオン／オフを制御する。スイッチ制御信号ＳＶＨＭは、第５ａスイッチ１９６ａと第５ｂスイッチ１９６ｂのオン／オフを制御する。スイッチ制御信号ＳＲＥＦＨは、第４ａスイッチ１９２ａと第４ｂスイッチ１９２ｂのオン／オフを制御する。

第４ａスイッチ１９２ａ、第４ｂスイッチ１９２ｂ、及び第４ｃスイッチ１９２ｃは、時刻ｔ１～ｔ２の期間に閉状態になる。よって、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第１ノードｎ１と第２ノードｎ２は短絡されて、これらノードに基準電圧ＶＲが印加される。

また、第５ａスイッチ１９６ａ、第５ｂスイッチ１９６ｂ、及び第５ｃスイッチ１９６ｃは、時刻ｔ１～ｔ２の期間に閉状態になる。よって、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第３ノードｎ３と第４ノードｎ４は短絡されて、これらノードにコモンモード参照電圧ＶＭが印加される。

これにより、容量部１９が信号線ＶＳＬの電圧をサンプリングする期間の直前に、第１ノードｎ１の寄生容量Ｃp1と、第２ノードｎ２の寄生容量Ｃp2と、第４ａスイッチ１９２ａ及び第４ｂスイッチ１９２ｂの共通接続ノードｎ１０の寄生容量Ｃp8と、第３ノードｎ３の寄生容量Ｃp3と、第４ノードｎ４の寄生容量Ｃp4と、第５ａスイッチ１９６ａ及び第５ｂスイッチ１９６ｂの共通接続ノードｎ５の寄生容量Ｃp7は、リセットされる。

また、第４ａスイッチ１９２ａ、第４ｂスイッチ１９２ｂ、及び第４ｃスイッチ１９２ｃは、時刻ｔ３～ｔ４の期間にも閉状態になる。よって、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間の直前に、第１ノードｎ１と第２ノードｎ２は短絡されて、これらノードに基準電圧ＶＲが印加され、上述した寄生容量Ｃp1、Ｃp2、Ｃp8がリセットされる。

一方、時刻ｔ３～ｔ４の期間には、第５ｃスイッチ１９６ｃは開状態であり、第３ノードｎ３と第４ノードｎ４には、コモンモード参照電圧ＶＭは印加されないが、第５ａスイッチ１９６ａと第５ｂスイッチは閉状態になるため、第３ノードｎ３と第４ノードｎ４は短絡され、寄生容量Ｃp3、Ｃp4がリセットされる。よって、容量部１９が保持している画素信号を逐次比較型アナログ－デジタル変換器１５０に転送する期間内のコモン電圧の変動を抑制できる。

図２９は図２７の容量部１９から逐次比較型アナログ－デジタル変換器１５０に転送される差動信号の入力信号依存性を示す図である。図２６には、ノードｎ１１、ｎ１２の差動信号compinp、compinnと、差動信号のコモン電圧commonの入力信号依存性を示すグラフｇｐ１、ｇｐ２、ｇｐ３が図示されている。

図２７の容量部１９は、逐次比較型アナログ－デジタル変換器１５０に画素信号を転送する際にコモンモード参照電圧ＶＭを使用しないため、他のカラムのＡＤ変換の影響を受けることがなく、また、逐次比較型アナログ－デジタル変換器１５０に画素信号を転送する前に第１ノードｎ１と第２ノードｎ２の寄生容量Ｃp１、Ｃp２をリセットするため、差動信号のコモン電圧の入力信号依存性を小さくできる。

＜本開示の第２実施形態＞
本開示の第２実施形態は、本開示に係る技術を間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対して適用する例である。間接ＴＯＦ方式距離画像センサは、光源から発せられた光が測定対象物（被写体）で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、測定対象物までの距離を測定するセンサである。

［システム構成例］
図３０は、本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。

間接ＴＯＦ方式距離画像センサ５０は、光源６０から発せられた光が測定対象物（被写体）で反射し、その反射光が入射する。間接ＴＯＦ方式距離画像センサ５０は、センサチップ５１、及び、当該センサチップ５１に対して積層された回路チップ５２を含む積層構造を有している。この積層構造において、センサチップ５１と回路チップ５２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図３０では、センサチップ５１の配線と回路チップ５２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。

センサチップ５１上には、画素アレイ部５３が形成されている。画素アレイ部５３は、センサチップ５１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素５４を含んでいる。画素アレイ部５３において、複数の画素５４はそれぞれ、入射光（例えば、近赤外光）を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部５３には、画素列毎に、２本の信号線ＶＳＬ₁，ＶＳＬ₂が配線されている。画素アレイ部５３の画素列の数をＭ（Ｍは、整数）とすると、合計で（２×Ｍ）本の信号線ＶＳＬが画素アレイ部５３に配線されている。

複数の画素５４はそれぞれ、第１，第２のタップＡ，Ｂ（その詳細については後述する）を有している。２本の信号線ＶＳＬ₁，ＶＳＬ₂のうち、信号線ＶＳＬ₁には、対応する画素列の画素５４の第１のタップＡの電荷に基づくアナログの画素信号ＡＩＮ_P1が出力される。また、信号線ＶＳＬ₂には、対応する画素列の画素５４の第２のタップＢの電荷に基づくアナログの画素信号ＡＩＮ_P2が出力される。アナログの画素信号ＡＩＮ_P1，ＡＩＮ_P2については後述する。

回路チップ５２上には、行選択部５５、カラム信号処理部５６、出力回路部５７、及び、タイミング制御部５８が配置されている。行選択部５５は、画素アレイ部５３の各画素５４を画素行の単位で駆動し、画素信号ＡＩＮ_P1，ＡＩＮ_P2を出力させる。行選択部５５による駆動の下に、選択行の画素５４から出力されたアナログの画素信号ＡＩＮ_P1，ＡＩＮ_P2は、２本の信号線ＶＳＬ₁，ＶＳＬ₂を通してカラム信号処理部５６に供給される。

カラム信号処理部５６は、画素アレイ部５３の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）５９を有する構成となっている。アナログ－デジタル変換器５９は、信号線ＶＳＬ₁，ＶＳＬ₂を通して供給されるアナログの画素信号ＡＩＮ_P1，ＡＩＮ_P2に対して、アナログ－デジタル変換処理を施し、出力回路部５７に出力する。出力回路部５７は、カラム信号処理部５６から出力されるデジタル化された画素信号ＡＩＮ_P1，ＡＩＮ_P2に対して所定の信号処理を施し、回路チップ５２外へ出力する。

タイミング制御部５８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、行選択部５５、カラム信号処理部５６、及び、出力回路部５７等の駆動制御を行う。

［画素の回路構成例］
図３１は、第２実施形態に係る間接ＴＯＦ方式距離画像センサ５０における画素５４の回路構成の一例を示す回路図である。

本例に係る画素５４は、光電変換素子として、例えば、フォトダイオード５４１を有している。画素５４は、フォトダイオード５４１の他、オーバーフロートランジスタ５４２、２つの転送トランジスタ５４３，５４４、２つのリセットトランジスタ５４５，５４６、２つの浮遊拡散層５４７，５４８、２つの増幅トランジスタ５４９、５５０、及び、２つの選択トランジスタ５５１，５５２を有する構成となっている。２つの浮遊拡散層５４７，５４８は、図３０に示す第１，第２のタップＡ，Ｂ（以下、単に、「タップＡ，Ｂ」と記述する場合がある）に相当する。

フォトダイオード５４１は、受光した光を光電変換して電荷を生成する。フォトダイオード５４１については、例えば、裏面照射型の画素構造とすることができる。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。

オーバーフロートランジスタ５４２は、フォトダイオード５４１のカソード電極と電源電圧Ｖ_DDの電源ラインとの間に接続されており、フォトダイオード５４１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ５４２は、行選択部５５から供給されるオーバーフローゲート信号ＴＲＧに応答して導通状態になることで、フォトダイオード５４１で生成された電荷を、浮遊拡散層５４７，５４８にそれぞれシーケンシャルに転送する。

第１，第２のタップＡ，Ｂに相当する浮遊拡散層５４７，５４８は、フォトダイオード５４１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮ_P1，ＡＩＮ_P2を生成する。

２つのリセットトランジスタ５４５，５４６は、２つの浮遊拡散層５４７，５４８のそれぞれと電源電圧Ｖ_DDの電源ラインとの間に接続されている。そして、リセットトランジスタ５４５，５４６は、行選択部５５から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層３４７，３４８のそれぞれから電荷を引き抜いて、電荷量を初期化する。

２つの増幅トランジスタ５４９、５５０は、電源電圧Ｖ_DDの電源ラインと２つの選択トランジスタ５５１，５５２のそれぞれとの間に接続されており、浮遊拡散層５４７，５４８のそれぞれで電荷から電圧に変換された電圧信号をそれぞれ増幅する。

２つの選択トランジスタ５５１，５５２は、２つの増幅トランジスタ５４９、５５０のそれぞれと信号線ＶＳＬ₁，ＶＳＬ₂のそれぞれとの間に接続されている。そして、選択トランジスタ５５１，５５２は、行選択部５５から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ５４９、５５０のそれぞれで増幅された電圧信号を、アナログの画素信号ＡＩＮ_P1，ＡＩＮ_P2として２本の信号線ＶＳＬ₁，ＶＳＬ₂に出力する。

２本の信号線ＶＳＬ₁，ＶＳＬ₂は、画素列毎に、カラム信号処理部５６内の１つのアナログ－デジタル変換器５９の入力端に接続されており、画素列毎に画素５４から出力されるアナログの画素信号ＡＩＮ_P1，ＡＩＮ_P2をアナログ－デジタル変換器５９に伝送する。

尚、画素５４の回路構成については、光電変換によってアナログの画素信号ＡＩＮ_P1，ＡＩＮ_P2を生成することができる回路構成であれば、図３１に例示した回路構成に限定されるものではない。

上記の構成の間接ＴＯＦ方式距離画像センサ５０において、アナログ－デジタル変換器５９を含むカラム信号処理部５６に対して、本開示に係る技術を適用することができる。より具体的には、アナログ－デジタル変換器５９を含むカラム信号処理部５６として、第１実施形態の場合と同様に、カラムアンプ部１４、容量部１９、及び、逐次比較型アナログ－デジタル変換部１５Ａを含む、実施例１又は実施例４に係るカラム信号処理系を用いることができる。

＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明したＣＭＯＳイメージセンサや間接ＴＯＦ方式距離画像センサの構成、構造は例示であり、適宜、変更することができる。

＜応用例＞
第１実施形態に係る撮像装置（ＣＭＯＳイメージセンサ）は、例えば図３２に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。

・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。

＊＊＊ クレーム－０８
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。

（撮像システムの例）
図３３は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。

図３３に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。

フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像システム１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上記の構成の撮像システム１００において、撮像部１０２として、先述した第１実施形態に係る撮像装置を用いることができる。第１実施形態に係る撮像装置において、特に、逐次比較型アナログ－デジタル変換器１５０は電力効率に優れているため、当該撮像装置を撮像部１０２として用いることで、撮像システム１００の低消費電力化に寄与することができる。

［移動体への応用例］
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。

図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図３５は、撮像部１２０３１の設置位置の例を示す図である。

図３５では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

尚、図３５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像装置からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像装置であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、特に、逐次比較型アナログ－デジタル変換器１５０は電力効率に優れているため、本開示に係る技術を適用することにより、車両制御システムの低消費電力化に寄与することができる。

＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。

≪Ａ．撮像装置≫
［Ａ－０１］それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、
前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、
前記カラムアンプ部から入力される画素信号を保持する容量部と、
前記容量部から入力されるアナログの前記画素信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、
を備え、
前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する、
撮像装置。
［Ａ－０２］前記カラムアンプ部は、
非反転入力端子に信号線の電位が入力される増幅器と、
一端が前記増幅器の出力端子に接続され、他端が前記増幅器の反転入力端子に接続された第１スイッチと、
一端が前記増幅器の出力端子に接続された第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が前記第１スイッチの他端及び増幅器の反転入力端子に接続された第１容量素子と、
前記第１容量素子の他端及び前記増幅器の反転入力端子と基準電位ノードとの間に接続された第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に前記基準電圧が印加される第３スイッチと、
を有する、
上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］前記カラムアンプ部は、
前記リセット成分の入力時には、前記第１スイッチを閉状態として前記リセット成分を前記第１容量素子及び前記第２容量素子にチャージするとともに、前記第３スイッチを閉状態として前記基準電圧を前記第２スイッチの他端及び前記第１容量素子の一端に印加し、
次に、前記第１スイッチ及び前記第３スイッチを開状態、前記第２スイッチを閉状態として、前記第１容量素子及び前記第２容量素子と前記増幅器とによって非反転増幅回路を構成し、
前記信号成分の入力時には、前記第１容量素子と前記第２容量素子との共通接続ノードの電圧が、前記信号成分と同じ電圧になるようにフィードバックをかける、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０４］前記容量部は、
前記カラムアンプ部から入力される画素信号をチャージする正側容量素子、及び、前記基準電圧をチャージする負側容量素子を含む差動回路の構成となっており、
前記正側容量素子及び前記負側容量素子の各入力端を選択的に短絡する第４スイッチを有する、
上記［Ａ－０２］又は上記［Ａ－０３］に記載の撮像装置。
［Ａ－０５］前記第４スイッチは、前記正側容量素子にチャージされた画素信号、及び、前記負側容量素子にチャージされた前記基準電圧を前記逐次比較型アナログ－デジタル変換部に伝送するとき、前記正側容量素子及び前記負側容量素子の各入力端を短絡する、
上記［Ａ－０４］に記載の撮像装置。
［Ａ－０６］前記容量部は、前記カラムアンプ部から入力される画素信号を、前記スイッチトキャパシタによるサンプリングによって保持する、
上記［Ａ－０５］に記載の撮像装置。
［Ａ－０７］前記逐次比較型アナログ－デジタル変換部の１つの逐次比較型アナログ－デジタル変換器につき、複数本の信号線の各電位を、複数本の信号線に対応した複数の前記カラムアンプ及び前記容量部を通して多重化して処理する、
上記［Ａ－０１］乃至上記［Ａ－０６］のいずれかに記載の撮像装置。
［Ａ－０８］前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される正側容量素子及び負側容量素子と、
前記第１ノード及び前記第２ノードを選択的に短絡する第４スイッチと、
前記正側容量素子及び前記負側容量素子の共通接続ノードに、前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５スイッチと、
前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０９］前記第４スイッチは、前記容量部が前記画素信号の保持を開始する直前に一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の各入力端を短絡し、
前記第５スイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加する、
上記［Ａ－０８］に記載の撮像装置。
［Ａ－１０］前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続可能な正側容量素子及び負側容量素子と、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第１ノード及び前記第２ノードの間に直列に接続される、第５ａスイッチ、正側容量素子、負側容量素子、及び第５ｂスイッチと、
前記正側容量素子及び前記負側容量素子の共通接続ノードに、前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－１１］前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前とに一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前に一時的に開状態となって、前記第１ノードと前記正側容量素子との接続を遮断するとともに、前記第２ノードと前記負側容量素子との接続を遮断し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加する、
上記［Ａ－１０］に記載の撮像装置。
［Ａ－１２］前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第１ノード及び前記第２ノードの間に直列に接続される、正側容量素子、第５ａスイッチ、第５ｂスイッチ、及び負側容量素子と、
前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－１３］前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前とに一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前に一時的に開状態となって、前記正側容量素子及び前記負側容量素子の接続を遮断する、
上記［Ａ－１２］に記載の撮像装置。
［Ａ－１４］前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノードに一端が接続される正側容量素子と、
前記正側容量素子の他端が接続される第３ノードと、
前記第２ノードに一端が接続される負側容量素子と、
前記負側容量素子の他端が接続される第４ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第１ノード及び前記第２ノードの間に接続される第４ｃスイッチと、
前記第３ノード及び前記第４ノードの間に接続される第５ａスイッチと、
前記第３ノード及び前記第４ノードの間に直列に接続される、第５ｂスイッチ及び第５ｃスイッチと、
前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－１５］前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間に一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
前記第４ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
前記第５ａスイッチは、前記容量部が前記画素信号を保持する期間に前記第３ノード及び前記第４ノードを短絡し、
前記第５ｂスイッチ及び前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第３ノード及び前記第４ノードに前記基準電圧を印加する、
上記［Ａ－１４］に記載の撮像装置。
［Ａ－１６］前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノードに一端が接続される正側容量素子と、
前記正側容量素子の他端が接続される第３ノードと、
前記第２ノードに一端が接続される負側容量素子と、
前記負側容量素子の他端が接続される第４ノードと、
前記第１ノード及び前記第２ノードの間に接続される第４スイッチと、
前記第３ノード及び前記第４ノードの間に直列に接続される第５ａスイッチ及び第５ｂスイッチと、
前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－１７］前記第４スイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部が前記画素信号を保持する期間の直前から保持期間が終了するまで閉状態となって、前記第３ノード及び前記第４ノードを短絡し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する、
上記［Ａ－１６］に記載の撮像装置。
［Ａ－１８］前記容量部は、
前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
前記基準電圧が供給される第２ノードと、
前記第１ノードに一端が接続される正側容量素子と、
前記正側容量素子の他端が接続される第３ノードと、
前記第２ノードに一端が接続される負側容量素子と、
前記負側容量素子の他端が接続される第４ノードと、
前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
前記第４ａスイッチ及び前記第４ｂスイッチの共通接続ノードに前記基準電圧を選択的に印加する第４ｃスイッチと、
前記第３ノード及び前記第４ノードの間に直列に接続される第５ａスイッチ及び第５ｂスイッチと、
前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－１９］前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間の直前と、前記転送する期間とに一時的に閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
前記第４ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間の直前とに一時的に閉状態となって、前記第４ａスイッチ及び前記第４ｂスイッチの共通接続ノードに前記基準電圧を印加し、
前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部が前記画素信号を保持している期間とに一時的に閉状態となって、前記第３ノード及び前記第４ノードを短絡し、
前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に一時的に閉状態となって、前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加する、
上記［Ａ－１８］に記載の撮像装置。

≪Ｂ．電子機器≫
［Ｂ－０１］光電変換されたデジタル信号を出力する撮像装置と、
前記デジタル信号に基づいて信号処理を行う信号処理部と、を備え、
前記撮像装置は、
それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、
前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、
前記カラムアンプ部から入力される画素信号を保持する容量部と、
前記容量部から入力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、
を備え、
前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する、
電子機器。
［Ｂ－０２］前記カラムアンプ部は、
非反転入力端子に信号線の電位が入力される増幅器と、
一端が前記増幅器の出力端子に接続され、他端が前記増幅器の反転入力端子に接続された第１スイッチと、
一端が前記増幅器の出力端子に接続された第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が前記第１スイッチの他端及び増幅器の反転入力端子に接続された第１容量素子と、
前記第１容量素子の他端及び前記増幅器の反転入力端子と基準電位ノードとの間に接続された第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に前記基準電圧が印加される第３スイッチと、
を有する、
上記［Ｂ－０１］に記載の電子機器。
［Ｂ－０３］前記カラムアンプ部は、
前記リセット成分の入力時には、前記第１スイッチを閉状態として前記リセット成分を前記第１容量素子及び前記第２容量素子にチャージするとともに、前記第３スイッチを閉状態として前記基準電圧を前記第２スイッチの他端及び前記第１容量素子の一端に印加し、
次に、前記第１スイッチ及び前記第３スイッチを開状態、前記第２スイッチを閉状態として、前記第１容量素子及び前記第２容量素子と前記増幅器とによって非反転増幅回路を構成し、
前記信号成分の入力時には、前記第１容量素子と前記第２容量素子との共通接続ノードの電圧が、前記信号成分と同じ電圧になるようにフィードバックをかける、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０４］前記容量部は、
前記カラムアンプ部から入力される画素信号をチャージする正側容量素子、及び、前記基準電圧をチャージする負側容量素子を含む差動回路の構成となっており、
前記正側容量素子及び前記負側容量素子の各入力端を選択的に短絡する第４スイッチを有する、
上記［Ｂ－０２］又は上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０５］前記第４スイッチは、前記正側容量素子にチャージされた画素信号、及び、前記負側容量素子にチャージされた前記基準電圧を前記逐次比較型アナログ－デジタル変換部に伝送するとき、前記正側容量素子及び前記負側容量素子の各入力端を短絡する、
上記［Ｂ－０４］に記載の電子機器。
［Ｂ－０６］前記容量部は、前記カラムアンプ部から入力される画素信号を、前記スイッチトキャパシタによるサンプリングによって保持する、
上記［Ｂ－０５］に記載の電子機器。
［Ｂ－０７］前記逐次比較型アナログ－デジタル変換部の１つの逐次比較型アナログ－デジタル変換器につき、複数本の信号線の各電位を、複数本の信号線に対応した複数の前記カラムアンプ及び前記容量部を通して多重化して処理する、
上記［Ｂ－０１］乃至上記［Ｂ－０６］のいずれかに記載の電子機器。

１０・・・ＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・カラムアンプ部、１５・・・アナログ－デジタル変換部、１５Ａ・・・逐次比較型アナログ－デジタル変換部、１６・・・水平転送走査部、１７・・・信号処理部、１８・・・タイミング制御部、１９・・・容量部、２０・・・画素（画素回路）、２１・・・フォトダイオード（光電変換素子）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１₁～３１_m）・・・画素制御線、３２（３２₁～３２_n）・・・信号線、５０・・・間接ＴＯＦ方式距離画像センサ、６０・・・光源、１００・・・撮像システム、１４０・・・カラムアンプ、１５０・・・逐次比較型アナログ－デジタル変換器、１６０・・・基準電圧生成部、１９０・・・容量マルチプレクサ、１４００・・・電流リユースカラムアンプ（ＣＲＣＡ）、ＶＲ・・・基準電圧、Ｖ_CM・・・出力コモンモード参照電圧

Claims (20)

1. それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、
   前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、
   前記カラムアンプ部から入力される画素信号を保持する容量部と、
   前記容量部から入力されるアナログの前記画素信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、
   を備え、
   前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する、
   撮像装置。
2. 前記カラムアンプ部は、
   非反転入力端子に信号線の電位が入力される増幅器と、
   一端が前記増幅器の出力端子に接続され、他端が前記増幅器の反転入力端子に接続された第１スイッチと、
   一端が前記増幅器の出力端子に接続された第２スイッチと、
   一端が前記第２スイッチの他端に接続され、他端が前記第１スイッチの他端及び増幅器の反転入力端子に接続された第１容量素子と、
   前記第１容量素子の他端及び前記増幅器の反転入力端子と基準電位ノードとの間に接続された第２容量素子と、
   一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に前記基準電圧が印加される第３スイッチと、
   を有する、
   請求項１に記載の撮像装置。
3. 前記カラムアンプ部は、
   前記リセット成分の入力時には、前記第１スイッチを閉状態として前記リセット成分を前記第１容量素子及び前記第２容量素子にチャージするとともに、前記第３スイッチを閉状態として前記基準電圧を前記第２スイッチの他端及び前記第１容量素子の一端に印加し、
   次に、前記第１スイッチ及び前記第３スイッチを開状態、前記第２スイッチを閉状態として、前記第１容量素子及び前記第２容量素子と前記増幅器とによって非反転増幅回路を構成し、
   前記信号成分の入力時には、前記第１容量素子と前記第２容量素子との共通接続ノードの電圧が、前記信号成分と同じ電圧になるようにフィードバックをかける、
   請求項２に記載の撮像装置。
4. 前記容量部は、
   前記カラムアンプ部から入力される画素信号をチャージする正側容量素子、及び、前記基準電圧をチャージする負側容量素子を含む差動回路の構成となっており、
   前記正側容量素子及び前記負側容量素子の各入力端を選択的に短絡する第４スイッチを有する、
   請求項２に記載の撮像装置。
5. 前記第４スイッチは、前記正側容量素子にチャージされた画素信号、及び、前記負側容量素子にチャージされた前記基準電圧を前記逐次比較型アナログ－デジタル変換部に伝送するとき、前記正側容量素子及び前記負側容量素子の各入力端を短絡する、
   請求項４に記載の撮像装置。
6. 前記容量部は、前記カラムアンプ部から入力される画素信号を、スイッチトキャパシタによるサンプリングによって保持する、
   請求項５に記載の撮像装置。
7. 前記逐次比較型アナログ－デジタル変換部の１つの逐次比較型アナログ－デジタル変換器につき、複数本の信号線の各電位を、複数本の信号線に対応した複数の前記カラムアンプ部及び前記容量部を通して多重化して処理する、
   請求項１に記載の撮像装置。
8. 前記容量部は、
   前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
   前記基準電圧が供給される第２ノードと、
   前記第１ノード及び前記第２ノードの間に直列に接続される正側容量素子及び負側容量素子と、
   前記第１ノード及び前記第２ノードを選択的に短絡する第４スイッチと、
   前記正側容量素子及び前記負側容量素子の共通接続ノードに、前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５スイッチと、
   前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
   前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
   請求項２に記載の撮像装置。
9. 前記第４スイッチは、前記容量部が前記画素信号の保持を開始する直前に一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の各入力端を短絡し、
   前記第５スイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加する、
   請求項８に記載の撮像装置。
10. 前記容量部は、
    前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
    前記基準電圧が供給される第２ノードと、
    前記第１ノード及び前記第２ノードの間に直列に接続可能な正側容量素子及び負側容量素子と、
    前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
    前記第１ノード及び前記第２ノードの間に直列に接続される、第５ａスイッチ、正側容量素子、負側容量素子、及び第５ｂスイッチと、
    前記正側容量素子及び前記負側容量素子の共通接続ノードに、前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
    前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
    前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
    請求項２に記載の撮像装置。
11. 前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前とに一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
    前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前に一時的に開状態となって、前記第１ノードと前記正側容量素子との接続を遮断するとともに、前記第２ノードと前記負側容量素子との接続を遮断し、
    前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加する、
    請求項１０に記載の撮像装置。
12. 前記容量部は、
    前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
    前記基準電圧が供給される第２ノードと、
    前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
    前記第１ノード及び前記第２ノードの間に直列に接続される、正側容量素子、第５ａスイッチ、第５ｂスイッチ、及び負側容量素子と、
    前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
    前記第２ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
    前記第１ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
    請求項２に記載の撮像装置。
13. 前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前とに一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
    前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに一時的に閉状態となって、前記正側容量素子及び前記負側容量素子の共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
    前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する直前に一時的に開状態となって、前記正側容量素子及び前記負側容量素子の接続を遮断する、
    請求項１２に記載の撮像装置。
14. 前記容量部は、
    前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
    前記基準電圧が供給される第２ノードと、
    前記第１ノードに一端が接続される正側容量素子と、
    前記正側容量素子の他端が接続される第３ノードと、
    前記第２ノードに一端が接続される負側容量素子と、
    前記負側容量素子の他端が接続される第４ノードと、
    前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
    前記第１ノード及び前記第２ノードの間に接続される第４ｃスイッチと、
    前記第３ノード及び前記第４ノードの間に接続される第５ａスイッチと、
    前記第３ノード及び前記第４ノードの間に直列に接続される、第５ｂスイッチ及び第５ｃスイッチと、
    前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
    前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
    請求項２に記載の撮像装置。
15. 前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間に一時的に閉状態となって、前記第１ノード及び前記第２ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加し、
    前記第４ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
    前記第５ａスイッチは、前記容量部が前記画素信号を保持する期間に前記第３ノード及び前記第４ノードを短絡し、
    前記第５ｂスイッチ及び前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第３ノード及び前記第４ノードに前記基準電圧を印加する、
    請求項１４に記載の撮像装置。
16. 前記容量部は、
    前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
    前記基準電圧が供給される第２ノードと、
    前記第１ノードに一端が接続される正側容量素子と、
    前記正側容量素子の他端が接続される第３ノードと、
    前記第２ノードに一端が接続される負側容量素子と、
    前記負側容量素子の他端が接続される第４ノードと、
    前記第１ノード及び前記第２ノードの間に接続される第４スイッチと、
    前記第３ノード及び前記第４ノードの間に直列に接続される第５ａスイッチ及び第５ｂスイッチと、
    前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
    前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
    前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
    請求項２に記載の撮像装置。
17. 前記第４スイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間とに閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
    前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部が前記画素信号を保持する期間の直前から保持期間が終了するまで閉状態となって、前記第３ノード及び前記第４ノードを短絡し、
    前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に閉状態となって、前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する、請求項１６に記載の撮像装置。
18. 前記容量部は、
    前記カラムアンプ部から入力される画素信号が供給される第１ノードと、
    前記基準電圧が供給される第２ノードと、
    前記第１ノードに一端が接続される正側容量素子と、
    前記正側容量素子の他端が接続される第３ノードと、
    前記第２ノードに一端が接続される負側容量素子と、
    前記負側容量素子の他端が接続される第４ノードと、
    前記第１ノード及び前記第２ノードの間に直列に接続される第４ａスイッチ及び第４ｂスイッチと、
    前記第４ａスイッチ及び前記第４ｂスイッチの共通接続ノードに前記基準電圧を選択的に印加する第４ｃスイッチと、
    前記第３ノード及び前記第４ノードの間に直列に接続される第５ａスイッチ及び第５ｂスイッチと、
    前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を選択的に印加する第５ｃスイッチと、
    前記第３ノードと、前記逐次比較型アナログ－デジタル変換部の第１入力端とを選択的に接続する第６スイッチと、
    前記第４ノードと、前記逐次比較型アナログ－デジタル変換部の第２入力端とを選択的に接続する第７スイッチと、を備える、
    請求項２に記載の撮像装置。
19. 前記第４ａスイッチ及び前記第４ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間の直前と、前記転送する期間とに一時的に閉状態となって、前記第１ノード及び前記第２ノードを短絡し、
    前記第４ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部に保持された前記画素信号を前記逐次比較型アナログ－デジタル変換部に転送する期間の直前とに一時的に閉状態となって、前記第４ａスイッチ及び前記第４ｂスイッチの共通接続ノードに前記基準電圧を印加し、
    前記第５ａスイッチ及び前記第５ｂスイッチは、前記容量部が前記画素信号の保持を開始する直前と、前記容量部が前記画素信号を保持している期間とに一時的に閉状態となって、前記第３ノード及び前記第４ノードを短絡し、
    前記第５ｃスイッチは、前記容量部が前記画素信号の保持を開始する直前に一時的に閉状態となって、前記第５ａスイッチ及び前記第５ｂスイッチの共通接続ノードに前記逐次比較型アナログ－デジタル変換部のコモンモード参照電圧を印加する、
    請求項１８に記載の撮像装置。
20. 光電変換されたデジタル信号を出力する撮像装置と、
    前記デジタル信号に基づいて信号処理を行う信号処理部と、を備え、
    前記撮像装置は、
    それぞれが光電変換素子を含む複数の画素を有する画素アレイ部と、
    前記画素アレイ部の各画素から信号線を通して入力されるリセット成分と信号成分との差分をとり、その差分を画素信号として出力するカラムアンプ部と、
    前記カラムアンプ部から入力される画素信号を保持する容量部と、
    前記容量部から入力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換部と、
    を備え、
    前記容量部は、前記カラムアンプ部から入力される単相の前記画素信号を、前記画素信号のゼロ電圧を規定する基準電圧を用いて差動化する、
    電子機器。