JP2022087529A - 撮像装置及び電子機器 - Google Patents

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Abstract

Figure 2022087529000001
【課題】アナログ－デジタル変換器における、信号線と負荷電流源との間に挿入された比較器の入力トランジスタに起因する撮像装置全体のダイナミックレンジの減少を抑えることができる撮像装置を提供する。
【解決手段】本開示の撮像装置は、負荷電流源、画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部を備える。
【選択図】 図６

Description

本開示は、撮像装置及び電子機器に関する。
撮像装置には、画素から読み出されるアナログの画素信号をデジタル化するアナログ－デジタル変換部が搭載されている。撮像装置に搭載されるアナログ－デジタル変換部は、画素列に対応して配置された複数のアナログ－デジタル変換器から成る、所謂、列並列型のアナログ－デジタル変換部である。
列並列型のアナログ－デジタル変換部を構成するアナログ－デジタル変換器としては、例えば、画素から読み出されるアナログの画素信号と所定の参照信号とを比較することによって、アナログの画素信号をデジタル化する、所謂、シングルスロープ型アナログ－デジタル変換器が知られている。
シングルスロープ型アナログ－デジタル変換器は、例えば、アナログの画素信号と所定の参照信号とを比較する比較器、及び、当該比較器の比較結果に基づいて計数を行うカウンタから構成される。シングルスロープ型アナログ－デジタル変換器を有する撮像装置として、例えば、アナログの画素信号と所定の参照信号とを比較する比較器の入力トランジスタを、画素から読み出された信号を伝送する信号線と負荷電流源との間に挿入した構成の撮像装置が提案されている（例えば、特許文献１参照）。
ＷＯ ２０２０／１７０５１８ Ａ１
上述したように、特許文献１に記載の撮像装置では、アナログ－デジタル変換器の比較器の入力トランジスタを、画素から読み出された信号を伝送する信号線と負荷電流源との間に挿入した構成となっている。このように、信号線と負荷電流源との間に入力トランジスタが挿入されることで、トランジスタ１個分のドレイン－ソース間電圧Ｖdsが余分に必要になる。結果として、リニアリティが保証される信号線電位の下限が上昇し、撮像装置全体のダイナミックレンジが減少することになる。
本開示は、アナログ－デジタル変換器における、信号線と負荷電流源との間に挿入された比較器の入力トランジスタに起因する撮像装置全体のダイナミックレンジの減少を抑えることができる撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
上記の目的を達成するための本開示の撮像装置は、
負荷電流源、
画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、
画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部、
を備える。
上記の目的を達成するための本開示の電子機器は、
負荷電流源、
画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、
画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部、
を備える、
撮像装置を有する。
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３Ａは、平置型のチップ構造を模式的に示す斜視図であり、図３Ｂは、積層型の半導体チップ構造を模式的に示す分解斜視図である。 図４は、アナログ－デジタル変換部の構成の一例を模式的に示すブロック図である。 図５は、従来技術に係る比較器の回路構成の一例を示す回路図である。 図６は、本開示の第１実施形態に係るＣＭＯＳイメージセンサの比較器を含む１画素列分の回路構成の一例を示す回路図である。 図７は、本開示の第１実施形態に係るＣＭＯＳイメージセンサの動作説明のためのタイミングチャートである。 図８Ａは、フローティングディフュージョンＦＤの電位にランプ波の参照信号が重畳される様子を示す図であり、図８Ｂは、比較器の比較動作の説明図である。 図９は、本開示の第２実施形態に係るＣＭＯＳイメージセンサの比較器を含む１画素列分の回路構成の一例を示す回路図である。 図１０は、本開示の第２実施形態に係るＣＭＯＳイメージセンサの動作説明のためのタイミングチャートである。 図１１は、本開示の第３実施形態に係るＣＭＯＳイメージセンサの比較器を含む１画素列分の回路構成の一例を示す回路図である。 図１２は、実施例１に係る参照信号供給部の構成の一例を示す回路図である。 図１３は、実施例２に係る参照信号供給部の構成の一例を示す回路図である。 図１４は、実施例３に係る参照信号供給部の構成の一例を示す回路図である。 図１５は、実施例４に係る参照信号供給部の構成の一例を示す回路図である。 図１６は、実施例５に係る参照信号供給部の構成の一例を示す回路図である。 図１７は、実施例６に係る参照信号供給部の構成の一例を示す回路図である。 図１８は、実施例７に係る参照信号供給部の構成の一例を示す回路図である。 図１９は、実施例８に係る参照信号供給部の構成の一例を示す回路図である。 図２０は、実施例９に係る参照信号供給部の構成の一例を示す回路図である。 図２１は、実施例１０に係る参照信号供給部の構成の一例を示す回路図である。 図２２は、実施例１１に係る参照信号供給部の構成の一例を示す回路図である。 図２３は、回路構成例１に係る画素回路を示す回路図である。 図２４は、回路構成例２に係る画素回路を示す回路図である。 図２５は、回路構成例３に係る画素回路を示す回路図である。 図２６は、配線構造例１に係るチップ間配線構造について説明図である。 図２７は、配線構造例２に係るチップ間配線構造について説明図である。 図２８は、配線構造例３に係るチップ間配線構造について説明図である。 図２９は、配線構造例４に係るチップ間配線構造について説明図である。 図３０は、配線構造例５に係るチップ間配線構造について説明図である。 図３１は、配線構造例６に係るチップ間配線構造について説明図である。 図３２は、本開示に係る技術の適用例を示す図である。 図３３は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図３５は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
２－１．ＣＭＯＳイメージセンサの構成例
２－２．画素の回路構成例
２－３．半導体チップ構造
２－３－１．平置型の半導体チップ構造
２－３－２．積層型の半導体チップ構造
２－４．アナログ－デジタル変換部の構成例
２－５．アナログ－デジタル変換器の比較器について
２－６．参考例に係る比較器
２－６－１．従来技術に係る比較器の回路構成例
２－６－２．従来技術に係る比較器の問題点について
３．本開示の第１実施形態（ランプ波の参照信号をフローティングディフュージョンＦＤに印加する例）
３－１．比較器を含む１画素列分の回路構成例
４．本開示の第２実施形態（ランプ波の参照信号について、オフセット部分をランプ波形から分離して上下反転させ、比較器に入力する例）
４－１．比較器を含む１画素列分の回路構成例
５．本開示の第３実施形態（画素共有の例）
５－１．比較器を含む１画素列分の回路構成例
６．参照信号供給部の構成例
６－１．実施例１（ランプ波の参照信号を列方向に沿って供給する例）
６－２．実施例２（実施例１の変形例：全画素列に対して参照信号生成部を共通に配置する例）
６－３．実施例３（実施例２の変形例：参照信号生成部で生成した参照信号を各画素列に直接供給する例）
６－４．実施例４（実施例３の変形例：行列状画素配列の上下両側から駆動する例）
６－５．実施例５（ランプ波の参照信号を行方向に沿って供給する例）
６－６．実施例６（実施例５の変形例：行列状画素配列の左右両側から駆動する例）
６－７．実施例７（実施例５の変形例：全画素行に対して参照信号生成部を共通に配置する例）
６－８．実施例８（実施例７の変形例：行列状画素配列の左右両側から駆動する例）
６－９．実施例９（画素単位でメッシュ状に参照信号を供給する例）
６－１０．実施例１０（実施例９の変形例：参照信号の配線と参照信号生成部との間にバッファが介在する例）
６－１１．実施例１１（行列状画素配列の中央部分から列方向にランプ波の参照信号を供給する例）
７．画素回路の回路構成例
７－１．回路構成例１（入力容量素子の前にバッファを設ける例）
７－２．回路構成例２（バッファの定電流源トランジスタを、画素とは別のチップに設ける例）
７－３．回路構成例３（画素内に参照信号生成部を設ける例）
８．積層型の半導体チップ構造におけるチップ間配線構造例
８－１．配線構造例１（２層積層チップ構造におけるチップ間の配線構造例）
８－２．配線構造例２（２層積層チップ構造において、参照信号生成部の出力部でチップ間の電気的な接続を行う例）
８－３．配線構造例３（２層積層チップ構造において、画素毎に参照信号生成部を設ける例）
８－４．配線構造例４（３層積層チップ構造におけるチップ間の配線構造例）
８－５．配線構造例５（３層積層チップ構造において、参照信号生成部の出力部でチップ間の電気的な接続を行う例）
８－６．配線構造例６（３層積層チップ構造において、画素毎に参照信号生成部を設ける例）
９．変形例
１０．応用例
１１．本開示に係る技術の適用例
１１－１．本開示の電子機器（撮像装置の例）
１１－２．移動体への応用例
１２．本開示がとることができる構成
＜本開示の撮像装置及び電子機器、全般に関する説明＞
本開示の撮像装置及び電子機器にあっては、所定の参照信号について、所定の傾斜を持って線形に変化する傾斜状波形の電圧である構成とすることができる。また、比較器について、信号線を通して供給される、傾斜状波形の電圧が重畳された信号電圧と所定の基準電圧とを比較する構成とすることができる。
上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、傾斜状波形の電圧が、スロープ部分とオフセット部分とから成るとき、傾斜状波形の電圧のスロープ部分は、容量素子を介して電荷電圧変換部に入力され、傾斜状波形の電圧のオフセット部分は、スロープ部分に対して極性反転されて、所定の基準電圧として比較器に入力される構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、参照信号供給部について、複数の画素間で共有されている電荷電圧変換部に対して、所定の参照信号を供給する構成とすることができる。また、参照信号供給部について、所定の参照信号を生成する参照信号生成部、及び、参照信号生成部で生成された参照信号を、画素の電荷電圧変換部に印加する入力容量素子を有する構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、参照信号供給部について、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の列方向に沿って供給する構成とすることができる。更に、参照信号生成部について、画素が行列状に２次元配置されて成る画素配列の全画素列に対して共通に配置されている構成とすることができる。更に、参照信号生成部について、画素配列の列方向における両側に配置されている構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、参照信号供給部について、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の行方向に沿って供給する構成とすることができる。更に、参照信号生成部について、画素配列の全画素行に対して共通に配置されている構成とすることができる。更に、参照信号生成部について、画素配列の行方向における両側に配置されている構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、参照信号生成部について、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の各画素に対して画素単位で供給する構成とすることができる。また、参照信号生成部について、画素の電荷電圧変換部に対して参照信号を、画素配列の中央部分から列方向に沿って供給する構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、画素について、入力容量素子の前にバッファが設けられている構成とすることができる。あるいは又、参照信号生成部について、画素内に設けられている構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、少なくとも２つの半導体チップが積層されて成る積層型の半導体チップ構造を有するとき、画素と比較器とは、異なる半導体チップにそれぞれ形成されている構成とすることができる。また、１層目の半導体チップ及び２層目の半導体チップが積層された２層積層チップ構造のとき、１層目の半導体チップには、画素が形成され、２層目の半導体チップには、比較器及び参照信号生成部が形成されている構成とすることができる。あるいは又、１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップが積層された３層積層チップ構造のとき、１層目の半導体チップには、光電変換素子が形成され、２層目の半導体チップには、光電変換素子を除く画素の構成素子が形成され、３層目の半導体チップには、比較器及び参照信号生成部が形成されている構成とすることができる。
＜本開示に係る技術が適用される撮像装置＞
本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
本適用例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、アナログ－デジタル変換部１３、信号処理部としてのロジック回路部１４、及び、タイミング制御部１５等によって構成されている。
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１（３１1～３１m）が行方向に沿って配線されている。また、画素列毎に信号線３２（３２1～３２n）が列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５について説明する。
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
アナログ－デジタル変換部１３は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）の集合から成る。アナログ－デジタル変換部１３は、画素列毎に信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ－デジタル変換部である。
アナログ－デジタル変換部１３におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。
信号処理部であるロジック回路部１４は、アナログ－デジタル変換部１３でデジタル化された画素信号の読み出しや所定の信号処理を行う。具体的には、ロジック回路部１４では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理が行われる。ロジック回路部１４は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号ＯＵＴとして後段の装置に出力する。
タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成する。そして、タイミング制御部１５は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１３、及び、ロジック回路部１４等の駆動制御を行う。
［画素の回路構成例］
図２は、画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この画素２０に対して、先述した画素制御線３１（３１1～３１m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続される。
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
上記の回路構成例の画素２０からは、リセットトランジスタ２３によるフローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（所謂、Ｐ相信号）と、フォトダイオード２１での光電変換に基づく信号レベルであるデータ信号（所謂、Ｄ相信号）とが順に出力される。すなわち、画素２０から出力される画素信号は、リセット時のリセット信号、及び、フォトダイオード２１での光電変換時のデータ信号を含んでいる。
［半導体チップ構造］
上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。
（平置型の半導体チップ構造）
図３Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成されている。１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
（積層型の半導体チップ構造）
図３Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造、所謂、積層構は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。
この積層型の半導体チップ構造において、１層目の半導体チップ４３は、光電変換素子（例えば、フォトダイオード２１）を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。１層目の半導体チップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
２層目の半導体チップ４４は、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成された回路チップである。尚、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５の配置については、一例であって、この配置例に限られるものではない。
１層目の半導体チップ４３上の画素アレイ部１１と、２層目の半導体チップ４４上の周辺回路部とは、Ｃｕ電極同士を直接接合するＣｕ－Ｃｕ直接接合、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等から成る接合部（図示を省略）を介して電気的に接続される。
上述した積層型の半導体チップ構造によれば、１層目の半導体チップ４３には画素アレイ部１１の作製に適したプロセスを適用でき、２層目の半導体チップ４４には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
［アナログ－デジタル変換部の構成例］
続いて、アナログ－デジタル変換部１３の構成の一例について説明する。ここでは、アナログ－デジタル変換部１３の各アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器を用いることとする。
アナログ－デジタル変換部１３の構成の一例を図４に示す。ＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１３は、画素アレイ部１１の各画素列に対応して設けられた複数のシングルスロープ型のアナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型のアナログ－デジタル変換器１３０を例に挙げて説明する。
アナログ－デジタル変換器１３０は、比較器１３１及びカウンタ１３２を有する回路構成となっている。そして、シングルスロープ型のアナログ－デジタル変換器１３０では、参照信号生成部１６で生成される参照信号が用いられる。参照信号生成部１６は、例えば、デジタル－アナログ変換器（ＤＡＣ）から成り、時間の経過に応じてレベル（電圧）が単調減少する傾斜状波形（所謂、ランプ波）の参照信号ＶRAMPを生成し、画素列毎に設けられた比較器１３１に基準信号として与える。
比較器１３１は、画素２０から読み出されるアナログの画素信号ＶVSLを比較入力とし、参照信号生成部１６で生成されるランプ波の参照信号ＶRAMPを基準入力とし、両信号を比較する。そして、比較器１３１は、例えば、参照信号ＶRAMPが画素信号ＶVSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号ＶRAMPが画素信号ＶVSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１３１は、画素信号ＶVSLの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
カウンタ１３２には、比較器１３１に対する参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１５からクロック信号ＣＬＫが与えられる。そして、カウンタ１３２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１３１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ１３２のカウント結果（カウント値）は、アナログの画素信号ＶVSLをデジタル化したデジタル値として、ロジック回路部１４へ供給される。
上述したシングルスロープ型のアナログ－デジタル変換器１３０の集合から成るアナログ－デジタル変換部１３によれば、参照信号生成部１６で生成されるランプ波の参照信号ＶRAMPと、画素２０から信号線３２を通して読み出されるアナログの画素信号ＶVSLとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。
尚、上記の例では、アナログ－デジタル変換部１３として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器１３０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１３０が配置されて成る構成とすることも可能である。
［アナログ－デジタル変換器の比較器について］
上述したシングルスロープ型のアナログ－デジタル変換器１３０において、比較器１３１としては、一般的に、差動アンプ構成の比較器が用いられる。しかし、差動アンプ構成の比較器の場合、画素２０の信号量に応じた入力レンジを確保する必要があるため、電源電圧ＶDDを相対的に高めに設定する必要があり、従って、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の消費電力が相対的に高くなるという問題がある。
これに対し、ソース電極にアナログの画素信号が入力され、ゲート電極に所定の参照信号が入力されるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを設け、比較器の電流源として、画素（画素回路）の負荷電流源を共用する構成の従来技術がある（例えば、特許文献１参照）。かかる従来技術によれば、画素回路と別途に比較器にも電流源を設ける構成の場合と比較して消費電力を低減できる。
［従来技術に係る比較器］
以下に、従来技術に係る比較器について説明する。
（従来技術に係る比較器の回路構成例）
従来技術に係る比較器の回路構成例を図５に示す。ここでは、図面の簡略化のために、１画素列分の回路構成について図示している。
図５に示すように、従来技術に係る比較器１３１は、容量素子Ｃ01、オートゼロスイッチＳＷAZ、入力トランジスタＰＴ11、入力側負荷電流源Ｉ11、出力トランジスタＰＴ12、及び、出力側負荷電流源Ｉ12を備える構成となっている。
画素２０において、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５は、例えばＮチャネルのＭＯＳトランジスタから成る回路構成となっている。これに対応して、入力トランジスタＰＴ11として、ＰチャネルのＭＯＳトランジスタが用いられている。
ＰチャネルのＭＯＳトランジスタから成る入力トランジスタＰＴ11は、信号線３２の一端と入力側負荷電流源Ｉ11との間に接続されている。具体的には、入力トランジスタＰＴ11のソース電極が信号線３２の一端に接続され、ドレイン電極が入力側負荷電流源Ｉ11の一端に接続されている。これにより、入力トランジスタＰＴ11のソース電極には、信号線３２を通してアナログの画素信号ＶVSLが入力される。
入力側負荷電流源Ｉ11の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ11は、入力トランジスタＰＴ11と信号線３２との直列接続回路に対して一定の電流を供給する。
容量素子Ｃ01は、ランプ波の参照信号ＶRAMPの入力端子Ｔ11と入力トランジスタＰＴ11のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となり、オフセットを吸収する。これにより、入力トランジスタＰＴ11には、アナログの画素信号ＶVSLが信号線３２を通してソース電極に入力され、ランプ波の参照信号ＶRAMPが容量素子Ｃ01を介してゲート電極に入力されることになる。
入力トランジスタＰＴ11は、ゲート電極に入力されるランプ波の参照信号ＶRAMPと、ソース電極に入力されるアナログの画素信号ＶVSLとの差、即ち、入力トランジスタＰＴ11のゲート－ソース間電圧Ｖgsを増幅し、ドレイン電極からドレイン電圧Ｖdとして出力する。
オートゼロスイッチＳＷAZは、入力トランジスタＰＴ11のゲート電極とドレイン電極との間に接続され、入力端子Ｔ12を介して入力される駆動信号ＡＺによってオン（閉）／オフ（開）の制御が行われる。オートゼロスイッチＳＷAZは、オン状態になることにより、入力トランジスタＰＴ11のゲート電極とドレイン電極との間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチＳＷAZについては、Ｐチャネル又はＮチャネルのＭＯＳトランジスタを用いて構成することができる。
出力トランジスタＰＴ12は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２の一端と出力側負荷電流源Ｉ12との間に接続されている。具体的には、出力トランジスタＰＴ12のソース電極が信号線３２の一端に接続され、ドレイン電極が出力側負荷電流源Ｉ12の一端に接続されている。これにより、出力トランジスタＰＴ12のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。
出力側負荷電流源Ｉ12の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ12は、出力トランジスタＰＴ12と信号線３２との直列接続回路に対して一定の電流を供給する。
出力トランジスタＰＴ12のゲート電極は、入力トランジスタＰＴ11のドレイン電極に接続されている。これにより、出力トランジスタＰＴ12のゲート電極には、入力トランジスタＰＴ11のドレイン電圧が入力される。
出力トランジスタＰＴ12は、信号線３２を通してソース電極に入力されるアナログの画素信号ＶVSLと、ゲート電極に入力される入力トランジスタＰＴ11のドレイン電圧Ｖdとの電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、アナログの画素信号ＶVSLとランプ波の参照信号ＶRAMPとの比較結果として、ドレイン電極から出力端子Ｔ13を通して出力する。
上記の構成の従来技術に係る比較器１３１は、比較器１３１の電流源として、信号線３２に電流を供給する負荷電流源Ｉ11及び負荷電流源Ｉ12を共用した回路構成となっている。この回路構成の比較器１３１によれば、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。すなわち、従来技術に係る比較器１３１は、超低消費電力型の比較器である。
更に、従来技術に係る比較器１３１において、入力トランジスタＰＴ11が、ドレイン－ソース間電圧を出力トランジスタＰＴ12のゲート－ソース間に供給するため、アナログの画素信号ＶVSLの変化とランプ波の参照信号ＶRAMPの変化とが一致するタイミングで比較結果を反転させることができる。これにより、反転タイミングの誤差に起因する非線形性を低減し、画像データの画質を向上させることができる。
（従来技術に係る比較器の問題点について）
上述したように、従来技術に係る比較器１３１は、ＰチャネルのＭＯＳトランジスタから成る入力トランジスタＰＴ11を、画素２０から読み出された信号を伝送する信号線３２と入力側負荷電流源Ｉ11との間に挿入した構成となっている。このように、信号線３２と入力側負荷電流源Ｉ11との間に入力トランジスタＰＴ11が挿入されることで、トランジスタ１個分のドレイン－ソース間電圧Ｖdsが余分に必要になる。その結果、リニアリティが保証される信号線３２の電位の下限が上昇し、ＣＭＯＳイメージセンサ１全体のダイナミックレンジが減少することになる。
＜本開示の第１実施形態＞
上記の問題点を解消するために、本開示の第１実施形態に係るＣＭＯＳイメージセンサ１は、画素２０から読み出された信号を伝送する信号線３２と入力側負荷電流源Ｉ11との間に接続された入力トランジスタＰＴ11を有する比較器１３１を備えていることを前提としている。そして、画素２０の電荷電圧変換部、即ち、フローティングディフュージョンＦＤに対して所定の参照信号、例えば、所定の傾斜を持って線形に変化するランプ波（傾斜状波形）の参照信号ＶRAMPを供給する参照信号供給部を備えている。
ランプ波の参照信号ＶRAMPを、フローティングディフュージョンＦＤに印加することにより、比較器１３１の反転時の信号線３２の電位を、画素２０への入射光量によらず一定にすることができる。比較器１３１の反転時の信号線３２の電位（即ち、比較器１３１の反転電位）が入射光量によらず一定になることで、信号線３２のノードにおける動作レンジを拡大でき、結果として、ＣＭＯＳイメージセンサ１全体のダイナミックレンジを拡大することができる。また、比較器１３１の反転電位が一定になることで、画素２０の電源電圧の一部または全てを、従来技術に係る比較器の場合に比べて下げることができるため、ＣＭＯＳイメージセンサ１全体の消費電力の低減を図ることができる。
［比較器を含む１画素列分の回路構成例］
本開示の第１実施形態に係るＣＭＯＳイメージセンサ１の比較器を含む１画素列分の回路構成の一例を図６に示す。
本開示の第１実施形態に係るＣＭＯＳイメージセンサ１は、例えばＰチャネルのＭＯＳトランジスタから成り、信号線３２の一端と入力側負荷電流源Ｉ11との間に接続された入力トランジスタＰＴ11を有する比較器１３１を備えている。入力トランジスタＰＴ11は、ソース電極が信号線３２の一端に接続され、ドレイン電極が入力側負荷電流源Ｉ11の一端に接続されている。これにより、入力トランジスタＰＴ11のソース電極には、信号線３２を通してアナログの画素信号ＶVSLが入力される。入力トランジスタＰＴ11については、バックゲート効果を抑制するために、バックゲートとソース電極とを短絡することが望ましい。
比較器１３１は、入力トランジスタＰＴ11の他に、容量素子Ｃ01、オートゼロスイッチＳＷAZ、入力側負荷電流源Ｉ11、容量素子Ｃ02、入力側クランプトランジスタＰＴ13、入力側クランプトランジスタＮＴ11、出力トランジスタＰＴ12、出力側負荷電流源Ｉ12、及び、出力側クランプトランジスタＮＴ12を備える構成となっている。容量素子Ｃ01は、入力トランジスタＰＴ11のゲート電極と、所定の基準電圧のノードとの間に接続されている。
ここで、入力トランジスタＰＴ11のゲート電極に容量素子Ｃ01を介して、所定の基準電圧として固定の電圧（例えば、グランドＧＮＤ）を入力することで、ランプ波の参照信号ＶRAMPを入力する場合に比べて、容量素子Ｃ01のサイズを小さくできる利点がある。
オートゼロスイッチＳＷAZは、入力トランジスタＰＴ11のゲート電極とドレイン電極との間に接続され、図１に示すタイミング制御部１５から入力端子Ｔ12を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。オートゼロスイッチＳＷAZは、オン状態になることにより、入力トランジスタＰＴ11のゲート電極とドレイン電極との間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチＳＷAZについては、Ｐチャネル又はＮチャネルのＭＯＳトランジスタを用いて構成することができる。
入力側負荷電流源Ｉ11は、一端が入力トランジスタＰＴ11のドレイン電極に接続され、他端が低電位側の電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ11は、入力トランジスタＰＴ11と信号線３２との直列接続回路に対して一定の電流を供給する。
容量素子Ｃ02は、入力トランジスタＰＴ11に対して並列に接続されている。具体的には、容量素子Ｃ02の一端が入力トランジスタＰＴ11のソース電極に接続され、容量素子Ｃ02の他端が入力トランジスタＰＴ11のドレイン電極に接続されている。容量素子Ｃ02は、帯域制限容量である。
入力側クランプトランジスタＰＴ13は、例えば、ＰチャネルのＭＯＳトランジスタから成り、入力トランジスタＰＴ11のソース電極とドレイン電極との間に接続されている。入力側クランプトランジスタＰＴ13は、ゲート電極とソース電極とが共通に接続されたダイオード接続の構成となっており、入力トランジスタＰＴ11が非導通状態のときの入力トランジスタＰＴ11のドレイン電圧の低下を抑制する作用をなす。
入力側クランプトランジスタＮＴ11は、例えば、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が入力トランジスタＰＴ11のソース電極に接続され、ソース電極が入力トランジスタＰＴ11のドレイン電極に接続されている。入力側クランプトランジスタＮＴ11のゲート電極には、所定のバイアス電圧ｂｉａｓ１が印加される。これにより、信号線３２の電圧に関わりなく、入力トランジスタＰＴ11のドレイン電圧Ｖdの下限を制限し、ドレイン電流の供給停止を直接的に防止することができる。
出力トランジスタＰＴ12は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２の一端と出力側負荷電流源Ｉ12との間に接続されている。具体的には、出力トランジスタＰＴ12のソース電極が信号線３２の一端に接続され、ドレイン電極が出力側負荷電流源Ｉ12の一端に接続されている。これにより、出力トランジスタＰＴ12のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。出力トランジスタＰＴ12については、バックゲート効果を抑制するために、バックゲートとソース電極とを短絡することが望ましい。
出力側負荷電流源Ｉ12は、一端が、出力トランジスタＰＴ12のドレイン電極に接続され、他端が低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ12は、出力トランジスタＰＴ12と信号線３２との直列接続回路に対して一定の電流を供給する。
出力トランジスタＰＴ12のゲート電極は、入力トランジスタＰＴ11のドレイン電極に接続されている。これにより、出力トランジスタＰＴ12のゲート電極には、入力トランジスタＰＴ11のドレイン電圧が入力される。
出力トランジスタＰＴ12は、信号線３２を通してソース電極に入力されるアナログの画素信号ＶVSLと、ゲート電極に入力される入力トランジスタＰＴ11のドレイン電圧Ｖdとの電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、アナログの画素信号ＶVSLとランプ波の参照信号ＶRAMPとの比較結果として、ドレイン電極から出力端子Ｔ13を通して出力する。
出力側クランプトランジスタＮＴ12は、例えば、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が出力トランジスタＰＴ12のソース電極に接続され、ソース電極が出力トランジスタＰＴ12のドレイン電極に接続されている。出力側クランプトランジスタＮＴ12のゲート電極には、所定のバイアス電圧ｂｉａｓ２が印加される。ＮチャネルのＭＯＳトランジスタから成る出力側クランプトランジスタＮＴ12は、出力トランジスタＰＴ12のドレイン電圧の下限を制限することができる。
上述したように、第１実施形態に係るＣＭＯＳイメージセンサ１の比較器１３１は、従来技術に係る比較器１３１と同様に、比較器１３１の電流源として、信号線３２に電流を供給する入力側負荷電流源Ｉ11及び出力側負荷電流源Ｉ12を共用した回路構成となっている。この回路構成の比較器１３１によれば、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。すなわち、従来技術に係る比較器１３１は、超低消費電力型の比較器である。
第１実施形態に係るＣＭＯＳイメージセンサ１は、信号線３２と入力側負荷電流源Ｉ11との間に接続された入力トランジスタＰＴ11を有する上記の構成の比較器１３１の他に、画素２０の電荷電圧変換部であるフローティングディフュージョンＦＤに対して所定の参照信号、例えば、ランプ波の参照信号ＶRAMPを供給する参照信号供給部５０を備える構成となっている。
参照信号供給部５０は、ランプ波の参照信号ＶRAMPを生成する参照信号生成部５１と、参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPをフローティングディフュージョンＦＤに印加する入力容量素子５２とを有する構成となっている。参照信号生成部５１は、従来技術の参照信号ＶRAMP（即ち、入力トランジスタＰＴ11のゲート電極に入力する参照信号ＶRAMP）のランプ波形を上下反転させた波形の参照信号ＶRAMPを生成する。
図７に、第１実施形態に係るＣＭＯＳイメージセンサ１の動作説明のためのタイミングチャートを示す。図７のタイミングチャートには、画素２０の選択トランジスタ２５を駆動する選択信号ＳＥＬ、リセットトランジスタ２３を駆動するリセット信号ＲＳＴ、転送トランジスタ２２を駆動する転送信号ＴＲＧ、及び、アナログの画素信号ＶVSLのタイミング関係を示している。図７のタイミングチャートには更に、フローティングディフュージョンＦＤに印加するランプ波の参照信号ＶRAMP、オートゼロスイッチＳＷAZの駆動信号ＡＺ、及び、ランプ波重畳後の画素信号ＶVSLのタイミング関係を示している。
上述したように、参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPを、入力容量素子５２を介してフローティングディフュージョンＦＤに印加することで、図８Ａに示すように、信号線３２には、フローティングディフュージョンＦＤの電位にランプ波の参照信号ＶRAMPが重畳された画素信号ＶVSLが読み出される。そして、列並列型のアナログ－デジタル変換部１３において、画素列毎に設けられた比較器１３１では、図８Ｂに示すように、信号線３２を通して供給される、ランプ波の参照信号ＶRAMPが重畳された画素信号ＶVSLと、入力トランジスタＰＴ11のゲート電極に入力される所定の基準電圧（例えば、グランドＧＮＤ）とを比較する処理が行われる。その結果、比較器１３１からは、ランプ波の参照信号ＶRAMPが所定の基準電圧とクロスするタイミングを基に、画素信号ＶVSLの信号レベルに応じたパルス幅、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号が比較結果として出力される。
＜本開示の第２実施形態＞
第１実施形態に係るＣＭＯＳイメージセンサ１では、フローティングディフュージョンＦＤに印加するランプ波の参照信号ＶRAMPとして、従来技術の参照信号ＶRAMP（即ち、入力トランジスタＰＴ11のゲート電極に入力する参照信号ＶRAMP）のランプ波形を上下反転させた波形の信号を用いている。従来技術の参照信号ＶRAMPのランプ波形を上下反転させた波形の信号では、リセット信号（Ｐ相信号）、及び、データ信号（Ｄ相信号）のセトリング期間を長めに設定する必要がある。
反転を確実に起こしリニアリティを確保するために、ランプ波の参照信号ＶRAMPには、スロープ部分の前にオフセットが設けられている。すなわち、ランプ波の参照信号ＶRAMPは、スロープ部分とオフセット部分とから成る。その理由は、オフセット部分の段差が、信号線３２の大きい時定数の影響で、信号線３２においては波形が鈍ってしまい、そのセトリングを待つ必要が生じてしまうからである。しかし、リセット信号（Ｐ相信号）、及び、データ信号（Ｄ相信号）のセトリング期間を長くすると、その分だけ、列並列型のアナログ－デジタル変換部１３+でのアナログ－デジタル変換に要する全体の時間が長くなるため、フレームレートが低下したり、消費電力の時間平均をとったときの平均電力が悪化したりすることになる。
この問題点を解消するために、本開示の第２実施形態に係るＣＭＯＳイメージセンサ１では、スロープ部分とオフセット部分とから成るランプ波の参照信号ＶRAMPについて、オフセット部分をランプ波形から分離して上下反転させ、容量素子Ｃ01を介して入力トランジスタＰＴ11のゲート電極に供給するようにしている。
［比較器を含む１画素列分の回路構成例］
本開示の第２実施形態に係るＣＭＯＳイメージセンサ１の比較器を含む１画素列分の回路構成の一例を図９に示し、第２実施形態に係るＣＭＯＳイメージセンサ１の動作説明のためのタイミングチャートを図１０に示す。
第２実施形態に係るＣＭＯＳイメージセンサ１において、参照信号生成部５１は、スロープ部分とオフセット部分とから成るランプ波の参照信号ＶRAMPについて、スロープ部分とオフセット部分とに分離し、スロープ部分を参照信号ＶRAMP1として出力し、オフセット部分を上下反転させて参照信号ＶRAMP2として出力する。スロープ部分の参照信号ＶRAMP1は、入力容量素子５２を介してフローティングディフュージョンＦＤに印加される。オフセット部分を参照信号ＶRAMP2は、入力端子Ｔ11及び容量素子Ｃ01を介して入力トランジスタＰＴ11のゲート電極に、所定の基準電圧として供給される。
上述したように、第２実施形態に係るＣＭＯＳイメージセンサ１では、スロープ部分とオフセット部分とから成るランプ波の参照信号ＶRAMPについて、オフセット部分をランプ波形から分離して上下反転させ、容量素子Ｃ01を介して入力トランジスタＰＴ11のゲート電極に供給するようにしている。これにより、画素信号ＶVSLには、スロープ部分の参照信号ＶRAMP1が重畳されるものの、オフセット部分の段差が乗らなくなるため、信号線３２の大きい時定数の影響で、信号線３２においては波形が鈍ることはなく、そのセトリングを待つ必要がなくなる。そして、ＰチャネルのＭＯＳトランジスタから成る入力トランジスタＰＴ11のゲート－ソース間電圧Ｖgsの波形は“ＶRAMP1－ＶRAMP2”であり、これが元のランプ波の参照信号ＶRAMPと同じとなるため、回路動作としては、第１実施形態に係るＣＭＯＳイメージセンサ１の場合と同じ出力が得られる。
＜本開示の第３実施形態＞
本開示の第３実施形態は、電荷電圧変換部であるフローティングディフュージョンＦＤ以降の画素回路を複数の画素間で共有したＣＭＯＳイメージセンサ１において、この共有されたフローティングディフュージョンＦＤに対して、ランプ波の参照信号ＶRAMPを供給する例である。
［比較器を含む１画素列分の回路構成例］
本開示の第３実施形態に係るＣＭＯＳイメージセンサ１の比較器を含む１画素列分の回路構成の一例を図１１に示す。
図１１に示す画素構成例では、例えば４つの画素間でフローティングディフュージョンＦＤ以降の画素回路を共有した構成となっている。具体的には、４つの画素は、フォトダイオード２１1及び転送トランジスタ２２1を含む第１の画素、フォトダイオード２１2及び転送トランジスタ２２2を含む第２の画素、フォトダイオード２１3及び転送トランジスタ２２3を含む第３の画素、並びに、フォトダイオード２１4及び転送トランジスタ２２4を含む第４の画素である。
これら第１乃至第４の画素は、フローティングディフュージョンＦＤ以降の画素回路、即ち、フローティングディフュージョンＦＤ、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を共有している。そして、第３実施形態に係るＣＭＯＳイメージセンサ１では、４つの画素間で共有されたフローティングディフュージョンＦＤに対して、参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPを、入力容量素子５２を介して印加する構成となっている。
この画素共有の第３実施形態に係るＣＭＯＳイメージセンサ１においても、画素間で共有されたフローティングディフュージョンＦＤに対して、入力容量素子５２を介して、ランプ波の参照信号ＶRAMPを印加することで、第１実施形態に係るＣＭＯＳイメージセンサ１の場合と同様の作用、効果を得ることができる。
尚、ここでは、画素間で共有された第３実施形態に係るＣＭＯＳイメージセンサ１に対して、第１実施形態に係る技術を適用した場合を例に挙げて説明したが、第２実施形態に係る技術、即ち、ランプ波の参照信号ＶRAMPについて、オフセット部分をランプ波形から分離して上下反転させ、容量素子Ｃ01を介して入力トランジスタＰＴ11のゲート電極に供給する技術を適用することもできる。
＜参照信号供給部の構成例＞
続いて、例えば第１実施形態に係るＣＭＯＳイメージセンサ１において、ランプ波の参照信号ＶRAMPをフローティングディフュージョンＦＤに供給する参照信号供給部５０の構成例の具体的な実施例について以下に説明する。
［実施例１］
実施例１は、フローティングディフュージョンＦＤに対して、ランプ波の参照信号ＶRAMPを、行列状画素配列の列方向に沿って供給する例である。実施例１に係る参照信号供給部の構成の一例を図１２に示す。
図１２では、図６等の回路構成例との対応関係において、参照信号供給部５０（５０1～５０n）の入力容量素子５２を、ｍ行ｎ列の画素配列の各画素に対応してＣ11～Ｃ11として記述している。また、抵抗素子のシンボルで図示している抵抗は、参照信号供給部５０の配線抵抗を表している。これらの点については、後述する各実施例においても同様である。
実施例１に係る参照信号供給部５０では、参照信号生成部５１として、画素列毎に設けられた電流積分型デジタル－アナログ変換器５３1～５３nを備え、電流積分型デジタル－アナログ変換器５３1～５３nの電流積分容量を画素列毎に列方向に沿って画素毎に配置し、ランプ波の参照信号ＶRAMPの入力容量素子５２とした構成となっている。
実施例１に係る参照信号供給部５０の構成例によれば、画素列毎にランプ波の参照信号ＶRAMPの配線が分離されているため、当該配線を経由した干渉を非常に小さく抑えることができる。
［実施例２］
実施例２は、実施例１の変形例であり、全画素列に対して参照信号生成部５１を共通に配置する例である。実施例２に係る参照信号供給部の構成の一例を図１３に示す。
実施例２に係る参照信号供給部５０では、参照信号生成部５１を全画素列に対して共通に配置した構成となっている。全画素列に対して、集中してランプ波の参照信号ＶRAMPを生成する参照信号生成部５１としては、カレントステアリング型デジタル－アナログ変換器あるいは電流積分型デジタル－アナログ変換器を用いることができる。参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPは、バッファ５４1～５４nを介して各画素列に供給される。
実施例２に係る参照信号供給部５０の構成例によれば、画素列毎にランプ波の参照信号ＶRAMPの配線がバッファ５４1～５４nで分離されており、消費電流が増えるものの、ランプ波の参照信号ＶRAMPの配線を経由した干渉を非常に小さく抑えることができる。また、全画素列に対して、集中してランプ波の参照信号ＶRAMPを生成しているため、画素列間のミスマッチを減らすことができる。
［実施例３］
実施例３は、実施例２の変形例であり、全画素列に対して参照信号生成部５１を共通に配置し、参照信号生成部５１で生成した参照信号ＶRAMPを各画素列に直接供給する例である。実施例３に係る参照信号供給部の構成の一例を図１４に示す。
実施例３に係る参照信号供給部５０では、参照信号生成部５１を全画素列に対して共通に配置し、参照信号生成部５１で生成したランプ波の参照信号ＶRAMPを、各画素列のランプ波の参照信号ＶRAMPの配線に直接供給する構成となっている。全画素列に対して、集中してランプ波の参照信号ＶRAMPを生成する参照信号生成部５１としては、カレントステアリング型デジタル－アナログ変換器あるいは電流積分型デジタル－アナログ変換器を用いることができる。
実施例３に係る参照信号供給部５０によれば、ランプ波の参照信号ＶRAMPの配線と参照信号供給部５０との間に、実施例２のバッファ５４1～５４nが介在しないため、実施例２に係る参照信号供給部５０の場合よりも、消費電力を小さくすることができる。また、画素列毎にバッファ５４1～５４nが介在しないことから、画素列間のミスマッチを最低限に抑えることができる。
［実施例４］
実施例４は、実施例３の変形例であり、行列状画素配列の上下両側から駆動する例である。実施例４に係る参照信号供給部の構成の一例を図１５に示す。
実施例４に係る参照信号供給部５０では、行列状画素配列の画素列方向における上下両側に参照信号生成部５１1_1，５１1_2を配置し、行列状画素配列の上下両側から駆動する、即ち、生成したランプ波の参照信号ＶRAMPを画素列毎に供給する構成となっている。ここでは、上下両側駆動の参照信号供給部の構成の一例を示したが、この構成に限られるものではない。行列状画素配列の上下両側から供給する場合は、制御信号の遅延等により、上下でややタイミングがずれる可能性があるものの参照信号ＶRAMPがランプ波であるため、多少タイミングがずれても動作的には問題はない。
実施例４に係る参照信号供給部５０によれば、行列状画素配列の上下両側からランプ波の参照信号ＶRAMPを供給することで、最大遅延量を低減し、シェーディングや干渉の最大値や上下差を抑えることができるため、画質の向上を図ることができる。
［実施例５］
実施例５は、フローティングディフュージョンＦＤに対して、ランプ波の参照信号ＶRAMPを、行列状画素配列の行方向に沿って供給する例である。実施例５に係る参照信号供給部の構成の一例を図１６に示す。
実施例５に係る参照信号供給部５０では、参照信号生成部５１として、画素行毎に設けられた電流積分型デジタル－アナログ変換器５３1～５３nを備え、電流積分型デジタル－アナログ変換器５３1～５３nの電流積分容量を画素行毎に行方向に沿って画素毎に配置し、ランプ波の参照信号ＶRAMPの入力容量素子５２とした構成となっている。
実施例５に係る参照信号供給部５０の構成例によれば、ランプ波の参照信号ＶRAMPの配線が画素列毎に分離されていないため、画素列毎にランプ波の参照信号ＶRAMPの配線が分離されている場合に比べて、当該配線を経由した干渉の問題が生じやすいものの、画素信号の読出しを行っている画素行のみを駆動すればよいため、消費電力を小さく抑えることができる。
［実施例６］
実施例６は、実施例５の変形例であり、行列状画素配列の左右両側から駆動する例である。実施例６に係る参照信号供給部の構成の一例を図１７に示す。
実施例６に係る参照信号供給部５０では、行列状画素配列の画素行方向における左右両側に電流積分型デジタル－アナログ変換器５３1_1～５３m_1，５３1_2～５３m_2を配置し、行列状画素配列の左右両側から駆動する、即ち、生成したランプ波の参照信号ＶRAMPを画素行毎に供給する構成となっている。ここでは、左右両側駆動の参照信号供給部の構成の一例を示したが、この構成に限られるものではない。行列状画素配列の左右両側から供給する場合は、制御信号の遅延等により、左右でややタイミングがずれる可能性があるものの参照信号ＶRAMPがランプ波であるため、多少タイミングがずれても動作的には問題はない。
実施例６に係る参照信号供給部５０によれば、行列状画素配列の左右両側からランプ波の参照信号ＶRAMPを供給することで、最大遅延量を低減し、シェーディングや干渉の最大値や左右差を抑えることができるため、画質の向上を図ることができる。
［実施例７］
実施例７は、実施例５の変形例であり、全画素行に対して参照信号生成部５１を共通に配置し、参照信号生成部５１で生成した参照信号ＶRAMPを各画素行に供給する例である。実施例７に係る参照信号供給部の構成の一例を図１８に示す。
実施例７に係る参照信号供給部５０では、参照信号生成部５１を全画素行に対して共通に配置し、参照信号生成部５１で生成したランプ波の参照信号ＶRAMPを、各画素列のランプ波の参照信号ＶRAMPの配線に、スイッチＳ1～Ｓmを介して供給する構成となっている。全画素行に対して、集中してランプ波の参照信号ＶRAMPを生成する参照信号生成部５１としては、カレントステアリング型デジタル－アナログ変換器あるいは電流積分型デジタル－アナログ変換器を用いることができる。
実施例７に係る参照信号供給部５０によれば、ランプ波の参照信号ＶRAMPの配線が画素列毎に分離されていないため、画素列毎にランプ波の参照信号ＶRAMPの配線が分離されている場合に比べて、当該配線を経由した干渉の問題が生じやすいものの、画素信号の読出しを行っている画素行のみを、スイッチＳ1～Ｓmを介して接続すればよいため、消費電力を小さく抑えることができる。また、全画素行に対して、集中してランプ波の参照信号ＶRAMPを生成しているため、画素行間のミスマッチを減らすことができる。
［実施例８］
実施例８は、実施例７の変形例であり、行列状画素配列の左右両側から駆動する例である。実施例８に係る参照信号供給部の構成の一例を図１９に示す。
実施例８に係る参照信号供給部５０では、行列状画素配列の画素行方向における左右両側に参照信号生成部５１1_1，５１1_2を配置し、行列状画素配列の左右両側から駆動する、即ち、生成したランプ波の参照信号ＶRAMPを画素行毎に供給する構成となっている。ここでは、左右両側駆動の参照信号供給部の構成の一例を示したが、この構成に限られるものではない。行列状画素配列の左右両側から供給する場合は、制御信号の遅延等により、左右でややタイミングがずれる可能性があるものの参照信号ＶRAMPがランプ波であるため、多少タイミングがずれても動作的には問題はない。
実施例８に係る参照信号供給部５０によれば、行列状画素配列の左右両側からランプ波の参照信号ＶRAMPを供給することで、最大遅延量を低減し、シェーディングや干渉の最大値や左右差を抑えることができるため、画質の向上を図ることができる。
［実施例９］
実施例９は、画素単位でメッシュ状にランプ波の参照信号ＶRAMPを供給する例である。行列状画素配列の左右両側から駆動する例である。実施例９に係る参照信号供給部の構成の一例を図２０に示す。
実施例９に係る参照信号供給部５０では、全画素に対して参照信号生成部５１を共通に設け、参照信号生成部５１からランプ波の参照信号ＶRAMPを、全画素に対して画素単位でメッシュ状に供給する構成となっている。参照信号生成部５１としては、カレントステアリング型デジタル－アナログ変換器あるいは電流積分型デジタル－アナログ変換器を用いることができる。
実施例９に係る参照信号供給部５０の構成例によれば、ランプ波の参照信号ＶRAMPの配線が画素列毎に分離されていないため、画素列毎にランプ波の参照信号ＶRAMPの配線が分離されている場合に比べて、当該配線を経由した干渉が起こる可能性があるものの、参照信号ＶRAMPの配線と参照信号生成部５１との間にバッファが介在しないため、消費電力を小さく抑えることができる。また、画素単位でメッシュ状にランプ波の参照信号ＶRAMPを供給するため、画素行間／画素列間のミスマッチを最低限に抑えることができる。
［実施例１０］
実施例１０は、実施例９の変形例であり、参照信号ＶRAMPの配線と参照信号生成部５１との間にバッファが介在する例である。実施例１０に係る参照信号供給部の構成の一例を図２１に示す。
実施例１０に係る参照信号供給部５０では、画素単位でメッシュ状にランプ波の参照信号ＶRAMPを供給する構成の下に、参照信号ＶRAMPの配線と参照信号生成部５１との間にバッファ５４1～５４nを設けた構成となっている。参照信号生成部５１としては、カレントステアリング型デジタル－アナログ変換器あるいは電流積分型デジタル－アナログ変換器を用いることができる。
実施例１０に係る参照信号供給部５０の構成例によれば、参照信号ＶRAMPの配線と参照信号生成部５１との間にバッファ５４1～５４nが介在するため、介在しない場合に比べて消費電力が増えるものの、セトリングを改善でき、ランプ波の参照信号ＶRAMPの配線を経由した干渉も小さく抑えることができる。また、画素単位でメッシュ状にランプ波の参照信号ＶRAMPを供給するため、画素行間／画素列間のミスマッチを最低限に抑えることができる。
［実施例１１］
実施例１１は、ランプ波の参照信号ＶRAMPを、行列状画素配列の中央部分から列方向に沿って供給する例である。実施例１１に係る参照信号供給部の構成の一例を図２２に示す。
実施例１１に係る参照信号供給部５０では、行列状画素配列の中央付近の行列状画素配列外に参照信号生成部５１を全画素に対して共通に設け、参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPを、スイッチＳ11，Ｓ12及び配線Ｌ11，Ｌ12を介して、列方向に供給する構成となっている。参照信号生成部５１としては、カレントステアリング型デジタル－アナログ変換器あるいは電流積分型デジタル－アナログ変換器を用いることができる。
画素列方向に沿ってランプ波の参照信号ＶRAMPを供給する上下の配線と、配線Ｌ11，Ｌ12とは、行列状画素配列の中央部分において、Ｃｕ－Ｃｕ直接接合などの接続部５５によって電気的に接続することができる。
実施例１１に係る参照信号供給部５０の構成例によれば、行列状画素配列の中央部分から列方向にランプ波の参照信号ＶRAMPを供給することで、行列状画素配列の上半分と下半分のうち、画素信号を読み出していない側の配線を切り離すことができる。その結果、参照信号生成部５１の負荷抵抗や負荷容量を半減させることができるため、参照信号生成部５１の消費電力、ひいては、ＣＭＯＳイメージセンサ１全体の消費電力の低減を図ることができる。
＜画素回路の回路構成例＞
続いて、フローティングディフュージョンＦＤにランプ波の参照信号ＶRAMPが印加される画素回路の回路構成例について制する。
［回路構成例１］
回路構成例１は、入力容量素子５２の前にバッファを設ける例である。回路構成例１に係る画素回路の回路図を図２３に示す。
回路構成例１に係る画素回路では、入力容量素子５２の前段に、参照信号生成部５１から供給されるランプ波の参照信号ＶRAMPを、入力容量素子５２を介してフローティングディフュージョンＦＤに印加するバッファ５６が設けられた構成となっている。バッファ５６は、定電流源トランジスタ５７及び入力トランジスタ５８から成るソースフォロワ構成となっている。
ソースフォロワ構成のバッファ５６において、定電流源トランジスタ５７は、フォトダイオード２１のアノード電極と入力容量素子５２の入力端との間に接続されており、ゲート電極に所定のバイアス電圧ＶBIASが印加される。入力トランジスタ５８は、所定の電位のノードと入力容量素子５２の入力端との間に接続されており、ゲート電極にランプ波の参照信号ＶRAMPが印加される。
ここで、入力容量素子５２の前段にバッファ５６が設けられていない場合を考える。入力容量素子５２の前段にバッファ５６が設けられていないと、画素回路側から参照信号生成部５１側へ信号が逆流して干渉が起きやすくなったりすることが考えられる。
これに対して、回路構成例１に係る画素回路によれば、入力容量素子５２の前段にバッファ５６が設けたことで、画素回路側から参照信号生成部５１側へ信号の逆流してに伴う干渉を抑えることができる。また、ソースフォロワ構成のバッファ５６の負荷が最小限になるので、当該バッファ５６の消費電力を小さく抑えることができる。
［回路構成例２］
回路構成例２は、バッファの定電流源トランジスタ５７を、画素とは別のチップに設ける例である。回路構成例２に係る画素回路の回路図を図２４に示す。
回路構成例２に係る画素回路では、図３Ｂに図示した積層型の半導体チップ構造を前提とし、画素内にソースフォロワ構成のバッファ５６を設けるに当たって、定電流源トランジスタ５７を、画素チップ（図３Ｂに示す１層目の半導体チップ４３に相当）とは別のチップ、即ち、回路チップ（図３Ｂに示す２層目の半導体チップ４４に相当）に設ける構成となっている。
画素チップと回路チップとは、例えば、Ｃｕ電極同士を直接接合するＣｕ－Ｃｕ直接接合から成る接合部６１を介して電気的に接続される。画素チップ側において、接合部６１と入力容量素子５２の入力端との間には、スイッチングトランジスタ５９が接続されており、そのゲート電極には選択信号ＳＥＬが印加される。回路チップ側において、定電流源トランジスタ５７のゲート電極には、サンプル／ホールド回路６０が接続されている。
回路構成例２に係る画素回路によれば、画素内にはスペース的に配置が困難なサンプル／ホールド回路６０を、回路チップ側において、定電流源トランジスタ５７のゲート電極に接続することができるため、バイアスのノイズを遮断して出力ノイズを抑えることができる。
［回路構成例３］
回路構成例３は、画素内に参照信号生成部を設ける例である。回路構成例３に係る画素回路の回路図を図２５に示す。
回路構成例３に係る画素回路では、画素毎に設けられている入力容量素子５２を、電流積分用の容量素子として使用し、ＰチャネルのＭＯＳトランジスタから成る定電流源トランジスタ７１と共に、参照信号生成用の電流積分デジタル－アナログ変換器（ＤＡＣ）を画素内に形成した構成となっている。入力容量素子５２の入力端とフォトダイオード２１のアノード電極との間には、リセットトランジスタ７２が接続されており、リセットトランジスタ７２のゲート電極には、リセット信号ＲＳＴが印加される。
回路構成例３に係る画素回路によれば、入力容量素子５２を電流積分用の容量素子として使用して、参照信号生成用の電流積分ＤＡＣを画素内に形成したことで、回路チップに参照信号生成用の電流積分ＤＡＣを形成しないで済むため、回路チップの小型化、ひいては、積層型の半導体チップ全体の小型化を図ることができる。
＜積層型の半導体チップ構造におけるチップ間配線構造例＞
続いて、複数の半導体チップが積層されて成る積層型の半導体チップ構造における半導体チップ間の電気的な配線構造例について説明する。
［配線構造例１］
配線構造例１は、２層積層チップ構造におけるチップ間の電気的な配線構造例である。配線構造例１に係るチップ間配線構造例を図２６に示す。図２６の左側には、半導体チップの平面図を示し、図２６の右側には、各半導体チップの配線構造を模式的に図示している。この点については、後述する各配線構造例においても同様である。
配線構造例１に係るチップ間配線構造は、１層目の半導体チップ４３と２層目の半導体チップ４４とが積層された２層積層チップ構造となっている。１層目の半導体チップ４３は、フォトダイオード２１を含む画素２０が形成された画素チップとなっている。２層目の半導体チップ４４は、列並列型のアナログ－デジタル変換部１３を構成する比較器１３１や、例えばデジタル－アナログ変換器（ＤＡＣ）から成る参照信号生成部５１が形成された回路チップとなっている。
そして、画素チップである１層目の半導体チップ４３と、回路チップである２層目の半導体チップ４４とは、参照信号生成部５１からランプ波の参照信号ＶRAMPが供給されるフローティングディフュージョンＦＤ毎に、例えば、Ｃｕ電極６１ａとＣｕ電極６１ｂとが直接接合されるＣｕ－Ｃｕ直接接合から成る接合部６１を介して電気的に接続される。この配線構造例１の場合、参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPの各画素に対する分配は、２層目の半導体チップ４４において、配線Ｌ13を通して行われることになる。また、１層目の半導体チップ４３上の信号線３２と、２層目の半導体チップ４４上の比較器１３１とは、画素列毎に、接続部６３を介して電気的に接続される。この点については、後述する配線構造例２，３においても同様である。
［配線構造例２］
配線構造例２は、２層積層チップ構造において、参照信号生成部５１の出力部でチップ間の電気的な接続を行う例である。配線構造例２に係るチップ間配線構造例を図２７に示す。
配線構造例２に係るチップ間配線構造では、回路チップである２層目の半導体チップ４４に形成された参照信号生成部５１の出力部において、例えば、Ｃｕ－Ｃｕ直接接合から成る接合部６１を介して、画素チップである１層目の半導体チップ４３と電気的に接続される構成となっている。この配線構造例２の場合、参照信号生成部５１で生成され、接合部６１を介して１層目の半導体チップ４３に供給されるランプ波の参照信号ＶRAMPの各画素に対する分配は、１層目の半導体チップ４３において、配線Ｌ14を通して行われる。そして、図２７の左側の図における１層目の半導体チップ４３上に黒丸（●）で示すように、画素毎に、配線Ｌ14に対して入力容量素子５２が電気的に接続されることになる。この配線構造例２の場合、画素直下に接合部６１を設けなくて済む利点がある。
［配線構造例３］
配線構造例３は、２層積層チップ構造において、画素毎に参照信号生成部５１を設ける例である。配線構造例３に係るチップ間配線構造例を図２８に示す。
配線構造例３に係るチップ間配線構造では、画素チップである１層目の半導体チップ４３において、画素毎に参照信号生成部５１を有する構成となっている。回路チップである２層目の半導体チップ４４には、参照信号生成部５１でランプ波の参照信号ＶRAMPの生成に用いられるバイアス電圧を生成するバイアス生成部６２が設けられている。そして、バイアス生成部６２で生成されたバイアス電圧は、例えばＣｕ－Ｃｕ直接接合から成る接合部６１を介して１層目の半導体チップ４３に伝送され、１層目の半導体チップ４３において、画素毎に設けられた参照信号生成部５１に対して配線Ｌ14によって供給される。
［配線構造例４］
配線構造例４は、３層積層チップ構造におけるチップ間の電気的な配線構造例である。配線構造例４に係るチップ間配線構造例を図２９に示す。
配線構造例４に係るチップ間配線構造は、１層目の半導体チップ４３、２層目の半導体チップ４４、及び、３層の半導体チップ４５が積層された３層積層チップ構造となっている。１層目の半導体チップ４３には、フォトダイオード２１及び転送トランジスタ２２が画素単位で配置されている。２層目の半導体チップ４４には、フォトダイオード２１及び転送トランジスタ２２を除く画素２０の構成素子が形成されている。３層の半導体チップ４５には、列並列型のアナログ－デジタル変換部１３を構成する比較器１３１や、例えばデジタル－アナログ変換器（ＤＡＣ）から成る参照信号生成部５１が形成されている。
そして、１層目の半導体チップ４３と２層目の半導体チップ４４とは、画素毎に、Ｃｕ－Ｃｕ直接接合、あるいは、シリコン貫通電極（ＴＳＶ）等から成る接続部６４を介して電気的に接続される。この点については、後述する配線構造例５，６においても同様である。２層目の半導体チップ４４と３層の半導体チップ４５とは、参照信号生成部５１からランプ波の参照信号ＶRAMPが供給されるフローティングディフュージョンＦＤ毎に、例えばＣｕ－Ｃｕ直接接合から成る接合部６１を介して電気的に接続される。また、２層目の半導体チップ４４と３層の半導体チップ４５とは、画素列毎に、接続部６５を介して電気的に接続される。この点については、後述する配線構造例５，６においても同様である。この配線構造例４の場合、参照信号生成部５１で生成されたランプ波の参照信号ＶRAMPの各画素に対する分配は、３層の半導体チップ４５において、配線Ｌ13を通して行われることになる。
配線構造例４に係るチップ間配線構造によれば、１層目の半導体チップ４３には、フォトダイオード２１及び転送トランジスタ２２が形成されているだけであるため、画素の開口率を大きく設定することができる。この点については、後述する配線構造例５及び配線構造例６においても同様である。
［配線構造例５］
配線構造例５は、３層積層チップ構造において、参照信号生成部５１の出力部でチップ間の電気的な接続を行う例である。配線構造例５に係るチップ間配線構造例を図３０に示す。
配線構造例５に係るチップ間配線構造では、３層の半導体チップ４５に形成された参照信号生成部５１の出力部において、例えば、Ｃｕ－Ｃｕ直接接合から成る接合部６１を介して、２層目の半導体チップ４４と電気的に接続される構成となっている。この配線構造例５の場合、参照信号生成部５１で生成され、接合部６１を介して１層目の半導体チップ４３に供給されるランプ波の参照信号ＶRAMPの各画素に対する分配は、２層目の半導体チップ４４において、配線Ｌ14を通して行われることになる。
［配線構造例６］
配線構造例６は、３層積層チップ構造において、画素毎に参照信号生成部５１を設ける例である。配線構造例６に係るチップ間配線構造例を図３１に示す。
配線構造例６に係るチップ間配線構造では、２層目の半導体チップ４４において、画素毎に参照信号生成部５１を有する構成となっている。３層の半導体チップ４５には、参照信号生成部５１でランプ波の参照信号ＶRAMPの生成に用いられるバイアス電圧を生成するバイアス生成部６２が設けられている。そして、バイアス生成部６２で生成されたバイアス電圧は、例えばＣｕ－Ｃｕ直接接合から成る接合部６１を介して２層目の半導体チップ４４に伝送され、２層目の半導体チップ４４において、画素毎に設けられた参照信号生成部５１に対して配線Ｌ14によって供給される。
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の各実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
例えば、上記の各実施形態における比較器１３１の回路構成は一例であって、当該回路構成に限定されるものではない。具体的には、第１、第２、第３実施形態におけ比較器１３１について、容量素子Ｃ02、入力側クランプトランジスタＰＴ13、入力側クランプトランジスタＮＴ11、及び、出力側クランプトランジスタＮＴ12のうちの少なくとも１つを省略した回路構成であってもよい。
＜応用例＞
以上説明した本実施形態に係る撮像装置は、例えば図３２に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
（撮像システムの例）
図３３は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
図３３に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、アナログ－デジタル変換器の消費電力を低減できるために、撮像装置の低消費電力化を図ることができる。更に、シングルスロープ型のアナログ－デジタル変換器において、ランプ波の参照信号の駆動力を上げ、出力インピーダンスを下げるために、オフセットを吸収するための容量素子の前にバッファを設ける場合であっても、バッファの出力端を画素列間で接続しなくてもバッファのノイズを低減できるため、高画質の撮像画像を得ることができる。
［移動体への応用例］
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３５は、撮像部１２０３１の設置位置の例を示す図である。
図３５では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に本開示に係る技術を適用することにより、撮像装置全体のダイナミックレンジを拡大でき、撮像装置の低消費電力化を図ることができるため、車両制御システムの低消費電力化に寄与できる。
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像装置≫
［Ａ－０１］負荷電流源、
画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、
画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部、
を備える、
撮像装置。
［Ａ－０２］所定の参照信号は、所定の傾斜を持って線形に変化する傾斜状波形の電圧である、
上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］比較器は、信号線を通して供給される、傾斜状波形の電圧が重畳された信号電圧と所定の基準電圧とを比較する、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０４］傾斜状波形の電圧は、スロープ部分とオフセット部分とから成り、
傾斜状波形の電圧のスロープ部分は、容量素子を介して電荷電圧変換部に入力され、
傾斜状波形の電圧のオフセット部分は、スロープ部分に対して極性反転されて、所定の基準電圧として比較器に入力される、
上記［Ａ－０３］に記載の撮像装置。
［Ａ－０５］参照信号供給部は、複数の画素間で共有されている電荷電圧変換部に対して、所定の参照信号を供給する、
上記［Ａ－０１］乃至上記［Ａ－０４］のいずれかに記載の撮像装置。
［Ａ－０６］参照信号供給部は、
所定の参照信号を生成する参照信号生成部、及び、
参照信号生成部で生成された参照信号を、画素の電荷電圧変換部に印加する入力容量素子を有する、
上記［Ａ－０１］乃至上記［Ａ－０５］のいずれかに記載の撮像装置。
［Ａ－０７］参照信号供給部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の列方向に沿って供給する、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－０８］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の全画素列に対して共通に配置されている、
上記［Ａ－０７］に記載の撮像装置。
［Ａ－０９］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の列方向における両側に配置されている、
上記［Ａ－０８］に記載の撮像装置。
［Ａ－１０］参照信号供給部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の行方向に沿って供給する、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－１１］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の全画素行に対して共通に配置されている、
上記［Ａ－１０］に記載の撮像装置。
［Ａ－１２］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の行方向における両側に配置されている、
上記［Ａ－１０］又は上記［Ａ－１１］に記載の撮像装置。
［Ａ－１３］参照信号生成部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の各画素に対して画素単位で供給する、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－１４］参照信号生成部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の中央部分から列方向に沿って供給する、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－１５］画素は、入力容量素子の前にバッファが設けられている、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－１６］参照信号生成部は、画素内に設けられている、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－１７］少なくとも２つの半導体チップが積層されて成る積層型の半導体チップ構造を有し、
画素と比較器とは、異なる半導体チップにそれぞれ形成されている、
上記［Ａ－０６］乃至上記［Ａ－１６］のいずれかに記載の撮像装置。
［Ａ－１８］１層目の半導体チップ及び２層目の半導体チップが積層されて成り、
１層目の半導体チップには、画素が形成され、
２層目の半導体チップには、比較器及び参照信号生成部が形成されている、
上記［Ａ－１７］に記載の撮像装置。
［Ａ－１９］１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップが積層されて成り、
１層目の半導体チップには、光電変換素子が形成され、
２層目の半導体チップには、光電変換素子を除く画素の構成素子が形成され、
３層目の半導体チップには、比較器及び参照信号生成部が形成されている、
上記［Ａ－１７］に記載の撮像装置。
≪Ｂ．電子機器≫
［Ｂ－０１］負荷電流源、
画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、
画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部、
を備える、
撮像装置を有する電子機器。
［Ｂ－０２］所定の参照信号は、所定の傾斜を持って線形に変化する傾斜状波形の電圧である、
上記［Ｂ－０１］に記載の電子機器。
［Ｂ－０３］比較器は、信号線を通して供給される、傾斜状波形の電圧が重畳された信号電圧と所定の基準電圧とを比較する、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０４］傾斜状波形の電圧は、スロープ部分とオフセット部分とから成り、
傾斜状波形の電圧のスロープ部分は、容量素子を介して電荷電圧変換部に入力され、
傾斜状波形の電圧のオフセット部分は、スロープ部分に対して極性反転されて、所定の基準電圧として比較器に入力される、
上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０５］参照信号供給部は、複数の画素間で共有されている電荷電圧変換部に対して、所定の参照信号を供給する、
上記［Ｂ－０１］乃至上記［Ｂ－０４］のいずれかに記載の電子機器。
［Ｂ－０６］参照信号供給部は、
所定の参照信号を生成する参照信号生成部、及び、
参照信号生成部で生成された参照信号を、画素の電荷電圧変換部に印加する入力容量素子を有する、
上記［Ｂ－０１］乃至上記［Ｂ－０５］のいずれかに記載の電子機器。
［Ｂ－０７］参照信号供給部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の列方向に沿って供給する、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－０８］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の全画素列に対して共通に配置されている、
上記［Ｂ－０７］に記載の電子機器。
［Ｂ－０９］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の列方向における両側に配置されている、
上記［Ｂ－０８］に記載の電子機器。
［Ｂ－１０］参照信号供給部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の行方向に沿って供給する、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－１１］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の全画素行に対して共通に配置されている、
上記［Ｂ－１０］に記載の電子機器。
［Ｂ－１２］参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の行方向における両側に配置されている、
上記［Ｂ－１０］又は上記［Ｂ－１１］に記載の電子機器。
［Ｂ－１３］参照信号生成部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の各画素に対して画素単位で供給する、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－１４］参照信号生成部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の中央部分から列方向に沿って供給する、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－１５］画素は、入力容量素子の前にバッファが設けられている、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－１６］参照信号生成部は、画素内に設けられている、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－１７］少なくとも２つの半導体チップが積層されて成る積層型の半導体チップ構造を有し、
画素と比較器とは、異なる半導体チップにそれぞれ形成されている、
上記［Ｂ－０６］乃至上記［Ｂ－１６］のいずれかに記載の電子機器。
［Ｂ－１８］１層目の半導体チップ及び２層目の半導体チップが積層されて成り、
１層目の半導体チップには、画素が形成され、
２層目の半導体チップには、比較器及び参照信号生成部が形成されている、
上記［Ｂ－１７］に記載の電子機器。
［Ｂ－１９］１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップが積層されて成り、
１層目の半導体チップには、光電変換素子が形成され、
２層目の半導体チップには、光電変換素子を除く画素の構成素子が形成され、
３層目の半導体チップには、比較器及び参照信号生成部が形成されている、
上記［Ｂ－１７］に記載の電子機器。
１・・・ＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・行選択部、１３・・・アナログ－デジタル変換部、１４・・・ロジック回路部（信号処理部）、１５・・・タイミング制御部、１６・・・参照信号生成部、２０・・・画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・信号線、５０・・・参照信号供給部、５１・・・参照信号生成部、５２・・・入力容量素子、１３０・・・アナログ－デジタル変換器、１３１・・・比較器、１３２・・・カウンタ、Ｃ11，Ｃ12，Ｃ13・・・容量素子、Ｉ11・・・・・・入力側負荷電流源、Ｉ12・・・出力側負荷電流源、ＰＴ11・・・入力トランジスタ、ＰＴ12・・・出力トランジスタ

Claims (20)

  1. 負荷電流源、
    画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、
    画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部、
    を備える、
    撮像装置。
  2. 所定の参照信号は、所定の傾斜を持って線形に変化する傾斜状波形の電圧である、
    請求項１に記載の撮像装置。
  3. 比較器は、信号線を通して供給される、傾斜状波形の電圧が重畳された信号電圧と所定の基準電圧とを比較する、
    請求項２に記載の撮像装置。
  4. 傾斜状波形の電圧は、スロープ部分とオフセット部分とから成り、
    傾斜状波形の電圧のスロープ部分は、容量素子を介して電荷電圧変換部に入力され、
    傾斜状波形の電圧のオフセット部分は、スロープ部分に対して極性反転されて、所定の基準電圧として比較器に入力される、
    請求項３に記載の撮像装置。
  5. 参照信号供給部は、複数の画素間で共有されている電荷電圧変換部に対して、所定の参照信号を供給する、
    請求項１に記載の撮像装置。
  6. 参照信号供給部は、
    所定の参照信号を生成する参照信号生成部、及び、
    参照信号生成部で生成された参照信号を、画素の電荷電圧変換部に印加する入力容量素子を有する、
    請求項１に記載の撮像装置。
  7. 参照信号供給部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の列方向に沿って供給する、
    請求項６に記載の撮像装置。
  8. 参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の全画素列に対して共通に配置されている、
    請求項７に記載の撮像装置。
  9. 参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の列方向における両側に配置されている、
    請求項８に記載の撮像装置。
  10. 参照信号供給部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の行方向に沿って供給する、
    請求項６に記載の撮像装置。
  11. 参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の全画素行に対して共通に配置されている、
    請求項１０に記載の撮像装置。
  12. 参照信号生成部は、画素が行列状に２次元配置されて成る画素配列の行方向における両側に配置されている、
    請求項１０に記載の撮像装置。
  13. 参照信号生成部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の各画素に対して画素単位で供給する、
    請求項６に記載の撮像装置。
  14. 参照信号生成部は、画素の電荷電圧変換部に対して参照信号を、画素が行列状に２次元配置されて成る画素配列の中央部分から列方向に沿って供給する、
    請求項６に記載の撮像装置。
  15. 画素は、入力容量素子の前にバッファが設けられている、
    請求項６に記載の撮像装置。
  16. 参照信号生成部は、画素内に設けられている、
    請求項６に記載の撮像装置。
  17. 少なくとも２つの半導体チップが積層されて成る積層型の半導体チップ構造を有し、
    画素と比較器とは、異なる半導体チップにそれぞれ形成されている、
    請求項６に記載の撮像装置。
  18. １層目の半導体チップ及び２層目の半導体チップが積層されて成り、
    １層目の半導体チップには、画素が形成され、
    ２層目の半導体チップには、比較器及び参照信号生成部が形成されている、
    請求項１７に記載の撮像装置。
  19. １層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップが積層されて成り、
    １層目の半導体チップには、光電変換素子が形成され、
    ２層目の半導体チップには、光電変換素子を除く画素の構成素子が形成され、
    ３層目の半導体チップには、比較器及び参照信号生成部が形成されている、
    請求項１７に記載の撮像装置。
  20. 負荷電流源、
    画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、及び、
    画素の電荷電圧変換部に対して、所定の参照信号を供給する参照信号供給部、
    を備える、
    撮像装置を有する電子機器。
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