KR102520518B1 - 촬상 소자, 촬상 소자의 제어 방법, 및 전자기기 - Google Patents

Abstract

복수의 화소가 배치되어 있는 화소부와, 상기 화소의 화소 신호 및 상기 화소 신호와 역방향으로 선형으로 변화하는 참조 신호를 용량을 거쳐 가산한 신호에 의한 제1 전압과 기준이 되는 제2 전압을 비교한 결과에 기초하여, 상기 화소 신호의 AD(아날로그-디지털) 변환을 행하도록 구성된 AD 변환부를 포함하는 촬상 소자가 제공된다.

Description

촬상 소자, 촬상 소자의 제어 방법, 및 전자기기

본 개시는, 촬상 소자, 촬상 소자의 제어 방법 및 전자기기에 관한 것으로, 특히, 소비 전력을 낮추도록 한 촬상 소자, 촬상 소자의 제어 방법 및 전자기기에 관한 것이다.

<관련 출원에 대한 상호 참조>

본 출원은 2017년 6월 15일에 출원된 일본 우선권 특허출원 JP2017-117453호의 이익을 주장하며, 그 전체 내용은 참조에 의해 본원에 포함되어 있다.

관련 기술에 있어, 아날로그의 화소 신호와, 선형으로 감소하는 램프 파형의 참조 신호를 비교기에 의해 비교하고, 참조 신호가 화소 신호를 하회할 때까지의 시간을 카운트 함으로써, 화소 신호를 AD(아날로그-디지털) 변환하는 CMOS 이미지 센서가 있다(예를 들어, 특허문헌 1 참조).

일본 특허공개 제2009-124513호 공보

이미지 센서에서 사용되는 일부 종래의 아날로그-디지털 컨버터(ADC)는 대전력 소모로 인한 곤란을 겪고 있는데, 그 큰 원인은 ADC의 비교기들에 의한 것이다. 이미지 센서에서 사용되는 다른 종류의 ADC들은, 그 ADC 비교기들이 출력 신호에 있어 바람직스럽지 못한 왜곡을 초래하는 점에서 곤란을 겪고 있다. 이들 왜곡은, 가능한 다른 요인들 중에서, 반전 동작이 행해질 때 비교기의 신호에서 발생하는 아티팩트로 인한 것일 수 있다.

본 기술의 실시형태들은 이러한 상황을 감안하여 이루어진 것으로 전력 소모를 줄이도록 적응되고 있다. 본 기술의 다른 실시형태들은 이러한 상황을 감안하여 이루어진 것으로 반전 동작이 행해질 때 비교기의 신호에 있어서의 바람직하지 못한 아티팩트의 형성을 감소시키도록 적응되고 있다.

본 기술의 제1 실시형태에 따르면, 화소 신호를 생성하도록 구성된 화소와 비교기를 포함하는 촬상 장치가 제공된다. 상기 비교기는, 상기 화소 신호를 받아들이도록 구성된 제1 커패시터; 참조 신호를 받아들이도록 구성된 제2 커패시터; 상기 제1 커패시터 및 상기 제2 커패시터에 연결된 노드; 상기 노드에 게이트가 연결된 제1 트랜지스터; 상기 제1 트랜지스터에 연결된 제2 트랜지스터; 및 상기 제2 트랜지스터의 게이트와 제1 전압이 공급되는 제1 라인 사이에 연결된 제3 커패시터를 포함한다.

본 기술의 제2 실시형태에 따르면, 화소 신호를 생성하도록 구성된 화소와 비교기를 포함하는 촬상 장치가 제공된다. 상기 비교기는, 상기 화소 신호를 받아들이도록 구성된 제1 커패시터; 참조 신호를 받아들이도록 구성된 제2 커패시터; 상기 제1 커패시터 및 상기 제2 커패시터에 연결된 노드; 상기 노드에 게이트가 연결된 제1 트랜지스터; 제1 고정 전압이 공급되는 제1 라인과 상기 제1 트랜지스터 사이에 배치된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는, 상기 제2 트랜지스터와 상기 제1 고정 전압과는 상이한 제2 고정 전압이 공급되는 제2 라인 사이에 연결되고, 상기 제2 트랜지스터의 게이트는 상기 노드로부터 고립되어 있다.

본 개시의 제1 실시형태 내지 제2 실시형태에 따르면, 소비 전력을 낮출 수 있다. 제2 실시형태에 따르면, 반전 동작이 행해질 때 비교기의 신호에 있어서의 바람직하지 못한 아티팩트(artifact)의 형성을 감소시킬 수 있다.

또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니며, 본 개시 중에 기재된 어떤 효과이여도 된다.

[도 1] 본 기술을 적용한 촬상 소자의 일 실시형태를 나타내는 블럭도이다.
[도 2] 단위 화소의 구성예를 나타내는 회로도이다.
[도 3] 도 1의 비교기의 제1 실시형태를 나타내는 회로도이다.
[도 4] 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 5] 종래의 비교기의 동작을 설명하기 위한 도면이다.
[도 6] 도 3의 비교기의 효과를 설명하기 위한 도면이다.
[도 7] 도 3의 비교기의 제1 변형예를 나타내는 회로도이다.
[도 8] 도 3의 비교기의 제2 변형예를 나타내는 회로도이다.
[도 9] 도 3의 비교기의 제3 변형예를 나타내는 회로도이다.
[도 10] 도 3의 비교기의 제4 변형예를 나타내는 회로도이다.
[도 11] 도 10의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 12] 도 3의 비교기의 제5 변형예를 나타내는 회로도이다.
[도 13] 도 3의 비교기의 제6 변형예를 나타내는 회로도이다.
[도 14] 도 3의 비교기의 제7 변형예를 나타내는 회로도이다.
[도 15] 도 3의 비교기의 제8 변형예를 나타내는 회로도이다.
[도 16] 입력 용량의 비율에 의해 차동 앰프에 입력되는 참조 신호의 변화를 설명하기 위한 도면이다.
[도 17] 도 15의 비교기의 제1 구체예를 나타내는 회로도이다.
[도 18] 도 15의 비교기의 제2 구체예를 나타내는 회로도이다.
[도 19] 도 3의 비교기의 제9 변형예를 나타내는 회로도이다.
[도 20] 도 1의 비교기의 제2 실시형태를 나타내는 회로도이다.
[도 21] 도 20의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 22] 도 20의 비교기의 제1 변형예를 나타내는 회로도이다.
[도 23] 도 20의 비교기의 제2 변형예를 나타내는 회로도이다.
[도 24] 도 20의 비교기의 제3 변형예를 나타내는 회로도이다.
[도 25] 도 20의 비교기의 제4 변형예를 나타내는 회로도이다.
[도 26] 도 20의 비교기의 제5 변형예를 나타내는 회로도이다.
[도 27] 도 20의 비교기의 제6 변형예를 나타내는 회로도이다.
[도 28] 도 27의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 29] 도 20의 비교기의 제7 변형예를 나타내는 회로도이다.
[도 30] 도 20의 비교기의 제8 변형예를 나타내는 회로도이다.
[도 31] 도 30의 비교기의 제1 구체예를 나타내는 회로도이다.
[도 32] 도 30의 비교기의 제2 구체예를 나타내는 회로도이다.
[도 33] 도 1의 비교기의 제3 실시형태를 나타내는 회로도이다.
[도 34] 도 33의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 35] 도 1의 비교기의 제3 실시형태의 변형예를 나타내는 회로도이다.
[도 36] 도 35의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 37] 도 35의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 38] 도 35의 비교기의 동작을 설명하기 위한 타이밍 차트이다.
[도 39] 촬상 소자의 사용예를 나타내는 도면이다.
[도 40] 전자기기의 구성예를 나타내는 블럭도이다.
[도 41] 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블럭도이다.
[도 42] 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
[도 43] 본 개시와 관련되는 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 구성예의 개요를 나타내는 도면이다.
[도 44] 적층형의 고체 촬상 장치의 제1 구성예를 나타내는 단면도이다.
[도 45] 적층형의 고체 촬상 장치의 제2 구성예를 나타내는 단면도이다.
[도 46] 적층형의 고체 촬상 장치의 제3 구성예를 나타내는 단면도이다.
[도 47] 본 개시와 관련되는 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 다른 구성예를 나타내는 단면도이다.

이하, 발명을 실시하기 위한 형태(이하, 「실시형태」라 칭함)에 대해 도면을 이용하여 상세하게 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제1 실시형태(비교기에 차동형의 앰프를 이용한 예)

2. 제1 실시형태의 변형예

3. 제2 실시형태(비교기에 싱글형의 앰프를 이용한 예)

4. 제2 실시형태의 변형예

5. 제3 실시형태

6. 제3 실시형태의 변형예

7. 그 외의 변형예

8. 촬상 소자의 적용예

<<1. 제1 실시형태>>

우선, 도 1 내지 도 6을 참조하여, 본 기술의 제1 실시형태에 대해 설명한다.

<촬상 소자의 구성예>

도 1은, 본 기술을 적용한 촬상 소자(100; image sensor)의 일 실시형태를 나타내는 블럭도이다.

촬상 소자(100)는, 화소부(101), 타이밍 제어 회로(102), 수직 주사 회로(103), DAC(디지털-아날로그 변환 장치)(104), ADC(아날로그-디지털 변환 장치)군(105), 수평 전송 주사 회로(106), 앰프 회로(107), 및, 신호 처리 회로(108)를 구비한다.

화소부(101)에는, 입사광을 그 광량에 따른 전하량으로 광전 변환하는 광전 변환 소자를 포함하는 단위 화소(이하, 단순히 화소라고도 칭함)가 행렬 형상으로 배치되어 있다. 단위 화소의 구체적인 회로 구성에 대해서는, 도 2를 참조하여 후술한다. 또한, 화소부(101)에는, 행렬 형상의 화소 배열에 대해서, 행마다 화소 구동선(109)이 도면의 좌우 방향(화소행의 화소 배열 방향/수평 방향)을 따라 배선되고, 열마다 수직 신호선(110)이 도면의 상하 방향(화소열의 화소 배열 방향/수직 방향)을 따라 배선되어 있다. 화소 구동선(109)의 일단은, 수직 주사 회로(103)의 각 행에 대응한 출력단에 접속되어 있다. 또한, 도 1에서는, 화소 구동선(109)을 화소행마다 1개씩 나타내고 있지만, 각 화소행에 화소 구동선(109)을 2개 이상 설치해도 된다.

타이밍 제어 회로(102)는, 각종의 타이밍 신호를 생성하는 타이밍 제네레이터(도시하지 않음)를 구비하고 있다. 타이밍 제어 회로(102)는, 외부로부터 주어지는 제어 신호 등에 기초하여, 타이밍 제네레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 주사 회로(103), DAC(104), ADC군(105), 및, 수평 전송 주사 회로(106) 등의 구동 제어를 행한다.

수직 주사 회로(103)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되어 있다. 여기서는, 구체적인 구성에 대해서는 도시를 생략하지만, 수직 주사 회로(103)는, 독출 주사계와 소출 주사계를 포함하고 있다.

독출 주사계는, 신호를 읽어내는 단위 화소에 대해 행 단위로 순서대로 선택 주사를 행한다. 한편, 소출 주사계는, 독출 주사계에 의해 독출 주사가 행해지는 독출 행에 대해, 그 독출 주사보다 셔터 스피드의 시간분만큼 선행하여 그 독출 행의 단위 화소의 광전 변환 소자로부터 불필요한 전하를 쓸어내는(리셋하는) 소출 주사를 행한다. 이 소출 주사계에 의한 불요 전하의 쓸어냄(리셋)에 의해, 이른바 전자 셔터 동작이 이루어진다. 여기서, 전자 셔터 동작이란, 광전 변환 소자의 광전하를 버리고, 새롭게 노광을 개시하는(광전하의 축적을 개시하는) 동작을 말한다. 독출 주사계에 의한 독출 동작에 의해 읽어내지는 신호는, 그 직전의 독출 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응한다. 그리고, 직전의 독출 동작에 의한 독출 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍으로부터, 금회의 독출 동작에 의한 독출 타이밍까지의 기간이, 단위 화소에 있어서의 광전하의 축적 시간(노광 시간)이 된다.

수직 주사 회로(103)에 의해 선택 주사된 화소행의 각 단위 화소로부터 출력되는 화소 신호 VSL는, 각 열의 수직 신호선(110)을 거쳐 ADC군(105)에 공급된다.

DAC(104)는, 선형 증가하는 램프 파형의 신호인 참조 신호 RAMP를 생성하고, ADC군(105)에 공급한다.

ADC군(105)은, 비교기(콤퍼레이터)(121-1) 내지 비교기(콤퍼레이터)(121-n), 카운터(122-1) 내지 카운터(122-n), 및, 래치(123-1) 내지 래치(123-n)를 구비한다. 또한, 이하, 비교기(121-1) 내지 비교기(121-n), 카운터(122-1) 내지 카운터(122-n), 및, 래치(123-1) 내지 래치(123-n)를 개개로 구별할 필요가 없는 경우, 단순히, 비교기(121), 카운터(122), 및, 래치(123)라 칭한다.

비교기(121), 카운터(122), 및, 래치(123)는, 각각 화소부(101)의 열마다 1개씩 설치되어, ADC를 구성한다. 즉, ADC군(105)에는, 화소부(101)의 열마다 ADC가 설치되어 있다.

비교기(121)는, 각 화소로부터 출력되는 화소 신호 VSL와 참조 신호 RAMP를 용량을 거쳐 가산한 신호의 전압과, 소정의 기준 전압을 비교하고, 비교 결과를 나타내는 출력 신호를 카운터(122)에 공급한다.

카운터(122)는, 비교기(121)의 출력 신호에 기초하여, 화소 신호 VSL와 참조 신호 RAMP를 용량을 거쳐서 가산한 신호가 소정의 기준 전압을 상회할 때까지의 시간을 카운트함으로써, 아날로그의 화소 신호를 카운트값에 의해 나타내지는 디지털의 화소 신호로 변환한다. 카운터(122)는, 카운트값을 래치(123)에 공급한다.

래치(123)는, 카운터(122)로부터 공급되는 카운트값을 보관 유지한다. 또한, 래치(123)는, 신호 레벨의 화소 신호에 대응하는 D상(相)의 카운트값과, 리셋 레벨의 화소 신호에 대응하는 P상의 카운트값과의 차분을 취함으로써, CDS(Correlated Double Sampling; 상관 이중 샘플링)를 행한다.

수평 전송 주사 회로(106)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되며, ADC군(105)의 화소열에 대응한 회로 부분을 차례대로 선택 주사한다. 이 수평 전송 주사 회로(106)에 의한 선택 주사에 의해, 래치(123)에 보관 유지되고 있는 디지털의 화소 신호가, 수평 전송선(111)을 거쳐서, 차례대로 앰프 회로(107)에 전송된다.

앰프 회로(107)는, 래치(123)로부터 공급되는 디지털의 화소 신호를 증폭하여, 신호 처리 회로(108)에 공급한다.

신호 처리 회로(108)는, 앰프 회로(107)로부터 공급되는 디지털의 화소 신호에 대해서, 소정의 신호 처리를 행하고, 2 차원의 화상 데이터를 생성한다. 예를 들어, 신호 처리 회로(108)는, 종선(vertical line) 결함, 점(point) 결함의 보정, 또는, 신호의 클램프를 행하거나, 패러렐-시리얼 변환, 압축, 부호화, 가산, 평균, 및, 간헐 동작(intermittent operation) 등 디지털 신호 처리를 행하거나 한다. 신호 처리 회로(108)는, 생성한 화상 데이터를 후단의 장치에 출력한다.

<화소의 구성예>

도 2는, 화소부(101)에 설치되는 화소(150)의 구성예를 나타내는 회로도이다.

화소(150)는, 광전 변환 소자로서 예를 들어 포토 다이오드(151)를 구비하고, 포토 다이오드(151)에 대해서, 전송 트랜지스터(152), 증폭 트랜지스터(154), 선택 트랜지스터(155), 리셋 트랜지스터(156)의 4개의 트랜지스터를 능동 소자로서 구비한다.

포토 다이오드(151)는, 입사광을 그 광량에 따른 양의 전하(여기서는 전자)로 광전 변환한다.

전송 트랜지스터(152)는, 포토 다이오드(151)와 FD(플로팅 디퓨전)(153)과의 사이에 접속되어 있다. 전송 트랜지스터(152)는, 수직 주사 회로(103)로부터 공급되는 구동 신호 TX에 의해 온 상태로 되었을 때, 포토 다이오드(151)에 축적되어 있는 전하를 FD(153)에 전송한다.

FD(153)에는, 증폭 트랜지스터(154)의 게이트가 접속되어 있다. 증폭 트랜지스터(154)는, 선택 트랜지스터(155)를 거쳐 수직 신호선(110)에 접속되며, 화소부(101)의 밖의 정전류원(157)과 소스 팔로워를 구성하고 있다. 수직 주사 회로(103)로부터 공급되는 구동 신호 SEL에 의해 선택 트랜지스터(155)가 온 하면, 증폭 트랜지스터(154)는, FD(153)의 전위를 증폭하고, 그 전위에 따른 전압을 나타내는 화소 신호를 수직 신호선(110)에 출력한다. 그리고, 각 화소(150)로부터 출력된 화소 신호는, 수직 신호선(110)을 거쳐서, ADC군(105)의 각 비교기(121)에 공급된다.

리셋 트랜지스터(156)는, 전원 VDD와 FD(153) 사이에 접속되어 있다. 리셋 트랜지스터(156)가 수직 주사 회로(103)로부터 공급되는 구동 신호 RST에 의해 온 했을 때, FD(153)의 전위가 전원 VDD의 전위로 리셋된다.

<비교기의 구성예>

도 3은, 도 1의 비교기(121)에 적용되는 비교기(200)의 구성예를 나타내는 회로도이다.

비교기(200)는, 차동 앰프(201), 커패시터(C11) 내지 커패시터(C13), 스위치(SW11), 및, 스위치(SW12)를 구비한다. 차동 앰프(201)는, PMOS 트랜지스터(PT11), PMOS 트랜지스터(PT12), 및, NMOS 트랜지스터(NT11) 내지 NMOS 트랜지스터(NT13)를 구비한다.

PMOS 트랜지스터(PT11)의 소스 및 PMOS 트랜지스터(PT12)의 소스는, 전원 VDD1에 접속되어 있다. PMOS 트랜지스터(PT11)의 드레인은, PMOS 트랜지스터(PT11)의 게이트, 및, NMOS 트랜지스터(NT11)의 드레인에 접속되어 있다. PMOS 트랜지스터(PT12)의 드레인은, NMOS 트랜지스터(NT12)의 드레인, 및, 출력 신호 OUT1의 출력 단자 T15에 접속되어 있다. NMOS 트랜지스터(NT11)의 소스는, NMOS 트랜지스터(NT12)의 소스, 및, NMOS 트랜지스터(NT13)의 드레인에 접속되어 있다. NMOS 트랜지스터(NT13)의 소스는 그라운드 GND1에 접속되어 있다.

그리고, PMOS 트랜지스터(PT11) 및 PMOS 트랜지스터(PT12)에 의해 커런트 미러 회로(current mirror circuit)가 구성되어 있다. 또한, NMOS 트랜지스터(NT11) 내지 NMOS 트랜지스터(NT13)에 의해, 차동의 비교부가 구성되어 있다. 즉, NMOS 트랜지스터(NT13)가, 입력 단자 T14를 거쳐 외부로부터 입력되는 바이어스 전압 VG에 의해 전류원으로서 동작하고, NMOS 트랜지스터(NT11) 및 NMOS 트랜지스터(NT112)가 차동 트랜지스터로서 동작한다.

커패시터(C11)는, 화소 신호 VSL의 입력 단자 T11와 NMOS 트랜지스터(NT11)의 게이트 사이에 접속되어 있고, 화소 신호 VSL에 대한 입력 용량이 된다.

커패시터(C12)는, 참조 신호 RAMP의 입력 단자 T12와 NMOS 트랜지스터(NT11)의 게이트 사이에 접속되어 있고, 참조 신호 RAMP에 대한 입력 용량이 된다.

스위치(SW11)는, NMOS 트랜지스터(NT11)의 드레인-게이트 사이에 접속되어 있고, 타이밍 제어 회로(102)로부터 입력 단자 T13를 거쳐 입력되는 구동 신호 AZSW1에 의해 온 또는 오프한다.

스위치(SW12)는, NMOS 트랜지스터(NT12)의 드레인-게이트 사이에 접속되어 있고, 타이밍 제어 회로(102)로부터 입력 단자 T13를 거쳐 입력되는 구동 신호 AZSW1에 의해 온 또는 오프한다.

커패시터(C13)는, NMOS 트랜지스터(NT12)의 게이트와 그라운드 GND1 사이에 접속되어 있다.

또한, 이하, 커패시터(C11), 커패시터(C12), 및, 스위치(SW11)의 접속점을 노드 HiZ라 한다. 또한, 이하, NMOS 트랜지스터(NT12)의 게이트, 커패시터(C13), 및, 스위치(SW12)의 접속점을 노드 VSH라 한다.

<비교기의 동작>

다음으로, 도 4의 타이밍 차트를 참조하여, 비교기(200)의 동작에 대해 설명한다. 도 4는, 구동 신호 AZSW1, 참조 신호 RAMP, 화소 신호 VSL, 노드 VSH, 노드 HiZ, 및, 출력 신호 OUT1의 타이밍 차트를 나타내고 있다.

시각 t1에 있어서, 구동 신호 AZSW1가 하이 레벨로 설정된다. 그리고, 스위치(SW11) 및 스위치(SW12)가 온 하고, NMOS 트랜지스터(NT11)의 드레인과 게이트, 및, NMOS 트랜지스터(NT12)의 드레인과 게이트가 접속된다. 또한, 참조 신호 RAMP가 소정의 리셋 레벨로 설정된다. 또한, 독출 대상이 되는 화소(150)의 FD(153)가 리셋되어, 화소 신호 VSL가 리셋 레벨로 설정된다.

이에 의해, 차동 앰프(201)의 오토 제로 동작이 개시된다. 즉, NMOS 트랜지스터(NT11)의 드레인 및 게이트, 및, NMOS 트랜지스터(NT12)의 드레인 및 게이트가, 소정의 같은 전압(이하, 기준 전압이라 칭함)으로 수속한다. 이에 의해, 노드 HiZ 및 노드 VSH의 전압이 기준 전압으로 설정된다.

다음으로, 시각 t2에 있어서, 구동 신호 AZSW1가 로우 레벨로 설정되고, 스위치(SW11) 및 스위치(SW12)가 오프한다. 이에 의해, 차동 앰프(201)의 오토 제로 동작이 종료한다. 노드 HiZ의 전압은, 화소 신호 VSL 및 참조 신호 RAMP가 변화하지 않기 때문에, 기준 전압인 채로 유지된다. 또한, 노드 VSH의 전압은, 커패시터 C13에 축적된 전하에 의해 기준 전압인 채로 유지된다.

시각 t3에 있어서, 참조 신호 RAMP의 전압이 리셋 레벨로부터 소정의 값만큼 낮춰질 수 있다. 이에 의해, 노드 HiZ의 전압이 저하하고, 노드 VSH의 전압(기준 전압)을 하회하며, 차동 앰프(201)의 출력 신호 OUT1가 로우 레벨로 된다.

시각 t4에 있어서, 참조 신호 RAMP가 선형 증가를 개시한다. 이에 맞추어, 노드 HiZ의 전압도 선형 증가한다. 또한, 카운터(122)가, 카운트를 개시한다.

그 후, 노드 HiZ의 전압이 노드 VSH의 전압(기준 전압)을 상회하였을 때, 차동 앰프(201)의 출력 신호 OUT1가 반전하고, 하이 레벨로 된다. 그리고, 출력 신호 OUT1가 하이 레벨로 반전했을 때의 카운터(122)의 카운트값이, P상(리셋 레벨)의 화소 신호 VSL의 값으로서 래치(123)에 보관 유지된다.

시각 t5에 있어서, 참조 신호 RAMP의 전압이 리셋 전압으로 설정된다. 또한, 화소(150)의 전송 트랜지스터(152)가 온 되어, 노광 기간 중에 포토 다이오드(151)에 축적된 전하가 FD(153)로 전송되며, 화소 신호 VSL가 신호 레벨로 설정된다. 이에 의해, 노드 HiZ의 전압이 신호 레벨에 대응하는 값만큼 저하하고, 노드 VSH의 전압(기준 전압)을 하회하며, 차동 앰프(201)의 출력 신호 OUT1가 로우 레벨로 반전한다.

시각 t6에 있어서, 시각 t3와 마찬가지로, 참조 신호 RAMP의 전압이 리셋 레벨로부터 소정의 값만큼 낮춰진다. 이에 의해, 노드 HiZ의 전압이 더 저하한다.

시각 t7에 있어서, 시각 t4와 마찬가지로, 참조 신호 RAMP가 선형 증가를 개시한다. 이에 맞추어, 노드 HiZ의 전압도 선형 증가한다. 또한, 카운터(122)가, 카운트를 개시한다.

그 후, 노드 HiZ의 전압이 노드 VSH의 전압(기준 전압)을 상회하였을 때, 차동 앰프(201)의 출력 신호 OUT1가 반전하고, 하이 레벨로 된다. 그리고, 출력 신호 OUT1가 하이 레벨로 반전했을 때의 카운터(122)의 카운트값이, D상(신호 레벨)의 화소 신호 VSL의 값으로서 래치(123)에 보관 유지된다. 또한, 래치(123)는, D상의 화소 신호 VSL와, 시각 t4와 시각 t5 사이에 읽어내어진 P상의 화소 신호 VSL와의 차분을 취함으로써, CDS를 행한다. 이와 같이 하여, 화소 신호 VSL의 AD 변환이 이루어진다.

그 후, 시각 t8 이후에 있어서, 시각 t1 내지 시각 t7과 마찬가지의 동작이 반복된다.

이에 의해, 전원 VDD1의 전압을 내림으로써, ADC군(105)의 소비 전력을 낮추고, 그 결과, 촬상 소자(100)의 소비 전력을 낮출 수 있다.

예를 들어, 도 5의 윗쪽 도면은, 인용문헌 1 등에 의해 이용되는 비교기의 구성을 나타내고 있다.

도 5의 비교기에서는, 차동 앰프(201)의 일방의 입력(NMOS 트랜지스터(NT11)의 게이트)에는, 커패시터(C21)를 거쳐, 선형 감소하는 램프 파형의 참조 신호 RAMP가 입력된다. 차동 앰프(201)의 타방의 입력(NMOS 트랜지스터(NT12)의 게이트)에는, 커패시터(C22)를 거쳐, 화소 신호 VSL가 입력된다.

그리고, 도 5의 아랫쪽 도면에 나타내는 바와 같이, 참조 신호 RAMP와 화소 신호 VSL가 비교되고, 그 비교 결과가 출력 신호 OUT로서 출력된다. 이 때, 출력 신호 OUT의 반전 시의 차동 앰프(201)의 입력 전압(참조 신호 RAMP 및 화소 신호 VSL의 전압)은, 화소 신호 VSL의 전압에 의해 변동한다. 따라서, 예를 들어, 비교기의 구동용의 전원 VDD의 전압을 내리면, 출력 신호 OUT의 반전 시의 차동 앰프(201)의 입력 전압이, 비교기의 입력 다이나믹 레인지를 넘어, AD 변환의 선형성을 확보할 수 없게 될 우려가 있다.

한편, 비교기(200)에서는, 상술한 것처럼, 화소 신호 VSL와 참조 신호 RAMP를 입력 용량을 거쳐 가산한 신호의 전압(노드 HiZ의 전압)과, 노드 VSH의 전압(기준 전압)과의 비교 결과가, 출력 신호 OUT1로서 출력된다. 이 때, 도 6에 나타내는 바와 같이, 출력 신호 OUT1의 반전 시의 차동 앰프(201)의 입력 전압(노드 HiZ 및 노드 VSH의 전압)은, 변동하지 않고 일정으로 된다.

또한, 촬상 소자(100)에서는, 참조 신호 RAMP가 변화하는 방향이, 도 5의 비교기의 참조 신호 RAMP와 반대이며, 화소 신호 VSL와 역방향으로 선형으로 변화한다. 여기서, 화소 신호 VSL와 역방향으로 변화한다란, 화소 신호 VSL가 신호 성분이 커짐에 따라 변화하는 방향과 역방향으로 변화하는 것을 말한다. 예를 들어, 이 예에서는, 화소 신호 VSL는, 신호 성분이 커짐에 따라 부의 방향으로 변화하는데 대해, 참조 신호 RAMP는 그 반대인 정의 방향으로 변화하고 있다. 따라서, 노드 HiZ의 전압(차동 앰프(201)의 입력 전압)은, 화소 신호 VSL와 도 5의 참조 신호 RAMP와의 차분에 대응하는 전압이 되고, 진폭이 작아진다.

이와 같이, 출력 신호 OUT1의 반전 시의 차동 앰프(201)의 입력 전압이 일정이 됨과 함께, 입력 전압의 진폭이 작아지기 때문에, 차동 앰프(201)의 입력 다이나믹 레인지를 좁게 할 수 있다.

따라서, 비교기(200)의 구동용의 전원 VDD1의 전압을, 도 5의 비교기보다 내릴 수 있고, 그 결과, ADC군(105)의 소비 전력을 낮춰, 촬상 소자(100)의 소비 전력을 낮출 수 있다.

<<2. 제1 실시형태의 변형예>>

다음으로, 도 7 내지 도 19를 참조하여, 제1 실시형태의 변형예, 특히 비교기(200)의 변형예에 대해 설명한다.

<제1 변형예>

도 7은, 비교기(200)의 제1 변형예인 비교기(200a)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 3의 비교기(200)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200a)는, 비교기(200)와 비교하여, 차동 앰프(201) 대신에 차동 앰프(211)가 설치되어 있는 점이 다르다.

차동 앰프(211)는, PMOS 트랜지스터(PT31) 내지 PMOS 트랜지스터(PT33), NMOS 트랜지스터(NT31), 및, NMOS 트랜지스터(NT32)를 구비한다.

NMOS 트랜지스터(NT31)의 소스 및 NMOS 트랜지스터(NT32)의 소스는, 그라운드 GND1에 접속되어 있다. NMOS 트랜지스터(NT31)의 드레인은, NMOS 트랜지스터(NT31)의 게이트, 및, PMOS 트랜지스터(PT31)의 드레인에 접속되어 있다. NMOS 트랜지스터(NT32)의 드레인은, PMOS 트랜지스터(PT32)의 드레인, 및, 출력 신호 OUT1의 출력 단자 T15에 접속되어 있다. PMOS 트랜지스터(PT31)의 소스는, PMOS 트랜지스터(PT32)의 소스, 및, PMOS 트랜지스터(PT33)의 드레인에 접속되어 있다. PMOS 트랜지스터(PT33)의 소스는 전원 VDD1에 접속되어 있다.

그리고, NMOS 트랜지스터(NT31) 및 NMOS 트랜지스터(NT32)에 의해 커런트 미러 회로가 구성되어 있다. 또한, PMOS 트랜지스터(PT31) 내지 PMOS 트랜지스터(PT33)에 의해, 차동의 비교부가 구성되어 있다. 즉, PMOS 트랜지스터(PT33)가, 입력 단자 T14를 거쳐서 외부로부터 입력되는 바이어스 전압 VG에 의해 전류원으로서 동작하고, PMOS 트랜지스터(PT31) 및 PMOS 트랜지스터(PT32)가 차동 트랜지스터로서 동작한다.

커패시터(C11)는, 화소 신호 VSL의 입력 단자 T11와 PMOS 트랜지스터(PT31)의 게이트 사이에 접속되어 있고, 화소 신호 VSL에 대한 입력 용량이 된다.

커패시터(C12)는, 참조 신호 RAMP의 입력 단자 T12와 PMOS 트랜지스터(PT31)의 게이트 사이에 접속되어 있고, 참조 신호 RAMP에 대한 입력 용량이 된다.

스위치(SW11)는, PMOS 트랜지스터(PT31)의 드레인-게이트 사이에 접속되어 있고, 타이밍 제어 회로(102)로부터 입력 단자 T13를 거쳐서 입력되는 구동 신호 AZSW1에 의해 온 또는 오프한다.

스위치(SW12)는, PMOS 트랜지스터(PT32)의 드레인-게이트 사이에 접속되어 있고, 타이밍 제어 회로(102)로부터 입력 단자 T13를 거쳐 입력되는 구동 신호 AZSW1에 의해 온 또는 오프한다.

커패시터(C13)는, 전원 VDD1과 PMOS 트랜지스터(PT32)의 게이트 사이에 접속되어 있다.

비교기(200a)는, 비교기(200)의 트랜지스터의 극성을 반대로 한 것으로, 비교기(200)와 마찬가지의 동작을 행한다. 또한, 비교기(200a)를 이용함으로써, 비교기(200)를 이용했을 경우와 마찬가지로, 전원 VDD1의 전압을 내릴 수 있어, 저소비 전력화를 실현할 수 있다.

<제2 변형예>

도 8은, 비교기(200)의 제2 변형예인 비교기(200b)의 구성예를 나타내는 회로도이다. 또한 도면에서, 도 3의 비교기(200)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200b)는, 비교기(200)와 비교하여, 스위치(SW11) 및 스위치(SW12)에, 개별로 구동 신호가 입력되는 점이 다르다. 즉, 스위치(SW11)에는, 타이밍 제어 회로(102)로부터 입력 단자 T13A를 거쳐 구동 신호 AZSW1A가 입력되고, 스위치(SW12)에는, 타이밍 제어 회로(102)로부터 입력 단자 T13B를 거쳐 구동 신호 AZSW1B가 입력된다. 이에 의해, 스위치(SW11) 및 스위치(SW12)가 개별로 제어되며, 예를 들어, 오토 제로 동작 시에, 노드 HiZ의 전압과 노드 VSH의 전압을 개별로 제어할 수 있다.

<제3 변형예>

도 9는, 비교기(200)의 제3 변형예인 비교기(200c)의 구성예를 나타내는 회로도이다. 또한 도면에서, 도 7의 비교기(200a)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200c)는, 비교기(200a)와 비교하여, 도 8의 비교기(200b)와 마찬가지로, 스위치(SW11) 및 스위치(SW12)에, 개별로 구동 신호가 입력되는 점이 다르다. 즉, 스위치(SW11)에는, 타이밍 제어 회로(102)로부터 입력 단자 T13A를 거쳐 구동 신호 AZSW1A가 입력되고, 스위치(SW12)에는, 타이밍 제어 회로(102)로부터 입력 단자 T13B를 거쳐 구동 신호 AZSW1B가 입력된다. 이에 의해, 스위치(SW11) 및 스위치(SW12)가 개별로 제어되고, 예를 들어, 오토 제로 동작 시에, 노드 HiZ의 전압과 노드 VSH의 전압을 개별로 제어할 수 있다.

<제4 변형예>

도 10은, 비교기(200)의 제4 변형예인 비교기(200d)의 구성예를 나타내는 회로도이다. 또한 도면에서, 도 3의 비교기(200)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200d)는, 비교기(200)에, 출력 앰프(221) 및 커패시터(C42)를 추가한 것이다.

출력 앰프(221)는, 차동 앰프(201)의 출력 신호 OUT1를, 후단의 회로에 적절한 레벨로 출력하기 위해 버퍼링 하는 버퍼로서 기능한다. 즉, 출력 앰프(221)는, 차동 앰프(201)의 출력 신호 OUT1를 소정의 게인으로 증폭하고, 그 결과 얻어지는 출력 신호 OUT2를, 출력 단자 T42로부터 출력한다.

출력 앰프(221)는, PMOS 트랜지스터(PT41), NMOS 트랜지스터(NT41), 커패시터(C41), 및, 스위치(SW41)를 구비한다.

PMOS 트랜지스터(PT41)의 소스는, 전원 VDD1에 접속되고, 게이트는 차동 앰프(201)의 출력에 접속되며, 드레인은, PMOS 트랜지스터(PT41)의 드레인, 및, 출력 단자 T42에 접속되어 있다. NMOS 트랜지스터(NT41)의 소스는, 그라운드 GND1에 접속되고, 게이트는, 커패시터(C41)를 거쳐 그라운드 GND1에 접속되어 있다. 스위치(SW41)는, NMOS 트랜지스터(NT41)의 드레인-게이트 사이에 접속되고, 타이밍 제어 회로(102)로부터 입력 단자(T41)를 거쳐 입력되는 구동 신호 AZSW2에 의해 온 또는 오프한다.

커패시터(C42)는, 전원 VDD1와 PMOS 트랜지스터(PT12)의 드레인(차동 앰프(201)의 출력)과의 사이에 접속되어 있다. 이 커패시터(C42)에 의해, 차동 앰프(201)의 출력 신호 OUT1의 고주파 성분이 제거된다.

다음으로, 도 11의 타이밍 차트를 참조하여, 비교기(200d)의 동작에 대해 설명한다. 도 11은, 구동 신호 AZSW1, 구동 신호 AZSW2, 참조 신호 RAMP, 화소 신호 VSL, 노드 VSH, 노드 HiZ, 출력 신호 OUT1, 및, 출력 신호 OUT2의 타이밍 차트를 나타내고 있다.

시각 t1에 있어서, 도 4의 시각 t1과 마찬가지로, 구동 신호 AZSW1가 하이 레벨로 설정되고, 참조 신호 RAMP가 리셋 레벨로 설정되며, 독출 대상이 되는 화소(150)의 FD(153)가 리셋 된다. 이에 의해, 상술한 차동 앰프(201)의 오토 제로 동작이 이루어진다.

또한, 구동 신호 AZSW2가 하이 레벨로 설정된다. 그리고, 스위치(SW41)가 온 하고, PMOS 트랜지스터(PT41)의 드레인과 게이트가 접속된다.

이에 의해, 출력 앰프(221)의 오토 제로 동작이 개시된다. 즉, 커패시터(C41)의 전압이, PMOS 트랜지스터(PT41)의 드레인 전압과 동등해지고, 커패시터(C41)에 전하가 축적된다.

시각 t2에 있어서, 구동 신호 AZSW2가 로우 레벨로 설정된다. 그리고, 스위치(SW41)가 오프 하고, 출력 앰프(221)의 오토 제로 동작이 종료한다. 또한, 스위치(SW41)가 오프된 후에도, 커패시터(C41)의 전압은 그대로 유지되고, NMOS 트랜지스터(NT41)의 게이트에 인가된다. 따라서, NMOS 트랜지스터(NT41)는, 스위치(SW41)가 온 하고 있을 때와 거의 같은 전류를 흘리는 전류원으로서 기능한다.

그리고, 시각 t3 내지 시각 t8에 있어서, 도 4의 시각 t2 내지 시각 t7과 마찬가지의 동작이 행해진다. 이 때, 차동 앰프(201)의 출력 신호 OUT1가 하이 레벨이 되었을 때, 출력 앰프(221)의 PMOS 트랜지스터(PT41)가 오프 하고, 출력 신호 OUT2는 로우 레벨이 된다. 한편, 차동 앰프(201)의 출력 신호 OUT1가 로우 레벨이 되었을 때, 출력 앰프(221)의 PMOS 트랜지스터(PT41)가 온 하고, 출력 신호 OUT2는 하이 레벨이 된다. 즉, 출력 앰프(221)는, 차동 앰프(201)의 출력 신호 OUT1의 레벨을 반전하여 출력한다.

그 후, 시각 t9 이후에 있어서, 시각 t1 내지 시각 t8과 마찬가지의 동작이 반복된다.

<제5 변형예>

도 12는, 비교기(200)의 제5 변형예인 비교기(200e)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 7의 비교기(200a) 및 도 10의 비교기(200d)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200e)는, 비교기(200a)에, 출력 앰프(231) 및 커패시터(C42)를 추가한 것이다.

출력 앰프(231)는, PMOS 트랜지스터(PT51), NMOS 트랜지스터(NT51), 커패시터(C51), 및, 스위치(SW51)를 구비한다.

NMOS 트랜지스터(NT51)의 소스는, 그라운드 GND1에 접속되고, 게이트는 차동 앰프(211)의 출력에 접속되고, 드레인은, PMOS 트랜지스터(PT51)의 드레인, 및, 출력 단자 T42에 접속되어 있다. PMOS 트랜지스터(PT41)의 소스는, 전원 VDD1에 접속되고, 게이트는, 커패시터(C51)를 거쳐 전원 VDD1에 접속되어 있다. 스위치(SW51)는, PMOS 트랜지스터(PT51)의 드레인-게이트 사이에 접속되고, 타이밍 제어 회로(102)로부터 입력 단자 T41를 거쳐 입력되는 구동 신호 AZSW2에 의해 온 또는 오프 한다.

출력 앰프(231)는, 도 10의 출력 앰프(221)의 트랜지스터의 극성을 반대로 한 것으로, 출력 앰프(221)와 마찬가지로, 차동 앰프(211)의 출력 신호 OUT1를 소정의 게인으로 증폭하고, 그 결과 얻어지는 출력 신호 OUT2를, 출력 단자 T42로부터 출력한다.

<제6 변형예>

도 13은, 비교기(200)의 제6 변형예인 비교기(200f)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 10의 비교기(200d)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200f)는, 비교기(200d)와 비교하여, 차동 앰프(201)와 출력 앰프(221)의 전원이 나뉘어 있는 점이 다르다.

구체적으로는, 출력 앰프(221)의 PMOS 트랜지스터(PT41)의 소스가, 전원 VDD1와 다른 전원 VDD2에 접속되어 있다. 또한, 출력 앰프(221)의 NMOS 트랜지스터(NT41)의 소스, 및, 커패시터(C41)의 일단이, 그라운드 GND1와 다른 그라운드 GND2에 접속되어 있다.

이에 의해, 예를 들어, 차동 앰프(201)의 구동 전압과 출력 앰프(221)의 구동 전압을 다른 값으로 설정하는 것이 가능하다.

또한, 커패시터(C42)의 일단을, 전원 VDD1가 아니라, 전원 VDD2에 접속하는 것도 가능하다.

<제7 변형예>

도 14는, 비교기(200)의 제7 변형예인 비교기(200g)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 12의 비교기(200e)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200g)는, 비교기(200e)와 비교하여, 차동 앰프(211)와 출력 앰프(231)의 전원이 나뉘어 있는 점이 다르다.

구체적으로는, 출력 앰프(231)의 PMOS 트랜지스터(PT51)의 소스, 및, 커패시터(C51)의 일단이, 전원 VDD1과 다른 전원 VDD2에 접속되어 있다. 또한, 출력 앰프(231)의 NMOS 트랜지스터(NT51)의 소스가, 그라운드 GND1와 다른 그라운드 GND2에 접속되어 있다.

이에 의해, 예를 들어, 차동 앰프(201)의 구동 전압과 출력 앰프(231)의 구동 전압을 다른 값으로 설정하는 것이 가능하다.

또한, 커패시터(C42)의 일단을, 그라운드 GND1가 아니라, 그라운드 GND2에 접속하는 것도 가능하다.

<제8 변형예>

도 15는, 비교기(200)의 제8 변형예인 비교기(200h)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 3의 비교기(200)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200h)는, 비교기(200d)와 비교하여, 커패시터(C11) 및 커패시터(C12) 대신에, 용량이 가변인 가변 커패시터(C61) 및 가변 커패시터(C62)가 설치되어 있는 점이 다르다. 즉, 화소 신호 VSL가, 가변 커패시터(C61)를 거쳐 차동 앰프(201)의 NMOS 트랜지스터(NT11)의 게이트에 입력되고, 참조 신호 RAMP가, 가변 커패시터(C62)를 거쳐 차동 앰프(201)의 NMOS 트랜지스터(NT11)의 게이트에 입력된다.

예를 들어, 가변 커패시터(C61)의 용량을 C61, 가변 커패시터의 용량을 C62라 하면, 화소 신호 VSL의 전압의 진폭 △VSL은, 노드 HiZ에 있어서, △VSL×C61/(C61＋C62)가 된다. 따라서, 예를 들어, 용량 C61=용량 C62로 하면, 차동 앰프(201)에 입력되는 화소 신호 VSL는, 약 1/2로 감쇠한다. 그 결과, 입력 환산 노이즈가 증대한다. 이에 대해서, 용량 C62(참조 신호 RAMP의 입력 용량)에 대한 용량 C61(화소 신호 VSL의 입력 용량)의 비율을 높임으로써, 차동 앰프(201)에 입력되는 화소 신호 VSL의 감쇠를 억제하여, 입력 환산 노이즈를 억제할 수 있다.

다만, 참조 신호 RAMP의 입력 용량에 대한 화소 신호 VSL의 입력 용량의 비율을 높게 하면, 차동 앰프(201)에 입력되는 참조 신호 RAMP의 감쇠량은, 반대로 증대한다.

도 16은, 참조 신호 RAMP의 입력 용량에 대한 화소 신호 VSL의 입력 용량의 비율을 높게 했을 경우와 낮게 했을 경우에, 차동 앰프(201)에 입력되는 참조 신호 RAMP를 비교한 도면이다. 도 16의 점선으로 나타내는 파형은, 해당 비율을 높게 했을 경우의 차동 앰프(201)에 입력되는 참조 신호 RAMP의 파형을 나타내며, 실선으로 나타내는 파형은, 해당 비율을 낮게 했을 경우의 차동 앰프(201)에 입력되는 참조 신호 RAMP의 파형을 나타내고 있다.

이와 같이, 참조 신호 RAMP의 입력 용량에 대한 화소 신호 VSL의 입력 용량의 비율을 높게 하면, 차동 앰프(201)에 입력되는 참조 신호 RAMP의 진폭이 작아진다. 그 결과, ADC의 다이나믹 레인지가 저하한다.

이에 대해서, 예를 들어, DAC(104)로부터 출력하는 참조 신호 RAMP의 진폭을 크게 함으로써, 차동 앰프(201)에 입력되는 참조 신호 RAMP의 진폭을 크게 하고, ADC의 다이나믹 레인지의 저하를 억제하는 것이 생각된다.

다만, 참조 신호 RAMP의 진폭의 최대값은, DAC(104)의 사양 등에 의해 제한된다. 예를 들어, 고게인 모드에서는, 참조 신호 RAMP의 진폭이 작게 설정되어 있기 때문에, 참조 신호 RAMP의 진폭을 크게 하는 것이 가능하다. 한편, 저게인 모드에서는, 참조 신호 RAMP의 진폭이 미리 크게 설정되어 있기 때문에, 참조 신호 RAMP의 진폭을 더 크게 하는 것이 곤란한 경우가 있다.

따라서, 예를 들어, 고게인 모드에서는, 참조 신호 RAMP의 입력 용량에 대한 화소 신호 VSL의 입력 용량의 비율을 가능한 범위에서 높게함과 함께, 참조 신호 RAMP의 진폭을 크게 하는 것이 생각된다. 이에 의해, 노이즈의 영향을 받기 쉬운 고게인 모드에 있어서, 차동 앰프(201)에 입력되는 화소 신호 VSL의 감쇠를 억제하고, 노이즈의 영향을 억제할 수 있다.

한편, 예를 들어, 저게인 모드에서는, 참조 신호 RAMP의 입력 용량과 화소 신호 VSL의 입력 용량을 가까운 값으로 설정하는 것이 생각된다.

다음으로, 도 17을 참조하여, 가변 커패시터(C61) 및 가변 커패시터(C62)의 구체적인 구성예에 대해 설명한다.

도 17은, 비교기(200ha)의 구성예를 나타내는 회로도이다.

비교기(200ha)에 있어서, 도 15의 가변 커패시터(C61) 및 가변 커패시터(C62)는, 커패시터(C71) 내지 커패시터(C73), 및, 스위치(SW71) 및 스위치(SW72)에 의해 구성된다.

커패시터(C72)의 일단은, 스위치(SW71)를 거쳐, 입력 단자 T11 및 커패시터(C71)의 일단에 접속되고, 스위치(SW72)를 거쳐, 입력 단자 T12 및 커패시터(C73)의 일단에 접속되어 있다. 커패시터(C71) 내지 커패시터(C73)의 타단은, NMOS 트랜지스터(NT11)의 게이트에 접속되어 있다.

예를 들어, 커패시터(C71) 내지 커패시터(C73)의 용량은, 같은 값으로 설정된다. 그리고, 스위치(SW71) 및 스위치(SW72)의 상태가 제어됨으로써, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비가 제어된다.

구체적으로는, 스위치(SW71)와 스위치(SW72)는, 적어도 하나가 오프 하도록 제어된다. 그리고, 스위치(SW71)가 온 하고, 스위치(SW72)가 오프 하고 있는 경우, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비는 2：1이 되고, 차동 앰프(201)에 입력되는 화소 신호 VSL는, 약 2/3로 감쇠된다. 스위치(SW71)가 오프 하고, 스위치(SW72)가 온 하고 있는 경우, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비는 1：2가 되고, 차동 앰프(201)에 입력되는 화소 신호 VSL는, 약 1/3로 감쇠된다. 스위치(SW71) 및 스위치(SW72)가 모두 오프 하고 있는 경우, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비는 1：1이 되고, 차동 앰프(201)에 입력되는 화소 신호 VSL는, 약 1/2로 감쇠된다.

또한, 커패시터의 병렬수는, 임의로 설정하는 것이 가능하다.

예를 들어, 도 18의 비교기(200hb)와 같이, 5개의 커패시터(C71) 내지 커패시터(C75)를 병렬로 접속하도록 해도 된다.

구체적으로는, 커패시터(C72)의 일단은, 스위치(SW71)를 거쳐, 입력 단자 T11 및 커패시터(C71)의 일단에 접속되고, 스위치(SW72)를 거쳐, 커패시터(C73)의 일단에 접속되어 있다. 커패시터(C74)의 일단은, 스위치(SW73)를 거쳐서, 커패시터(C73)의 일단에 접속되고, 스위치(SW74)를 거쳐, 입력 단자 T12 및 커패시터(C75)의 일단에 접속되어 있다. 커패시터(C71) 내지 커패시터(C75)의 타단은, NMOS 트랜지스터(NT11)의 게이트에 접속되어 있다.

예를 들어, 커패시터(C71) 내지 커패시터(C75)는, 같은 용량의 커패시터로 된다. 그리고, 스위치(SW71) 내지 스위치(SW74)의 상태가 제어됨으로써, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비가 제어된다. 또한, 스위치(SW71) 내지 스위치(SW74)는, 적어도 하나가 오프 하도록 제어된다.

또한, 다른 비교기에 있어서도, 마찬가지의 방법에 의해, 화소 신호 VSL의 입력 용량, 및, 참조 신호 RAMP의 입력 용량을 가변으로 하는 것이 가능하다.

또한, 화소 신호 VSL의 입력 용량, 및, 참조 신호 RAMP의 입력 용량의 일방을 고정으로 하고, 타방을 가변으로 함으로써, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비율을 조정하도록 해도 된다.

<제9 변형예>

도 19는, 비교기(200)의 제9 변형예인 비교기(200i)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 17의 비교기(200ha)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(200i)는, 비교기(200ha)로부터 커패시터(C13) 및 스위치(SW12)를 삭제하고, NMOS 트랜지스터(NT12)의 게이트를 입력 단자 T81에 접속한 것이다. 따라서, 비교기(200i)에서는, 입력 단자 T81를 거쳐 외부로부터 입력되는 바이어스 전압에 의해 기준 전압이 설정된다.

또한, 다른 비교기에 있어서도, 마찬가지의 방법에 의해, 외부로부터 입력되는 바이어스 전압에 의해 기준 전압을 설정해도 된다.

<<3. 제2 실시형태>>

다음으로, 도 20 및 도 21을 참조하여, 본 기술의 제2 실시형태에 대해 설명한다.

제2 실시형태는, 제1 실시형태와 비교하여, 비교기의 구성이 다르다. 구체적으로는, 제1 실시형태에서는, 비교기에 차동형의 앰프(차동 앰프(201) 또는 차동 앰프(211))가 이용되는데 대해, 제2 실시형태에서는, 비교기(121)에 싱글형의 앰프가 이용된다.

<비교기의 구성예>

도 20은, 본 기술의 제2 실시형태에 있어서, 도 1의 촬상 소자(100)의 비교기(121)에 적용되는 비교기(300)의 구성예를 나타내는 회로도이다.

비교기(300)는, 싱글형의 앰프(301), 커패시터(C101), 커패시터(C102), 및, 스위치(SW101)를 구비한다. 앰프(301)는, PMOS 트랜지스터(PT101), PMOS 트랜지스터(PT102), NMOS 트랜지스터(NT101), 및, NMOS 트랜지스터(NT102)를 구비한다.

PMOS 트랜지스터(PT101)의 소스는, 전원 VDD1에 접속되고, 드레인은, PMOS 트랜지스터(PT102)의 소스에 접속되어 있다. PMOS 트랜지스터(PT102)의 드레인은, NMOS 트랜지스터(NT101)의 드레인, 및, 출력 신호 OUT1의 출력 단자 T104에 접속되어 있다. NMOS 트랜지스터(NT102)의 드레인은, NMOS 트랜지스터(NT101)의 소스에 접속되고, 소스는 그라운드 GND1에 접속되어 있다.

PMOS 트랜지스터(PT101) 및 PMOS 트랜지스터(PT102)는, 전류원을 구성한다.

또한, PMOS 트랜지스터(PT102) 및 NMOS 트랜지스터(NT101)는, 비교기(300)의 출력으로부터 입력에의 키킹 백(kicking-back)을 방지하기 위한 캐스코드(cascode) 디바이스가 된다. 이 캐스코드 디바이스에 의해, 키킹 백의 영향이 참조 신호 RAMP의 배선을 거쳐 다른 ADC에 미쳐, 스트리킹이 발생하는 것이 방지된다. 또한, 성능의 저하가 허용될 경우, PMOS 트랜지스터(PT102) 및 NMOS 트랜지스터(NT101)를 삭제하는 것도 가능하다.

커패시터(C101)는, 화소 신호 VSL의 입력 단자 T101와 NMOS 트랜지스터(NT102)의 게이트 사이에 접속되고 있고, 화소 신호 VSL에 대한 입력 용량이 된다.

커패시터(C102)는, 참조 신호 RAMP의 입력 단자 T102와 NMOS 트랜지스터(NT102)의 게이트 사이에 접속되고 있고, 참조 신호 RAMP에 대한 입력 용량이 된다.

스위치(SW101)는, NMOS 트랜지스터(NT101)의 드레인과 NMOS 트랜지스터(NT102)의 게이트 사이에 접속되어 있고, 타이밍 제어 회로(102)로부터 입력 단자 T103를 거쳐서 입력되는 구동 신호 AZSW1에 의해 온 또는 오프 한다.

또한, 이하, 커패시터(C11), 커패시터(C12), 및, 스위치(SW101)의 접속점을 노드 HiZ라 한다.

<비교기의 동작>

다음으로, 도 21의 타이밍 차트를 참조하여, 비교기(300)의 동작에 대해 설명한다. 도 21은, 구동 신호 AZSW1, 화소 신호 VSL, 참조 신호 RAMP, 노드 HiZ, 및, 출력 신호 OUT1의 타이밍 차트를 나타내고 있다.

시각 t1에 있어서, 독출 대상이 되는 화소(150)의 FD(153)가 리셋 되고, 화소 신호 VSL가 리셋 레벨로 설정된다. 이 때, 참조 신호 RAMP는, 소정의 리셋 레벨로 설정되어 있다.

시각 t2에 있어서, 구동 신호 AZSW1가 하이 레벨로 설정되고, 앰프(301)의 오토 제로 동작이 이루어진다. 구체적으로는, 스위치(SW101)가 온 하고, 노드 HiZ와 출력 단자 T104 사이가 접속되고, 앰프(301)의 입출력간이 합선된다. 이에 의해, 노드 HiZ의 전압 및 출력 신호 OUT1의 전압이, 출력 신호 OUT1의 하이 레벨과 로우 레벨의 중간에 가까운 전압으로 수속한다. 이 수속한 전압이 기준 전압이 된다. 즉, 스위치(SW101)가 오프된 후, 노드 HiZ의 전압(앰프(301)의 입력 전압)이 기준 전압보다 올라가면, 출력 신호 OUT1의 전압이 내려가고, 로우 레벨이 된다. 한편, 노드 HiZ의 전압(앰프(301)의 입력 전압)이 기준 전압보다 내려가면, 출력 신호 OUT1의 전압이 올라가, 하이 레벨이 된다.

시각 t3에 있어서, 구동 신호 AZSW1가 로우 레벨로 설정되고, 스위치(SW101)가 오프 하고, 앰프(301)의 오토 제로 동작이 종료한다. 노드 HiZ의 전압 및 출력 신호 OUT1의 전압은, 기준 전압인 채로 유지된다.

시각 t4에 있어서, 참조 신호 RAMP의 전압이, 리셋 레벨로부터 소정의 값만큼 내려진다. 이에 의해, 노드 HiZ의 전압이 기준 전압보다 내려가고, 출력 신호 OUT1가 하이 레벨이 된다.

시각 t5에 있어서, 참조 신호 RAMP가 선형 증가를 개시한다. 이에 맞추어, 노드 HiZ의 전압도 선형 증가한다. 또한, 카운터(122)가 카운트를 개시한다.

그 후, 노드 HiZ의 전압이 기준 전압을 상회하였을 때, 출력 신호 OUT1의 전압이 로우 레벨로 반전한다. 그리고, 출력 신호 OUT1가 로우 레벨로 반전했을 때의 카운터(122)의 카운트값이, P상(리셋 레벨)의 화소 신호 VSL의 값으로서 래치(123)에 유지된다.

시각 t6에 있어서, 참조 신호 RAMP의 전압이 리셋 전압으로 설정된다. 이에 의해, 노드 HiZ의 전압이 기준 전압으로 돌아와, 출력 신호 OUT1가 기준 전압과 거의 동등해진다.

시각 t7에 있어서, 화소(150)의 전송 트랜지스터(152)가 온 되고, 노광 기간 중에 포토 다이오드(151)에 축적된 전하가 FD(153)에 전송된다. 이에 의해, 화소 신호 VSL가 신호 레벨로 설정되고, 노드 HiZ의 전압이 신호 레벨에 대응하는 값만큼 기준 전압으로부터 내려간다. 그 결과, 출력 신호 OUT1가 하이 레벨이 된다. 다만, 화소 신호 VSL의 신호 레벨이 작을 경우, 출력 신호 OUT1가 거의 기준 전압에 가까운 값으로 유지될 때가 있다.

시각 t8에 있어서, 시각 t4와 마찬가지로, 참조 신호 RAMP의 전압이, 리셋 레벨로부터 소정의 값만큼 내려진다. 이에 의해, 노드 HiZ의 전압이 더 저하한다.

시각 t9에 있어서, 시각 t5와 마찬가지로, 참조 신호 RAMP가 선형 증가를 개시한다. 이에 맞추어, 노드 HiZ의 전압도 선형 증가한다. 또한, 카운터(122)가, 카운트를 개시한다.

그 후, 노드 HiZ의 전압이 기준 전압을 상회하였을 때, 출력 신호 OUT1가 로우 레벨로 반전한다. 그리고, 출력 신호 OUT1가 로우 레벨로 반전했을 때의 카운터(122)의 카운트값이, D상(신호 레벨)의 화소 신호 VSL의 값으로서 래치(123)에 유지된다. 또한, 래치(123)는, D상의 화소 신호 VSL와, 시각 t5와 시각 t6 사이에 읽어내진 P상의 화소 신호 VSL와의 차분을 취함으로써, CDS를 행한다. 이와 같이 하여, 화소 신호 VSL의 AD 변환이 이루어진다.

시각 t10에 있어서, 시각 t6와 마찬가지로, 참조 신호 RAMP의 전압이 리셋 전압으로 설정된다. 이에 의해, 노드 HiZ의 전압이 기준 전압으로 돌아오고, 출력 신호 OUT1가 기준 전압에 거의 동등하게 된다.

그 후, 시각 t11 이후에 있어서, 시각 t1 내지 시각 t10과 마찬가지의 동작이 반복된다.

비교기(300)에서는, 싱글형의 앰프(301)를 이용함으로써, 차동형의 앰프를 이용하는 경우와 비교하여, 소비 전류를 거의 반감할 수 있어, 소비 전력을 낮출 수 있다.

또한, 앰프(301)는, 소스 접지형이며, 바이어스 전류가 일정하기 때문에, 인버터형의 앰프를 이용하는 경우와 비교하여, 전류 변동이 적고, 스트리킹의 발생이 억제된다.

또한, 비교기(300)에서는, 도 3의 비교기(200)와 마찬가지로, 앰프(301)의 입력 전압이, 화소 신호 VSL와 도 5의 참조 신호 RAMP와의 차분에 대응하는 전압이 되고, 진폭이 작아진다. 이에 의해, 앰프(301)의 입력 다이나믹 레인지를 좁게 할 수 있다. 따라서, 비교기(300)의 구동용의 전원 VDD1의 전압을 내릴 수 있어, 그 결과, ADC군(105)의 소비 전력을 낮추고, 촬상 소자(100)의 소비 전력을 낮출 수 있다.

<<4. 제2 실시형태의 변형예>>

다음으로, 도 22 내지 도 32를 참조하여, 제2 실시형태의 변형예, 특히 비교기(300)의 변형예에 대해 설명한다.

<제1 변형예>

도 22는, 비교기(300)의 제1 변형예인 비교기(300a)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 20의 비교기(300)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300a)는, 비교기(300)와 비교하여, 앰프(301)의 입력 위치가 다르다. 구체적으로는, 커패시터(C101)는, 입력 단자 T101와 PMOS 트랜지스터(PT101)의 게이트 사이에 접속되어 있다. 커패시터(C102)는, 입력 단자 T102와 PMOS 트랜지스터(PT101)의 게이트 사이에 접속되어 있다. 스위치(SW101)는, PMOS 트랜지스터(PT101)의 게이트와 PMOS 트랜지스터(PT102)의 드레인 사이에 접속되어 있다.

비교기(300a)는, 앰프(301)의 입력 위치에 있어서만 다를 뿐, 비교기(300)와 마찬가지의 동작을 행한다.

또한, 비교기(300a)에서는, NMOS 트랜지스터(NT101) 및 NMOS 트랜지스터(NT102)가, 앰프(301)의 전류원을 구성한다.

<제2 변형예>

도 23은, 비교기(300)의 제2 변형예인 비교기(300b)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 20의 비교기(300)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300b)는, 비교기(300)에, PMOS 트랜지스터(PT111)로 이루어지는 클램프 회로를 추가한 것이다. 구체적으로는, PMOS 트랜지스터(PT111)의 소스가, 출력 단자 T104에 접속되고, 드레인이 그라운드 GND2에 접속되어 있다.

예를 들어, 전류원인 PMOS 트랜지스터(PT101) 및 PMOS 트랜지스터(PT102)의 드레인 전압이 상승하여, 소정의 임계치을 넘으면, PMOS 트랜지스터(PT111)가 온 하여, 전류원의 드레인 전압의 상승이 억제된다. 이에 의해, 전류원의 전류가 변화하고, 스트리킹이 발생하는 것이 억제된다.

또한, 그라운드 GND1와 그라운드 GND2를 공통화해도 된다.

<제3 변형예>

도 24는, 비교기(300)의 제3 변형예인 비교기(300c)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 21의 비교기(300a)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300c)는, 비교기(300a)에, NMOS 트랜지스터(NT111)로 이루어지는 클램프 회로를 추가한 것이다. 구체적으로는, NMOS 트랜지스터(NT111)의 소스가, 출력 단자 T104에 접속되고, 드레인이 전원 VDD2에 접속되어 있다.

예를 들어, 전류원인 NMOS 트랜지스터(NT101) 및 NMOS 트랜지스터(NT102)의 드레인 전압이 하강하여, 소정의 임계치를 하회하면, NMOS 트랜지스터(NT111)가 온 하고, 전류원의 드레인 전압의 하강이 억제된다. 이에 의해, 전류원의 전류가 변화하여, 스트리킹이 발생하는 것이 억제된다.

또한, 전원 VDD1과 전원 VDD2를 공통화해도 된다.

<제4 변형예>

도 25는, 비교기(300)의 제4 변형예인 비교기(300d)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 23의 비교기(300b)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300d)는, 비교기(300b)에, 커패시터(C121) 및 스위치(SW121)로 이루어지는 샘플 홀드 회로, 및, 커패시터(C122)로 이루어지는 대역 제한 용량을 추가한 것이다.

구체적으로는, 전원 VDD1과 PMOS 트랜지스터(PT101)의 게이트 사이에 커패시터(C121)가 접속되어 있다. 스위치(SW121)는, 입력 단자 T121와 PMOS 트랜지스터(PT101)의 게이트 사이에 접속되어 있다. 스위치(SW121)는, 타이밍 제어 회로(102)로부터 입력 단자 T122를 거쳐 입력되는 구동 신호 SHSW에 의해 온 또는 오프 된다.

입력 단자 T121로부터 스위치(SW121)를 거쳐 입력되는 바이어스 전압(PMOS 트랜지스터(PT101)의 게이트 전압)은, 스위치(SW121)를 오프한 후에도, 커패시터(C121)에 의해 유지된다. 이에 의해, PMOS 트랜지스터(PT101)의 게이트가, 다른 비교기(300d)로부터 분리되어지고, 스트리킹이나 횡 노이즈(lateral noise)의 발생이 억제된다.

커패시터(C122)는, 전원 VDD1과 출력 단자 T104 사이에 접속되어 있다. 이 커패시터(C122)에 의해, 출력 신호 OUT1의 고주파 성분이 제거된다.

<제5 변형예>

도 26은, 비교기(300)의 제5 변형예인 비교기(300e)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 24의 비교기(300c) 및 도 25의 비교기(300d)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300e)는, 도 25의 비교기(300d)와 마찬가지로, 도 24의 비교기(300c)에, 커패시터(C121) 및 스위치(SW121)로 이루어지는 샘플 홀드 회로, 및, 커패시터(C122)로 이루어지는 대역 제한 용량을 추가한 것이다.

구체적으로는, NMOS 트랜지스터(NT102)의 게이트와 그라운드 GND2 사이에 커패시터(C121)가 접속되어 있다. 스위치(SW121)는, 입력 단자 T121와 NMOS 트랜지스터(NT102)의 게이트 사이에 접속되어 있다. 스위치(SW121)는, 타이밍 제어 회로(102)로부터 입력 단자 T122를 거쳐 입력되는 구동 신호 SHSW에 의해 온 또는 오프 된다.

입력 단자 T121로부터 스위치 SW121를 거쳐 입력되는 바이어스 전압(NMOS 트랜지스터(NT102)의 게이트 전압)은, 스위치(SW121)를 오프한 후에도, 커패시터(C121)에 의해 유지된다. 이에 의해, NMOS 트랜지스터(NT102)의 게이트가, 다른 비교기(300e)로부터 분리되어져, 스트리킹이나 횡 노이즈의 발생이 억제된다.

또한, 그라운드 GND1와 그라운드 GND2를 공통화해도 된다.

<제6 변형예>

도 27은, 비교기(300)의 제6 변형예인 비교기(300f)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 25의 비교기(300d)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300f)는, 비교기(300d)에, 출력 앰프(311)를 추가한 것이다. 출력 앰프(311)는, 도 10의 출력 앰프(221)와 마찬가지의 회로 구성을 가지고 있고, 출력 앰프(221)와 마찬가지의 기능을 갖고 있다.

구체적으로는, 출력 앰프(311)는, PMOS 트랜지스터(PT131), NMOS 트랜지터(NT131), 커패시터(C131), 및, 스위치(SW131)를 구비한다.

PMOS 트랜지스터(PT131)의 소스는, 전원 VDD2에 접속되고, 게이트는 앰프(301)의 출력에 접속되고, 드레인은, NMOS 트랜지스터(NT131)의 드레인, 및, 출력 단자 T132에 접속되어 있다. NMOS 트랜지스터(NT131)의 소스는, 그라운드 GND2에 접속되며, 게이트는, 커패시터(C131)를 거쳐 그라운드 GND2에 접속되어 있다. 스위치(SW131)는, NMOS 트랜지스터(NT131)의 드레인-게이트 사이에 접속되고, 타이밍 제어 회로(102)로부터 입력 단자 T131를 거쳐 입력되는 구동 신호 AZSW2에 의해 온 또는 오프 한다.

또한, 커패시터(C122)는, 전원 VDD2와 PMOS 트랜지스터(PT131)의 게이트 사이에 접속되어 있다.

다음으로, 도 28의 타이밍 차트를 참조하여, 비교기(300f)의 동작에 대해 설명한다. 도 28의 타이밍 차트는, 구동 신호 SHSW, 구동 신호 AZSW1, 구동 신호 AZSW2, 화소 신호 VSL, 참조 신호 RAMP, 노드 HiZ, 출력 신호 OUT1, 및, 출력 신호 OUT2의 타이밍 차트를 나타내고 있다.

시각 t1에 있어서, 도 21의 시각 t1과 마찬가지로, 독출 대상이 되는 화소(150)의 FD(153)가 리셋 된다.

시각 t2에 있어서, 구동 신호 SHSW, 구동 신호 AZSW1, 및, 구동 신호 AZSW2가 하이 레벨로 설정된다.

이에 의해, 입력 단자 T122로부터 PMOS 트랜지스터(PT101)의 게이트에 바이어스 전압이 입력됨과 함께, 커패시터(C121)에 바이어스 전압에 상당하는 전하가 축적된다.

또한, 도 21의 시각 t2와 마찬가지로, 앰프(301)의 오토 제로 동작이 행해진다.

또한, 도 11의 시각 t1와 마찬가지로, 출력 앰프(311)의 오토 제로 동작이 행해진다.

시각 t3에 있어서, 구동 신호 SHSW가 로우 레벨로 설정된다. 이에 의해, 입력 단자 T122로부터의 바이어스 전압의 입력이 정지하고, 커패시터(C121)에 축적된 전하에 의해 PMOS 트랜지스터(PT101)의 게이트에 바이어스 전압이 입력된다.

시각 t4에 있어서, 구동 신호 AZSW2가 로우 레벨로 설정되고, 출력 앰프(311)의 오토 제로 동작이 종료한다.

그 후, 시각 t5 내지 시각 t12에 있어서, 도 21의 시각 t3 내지 시각 t10과 마찬가지의 동작이 행해진다. 이 때, 출력 앰프(311)의 출력 단자 T132로부터 출력되는 출력 신호 OUT2는, 앰프(301)의 출력 신호 OUT1를 반전하고, 증폭한 신호가 된다.

그 후, 시각 t13에 있어서, 시각 t1 내지 시각 t12와 마찬가지의 동작이 반복된다.

또한, 전원 VDD1과 전원 VDD2을 공통화해도 된다. 또한, 그라운드 GND1와 그라운드 GND2를 공통화해도 된다.

<제7 변형예>

도 29는, 비교기(300)의 제7 변형예인 비교기(300g)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 26의 비교기(300e) 및 도 27의 비교기(300f)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300g)는, 도 27의 비교기(300f)와 마찬가지로, 도 26의 비교기(300e)에 출력 앰프(311)를 추가한 것이다.

구체적으로는, 앰프(301)의 출력이, 출력 앰프(311)의 PMOS 트랜지스터(PT131)의 게이트에 접속되어 있다. 커패시터(C122)가, 전원 VDD2와 PMOS 트랜지스터(PT131)의 게이트 사이에 접속되어 있다.

또한, 전원 VDD1과 전원 VDD2를 공통화해도 된다. 또한, 그라운드 GND1와 그라운드 GND2를 공통화해도 된다.

<제8 변형예>

도 30은, 비교기(300)의 제8 변형예인 비교기(300h)의 구성예를 나타내는 회로도이다. 또한, 도면에서, 도 20의 비교기(300)와 대응하는 부분에는 같은 부호를 붙이고, 그 설명은 적절히 생략한다.

비교기(300h)는, 도 15의 비교기(200h)와 마찬가지로, 화소 신호 VSL의 입력 용량 및 참조 신호 RAMP의 입력 용량을 가변으로 한 것이다. 구체적으로는, 입력 단자 T101와 NMOS 트랜지스터(NT102)의 게이트 사이에, 가변 커패시터(C141)가 접속되어 있다. 입력 단자 T102와 NMOS 트랜지스터(NT102)의 게이트 사이에, 가변 커패시터(C142)가 접속되어 있다.

이에 의해, 도 15의 비교기(200h)와 마찬가지로, 화소 신호 VSL의 입력 용량 및 참조 신호 RAMP의 입력 용량을 조정함으로써, 입력 환산 노이즈가 억제된다.

도 31 및 도 32는, 도 30의 가변 커패시터(C141) 및 가변 커패시터(C142)의 구체적인 구성예를 나타내고 있다.

구체적으로는, 도 31의 비교기(300ha)에 있어서는, 가변 커패시터(C141) 및 가변 커패시터(C142)가, 도 17의 비교기(200ha)와 마찬가지의 회로에 의해 구성되어 있다.

즉, 커패시터(C152)의 일단은, 스위치(SW151)를 거쳐, 입력 단자 T101 및 커패시터(C151)의 일단에 접속되고, 스위치(SW152)를 거쳐, 입력 단자 T102 및 커패시터(C153)의 일단에 접속되어 있다. 커패시터(C151) 내지 커패시터(C153)의 타단은, NMOS 트랜지스터(NT102)의 게이트에 접속되어 있다.

도 32의 비교기(300hb)에 있어서는, 가변 커패시터(C141) 및 가변 커패시터(C142)가, 도 18의 비교기(200hb)와 같은 회로에 의해 구성되어 있다.

즉, 커패시터(C152)의 일단은, 스위치(SW151)를 거쳐, 입력 단자 T101 및 커패시터(C151)의 일단에 접속되고, 스위치 SW152를 거쳐서, 커패시터(C153)의 일단에 접속되어 있다. 커패시터(C154)의 일단은, 스위치(SW153)를 거쳐, 커패시터(C153)의 일단에 접속되고, 스위치(SW154)를 거쳐, 입력 단자 T102 및 커패시터(C155)의 일단에 접속되어 있다. 커패시터(C151) 내지 커패시터(C155)의 타단은, NMOS 트랜지스터(NT102)의 게이트에 접속되어 있다.

또한, 제2 실시형태의 다른 비교기에 있어서도, 마찬가지의 방법에 의해, 화소 신호 VSL의 입력 용량, 및, 참조 신호 RAMP의 입력 용량을 가변으로 하는 것이 가능하다.

<<5. 제3 실시형태>>

도 1의 촬상 소자(100)에 있어서는, 화소부(101)의 화소열마다 ADC가 설치되어 있다. 즉, 같은 화소열의 화소(150)의 화소 신호 VSL는, 같은 ADC에 의해 AD 변환되고, 다른 화소열의 화소(150)의 화소 신호 VSL는, 다른 ADC에 의해 AD 변환된다. 따라서, 각 화소열의 ADC를 구성하는 비교기(121)의 화소 신호 VSL의 입력 용량(예를 들어, 도 3의 커패시터(C11)), 및, 참조 신호 RAMP의 입력 용량(예를 들어, 도 3의 커패시터(C12))에 미스매치(편차)가 있으면, 각 화소열의 ADC의 게인(이하, AD 변환 게인이라고 칭함)에 미스매치(편차)가 생긴다. 그리고, 이 화소열간의 AD 변환 게인의 미스매치에 의해, 화상 데이터에 수직의 자국(streak)이 발생할 우려가 있다.

예를 들어, 도 17의 비교기(200ha)를 포함한 ADC의 AD 변환 게인은, 비교기(200ha)의 스위치 SW71가 온 하고, 스위치 SW72가 오프 하고 있는 경우, 다음 식(1)에 의해 나타내진다.

식(1)의 C71 내지 C73은, 각각 커패시터(C71) 내지 커패시터(C73)의 용량의 설계값(이상적인 용량)을 나타낸다. △C71 내지 △C73은, 각각 커패시터(C71) 내지 커패시터(C73)의 용량의 설계값에 대한 오차를 나타낸다. 따라서, 커패시터(C71)의 실제의 용량은 C71＋△C71이 되고, 커패시터(C72)의 실제의 용량은 C72＋△C72가 되며, 커패시터(C73)의 실제의 용량은 C73＋△C73이 된다.

여기서, 화소열간에 오차 △C71 내지 오차 △C73이 편차, 커패시터(C71) 내지 커패시터(C73)의 용량에 미스매치가 생기면, 각 화소열의 ADC간에 AD 변환 게인의 미스매치가 생긴다. 이 화소열간의 AD 변환 게인의 미스매치에 의해, 화상 데이터에 수직의 자국이 발생할 우려가 있다.

이 제3 실시형태는, 이 화상 데이터의 수직 자국의 발생을 억제하는 것이다.

<비교기의 구성예>

도 33은, 본 기술의 제3 실시형태에 있어서, 도 1의 촬상 소자(100)의 비교기(121)에 적용되는 비교기(400)의 구성예를 나타내는 회로도이다.

비교기(400)는, 비교 회로(401), 커패시터(C201) 내지 커패시터(C203), 및, 스위치(SW201) 내지 스위치(SW203)를 구비한다.

비교 회로(401)는, 도시를 간략히 하고 있지만, 상술한 비교기(200) 내지 비교기(200i), 및, 비교기(300) 내지 비교기(300hb) 중 어느 것의 노드 HiZ 이후의 회로에 의해 구성된다.

스위치(SW201)의 단자 1은 입력 단자 T201에 접속되며, 단자 3은 입력 단자 T202에 접속되어 있다. 스위치(SW202)의 단자 1은 입력 단자 T201에 접속되며, 단자 3은 입력 단자 T202에 접속되어 있다. 스위치(SW203)의 단자 1은 입력 단자 T201에 접속되며, 단자 3은 입력 단자 T202에 접속되어 있다.

또한, 스위치(SW201) 내지 스위치(SW203)의 상태는, 예를 들어, 타이밍 제어 회로(102)에 의해 제어된다.

커패시터(C201)는, 스위치(SW201)의 단자 0과 노드 HiZ 사이에 접속되어 있다. 커패시터(C202)는, 스위치(SW202)의 단자 0과 노드 HiZ 사이에 접속되어 있다. 커패시터(C203)는, 스위치(SW203)의 단자 0과 노드 HiZ 사이에 접속되어 있다.

또한, 커패시터(C201) 내지 커패시터(C203)의 용량은, 이상적으로는 같은 값으로 설정되지만, 현실적으로는 용량 오차에 의해 편차가 생긴다. 구체적으로는, 커패시터(C201)의 용량은 C201＋△C201로 되며, 커패시터(C202)의 용량은 C202＋△C202로 되며, 커패시터(C203)의 용량은 C203＋△C203으로 된다. C201 내지 C203는, 각각 커패시터(C201) 내지 커패시터(C203)의 용량의 설계값을 나타내며, C201=C202=C203이 된다. △C201 내지 △C203은, 각각 커패시터(C201) 내지 커패시터(C203)의 오차를 나타내고, 커패시터간에 편차가 생긴다.

그리고, 비교기(400)에서는, 도 17의 비교기(200ha) 및 도 31의 비교기(300ha)와 마찬가지로, 스위치(SW201) 내지 스위치(SW203)의 상태가 제어됨으로써, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비가 제어된다.

또한, 예를 들어, 도 34에 나타내는 바와 같이, 스위치(SW201) 내지 스위치(SW203)의 상태가 제어됨으로써, 화상 데이터의 수직 자국의 발생이 억제된다.

예를 들어, 화소부(101)의 3n-2행째(1행째, 4행째, 7행째···)의 화소(150)의 화소 신호 VSL의 AD 변환을 행할 경우, 스위치(SW201) 내지 스위치(SW203)의 상태가, 도 34a에 나타내는 것처럼 설정된다. 즉, 커패시터(C201)가 스위치(SW201)를 거쳐서 단자 T201에 접속되고, 커패시터(C202)가 스위치(SW202)를 거쳐서 단자 T201에 접속되며, 커패시터(C203)가 스위치(SW203)를 거쳐서 단자 T202에 접속된다.

이에 의해, 화소 신호 VSL의 입력 용량이 커패시터(C201)와 커패시터(C202)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C203)에 의해 구성된다. 이 때의 비교기(400)를 포함한 ADC의 AD 변환 게인은, 다음 식(2)에 의해 나타내진다.

화소부(101)의 3n-1행째(2행째, 5행째, 8행째···)의 화소(150)의 화소 신호 VSL의 AD 변환을 행하는 경우, 스위치(SW201) 내지 스위치(SW203)의 상태가, 도 34b에 나타내는 바와 같이 설정된다. 즉, 커패시터(C201)가 스위치(SW201)를 거쳐서 단자 T201에 접속되고, 커패시터(C202)가 스위치(SW202)를 거쳐서 단자 T202에 접속되고, 커패시터(C203)가 스위치(SW203)를 거쳐서 단자 T201에 접속된다.

이에 의해, 화소 신호 VSL의 입력 용량이 커패시터(C201)와 커패시터(C203)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C202)에 의해 구성된다. 이 때의 비교기(400)를 포함한 ADC의 AD 변환 게인은, 다음 식(3)에 의해 나타내진다.

화소부(101)의 3n행째(3행째, 6행째, 9행째···)의 화소(150)의 화소 신호 VSL의 AD 변환을 행하는 경우, 스위치(SW201) 내지 스위치(SW203)의 상태가, 도 34c에 나타내는 것처럼 설정된다. 즉, 커패시터(C201)가 스위치(SW201)를 거쳐서 단자 T202에 접속되고, 커패시터(C202)가 스위치(SW202)를 거쳐서 단자 T201에 접속되고, 커패시터(C203)가 스위치(SW203)를 거쳐서 단자 T201에 접속된다.

이에 의해, 화소 신호 VSL의 입력 용량이 커패시터(C202)와 커패시터(C203)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C201)에 의해 구성된다. 이 때의 비교기(400)를 포함한 ADC의 AD 변환 게인은, 다음 식(4)에 의해 나타내진다.

이와 같이, 화소 신호 VSL의 AD 변환을 행하는 대상이 되는 화소부(101)의 화소행이 전환될 때마다, 화소 신호 VSL의 입력 용량에 이용하는 커패시터(이하, 화소 신호용 커패시터라 칭함)의 조합, 및, 참조 신호 RAMP의 입력 용량에 이용하는 커패시터(이하, 참조 신호용 커패시터라 칭함)의 조합이 변경된다. 이 때, 화소 신호용 커패시터의 수와 참조 신호용 커패시터의 수의 비가 일정으로 유지되기 때문에, AD 변환 게인은 거의 일정으로 유지된다.

한편, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합이 화소행마다 변경됨으로써, 커패시터(C201) 내지 커패시터(C203)의 용량의 오차에 수반하는 AD 변환 게인의 화소열간의 미스매치가, 화소행마다 변화한다. 이에 의해, 화소열간의 AD 변환 게인의 미스매치가 분산되어, 이와 같은 방식으로 균일하지 않게 되므로, 화상 데이터의 수직 자국의 발생이 억제된다.

또한, 종래의 촬상 소자에 있어서, AD 변환 게인의 미스매치에 의해 생기는 화상 데이터의 수직 자국의 발생을 억제하기 위해서, 화소 신호 VSL의 입력 용량 및 참조 신호 RAMP의 입력 용량을 크게 하는 대책이 채용될 경우가 있다. 그러나, 용량 소자는, 집적회로 상에서 프로세스 미세화의 혜택을 받기 어렵고, 면적 효율이 나쁘기 때문에, 촬상 소자의 사이즈의 증대를 초래할 우려가 있다.

이에 대해서, 비교기(400)에서는, 화소 신호 VSL의 입력 용량 및 참조 신호 RAMP의 입력 용량을 크게 할 필요가 없기 때문에, 촬상 소자(100)의 사이즈의 증대를 억제할 수 있다.

또한, 비교기(400)의 커패시터의 병렬수는, 3개에 한정되는 것이 아니라, 예를 들어, 2개 또는 4개 이상으로 설정할 수 있다.

또한, 비교기(400)의 각 커패시터의 용량의 설계값은, 반드시 모두 동등하게 할 필요는 없다. 또한, 각 커패시터의 용량의 설계값이 일정이 아닌 경우에 있어서도, 화소 신호 VSL의 입력 용량과 참조 신호 RAMP의 입력 용량의 비가 거의 일정으로 유지되도록, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합의 변경이 행해진다.

또한, 이상의 설명에서는, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합을 화소열마다 변경하는 예를 나타냈지만, 화소열의 도중에서 적어도 1회 이상 변경함으로써, 화상 데이터의 수직 자국의 발생의 억제 효과를 얻을 수 있다. 예를 들어, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합을 2 이상의 복수의 화소열마다 변경하도록 해도 된다. 다만, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합의 변경 회수가 많아질수록, 화소열간의 AD 변환 게인의 미스매치의 분산이 보다 커지기 때문에, 화상 데이터의 수직 자국의 발생이 보다 억제되게 된다.

또한, 예를 들어, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합 중 일방만을 변경하고, 타방을 고정으로 하도록 해도 된다. 예를 들어, 화소 신호용 커패시터의 조합을, 3개의 커패시터 중에서 2개의 커패시터를 순서대로 선택함으로써 변경함과 함께, 참조 신호용 커패시터에 이용하는 커패시터를 고정하도록 해도 된다.

<<6. 제3 실시형태의 변형예>>

다음으로, 도 35 내지 도 38을 참조하여, 제3 실시형태의 변형예에 대해 설명한다.

이 변형예에서는, 도 35에 나타내는 바와 같이, 인접하는 2개의 화소열에서, 비교기(400-1)(를 포함한 ADC) 및 비교기(400-2)(를 포함한 ADC)가 공용되고 있다.

구체적으로는, 비교기(400-1) 및 비교기(400-2)는, 도 33의 비교기(400)와 마찬가지의 구성을 가지고 있다. 또한, 도면 내에 있어, 비교기(400-1)의 각 부의 부호의 말미에는, "-1" 또는 "1"이 부가되며, 비교기(400-2)의 각 부의 부호의 말미에는, "-2" 또는 "2"가 부가되어 있다.

또한, 도 33의 구성과 비교하여, 스위치(SW211-1) 및 스위치(SW211-2)가 추가되어 있다.

스위치(SW211-1)의 단자 0은, 스위치(SW201-1) 내지 스위치(SW203-1)의 단자 1에 접속되고, 단자 1은 단자 T201-1에 접속되고, 단자 3은 단자 T201-2에 접속되고 있다.

스위치(SW211-2)의 단자 0은, 스위치(SW201-2) 내지 스위치(SW203-2)의 단자 1에 접속되고, 단자 1은 단자 T201-1에 접속되고, 단자 3은 단자 T201-2에 접속되고 있다.

또한, 스위치(SW211-1) 및 스위치(SW211-2)의 상태는, 예를 들어, 타이밍 제어 회로(102)에 의해 제어된다.

단자 T202는, 스위치(SW201-1) 내지 스위치(SW203-1)의 단자 3, 및, 스위치(SW201-2) 내지 스위치(SW203-2)의 단자 3에 접속되어 있다.

단자 T201-1에는, 예를 들어, 화소부(101)의 1열째의 각 화소(150)의 화소 신호 VSL1가 입력되고, 단자 T201-2에는, 예를 들어, 화소부(101)의 2열째의 각 화소(150)의 화소 신호 VSL2가 입력된다.

그리고, 도 33의 비교기(400)와 마찬가지로, 스위치(SW201-1) 내지 스위치(SW203-1) 및 스위치(SW201-2) 내지 스위치(SW203-2)의 상태가 제어됨으로써, 화소 신호 VSL1의 입력 용량과 참조 신호 RAMP의 입력 용량과의 비, 및, 화소 신호 VSL2의 입력 용량과 참조 신호 RAMP의 입력 용량과의 비가 제어된다.

또한, 예를 들어, 도 36 내지 도 38에 나타내는 바와 같이, 스위치(SW201-1) 내지 스위치(SW203-1), 스위치(SW201-2) 내지 스위치(SW203-2), 스위치(SW211-1), 및, 스위치(SW211-2)의 상태가 제어됨으로써, 화상 데이터의 수직 자국의 발생이 억제된다.

예를 들어, 화소부(101)의 6n-5행째(1행째, 7행째, 13행째···)의 화소 신호 VSL1 및 화소 신호 VSL2의 AD 변환을 행하는 경우, 각 스위치의 상태가, 도 36a에 나타내는 것처럼 설정된다.

즉, 커패시터(C201-1)가, 스위치(SW201-1)를 거쳐서, 단자 T202에 접속된다. 커패시터(C202-1)가, 스위치(SW202-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C203-1)가, 스위치(SW203-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-2에 접속된다. 이에 의해, 화소 신호 VSL2의 입력 용량이 커패시터(C202-1)와 커패시터(C203-1)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C201-1)에 의해 구성된다.

또한, 커패시터(C201-2)가, 스위치(SW201-2)를 거쳐, 단자 T202에 접속된다. 커패시터(C202-2)가, 스위치(SW202-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C203-2)가, 스위치(SW203-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-1에 접속된다. 이에 의해, 화소 신호 VSL1의 입력 용량이 커패시터(C202-2)와 커패시터(C203-2)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C201-2)에 의해 구성된다.

화소부(101)의 6n-4행째(2행째, 8행째, 14행째···)의 화소 신호 VSL1 및 화소 신호 VSL2의 AD 변환을 행하는 경우, 각 스위치의 상태가, 도 36b에 나타내는 것처럼 설정된다.

즉, 커패시터(C201-1)가, 스위치(SW201-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C202-1)가, 스위치(SW202-1)를 거쳐서, 단자 T202에 접속된다. 커패시터(C203-1)가, 스위치(SW203-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-2에 접속된다. 이에 의해, 화소 신호 VSL2의 입력 용량이 커패시터(C201-1)와 커패시터(C203-1)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C202-1)에 의해 구성된다.

또한, 커패시터(C201-2)가, 스위치(SW201-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C202-2)가, 스위치(SW202-2)를 거쳐서, 단자 T202에 접속된다. 커패시터(C203-2)가, 스위치(SW203-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-1에 접속된다. 이에 의해, 화소 신호 VSL1의 입력 용량이 커패시터(C201-2)와 커패시터(C203-2)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C202-2)에 의해 구성된다.

화소부(101)의 6n-3행째(3행째, 9행째, 15행째···)의 화소 신호 VSL1 및 화소 신호 VSL2의 AD 변환을 행하는 경우, 각 스위치의 상태가, 도 37c에 나타내는 것처럼 설정된다.

즉, 커패시터(C201-1)가, 스위치(SW201-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C202-1)가, 스위치(SW202-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C203-1)가, 스위치(SW203-1)를 거쳐서, 단자 T202에 접속된다. 이에 의해, 화소 신호 VSL2의 입력 용량이 커패시터(C201-1)와 커패시터(C202-1)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C203-1)에 의해 구성된다.

또한, 커패시터(C201-2)가, 스위치(SW201-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C202-2)가, 스위치(SW202-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C203-2)가, 스위치(SW203-2)를 거쳐서, 단자 T202에 접속된다. 이에 의해, 화소 신호 VSL1의 입력 용량이 커패시터(C201-2)와 커패시터(C202-2)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C203-2)에 의해 구성된다.

화소부(101)의 6n-2행째(4행째, 10행째, 16행째···)의 화소 신호 VSL1 및 화소 신호 VSL2의 AD 변환을 행하는 경우, 각 스위치의 상태가, 도 37d에 나타내는 것처럼 설정된다.

즉, 커패시터(C201-1)가, 스위치(SW201-1)를 거쳐서, 단자 T202에 접속된다. 커패시터(C202-1)가, 스위치(SW202-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C203-1)가, 스위치(SW203-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-1에 접속된다. 이에 의해, 화소 신호 VSL1의 입력 용량이 커패시터(C202-1)와 커패시터(C203-1)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C201-1)에 의해 구성된다.

또한, 커패시터(C201-2)가, 스위치(SW201-2)를 거쳐서, 단자 T202에 접속된다. 커패시터(C202-2)가, 스위치(SW202-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C203-2)가, 스위치(SW203-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-2에 접속된다. 이에 의해, 화소 신호 VSL2의 입력 용량이 커패시터(C202-2)와 커패시터(C203-2)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C201-2)에 의해 구성된다.

화소부(101)의 6n-1행째(5행째, 11행째, 17행째···)의 화소 신호 VSL1 및 화소 신호 VSL2의 AD 변환을 행하는 경우, 각 스위치의 상태가, 도 38e에 나타내는 것처럼 설정된다.

즉, 커패시터(C201-1)가, 스위치(SW201-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C202-1)가, 스위치(SW202-1)를 거쳐서, 단자 T202에 접속된다. 커패시터(C203-1)가, 스위치(SW203-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-1에 접속된다. 이에 의해, 화소 신호 VSL1의 입력 용량이 커패시터(C201-1)와 커패시터(C203-1)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C202-1)에 의해 구성된다.

또한, 커패시터(C201-2)가, 스위치(SW201-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C202-2)가, 스위치(SW202-2)를 거쳐서, 단자 T202에 접속된다. 커패시터(C203-2)가, 스위치(SW203-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-2에 접속된다. 이에 의해, 화소 신호 VSL2의 입력 용량이 커패시터(C201-2)와 커패시터(C203-2)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C202-2)에 의해 구성된다.

화소부(101)의 6n행째(6행째, 12행째, 18행째···)의 화소 신호 VSL1 및 화소 신호 VSL2의 AD 변환을 행하는 경우, 각 스위치의 상태가, 도 38f에 나타내는 것처럼 설정된다.

즉, 커패시터(C201-1)가, 스위치(SW201-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C202-1)가, 스위치(SW202-1) 및 스위치(SW211-1)를 거쳐서, 단자 T201-1에 접속된다. 커패시터(C203-1)가, 스위치(SW203-1)를 거쳐서, 단자 T202에 접속된다. 이에 의해, 화소 신호 VSL1의 입력 용량이 커패시터(C201-1)와 커패시터(C202-1)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C203-1)에 의해 구성된다.

또한, 커패시터(C201-2)가, 스위치(SW201-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C202-2)가, 스위치(SW202-2) 및 스위치(SW211-2)를 거쳐서, 단자 T201-2에 접속된다. 커패시터(C203-2)가, 스위치(SW203-2)를 거쳐서, 단자 T202에 접속된다. 이에 의해, 화소 신호 VSL2의 입력 용량이 커패시터(C201-2)와 커패시터(C202-2)에 의해 구성되고, 참조 신호 RAMP의 입력 용량이 커패시터(C203-2)에 의해 구성된다.

이와 같이, 2개의 화소열간에 2개의 ADC(비교기(400))를 공유하고, 화소열과 ADC의 조합을 화소열의 도중에 전환함으로써, 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합의 패턴이 증가한다. 그 결과, 화소열간의 AD 변환 게인의 미스매치의 분산이 보다 커져, 화상 데이터의 수직 자국의 발생이, 더 억제된다.

또한, 3 이상의 화소열간에 3 이상의 ADC(비교기(400))를 공용하도록 해도 된다.

또한, 화소열과 ADC의 조합을, 화소열의 도중에 적어도 1회 이상 변경함으로써, 화상 데이터의 수직 자국이 발생하는 것을 억제하는 효과를 얻을 수 있다. 다만, 화소열과 ADC의 조합을 변경하는 회수가 많아질수록, 화소열간의 AD 변환 게인의 미스매치의 분산이 보다 커지기 때문에, 화상 데이터의 수직 자국의 발생이, 보다 억제되게 된다.

또한, 예를 들어, 비교기(400) 내에서의 화소 신호용 커패시터의 조합, 및, 참조 신호용 커패시터의 조합을 변경하지 않고, 화소열과 ADC의 조합만을 변경하도록 해도, 화상 데이터의 수직 자국이 발생하는 것을 억제하는 효과를 얻을 수 있다.

<<7. 그 외의 변형예>>

이하, 상술한 본 기술의 실시형태의 변형예에 대해 설명한다.

본 기술은, 상술한 촬상 소자 이외에도, 화소 신호와 램프 파형의 참조 신호를 이용하여 화소 신호의 AD 변환을 행하는 촬상 소자 전반에 적용할 수 있다.

또한, 화소(150)의 구성도 도 2에 나타낸 구성에 한정되는 것이 아니라, 임의로 변경할 수 있다.

또한, 이상의 설명에서는, 화소부(101)의 화소열마다 ADC를 마련하는 예를 나타냈지만, ADC를 마련하는 단위는 임의로 변경할 수 있다. 예를 들어, 화소(150)마다 ADC를 마련하거나, 복수의 화소열마다 ADC를 마련하거나, 화소부(101)의 소정의 에리어마다 ADC를 마련하거나 하는 것이 가능하다.

<<8. 촬상 소자의 적용예>>

이하, 본 기술을 적용한 촬상 소자의 적용예에 대해 설명한다.

<촬상 소자의 사용예>

도 39는, 상술한 촬상 소자의 사용예를 나타내는 도면이다.

상술한 촬상 소자는, 예를 들어, 이하와 같이, 가시광선이나, 적외광, 자외광, X선 등의 광을 센싱하는 여러가지 케이스에 사용할 수 있다.

· 디지털 카메라나, 카메라 기능을 갖춘 휴대 기기 등의, 감상용으로 제공되는 화상을 촬영하는 장치

· 자동 정지 등의 안전 운전이나, 운전자 상태의 인식 등을 위해, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차재용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량간 등의 측거를 실시하는 측거 센서 등의, 교통용으로 제공되는 장치

· 유저의 제스처를 촬영하고, 그 제스처에 따른 기기 조작을 행하기 위해, TV나, 냉장고, 에어컨디셔너 등의 가전에 제공되는 장치

· 내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스 케어용으로 제공되는 장치

· 방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 시큐러티용으로 제공되는 장치

· 피부를 촬영하는 피부 측정기나, 두피를 촬영하는 현미경 등의, 미용용으로 제공되는 장치

· 스포츠 용도 등을 위한 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치

· 밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치

<촬상 소자를 전자기기에 적용한 예>

도 40은, 촬상 소자를 적용한 전자기기(500)의 구성예를 나타내는 도면이다.

전자기기(500)는, 예를 들어, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 스마트 폰이나 태블릿형 단말 등의 휴대단말 장치 등의 전자기기이다.

도 40에 있어서, 전자기기(500)는, 렌즈(501), 촬상 소자(502), DSP 회로(503), 프레임 메모리(504), 표시부(505), 기록부(506), 조작부(507), 및, 전원부(508)를 구비한다. 또한, 전자기기(500)에 있어서, DSP 회로(503), 프레임 메모리(504), 표시부(505), 기록부(506), 조작부(507), 및, 전원부(508)는, 버스 라인(509)을 거쳐 서로 접속되어 있다.

그리고, 촬상 소자(502)로서, 도 1의 촬상 소자(100)를 적용할 수 있다.

DSP 회로(503)는, 촬상 소자(502)로부터 공급되는 신호를 처리하는 신호 처리 회로이다. DSP 회로(503)는, 촬상 소자(502)로부터의 신호를 처리하여 얻어지는 화상 데이터를 출력한다. 프레임 메모리(504)는, DSP 회로(503)에 의해 처리된 화상 데이터를, 프레임 단위로 일시적으로 보관 유지한다.

표시부(505)는, 예를 들어, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시장치로 이루어지며, 촬상 소자(502)에 의해 촬상된 동화상 또는 정지화상을 표시한다. 기록부(506)는, 촬상 소자(502)에 의해 촬상된 동화상 또는 정지화상의 화상 데이터를, 반도체 메모리나 하드디스크 등의 기록 매체에 기록한다.

조작부(507)는, 유저에 의한 조작에 따라, 전자기기(500)가 가지는 각종 기능에 대한 조작 지령을 출력한다. 전원부(508)는, DSP 회로(503), 프레임 메모리(504), 표시부(505), 기록부(506), 및, 조작부(507)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.

<이동체에의 응용예>

또한, 예를 들어, 본 개시와 관련되는 기술은, 자동차, 전기자동차, 하이브리드 전기자동차, 자동이륜차, 자전거, 퍼스널 모빌러티, 비행기, 드론, 선박, 로봇 등 어떤 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.

도 41은, 본 개시와 관련되는 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.

차량 제어 시스템(12000)은, 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 41에 나타낸 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(interface)(12053)가 도시되어 있다.

구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계와 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등 제어 장치로서 기능한다.

보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은, 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 방향 지시등 또는 안개등 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이러한 전파 또는 신호의 입력을 받아들여 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.

차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차 밖의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.

촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.

차내 정보 검출 유닛(12040)은, 차 내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하며, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 앉아서 졸고 있는지 여부를 판별해도 된다.

마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차 내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 이탈 경고 등을 포함한 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.

또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.

또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외 정보에 기초하여, 보디계 제어 유닛(12020)에 대해서 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하고, 하이 빔을 로우 빔으로 전환하는 등, 예를 들어, 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.

음성 화상 출력부(12052)는, 차량의 탑승자 또는 차 밖에 대해서, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 41의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.

도 42는, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.

도 42에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.

촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프론트 노즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 자동차 프론트 글라스의 상부 등의 위치에 설치된다. 프론트 노즈에 구비되는 촬상부(12101) 및 차실내의 자동차 프론트 글라스의 상부에 구비될 수 있는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비될 수 있는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비될 수 있는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)로 취득되는 전방의 화상은, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.

또한, 도 42에는, 촬상부(12101 내지 12104)의 촬영 범위의 일례가 나타내져 있다. 촬상 범위(12111)는, 프론트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내며, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 겹쳐짐으로써, 차량(12100)을 상방으로부터 본 부감 화상이 얻어진다.

촬상부(12101 내지 12104) 중 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는, 복수의 촬상 소자로 이루어진 스테레오 카메라이어도 되고, 위상차 검출용의 화소를 갖는 촬상 소자이어도 된다.

예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0 km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 나아가, 마이크로 컴퓨터(12051)는, 선행차와의 사이에 앞에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.

예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형 차량, 보행자, 전봇대 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 거쳐 드라이버에 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 거쳐 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.

촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라이어도 된다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 여부를 판정함으로써 보행자를 인식할 수 있다. 이와 같은 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 여부를 판별하는 순서에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.

이상, 본 개시와 관련되는 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명했다. 본 개시와 관련되는 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 도 1의 촬상 소자(100)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시와 관련되는 기술을 적용함으로써, 예를 들면, 촬상부(12031)의 소비 전력을 낮출 수 있고, 그 결과, 차량의 소비 전력을 낮출 수 있다.

<본 개시와 관련되는 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 구성예>

도 43은, 본 개시와 관련되는 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 구성 예의 개요를 나타내는 도면이다.

도 43의 A는, 비적층형의 고체 촬상 장치의 개략 구성예를 나타내고 있다. 고체 촬상 장치(23010)는, 도 43의 A에 나타내는 바와 같이, 1매의 다이(반도체 기판)(23011)를 가진다. 이 다이(23011)에는, 화소가 어레이 형상으로 배치된 화소 영역(23012)과, 화소의 구동 그 외의 각종의 제어를 행하는 제어 회로(23013)와, 신호 처리하기 위한 로직 회로(23014)가 탑재되어 있다.

도 43의 B 및 C는, 적층형의 고체 촬상 장치의 개략 구성예를 나타내고 있다. 고체 촬상 장치(23020)는, 도 43의 B 및 C에 나타내는 바와 같이, 센서 다이(23021)와 로직 다이(23024)의 2매의 다이가 적층되고, 전기적으로 접속되어, 하나의 반도체 칩으로서 구성되어 있다.

도 43의 B에서는, 센서 다이(23021)에는, 화소 영역(23012)과 제어 회로(23013)가 탑재되고, 로직 다이(23024)에는, 신호 처리를 행하는 신호 처리 회로를 포함한 로직 회로(23014)가 탑재되어 있다.

도 43의 C에서는, 센서 다이(23021)에는, 화소 영역(23012)이 탑재되고, 로직 다이(23024)에는, 제어 회로(23013) 및 로직 회로(23014)가 탑재되어 있다.

도 44는, 적층형의 고체 촬상 장치(23020)의 제1 구성예를 나타내는 단면도이다.

센서 다이(23021)에는, 화소 영역(23012)이 되는 화소를 구성하는 PD(포토 다이오드)나, FD(플로팅 디퓨전), Tr(MOS FET), 및, 제어 회로(23013)가 되는 Tr 등이 형성된다. 나아가, 센서 다이(23021)에는, 복수층, 본 예에서는 3층의 배선(23110)을 가지는 배선층(23101)이 형성된다. 또한, 제어 회로(23013)(가 되는 Tr)는, 센서 다이(23021)가 아니라, 로직 다이(23024)에 구성할 수 있다.

로직 다이(23024)에는, 로직 회로(23014)를 구성하는 Tr가 형성된다. 또한, 로직 다이(23024)에는, 복수층, 본 예에서는 3층의 배선(23170)을 가지는 배선층(23161)이 형성된다. 또한, 논리 다이(23024)에는, 내벽면에 절연막(23172)이 형성된 접속 구멍(23171)이 형성되고, 접속 구멍(23171) 내에는, 배선(23170) 등에 접속되는 접속 도체(23173)가 매립된다.

센서 다이(23021)와 로직 다이(23024)는, 서로의 배선층(23101 및 23161)이 마주보도록 접합되어 있고, 이에 의해, 센서 다이(23021)와 로직 다이(23024)가 적층된 적층형의 고체 촬상 장치(23020)가 구성되어 있다. 센서 다이(23021)와 로직 다이(23024)가 접합되는 면에는, 보호막 등의 막(23191)이 형성되어 있다.

센서 다이(23021)에는, 센서 다이(23021)의 이면측(PD에 광이 입사하는 측)(위쪽)으로부터 센서 다이(23021)를 관통하여 로직 다이(23024)의 최상층의 배선(23170)에 이르는 접속 구멍(23111)이 형성된다. 나아가, 센서 다이(23021)에는, 접속 구멍(23111)에 근접하여, 센서 다이(23021)의 이면측으로부터 1층째의 배선(23110)에 이르는 접속 구멍(23121)이 형성된다. 접속 구멍(23111)의 내벽면에는, 절연막(23112)이 형성되고, 접속 구멍(23121)의 내벽면에는, 절연막(23122)이 형성된다. 그리고, 접속 구멍(23111 및 23121) 내에는, 접속 도체(23113 및 23123)가 각각 매립된다. 접속 도체(23113)와 접속 도체(23123)는, 센서 다이(23021)의 이면측에서 전기적으로 접속되고, 이에 의해, 센서 다이(23021)와 로직 다이(23024)가, 배선층(23101), 접속 구멍(23121), 접속 구멍(23111), 및, 배선층(23161)을 거쳐서, 전기적으로 접속된다.

도 45는, 적층형의 고체 촬상 장치(23020)의 제2 구성예를 나타내는 단면도이다.

고체 촬상 장치(23020)의 제2 구성예에서는, 센서 다이(23021)에 형성하는 1개의 접속 구멍(23211)에 의해, 센서 다이(23021)(의 배선층(23101)(의 배선(23110)))와, 로직 다이(23024)(의 배선층(23161)(의 배선(23170)))이 전기적으로 접속된다.

즉, 도 45에서는, 접속 구멍(23211)이, 센서 다이(23021)의 이면측으로부터 센서 다이(23021)를 관통하여 로직 다이(23024)의 최상층의 배선(23170)에 이르고, 또한, 센서 다이(23021)의 최상층의 배선(23110)에 이르도록 형성된다. 접속 구멍(23211)의 내벽면에는, 절연막(23212)이 형성되고, 접속 구멍(23211) 내에는, 접속 도체(23213)가 매립된다. 상술한 도 44에서는, 2개의 접속 구멍(23111 및 23121)에 의해, 센서 다이(23021)와 로직 다이(23024)가 전기적으로 접속되지만, 도 45에서는, 하나의 접속 구멍(23211)에 의해, 센서 다이(23021)와 로직 다이(23024)가 전기적으로 접속된다.

도 46은, 적층형의 고체 촬상 장치(23020)의 제3 구성예를 나타내는 단면도이다.

도 46의 고체 촬상 장치(23020)는, 센서 다이(23021)와 논리 다이(23024)가 접합되는 면에, 보호막 등의 막(23191)이 형성되어 있지 않은 점에서, 센서 다이(23021)와 로직 다이(23024)가 접합되는 면에, 보호막 등의 막(23191)이 형성되어 있는 도 44의 경우와 다르다.

도 46의 고체 촬상 장치(23020)는, 배선(23110 및 23170)이 직접 접촉하도록, 센서 다이(23021)와 로직 다이(23024)를 중첩시키고 필요한 가중을 가하면서 가열하여, 배선(23110 및 23170)을 직접 접합함으로써 구성된다.

도 47은, 본 개시와 관련되는 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 다른 구성예를 나타내는 단면도이다.

도 47에서는, 고체 촬상 장치(23401)는, 센서 다이(23411)와, 로직 다이(23412)와, 메모리 다이(23413)의 3매의 다이가 적층된 3층의 적층 구조로 되어 있다.

메모리 다이(23413)는, 예를 들어, 로직 다이(23412)에 의해 행해지는 신호 처리에 있어 일시적으로 필요한 데이터의 기억을 행하는 메모리 회로를 가진다.

도 47에서는, 센서 다이(23411) 아래에, 로직 다이(23412) 및 메모리 다이(23413)가, 그 순서대로 적층되어 있지만, 로직 다이(23412) 및 메모리 다이(23413)는, 역순, 즉, 메모리 다이(23413) 및 로직 다이(23412)의 순서로, 센서 다이(23411) 아래에 적층할 수 있다.

또한, 도 47에서는, 센서 다이(23411)에는, 화소의 광전 변환부가 되는 PD나, 화소 Tr의 소스/드레인 영역이 형성되어 있다.

PD의 주위에는 게이트 절연막을 개재하여 게이트 전극이 형성되고, 게이트 전극과 쌍을 이루는 소스/드레인 영역에 의해 화소 Tr(23421), 화소 Tr(23422)가 형성되어 있다.

PD에 인접하는 화소 Tr(23421)가 전송 Tr이며, 그 화소 Tr(23421)를 구성하는 한쌍의 소스/드레인 영역 중 일방이 FD로 되어 있다.

또한, 센서 다이(23411)에는, 층간 절연막이 형성되며, 층간 절연막에는, 접속 구멍이 형성된다. 접속 구멍에는, 화소 Tr(23421), 및, 화소 Tr(23422)에 접속하는 접속 도체(23431)가 형성되어 있다.

또한, 센서 다이(23411)에는, 각 접속 도체(23431)에 접속하는 복수층의 배선(23432)을 가지는 배선층(23433)이 형성되어 있다.

또한, 센서 다이(23411)의 배선층(23433)의 최하층에는, 외부 접속용의 전극이 되는 알루미늄 패드(23434)가 형성되어 있다. 즉, 센서 다이(23411)에서는, 배선(23432)보다 로직 다이(23412)와의 접착면(23440)에 가까운 위치에 알루미늄 패드(23434)가 형성되어 있다. 알루미늄 패드(23434)는, 외부와의 신호의 입출력과 관련되는 배선의 일단으로서 이용된다.

또한, 센서 다이(23411)에는, 로직 다이(23412)와의 전기적 접속에 이용되는 컨택트(23441)가 형성되어 있다. 컨택트(23441)는, 로직 다이(23412)의 컨택트(23451)에 접속됨과 함께, 센서 다이(23411)의 알루미늄 패드(23442)에도 접속되어 있다.

그리고, 센서 다이(23411)에는, 센서 다이(23411)의 이면측(위쪽)으로부터 알루미늄 패드(23442)에 이르도록 패드 구멍(23443)이 형성되어 있다.

본 개시와 관련되는 기술은, 이상과 같은 고체 촬상 장치에 적용할 수 있다.

또한, 본 기술의 실시형태는, 상술한 실시형태에 한정되는 것이 아니라, 본 기술의 요지를 일탈하지 않는 범위에 있어 여러 가지 변경이 가능하다.

예를 들어, 본 기술은 이하와 같은 구성도 취할 수 있다.

(1)

촬상 장치로서,

화소 신호를 생성하도록 구성된 화소와 비교기를 포함하고,

상기 비교기는,

상기 화소 신호를 받아들이도록 구성된 제1 커패시터;

참조 신호를 받아들이도록 구성된 제2 커패시터;

상기 제1 커패시터 및 상기 제2 커패시터에 연결된 노드;

상기 노드에 게이트가 연결된 제1 트랜지스터;

상기 제1 트랜지스터에 연결된 제2 트랜지스터; 및

상기 제2 트랜지스터의 게이트와 제1 전압이 공급되는 제1 라인 사이에 연결된 제3 커패시터를 포함하는,

촬상 장치.

(2)

상기 제1 및 제2 커패시터는 제1 스위치를 거쳐 상기 제1 트랜지스터의 단자에 연결되고,

상기 제3 커패시터는 제2 스위치를 거쳐 상기 제2 트랜지스터의 단자에 연결되는, 상기 (1)에 기재된 촬상 장치.

(3)

상기 제1 트랜지스터의 상기 단자는 드레인이고, 상기 제2 트랜지스터의 상기 단자는 드레인인, 상기 (2)에 기재된 촬상 장치.

(4)

상기 제1 및 제2 스위치는 동일 구동 신호에 의해 제어되는, 상기 (2)에 기재된 촬상 장치.

(5)

상기 제1 및 제2 스위치는 상이한 구동 신호에 의해 제어되는, 상기 (2)에 기재된 촬상 장치.

(6)

상기 비교기는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하고,

상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제1 전압과는 상이한 제2 전압이 공급되는 제2 라인에 연결되어 있고,

상기 제4 트랜지스터는 상기 제2 트랜지스터 및 상기 제2 라인에 연결되어 있는, 상기 (1)에 기재된 촬상 장치.

(7)

상기 비교기는 다단 앰프(multi-stage amplifier)를 포함하는, 상기 (1)에 기재된 촬상 장치.

(8)

상기 비교기는 상기 제2 트랜지스터에 게이트가 연결된 제3 트랜지스터를 더 포함하는, 상기 (7)에 기재된 촬상 장치.

(9)

상기 제3 트랜지스터는 상기 제1 및 제2 전압과는 상이한 제3 전압이 공급되는 제3 라인에 연결되는, 상기 (8)에 기재된 촬상 장치.

(10)

상기 제1 및 제2 커패시터는 가변 커패시터인, 상기 (1)에 기재된 촬상 장치.

(11)

촬상 장치로서,

화소 신호를 생성하도록 구성된 화소와 비교기를 포함하고,

상기 비교기는,

상기 화소 신호를 받아들이도록 구성된 제1 커패시터;

참조 신호를 받아들이도록 구성된 제2 커패시터;

상기 제1 커패시터 및 상기 제2 커패시터에 연결된 노드;

상기 노드에 게이트가 연결된 제1 트랜지스터;

제1 고정 전압이 공급되는 제1 라인과 상기 제1 트랜지스터 사이에 배치된 제2 트랜지스터를 포함하고,

상기 제1 트랜지스터는, 상기 제2 트랜지스터와 상기 제1 고정 전압과는 상이한 제2 고정 전압이 공급되는 제2 라인 사이에 연결되고,

상기 제2 트랜지스터의 게이트는 상기 노드로부터 고립되어 있는,

촬상 장치.

(12)

상기 비교기는 제3 고정 전압이 공급되는 제3 라인 및 상기 노드에 연결되는 제3 트랜지스터를 더 포함하는, 상기 (11)에 기재된 촬상 장치.

(13)

상기 제3 트랜지스터는 스위치를 거쳐 상기 노드에 연결되는, 상기 (12)에 기재된 촬상 장치.

(14)

상기 제3 고정 전압은 상기 제2 고정 전압과 동등한, 상기 (12)에 기재된 촬상 장치.

(15)

상기 비교기는 상기 제3 트랜지스터를 상기 제1 라인에 연결하는 제3 커패시터를 더 포함하는, 상기 (12)에 기재된 촬상 장치.

(16)

상기 비교기는 다단 앰프를 포함하는, 상기 (11)에 기재된 촬상 장치.

(17)

상기 비교기는 상기 제2 트랜지스터에 게이트가 연결된 제3 트랜지스터를 더 포함하는, 상기 (16)에 기재된 촬상 장치.

(18)

상기 제3 트랜지스터는 상기 제1 및 제2 전압과는 상이한 제3 고정 전압이 공급되는 제3 라인에 연결되는, 상기 (17)에 기재된 촬상 장치.

(19)

상기 제1 및 제2 커패시터는 가변 커패시터인, 상기 (11)에 기재된 촬상 장치.

(20)

상기 제1 트랜지스터는 NMOS 트랜지스터이고 상기 제2 트랜지스터는 PMOS 트랜지스터인, 상기 (11)에 기재된 촬상 장치.

(21)

복수의 화소가 배치되어 있는 화소부와,

상기 화소의 화소 신호 및 상기 화소 신호와 역방향으로 선형으로 변화하는 참조 신호를 용량을 거쳐 가산한 신호에 의한 제1 전압과 기준이 되는 제2 전압을 비교한 결과에 기초하여, 상기 화소 신호의 AD(아날로그-디지털) 변환을 행하는 AD 변환부

를 구비하는 촬상 소자.

(22)

상기 AD 변환부는,

상기 제1 전압과 상기 제2 전압을 비교하고, 비교 결과를 나타내는 출력 신호를 출력하는 비교기를

구비하는 상기 (1)에 기재된 촬상 소자.

(23)

상기 비교기는,

상기 제1 전압이 제1 입력에 입력되며, 상기 출력 신호를 출력하는 제1 앰프를

구비하는 상기 (2)에 기재된 촬상 소자.

(24)

제1 용량과, 제2 용량을 더 구비하고,

상기 화소 신호는, 상기 제1 용량을 거쳐서 상기 제1 입력에 입력되고,

상기 참조 신호는, 상기 제2 용량을 거쳐서 상기 제1 입력에 입력되는, 상기 (3)에 기재된 촬상 소자.

(25)

상기 제1 용량 및 상기 제2 용량 중 적어도 하나가 가변인,

상기 (4)에 기재된 촬상 소자.

(26)

상기 제1 용량에 이용하는 커패시터의 조합, 및, 상기 제2 용량에 이용하는 커패시터의 조합 중 적어도 하나가 가변인

상기 (5)에 기재된 촬상 소자.

(27)

상기 AD 변환부는, 상기 화소부의 화소열마다 설치되고,

각 상기 AD 변환부가 AD 변환을 행하는 경우에, 상기 화소열의 도중에서, 상기 제1 용량에 이용하는 커패시터의 조합, 및, 상기 제2 용량에 이용하는 커패시터의 조합 중 적어도 하나를 1회 이상 변경하는 제어부를

더 구비하는 상기 (6)에 기재된 촬상 소자.

(28)

복수의 상기 화소열에서 복수의 상기 AD 변환부를 공유하고,

상기 제어부는, 상기 화소열의 도중에서, 상기 화소열과 상기 AD 변환부와의 조합을 1회 이상 변경하는

상기 (7)에 기재된 촬상 소자.

(29)

상기 제1 앰프는 차동 앰프이며, 상기 제2 전압이 제2 입력에 입력되는

상기 (3) 내지 (8) 중 어느 하나에 기재된 촬상 소자.

(30)

상기 제2 입력과 전원 또는 그라운드와의 사이에 접속되어 있는 커패시터를

더 구비하는 상기 (9)에 기재된 촬상 소자.

(31)

상기 제1 앰프는, 싱글형의 앰프인,

상기 (3) 내지 (8) 중 어느 하나에 기재된 촬상 소자.

(32)

상기 제1 앰프는, 소스 접지형의 앰프인

상기 (11)에 기재된 촬상 소자.

(33)

상기 제2 전압은, 상기 제1 앰프의 상기 제1 입력과 출력을 단락했을 때의 상기 제1 입력의 전압으로 설정되는

상기 (12)에 기재된 촬상 소자.

(34)

상기 제1 앰프의 출력에 접속되어 있는 클램프 회로를

더 구비하는 상기 (12) 또는 (13)에 기재된 촬상 소자.

(35)

상기 제1 앰프의 전류원을 구성하는 트랜지스터와,

상기 트랜지스터의 게이트에 인가하는 바이어스 전압을 보관 유지하는 샘플 홀드 회로

를 더 구비하는 상기 (12) 내지 (14) 중 어느 하나에 기재된 촬상 소자.

(36)

상기 제1 앰프의 출력을 증폭하는 제2 앰프를

더 구비하는 상기 (3) 내지 (15) 중 어느 하나에 기재된 촬상 소자.

(37)

상기 AD 변환부는,

상기 제1 전압과 상기 제2 전압의 비교를 개시하고 나서 상기 출력 신호가 반전할 때까지의 카운트값을 구하는 카운터를

더 구비하는 상기 (2) 내지 (16) 중 어느 하나에 기재된 촬상 소자.

(38)

상기 AD 변환부는, 상기 화소부의 화소열마다 설치되고 있는

상기 (1) 내지 (17) 중 어느 하나에 기재된 촬상 소자.

(39)

화소 신호 및 상기 화소 신호와 역방향으로 선형으로 변화하는 참조 신호를 용량을 거쳐 가산한 신호에 의한 제1 전압과 기준이 되는 제2 전압을 비교한 결과에 기초하여, 상기 화소 신호의 AD(아날로그-디지털) 변환을 행하는

촬상 소자의 제어 방법.

(40)

촬상 소자와,

상기 촬상 소자로부터 출력되는 신호를 처리하는 신호 처리부

를 구비하고,

상기 촬상 소자는,

복수의 화소가 배치되어 있는 화소부와,

상기 화소의 화소 신호 및 상기 화소 신호와 역방향으로 선형으로 변화하는 참조 신호를 용량을 거쳐 가산한 신호에 의한 제1 전압과 기준이 되는 제2 전압을 비교한 결과에 기초하여, 상기 화소 신호의 AD(아날로그-디지털) 변환을 행하는 AD 변환부

를 구비하는 전자기기.

100: 촬상 소자
101: 화소부
102: 타이밍 제어 회로
103: 수직 주사 회로
104: DAC
105: ADC군
106: 수평 전송 주사 회로
121-1 내지 121-n: 비교기
122-1 내지 122-n: 카운터
123-1 내지 123-n: 래치
200 내지 200i: 비교기
201, 211: 차동 앰프
221, 231: 출력 앰프
300 내지 300hb: 비교기
301: 앰프
311: 출력 앰프
400, 400-1, 400-2: 비교기
401, 401-1, 401-2: 비교 회로
C11 내지 C51: 커패시터
C61, C62: 가변 커패시터
C71 내지 C131: 커패시터
C141, C142: 가변 커패시터
C151 내지 C203: 커패시터
NT11 내지 NT131: NMOS 트랜지스터
PT11 내지 PT131: PMOS 트랜지스터
SW11 내지 SW203: 스위치

Claims (20)

1. 촬상 장치로서,
   화소 신호를 생성하도록 구성된 화소와 비교기를 포함하고,
   상기 비교기는,
   상기 화소 신호를 받아들이도록 구성된 제1 커패시터;
   참조 신호를 받아들이도록 구성된 제2 커패시터;
   상기 제1 커패시터 및 상기 제2 커패시터에 연결된 노드;
   상기 노드에 게이트가 연결된 제1 트랜지스터;
   상기 제1 트랜지스터에 연결된 제2 트랜지스터;
   상기 제2 트랜지스터의 게이트와 제1 전압이 공급되는 제1 라인 사이에 연결된 제3 커패시터;
   상기 제1 트랜지스터 및 상기 제1 전압과는 상이한 제2 전압이 공급되는 제2 라인에 연결된 제3 트랜지스터;
   상기 제2 트랜지스터 및 상기 제2 라인에 연결된 제4 트랜지스터; 및
   상기 제2 트랜지스터에 게이트가 연결된 제5 트랜지스터를 포함하고,
   상기 제5 트랜지스터는 상기 제1 및 제2 전압과는 상이한 제3 전압이 공급되는 제3 라인에 연결되는, 촬상 장치.
2. 제1항에 있어서,
   상기 제1 및 제2 커패시터는 제1 스위치를 거쳐 상기 제1 트랜지스터의 단자에 연결되고,
   상기 제3 커패시터는 제2 스위치를 거쳐 상기 제2 트랜지스터의 단자에 연결되는,
   촬상 장치.
3. 제2항에 있어서,
   상기 제1 트랜지스터의 상기 단자는 드레인이고, 상기 제2 트랜지스터의 상기 단자는 드레인인,
   촬상 장치.
4. 제2항에 있어서,
   상기 제1 및 제2 스위치는 동일 구동 신호에 의해 제어되는,
   촬상 장치.
5. 제2항에 있어서,
   상기 제1 및 제2 스위치는 상이한 구동 신호에 의해 제어되는,
   촬상 장치.
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 제1항에 있어서,
    상기 제1 및 제2 커패시터는 가변 커패시터인,
    촬상 장치.
11. 촬상 장치로서,
    화소 신호를 생성하도록 구성된 화소와 비교기를 포함하고,
    상기 비교기는,
    상기 화소 신호를 받아들이도록 구성된 제1 커패시터;
    참조 신호를 받아들이도록 구성된 제2 커패시터;
    상기 제1 커패시터 및 상기 제2 커패시터에 연결된 노드; 및
    싱글형 앰프를 포함하고,
    상기 싱글형 앰프는,
    상기 노드에 게이트가 연결된 제1 트랜지스터; 및
    제1 고정 전압이 공급되는 제1 라인과 상기 제1 트랜지스터 사이에 배치된 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 상기 제2 트랜지스터와 상기 제1 고정 전압과는 상이한 제2 고정 전압이 공급되는 제2 라인 사이에 연결되고,
    상기 제2 트랜지스터의 게이트는 상기 노드로부터 아이솔레이션(isolation)되어 있으며,
    상기 비교기는, 상기 제2 트랜지스터의 게이트와 상기 제1 라인의 사이에 접속된 제3 커패시터와, 상기 제2 트랜지스터의 게이트에 연결되는 제1 스위치를 더 포함하고,
    상기 제2 트랜지스터의 게이트는 상기 제1 스위치를 거쳐 바이어스 전압 입력 단자에 연결되는,
    촬상 장치.
12. 제11항에 있어서,
    상기 비교기는 제3 고정 전압이 공급되는 제3 라인 및 상기 노드에 연결되는 제3 트랜지스터를 더 포함하는,
    촬상 장치.
13. 제12항에 있어서,
    상기 제3 트랜지스터의 게이트는 제2 스위치를 거쳐 상기 노드에 연결되는,
    촬상 장치.
14. 제12항에 있어서,
    상기 제3 고정 전압은 상기 제2 고정 전압과 동등한,
    촬상 장치.
15. 제12항에 있어서,
    상기 비교기는 상기 제3 트랜지스터의 게이트를 상기 제3 라인에 연결하는 제4 커패시터를 더 포함하는,
    촬상 장치.
16. 제11항에 있어서,
    상기 비교기는 다단 앰프를 포함하는,
    촬상 장치.
17. 제16항에 있어서,
    상기 비교기는 상기 제2 트랜지스터에 게이트가 연결된 제3 트랜지스터를 더 포함하는,
    촬상 장치.
18. 제17항에 있어서,
    상기 제3 트랜지스터는 상기 제1 및 제2 전압과는 상이한 제3 고정 전압이 공급되는 제3 라인에 연결되는,
    촬상 장치.
19. 제11항에 있어서,
    상기 제1 및 제2 커패시터는 가변 커패시터인,
    촬상 장치.
20. 제11항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고 상기 제2 트랜지스터는 PMOS 트랜지스터인,
    촬상 장치.

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