JP6871815B2

JP6871815B2 - 撮像装置及びその駆動方法

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Description

本発明は、撮像装置及びその駆動方法に関する。

画素列毎にアナログデジタル（ＡＤ）変換部を備えた列並列ＡＤ変換器を搭載した撮像装置が提案されている。典型的な列並列ＡＤ変換器では、時間とともにレベルが変化する参照信号と画素信号とを比較器で比較し、比較の開始から比較器の出力信号が反転するまでの時間をカウントすることにより、画素信号のＡＤ変換を行っている。

このような列並列ＡＤ変換器を搭載した撮像装置では、比較器やバッファ回路を流れる貫通電流による消費電力の増加や電流変動による画質低下を抑制することが求められている。特許文献１には、比較器のリセット動作を実行する際に比較器の後段のバッファ回路に貫通電流が流れるのを防ぐために、バッファ回路をＮＡＮＤ回路により構成する技術が提案されている。

特許第４９７８７９５号公報

しかしながら、比較器の後段のバッファ回路で発生する貫通電流は、比較器のリセット動作時のみならず、比較器の出力信号が反転する際にも起こりうる。すなわち、比較器の出力信号が反転する際のスルーレートが遅い場合に、後段のバッファ回路で貫通電流が発生し、消費電力が増加することがあった。また、貫通電流が発生することに起因して生じる電源ノードやグラウンドノードにおける電流変動がノイズとなり、画質が劣化することがあった。

本発明の目的は、ＡＤ変換回路の動作に起因する消費電力の増加や画質の低下を抑制しうる撮像装置及びその駆動方法を提供することにある。

本発明の一観点によれば、光電変換により生じた電荷に基づく信号を出力する画素と、前記画素から出力される画素信号と参照信号とを比較し、比較結果に応じた信号を出力する比較器と、前記比較器から出力される信号をバッファするバッファ回路と、前記バッファ回路と第１の電源電圧が供給される第１ノードとの間及び前記バッファ回路と第２の電源電圧が供給される第２ノードとの間の少なくとも一方に設けられたスイッチと、前記比較器が前記画素信号と前記参照信号とを比較する比較動作を行う期間に、前記スイッチを非導通状態に制御する制御回路とを有する撮像装置が提供される。

また、本発明の他の一観点によれば、光電変換により生じた電荷に基づく信号を出力する画素と、前記画素から出力される画素信号と参照信号とを比較し、比較結果に応じた信号を出力する比較器と、前記比較器から出力される信号をバッファするバッファ回路と、を有する撮像装置の駆動方法であって、前記比較器が前記画素信号と前記参照信号とを比較する比較動作を行う際に、前記比較動作の前における前記比較器の出力に応じて、前記バッファ回路と第１の電源電圧が供給される第１ノードとの間又は前記バッファ回路と第２の電源電圧が供給される第２ノードとの間の接続を非導通状態にする撮像装置の駆動方法が提供される。

本発明によれば、ＡＤ変換回路の電源ノードとグラウンドノードとの間を流れる貫通電流を抑制し、ＡＤ変換回路の動作に起因する消費電力の増加や画質の低下を抑制することができる。

第１実施形態による撮像装置の概略構成を示すブロック図である。第１実施形態による撮像装置における画素の構成例を示す回路図である。第１実施形態による撮像装置において画素から出力される信号がカウンタに入力されるまでの経路を示す概略図である。第１実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。ＮＡＮＤ回路の一例を示す回路図である。第２実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。ＮＯＲ回路の一例を示す回路図である。第３実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。第４実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。第５実施形態による撮像システムの概略構成を示すブロック図である。第６実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による撮像装置及びその駆動方法について、図１乃至図５を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置における画素の構成例を示す回路図である。図３は、本実施形態による撮像装置において画素から出力される信号がカウンタに入力されるまでの経路を示す概略図である。図４は、本実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。図５は、ＮＡＮＤ回路の一例を示す回路図である。

本実施形態による撮像装置は、図１に示すように、画素アレイ部１０と、垂直走査回路２０と、読み出し回路部３０と、ＡＤ変換回路部４０と、ランプ信号発生回路５０と、制御回路６０と、水平走査回路７０と、出力回路８０と、を有している。

画素アレイ部１０には、複数行及び複数列に渡ってマトリクス状に配された複数の画素１２が設けられている。図１には、画素アレイ部１０を構成する画素１２のうち、３行×４列に配列された１２個の画素１２を示しているが、画素アレイ部１０を構成する画素１２の数は、特に限定されるものではない。

画素アレイ部１０の各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。本明細書では、制御線１４の延在する第１の方向を、行方向と表記することがある。

また、画素アレイ部１０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、垂直出力線１６が配されている。垂直出力線１６は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。本明細書では、垂直出力線１６の延在する第２の方向を、列方向と表記することがある。

各行の制御線１４は、垂直走査回路２０に接続されている。垂直走査回路２０は、画素１２から画素信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、制御線１４を介して画素１２に供給する回路部である。各列の垂直出力線１６の一端は、読み出し回路部３０に接続されている。

読み出し回路部３０は、画素アレイ部１０の各列に対応する複数の列読み出し回路３２を有する。画素１２から読み出された画素信号は、垂直出力線１６を介して対応する列の列読み出し回路３２に入力される。列読み出し回路３２は、画素信号をサンプリングしホールドするサンプル・ホールド回路としての機能を備え、必要に応じて画素信号に対して所定の処理、例えば増幅処理等を実施する回路部である。

ＡＤ変換回路部４０は、列並列ＡＤ変換器であり、画素アレイ部１０の各列に対応する複数の比較器４２、複数のバッファ回路４４及び複数のカウンタ４６を有する。ＡＤ変換回路部４０のこれら構成要素のうち、比較器４２はアナログ回路により構成され、バッファ回路４４及びカウンタ４６はデジタル回路により構成される。

比較器４２は、２つの入力端子と１つの出力端子とを含む。各列の比較器４２の入力端子には、対応する列の列読み出し回路３２からの出力信号と、ランプ信号発生回路５０から供給される参照信号（ランプ信号）とが入力される。ランプ信号は、時間の経過とともにレベルが所定値から徐々に増加し或いは低下する信号である。各列のバッファ回路４４の入力端子には、対応する列の比較器４２の出力端子が接続される。カウンタ４６は、３つの入力端子と１つの出力端子とを含む。各列のカウンタ４６の入力端子には、対応する列のバッファ回路４４の出力端子と、制御回路６０と、水平走査回路７０とが接続されている。各列のカウンタ４６の出力端子は、水平出力線４８を介して出力回路８０に接続されている。

水平走査回路７０は、カウンタ４６に記憶された画素信号を出力するための制御信号を、各列のカウンタ４６に供給する回路部である。出力回路８０は、画素信号に対して相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）等の処理を行う信号処理部や、ＬＶＤＳ（Low Voltage Differential Signaling）等の外部インターフェースを含む。

制御回路６０は、垂直走査回路２０、読み出し回路部３０、ＡＤ変換回路部４０、ランプ信号発生回路５０、水平走査回路７０、出力回路８０に、それらの動作やそのタイミングを制御する制御信号を供給するための回路部である。これら制御信号の少なくとも一部は、撮像装置１００の外部から供給してもよい。また、制御回路６０は、読み出し回路部３０を構成するアンプ（図示せず）やＡＤ変換回路部４０を構成する比較器４２（図３等を参照）などに流れる電流を制御するバイアス回路部を含む。

図２は、画素アレイ部１０を構成する画素１２の一例を示す回路図である。複数の画素１２の各々は、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを含む。

光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤのフォトダイオードは、アノードが接地電圧線に接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆる浮遊拡散（フローティングディフュージョン：ＦＤ）部である。ＦＤ部は、容量成分（浮遊拡散容量）を含み、電荷の保持部としての機能を備える。図２には、この容量を、ＦＤ部に一方の端子が接続された容量素子（Ｃ１）で表している。以後の説明では、ＦＤ部を、保持部Ｃ１と表記することがある。保持部Ｃ１を構成する容量素子の他方の端子は、接地されている。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧線（Ｖｄｄ）に接続されている。なお、リセットトランジスタＭ２のドレインに供給される電圧と、増幅トランジスタＭ３のドレインに供給される電圧とは、同じであってもよいし、異なっていてもよい。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線１６に接続されている。

図２の画素構成の場合、画素アレイ部１０に配された各行の制御線１４は、信号線ＴＸ，ＲＳＴ，ＳＥＬを含む。信号線ＴＸは、対応する行に属する画素１２の転送トランジスタＭ１のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなしている。信号線ＲＳＴは、対応する行に属する画素１２のリセットトランジスタＭ２のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなしている。信号線ＳＥＬは、対応する行に属する画素１２の選択トランジスタＭ４のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなしている。

信号線ＴＸには、垂直走査回路２０から、転送トランジスタＭ１を制御するための駆動パルスである制御信号ＰＴＸが出力される。信号線ＲＳＴには、垂直走査回路２０から、リセットトランジスタＭ２を制御するための駆動パルスである制御信号ＰＲＳＴが出力される。信号線ＳＥＬには、垂直走査回路２０から、選択トランジスタＭ４を制御するための駆動パルスである制御信号ＰＳＥＬが出力される。各トランジスタがＮ型トランジスタで構成される場合、垂直走査回路２０からハイレベルの制御信号が供給されると対応するトランジスタがオンとなる。また、垂直走査回路２０からローレベルの制御信号が供給されると対応するトランジスタがオフとなる。

画素アレイ部１０の各列に配された垂直出力線１６は、列方向に並ぶ画素１２の選択トランジスタＭ４のソースにそれぞれ接続され、これら画素１２に共通の信号線をなしている。なお、画素１２の選択トランジスタＭ４は、省略してもよい。この場合、垂直出力線１６は、増幅トランジスタＭ３のソースに接続される。垂直出力線１６には、電流源１８が接続されている。電流源１８は、図示しないバイアス回路部により制御される。

光電変換部ＰＤは、入射光をその光量に応じた量の電荷（ここでは電子）に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１は、光電変換部ＰＤが保持する電荷を保持部Ｃ１に転送する転送部である。保持部Ｃ１は、光電変換部ＰＤから転送された電荷を保持するとともに、増幅部の入力ノード（増幅トランジスタＭ３のゲート）でもあるＦＤ部の電圧を、保持部Ｃ１の容量と転送された電荷の量とに応じた電圧に設定する。リセットトランジスタＭ２はＦＤ部を、電源電圧線Ｖｄｄの電圧に応じた所定の電圧にリセットするリセット部である。選択トランジスタＭ４は、垂直出力線１６に信号を出力する画素１２を選択する。増幅トランジスタＭ３は、ドレインに電源電圧が供給され、ソースに選択トランジスタＭ４を介して電流源１８からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、ＦＤ部の電圧に基づく増幅信号を、選択トランジスタＭ４を介して垂直出力線１６に出力する。

画素１２の転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４は、前述のように、垂直走査回路２０から制御信号線ＴＸ，ＲＳＴ，ＳＥＬを介して供給される制御信号ＰＴＸ，ＰＲＳＴ，ＰＳＥＬにより、行単位で制御される。制御信号ＰＳＥＬにより選択された行に属する画素１２の画素信号は、それぞれの画素１２の対応する垂直出力線１６に、同時に出力される。

垂直出力線１６に出力された画素信号は、読み出し回路部３０に入力され、各列の列読み出し回路３２において所定の処理、例えば増幅処理等が行われた後、ＡＤ変換回路部４０へと出力される。

ＡＤ変換回路部４０に入力された画素信号と、ランプ信号発生回路５０から出力される参照信号（ランプ信号）とは、比較器４２に入力される。比較器４２は、画素信号の信号レベルと参照信号の信号レベルとを比較する比較動作を行う。比較器４２は、画素信号の信号レベルとランプ信号の信号レベルとの比較結果に応じて得られる信号を、バッファ回路４４を介してカウンタ４６に出力する。カウンタ４６は、制御回路６０が生成するクロック信号のクロック数をカウントし、画素信号の信号レベルとランプ信号の信号レベルとの大小関係が反転したタイミングにおけるカウント値を、画素信号のデジタル値として記憶する。

水平走査回路７０は、ＡＤ変換回路部４０のカウンタ４６に、列ごとに順次、制御信号を出力する。水平走査回路７０から制御信号を受信したカウンタ４６は、ＡＤ変換した画素信号を、水平出力線４８を介して出力回路８０へと出力する。

出力回路８０は、ＡＤ変換回路部４０から入力された画素信号に対してデジタルＣＤＳ等の所定の信号処理を行った後、外部インターフェースを介して信号処理後の画素信号を外部へと出力する。

図３は、画素１２から出力される画素信号がカウンタ４６に入力されるまでの経路の概略図である。図３には説明の簡略化のため、上述の撮像装置の構成部分のうち、画素１２、ランプ信号発生回路５０、比較器４２、バッファ回路４４及びカウンタ４６のみを示している。図３に示す構成部分のうち、画素１２、比較器４２及びランプ信号発生回路５０はアナログ回路により構成され、バッファ回路４４及びカウンタ４６はデジタル回路により構成される。

画素１２は、受光量に応じたアナログの画素信号を比較器４２に供給する。また、比較器４２には、参照信号供給回路としてのランプ信号発生回路５０から時間とともに信号レベルが傾斜状に変化するランプ波形の信号（ランプ信号）が供給される。比較器４２は、画素１２からの画素信号とランプ信号発生回路５０からの信号とを比較して得られる信号をバッファ回路４４に出力する。バッファ回路４４は、比較器４２から出力されるスルーレートが遅いアナログ信号を、スルーレートが早いロジック信号へと変換し、カウンタ４６に出力する。例えば、参照信号が画素信号より大である場合にはハイ（Ｈｉｇｈ（Ｈｉ））レベルの信号がカウンタ４６に供給され、参照信号が画素信号より小である場合にはロー（Ｌｏｗ（Ｌｏ））レベルの差信号がカウンタ４６に供給される。ここでは、アナログ的な中間値を持つ信号やスルーレートが遅い信号を処理する回路をアナログ回路と、Ｈｉ／Ｌｏの二値化した信号のみを扱う回路をデジタル回路と、それぞれ定義するものとする。

図４（ａ）に、比較器４２及びバッファ回路４４のより具体的な構成例を示す。比較器４２は、例えば差動増幅回路からなり、反転入力端子に画素信号が入力され、非反転入力端子にランプ信号である参照信号が入力される。参照信号は、時間の経過とともに信号レベルが徐々に増加するランプ信号である。バッファ回路４４は、ＮＡＮＤ回路５２と、スイッチＳＷとを含む。

ＮＡＮＤ回路５２は、２入力ＮＡＮＤ回路であり、一方の入力端子に比較器４２の出力信号が入力され、他方の入力端子に制御信号ＰＭＡＳＫが入力される。スイッチＳＷは、第１の電源電圧（Ｖｄｄ）が供給される第１ノードである電源ノードとＮＡＮＤ回路５２との間に接続される。バッファ回路４４の出力端子であるＮＡＮＤ回路５２の出力端子は、容量成分を含む。図にはこの容量成分を、ＮＡＮＤ回路５２の出力端子に接続された容量Ｃで表している。容量Ｃは、ＮＡＮＤ回路５２の出力端子の寄生容量であってもよいし、ＮＡＮＤ回路５２の出力端子に意図的に接続された容量素子であってもよい。

ＮＡＮＤ回路５２を構成する２入力ＮＡＮＤ回路は、特に限定されるものではないが、例えば図５に示す回路により構成することができる。図５に示すＮＡＮＤ回路は、直列接続された２つのＮ型ＭＯＳトランジスタＭＮ１，ＭＮ２と、並列接続された２つのＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２とを含む。Ｐ型ＭＯＳトランジスタＭＰ１のソース及びＰ型ＭＯＳトランジスタＭＰ２のソースは、電源ノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のドレイン及びＰ型ＭＯＳトランジスタＭＰ２のドレインは、Ｎ型ＭＯＳトランジスタＭＮ１のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソースは、Ｎ型ＭＯＳトランジスタＭＮ２のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のソースは、第２の電源電圧（接地電圧）が供給される第２ノードであるグラウンド（ＧＮＤ）ノードに接続されている。

Ｐ型ＭＯＳトランジスタＭＰ１のゲートとＮ型ＭＯＳトランジスタＭＮ１のゲートとは接続されており、この接続ノードが２入力ＮＡＮＤ回路の一方の入力端子（ＶＣＯＭＰ）となる。また、Ｐ型ＭＯＳトランジスタＭＰ２のゲートとＮ型ＭＯＳトランジスタＭＮ２のゲートとは接続されており、この接続ノードが２入力ＮＡＮＤ回路の他方の入力端子（ＰＭＡＳＫ）となる。また、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン、Ｐ型ＭＯＳトランジスタＭＰ２のドレイン及びＮ型ＭＯＳトランジスタＭＮ１のドレインの接続ノードがＮＡＮＤ回路の出力端子（ＶＯＵＴ）となる。

スイッチＳＷは、制御回路６０から供給される制御信号ＰＳＷにより接続状態が制御されるスイッチである。例えば、スイッチＳＷは、制御信号ＰＳＷがハイレベルのときにオン（導通状態）となり、制御信号ＰＳＷがローレベルのときにオフ（非導通状態）となる。図５に示す２入力ＮＡＮＤ回路をバッファ回路４４のＮＡＮＤ回路５２に適用する場合、スイッチＳＷは、電源ノードと、Ｐ型ＭＯＳトランジスタＭＰ１のソースと、Ｐ型ＭＯＳトランジスタＭＰ２のソースとの接続部であるノードＮ２に配される。

図４（ｂ）は、バッファ回路４４の動作を示すタイミングチャートである。図４（ｂ）において、時刻ｔ１から時刻ｔ３の期間がリセット信号のＡＤ変換期間であり、時刻ｔ４から時刻ｔ６の期間が光信号のＡＤ変換期間である。時刻ｔ２は、リセット信号のＡＤ変換期間において、比較器４２の出力信号がローレベルからハイレベルに遷移するタイミングである。時刻ｔ５は、光信号のＡＤ変換期間において、比較器４２の出力信号がローレベルからハイレベルに遷移するタイミングである。

本実施形態による撮像装置では、これらＡＤ変換期間に先立ち、バッファ回路４４にローレベルの制御信号ＰＭＡＳＫを供給するとともに、ハイレベルの制御信号ＰＳＷを供給してスイッチＳＷをオンにする。このとき、比較器４２の出力信号（ＶＣＯＭＰ）は、例えばローレベルである。ＮＡＮＤ回路５２は、ローレベルの入力信号（ＰＭＡＳＫ）を受けて、ハイレベルの信号を出力する。これにより、容量Ｃに電荷がチャージされ、ＮＡＮＤ回路５２の出力はハイレベルの状態にホールドされる。

ＡＤ変換期間中は、制御信号ＰＭＡＳＫをハイレベルで保持し、制御信号ＰＳＷをローレベルで保持する。すなわち、ＡＤ変換期間中は、スイッチＳＷをオフ状態に制御する。時刻ｔ２或いは時刻ｔ５において比較器４２の出力信号がローレベルからハイレベルへと遷移すると、ＮＡＮＤ回路５２は、ハイレベルの入力信号（ＶＣＯＭＰ）とハイレベルの入力信号（ＰＭＡＳＫ）を受けて、ローレベルの信号を出力する。

図５のＮＡＮＤ回路を用いて説明すると、信号ＶＣＯＭＰと制御信号ＰＭＡＳＫがともにハイレベルとなり、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２がともにオンになる。これにより、ＮＡＮＤ回路の出力端子（ＶＯＵＴ）がＮ型ＭＯＳトランジスタＭＮ１，ＭＮ２を介してＧＮＤノードに接続され、容量Ｃにチャージされた電荷が引き抜かれる。これにより、ＮＡＮＤ回路の出力信号がローレベルへと遷移する。これにより、比較器４２の出力変化に応じた判定パルスをカウンタ４６に出力することができる。

比較器４２の出力信号がローレベルからハイレベルへと遷移する際、比較器４２の出力スルーレートが遅い場合に、Ｐ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１とが同時にオンになる期間が生じることがある。しかしながら、本実施形態による撮像装置のバッファ回路４４では、電源ノードとＮＡＮＤ回路５２との間にスイッチＳＷを設け、このスイッチＳＷはＡＤ変換期間の間はオフにするため、電源ノードとＧＮＤノードとの間に貫通電流が流れることはない。

容量ＣによりホールドするＮＡＮＤ回路５２の出力端子の電圧は、ＡＤ変換時において比較器４２の出力信号が反転する前に期待されるバッファ回路４４（ＮＡＮＤ回路５２）の出力と反対の極性になっていればよい。本実施形態では、ＡＤ変換時において比較器４２の出力信号が反転する前に期待されるバッファ回路４４（ＮＡＮＤ回路５２）の出力はローレベルのため、容量Ｃはハイレベルに相当する電圧をホールドするように構成される。ＡＤ変換時において比較器４２の出力信号が反転する前に期待されるバッファ回路４４の出力がハイレベルの場合については、第２実施形態で説明する。

本実施形態では、バッファ回路４４をＮＡＮＤ回路５２で構成しているため、反転動作前の制御信号ＰＳＷがハイレベルの期間における比較器４２の出力が不定であっても、制御信号ＰＭＡＳＫの極性のみで容量Ｃのレベルを設定することができる利点がある。しかしながら、制御信号ＰＳＷがハイレベルの期間における比較器４２の出力の極性を制御可能な場合は、ＮＯＲ回路などの別回路でバッファ回路４４を構成しても構わない。

このように、本実施形態によれば、ＡＤ変換回路の電源ノードとグラウンドノードとの間を流れる貫通電流を抑制し、ＡＤ変換回路の動作に起因する消費電力の増加や画質の低下を抑制することができる。

［第２実施形態］
本発明の第２実施形態による撮像装置及びその駆動方法について、図６及び図７を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。図７は、ＮＯＲ回路の一例を示す回路図である。
本実施形態による撮像装置は、ＡＤ変換回路部４０のバッファ回路４４の構成が異なるほかは、第１実施形態による撮像装置と同様である。

図６（ａ）に、本実施形態による撮像装置の比較器４２及びバッファ回路４４のより具体的な構成例を示す。比較器４２は、例えば差動増幅回路からなり、反転入力端子に画素信号が入力され、非反転入力端子にランプ信号である参照信号が入力される。参照信号は、時間の経過とともに信号レベルが徐々に低下するランプ信号である。バッファ回路４４は、ＮＯＲ回路５３と、スイッチＳＷとを含む。

ＮＯＲ回路５３は、２入力ＮＯＲ回路であり、一方の入力端子に比較器４２の出力信号が入力され、他方の入力端子に制御信号ＰＭＡＳＫが入力される。スイッチＳＷは、ＮＯＲ回路５３とＧＮＤノードとの間に接続される。バッファ回路４４の出力端子でもあるＮＯＲ回路５３の出力端子は、容量成分を含む。図にはこの容量成分を、ＮＯＲ回路５３の出力端子に接続された容量Ｃで表している。容量Ｃは、ＮＯＲ回路５３の出力端子の寄生容量であってもよいし、ＮＯＲ回路５３の出力端子に意図的に接続された容量素子であってもよい。

ＮＯＲ回路５３を構成する２入力ＮＯＲ回路は、特に限定されるものではないが、例えば図７に示す回路により構成することができる。図７に示すＮＯＲ回路は、直列接続された２つのＰ型ＭＯＳトランジスタＭＰ３，ＭＰ４と、並列接続された２つのＮ型ＭＯＳトランジスタＭＮ３，ＭＮ４とを含む。Ｎ型ＭＯＳトランジスタＭＮ３のソース及びＮ型ＭＯＳトランジスタＭＮ４のソースは、グラウンド（ＧＮＤ）ノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ３のドレイン及びＮ型ＭＯＳトランジスタＭＮ４のドレインは、Ｐ型ＭＯＳトランジスタＭＰ４のドレインに接続されている。Ｐ型ＭＯＳトランジスタＭＰ４のソースは、Ｐ型ＭＯＳトランジスタＭＰ３のドレインに接続されている。Ｐ型ＭＯＳトランジスタＭＰ３のソースは、電源ノードに接続されている。

Ｐ型ＭＯＳトランジスタＭＰ３のゲートとＮ型ＭＯＳトランジスタＭＮ３のゲートとは接続されており、この接続ノードが２入力ＮＯＲ回路の一方の入力端子（ＶＣＯＭＰ）となる。また、Ｐ型ＭＯＳトランジスタＭＰ４のゲートとＮ型ＭＯＳトランジスタＭＮ４のゲートとは接続されており、この接続ノードが２入力ＮＯＲ回路の他方の入力端子（ＰＭＡＳＫ）となる。また、Ｎ型ＭＯＳトランジスタＭＮ３のドレイン、Ｎ型ＭＯＳトランジスタＭＮ４のドレイン及びＰ型ＭＯＳトランジスタＭＰ４のドレインの接続ノードがＮＯＲ回路の出力端子（ＶＯＵＴ）となる。

スイッチＳＷは、制御回路６０から供給される制御信号ＰＳＷにより接続状態が制御されるスイッチである。例えば、スイッチＳＷは、制御信号ＰＳＷがハイレベルのときにオン（導通状態）となり、制御信号ＰＳＷがローレベルのときにオフ（非導通状態）となる。図７に示す２入力ＮＯＲ回路をバッファ回路４４のＮＯＲ回路５３に適用する場合、スイッチＳＷは、ＧＮＤノードとＮ型ＭＯＳトランジスタＭＮ３のソースとの接続部であるノードＮ３に配される。

図６（ｂ）は、バッファ回路４４の動作を示すタイミングチャートである。図６（ｂ）において、時刻ｔ１から時刻ｔ３の期間がリセット信号のＡＤ変換期間であり、時刻ｔ４から時刻ｔ６の期間が光信号のＡＤ変換期間である。時刻ｔ２は、リセット信号のＡＤ変換期間において、比較器４２の出力信号がハイレベルからローレベルに遷移するタイミングである。時刻ｔ５は、光信号のＡＤ変換期間において、比較器４２の出力信号がハイレベルからローレベルに遷移するタイミングである。

本実施形態による撮像装置では、これらＡＤ変換期間に先立ち、バッファ回路４４にハイレベルの制御信号ＰＭＡＳＫを供給するとともに、ハイレベルの制御信号ＰＳＷを供給してスイッチＳＷをオンにする。このとき、比較器４２の出力信号（ＶＣＯＭＰ）は、例えばハイレベルである。ＮＯＲ回路５３は、ハイレベルの入力信号（ＰＭＡＳＫ）を受けて、ローレベルの信号を出力する。これにより、容量Ｃの電荷はＧＮＤノードへと引き抜かれ、ＮＯＲ回路５３の出力はローレベルの状態にホールドされる。

ＡＤ変換期間中は、制御信号ＰＭＡＳＫをローレベルで保持し、制御信号ＰＳＷをローレベルで保持する。すなわち、ＡＤ変換期間中は、スイッチＳＷをオフ状態に制御する。時刻ｔ２或いは時刻ｔ５において比較器４２の出力信号がハイレベルからローレベルへと遷移すると、ＮＯＲ回路５３は、ローレベルの入力信号（ＶＣＯＭＰ）とローレベルの入力信号（ＰＭＡＳＫ）を受けて、ハイレベルの信号を出力する。

図７のＮＯＲ回路を用いて説明すると、信号ＶＣＯＭＰと制御信号ＰＭＡＳＫがともにローレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ３，ＭＰ４がともにオンになる。これにより、ＮＯＲ回路５３の出力端子（ＶＯＵＴ）がＰ型ＭＯＳトランジスタＭＰ３，ＭＰ４を介して電源ノードに接続され、容量Ｃに電荷がチャージされる。これにより、ＮＯＲ回路５３の出力信号がハイレベルへと遷移する。これにより、比較器４２の出力変化に応じた判定パルスをカウンタ４６に出力することができる。

比較器４２の出力信号がハイレベルからローレベルへと遷移する際、比較器４２の出力スルーレートが遅い場合に、Ｐ型ＭＯＳトランジスタＭＰ３とＮ型ＭＯＳトランジスタＭＮ３とが同時にオンになる期間が生じることがある。しかしながら、本実施形態による撮像装置のバッファ回路４４では、ＧＮＤノードとＮＯＲ回路５３との間にスイッチＳＷを設け、このスイッチＳＷはＡＤ変換期間の間はオフにするため、電源ノードとＧＮＤノードとの間に貫通電流が流れることはない。

容量ＣによりホールドするＮＯＲ回路５３の出力端子の電圧は、ＡＤ変換時において比較器４２の出力信号が反転する前に期待されるＮＯＲ回路５３の出力と反対の極性になっていればよい。本実施形態では、参照信号の傾きが第１実施形態とは逆になっているため、ＡＤ変換時において比較器４２の出力信号が反転する前に期待されるＮＯＲ回路５３の出力はハイレベルのため、容量Ｃはローレベルに相当する電圧をホールドするように構成される。

本実施形態では、バッファ回路４４をＮＯＲ回路５３で構成しているため、反転動作前の制御信号ＰＳＷがハイレベルの期間における比較器４２の出力が不定であっても、制御信号ＰＭＡＳＫの極性のみで容量Ｃのレベルを設定することができる利点がある。しかしながら、制御信号ＰＳＷがハイレベルの期間における比較器４２の出力の極性を制御可能な場合は、第１実施形態で用いたＮＡＮＤ回路など、別回路でバッファ回路４４を構成しても構わない。

［第３実施形態］
本発明の第３実施形態による撮像装置及びその駆動方法について、図８を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図８は、本実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。
本実施形態による撮像装置は、ＡＤ変換回路部４０のバッファ回路４４の構成が異なるほかは、第１実施形態による撮像装置と同様である。

図８（ａ）に、本実施形態による撮像装置の比較器４２及びバッファ回路４４のより具体的な構成例を示す。比較器４２は、例えば差動増幅回路からなり、反転入力端子に画素信号が入力され、非反転入力端子にランプ信号である参照信号が入力される。参照信号は、リセット信号のＡＤ変換期間では時間の経過とともに信号レベルが徐々に低下するランプ信号であり、光信号のＡＤ変換期間では時間の経過とともに信号レベルが徐々に増加するランプ信号である。バッファ回路４４は、ＮＡＮＤ回路５２と、スイッチＳＷ１，ＳＷ２とを含む。

ＮＡＮＤ回路５２は、２入力ＮＡＮＤ回路であり、一方の入力端子に比較器４２の出力信号が入力され、他方の入力端子に制御信号ＰＭＡＳＫが入力される。スイッチＳＷ１は、ＮＡＮＤ回路５２とＧＮＤノードとの間に接続される。また、スイッチＳＷ２は、電源ノードとＮＡＮＤ回路５２との間に接続される。バッファ回路４４の出力端子でもあるＮＡＮＤ回路５２の出力端子は、容量成分を含む。図にはこの容量成分を、ＮＡＮＤ回路５２の出力端子に接続された容量Ｃで表している。容量Ｃは、ＮＡＮＤ回路５２の出力端子の寄生容量であってもよいし、ＮＡＮＤ回路５２の出力端子に意図的に接続された容量素子であってもよい。

スイッチＳＷ１は、制御回路６０から供給される制御信号ＰＳＷ１により接続状態が制御されるスイッチである。例えば、スイッチＳＷ１は、制御信号ＰＳＷ１がハイレベルのときにオン（導通状態）となり、制御信号ＰＳＷ１がローレベルのときにオフ（非導通状態）となる。また、スイッチＳＷ２は、制御回路６０から供給される制御信号ＰＳＷ２により接続状態が制御されるスイッチである。例えば、スイッチＳＷ２は、制御信号ＰＳＷ２がハイレベルのときにオン（導通状態）となり、制御信号ＰＳＷ２がローレベルのときにオフ（非導通状態）となる。図５に示す２入力ＮＡＮＤ回路をバッファ回路４４のＮＡＮＤ回路５２に適用する場合、スイッチＳＷ１はノードＮ１に配され、ＳＷ２はノードＮ２に配される。

図８（ａ）に示す構成のバッファ回路４４を適用する場合の一例は、比較器４２に入力する参照信号として、信号レベルが徐々に増加するアップ信号と、信号レベルが徐々に低下するダウン信号との両方を用いる場合である。例えば、リセット信号のＡＤ変換にダウン信号を用い、光信号のＡＤ変換にアップ信号を用いることができる。

図８（ｂ）は、バッファ回路４４の動作を示すタイミングチャートである。図８（ｂ）において、時刻ｔ１から時刻ｔ３の期間がリセット信号のＡＤ変換期間であり、時刻ｔ４から時刻ｔ６の期間が光信号のＡＤ変換期間である。時刻ｔ２は、リセット信号のＡＤ変換期間において、比較器４２の出力信号がハイレベルからローレベルに遷移するタイミングである。時刻ｔ５は、光信号のＡＤ変換期間において、比較器４２の出力信号がローレベルからハイレベルに遷移するタイミングである。

本実施形態による撮像装置では、リセット信号のＡＤ変換期間に先立ち、バッファ回路４４にハイレベルの制御信号ＰＭＡＳＫを供給するとともに、ハイレベルの制御信号ＰＳＷ１を供給してスイッチＳＷ１をオンにする。このとき、比較器４２の出力信号（ＶＣＯＭＰ）はハイレベルである。ＮＡＮＤ回路５２は、ハイレベルの入力信号（ＶＣＯＭＰ）とハイレベルの入力信号（ＰＭＡＳＫ）を受けて、ローレベルの信号を出力する。これにより、容量Ｃの電荷はスイッチＳＷ１を介してＧＮＤノードへと引き抜かれ、ＮＡＮＤ回路５２の出力はローレベルの状態にホールドされる。

リセット信号のＡＤ変換期間中は、制御信号ＰＭＡＳＫ，ＰＳＷ２をハイレベルで保持し、制御信号ＰＳＷ１をローレベルで保持する。すなわち、ＡＤ変換期間中は、スイッチＳＷ１をオフ状態、スイッチＳＷ２をオン状態に制御する。時刻ｔ２において比較器４２の出力信号がハイレベルからローレベルへと遷移すると、ＮＡＮＤ回路５２は、ローレベルの入力信号（ＶＣＯＭＰ）とハイレベルの入力信号（ＰＭＡＳＫ）を受けて、ハイレベルの信号を出力する。

図５のＮＡＮＤ回路を用いて説明すると、信号ＶＣＯＭＰがローレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオンになる。これにより、ＮＡＮＤ回路の出力端子がＰ型ＭＯＳトランジスタＭＰ１及びスイッチＳＷ２を介して電源ノードに接続され、容量Ｃに電荷がチャージされる。これにより、ＮＡＮＤ回路５２の出力信号がハイレベルへと遷移する。これにより、比較器４２の出力変化に応じた判定パルスをカウンタ４６に出力することができる。

比較器４２の出力信号がハイレベルからローレベルへと遷移する際、比較器４２の出力スルーレートが遅い場合に、Ｐ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１とが同時にオンになる期間が生じることがある。しかしながら、本実施形態による撮像装置のバッファ回路４４では、ＧＮＤノードとＮＡＮＤ回路５２との間にスイッチＳＷ１を設け、このスイッチＳＷ１はＡＤ変換期間の間はオフにするため、電源ノードとＧＮＤノードとの間に貫通電流が流れることはない。

一方、光信号のＡＤ変換では、光信号のＡＤ変換期間に先立ち、バッファ回路４４にローレベルの制御信号ＰＭＡＳＫを供給するとともに、ハイレベルの制御信号ＰＳＷ２を供給してスイッチＳＷ２をオンにする。このとき、比較器４２の出力信号（ＶＣＯＭＰ）はローレベルである。ＮＡＮＤ回路５２は、ローレベルの入力信号（ＰＭＡＳＫ）を受けて、ハイレベルの信号を出力する。これにより、容量ＣにスイッチＳＷ２を介して電荷がチャージされ、ＮＡＮＤ回路５２の出力はハイレベルの状態にホールドされる。

なお、リセット信号のＡＤ変換期間の後、ＮＡＮＤ回路５２の出力端子は既にハイレベルの状態になっているため、リセット信号のＡＤ変換期間と光信号のＡＤ変換期間との間の期間における容量Ｃへの電荷のチャージは、省略することもできる。

光信号のＡＤ変換期間中は、制御信号ＰＭＡＳＫ，ＰＳＷ１をハイレベルで保持し、制御信号ＰＳＷ２をローレベルで保持する。すなわち、ＡＤ変換期間中は、スイッチＳＷ２をオフ状態、スイッチＳＷ１をオン状態に制御する。時刻ｔ５において比較器４２の出力信号がローレベルからハイレベルへと遷移すると、ＮＡＮＤ回路５２は、ハイレベルの入力信号（ＶＣＯＭＰ）とハイレベルの入力信号（ＰＭＡＳＫ）を受けて、ローレベルの信号を出力する。

図５のＮＡＮＤ回路を用いて説明すると、信号ＶＣＯＭＰと制御信号ＰＭＡＳＫがともにハイレベルとなり、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２がともにオンになる。これにより、ＮＡＮＤ回路の出力端子（ＶＯＵＴ）がＮ型ＭＯＳトランジスタＭＮ１，ＭＮ２及びスイッチＳＷ１を介してＧＮＤノードに接続され、容量Ｃにチャージされた電荷が引き抜かれる。これにより、ＮＡＮＤ回路５２の出力信号がローレベルへと遷移する。これにより、比較器４２の出力変化に応じた判定パルスをカウンタ４６に出力することができる。

比較器４２の出力信号がローレベルからハイレベルへと遷移する際、比較器４２の出力スルーレートが遅い場合に、Ｐ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１とが同時にオンになる期間が生じることがある。しかしながら、本実施形態による撮像装置のバッファ回路４４では、電源ノードとＮＡＮＤ回路５２との間にスイッチＳＷ２を設け、このスイッチＳＷ２はＡＤ変換期間の間はオフにするため、電源ノードとＧＮＤノードとの間に貫通電流が流れることはない。

［第４実施形態］
本発明の第４実施形態による撮像装置及びその駆動方法について、図９を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による撮像装置の具体的な構成例及び駆動方法を示す図である。

第１乃至第３実施形態では、画素信号とランプ信号とを比較するランプ型ＡＤ変換器への適用例を説明したが、ＡＤ変換期間中に電源ノードとＧＮＤノードとの間に貫通電流が流れる現象は、逐次比較型のＡＤ変換器を用いた場合にも同様に起こりうる。本実施形態では、ＡＤ変換回路部４０を逐次比較型のＡＤ変換器により構成した場合の適用例について説明する。
本実施形態による撮像装置は、ＡＤ変換回路部４０の構成が異なるほかは、第１実施形態による撮像装置と同様である。

本実施形態による撮像装置のＡＤ変換回路部４０は、図９（ａ）に示すように、比較器４２、バッファ回路４４、逐次比較レジスタ５４及びＤ／Ａ変換器５６を有する。バッファ回路４４は、第１実施形態と同様の構成であり、電源ノードとＮＡＮＤ回路５２との間に、制御信号ＰＳＷで制御されるスイッチＳＷを有している。

逐次比較ＡＤ変換では、逐次比較レジスタ５４で生成した所定のビット数の参照値をＤ／Ａ変換器５６でアナログ信号に変換し、比較器４２へと入力する。比較器４２は、画素信号と参照信号とを比較し、比較結果である出力信号を、バッファ回路４４を介して逐次比較レジスタ５４に供給する。逐次比較レジスタ５４では、比較器４２の出力信号の値に応じて、次の周期で比較器４２に出力する参照値を生成する。この比較処理により、最上位ビットから最下位ビットまで１ビットずつ決定していき、画素信号をデジタル信号に変換する。各ビットの比較処理は、基準となるクロック（ＣＬＫ）周期毎に行われる。

一例として、画素信号をｂｉｔ０からｂｉｔ３までの４ビットのデジタル信号に変換する場合について、図９（ｂ）を用いて説明する。ｂｉｔ０が最下位ビット（ＬＳＢ）であり、ｂｉｔ３が最上位ビット（ＭＳＢ）である。

ＡＤ変換期間の最初のＣＬＫ周期（時刻ｔ１から時刻ｔ２）では、画素信号とｂｉｔ３との比較処理を行う。逐次比較レジスタ５４は、対象のビット（ｂｉｔ３）が１であり、それ以外のビットが０である参照値、すなわち１０００を生成する。Ｄ／Ａ変換器５６は、この参照信号をＤＡ変換し、比較器４２に供給する。比較器４２は、画素信号と参照信号との比較を行い、これらの大小関係に応じた信号を出力する。例えば、参照信号のレベルが画素信号のレベルよりも大きいときは、比較器４２はハイレベルの信号を出力する。この場合、ｂｉｔ３は０と決定され、逐次比較レジスタ５４に記憶される。

次のＣＬＫ周期（時刻ｔ３から時刻ｔ４）では、画素信号とｂｉｔ２との比較処理を行う。逐次比較レジスタ５４は、対象のビット（ｂｉｔ２）が１であり、値が決定されていないそれ以外のビットが０である参照値、すなわち０１００を生成する。Ｄ／Ａ変換器５６は、この参照信号をＤＡ変換し、比較器４２に供給する。比較器４２は、画素信号と参照信号との比較を行い、これらの大小関係に応じた信号を出力する。例えば、参照信号のレベルが画素信号のレベルよりも小さいときは、比較器４２はローレベルの信号を出力する。この場合、ｂｉｔ２は１と決定され、逐次比較レジスタ５４に記憶される。

次のＣＬＫ周期（時刻ｔ５から時刻ｔ６）では、画素信号とｂｉｔ１との比較処理を行う。逐次比較レジスタ５４は、対象のビット（ｂｉｔ１）が１であり、値が決定されていないそれ以外のビットが０である参照値、すなわち０１１０を生成する。Ｄ／Ａ変換器５６は、この参照信号をＤＡ変換し、比較器４２に供給する。比較器４２は、画素信号と参照信号との比較を行い、これらの大小関係に応じた信号を出力する。例えば、参照信号のレベルが画素信号のレベルよりも大きいときは、比較器４２はハイレベルの信号を出力する。この場合、ｂｉｔ１は０と決定され、逐次比較レジスタ５４に記憶される。

次のＣＬＫ周期（時刻ｔ７から時刻ｔ８）では、画素信号とｂｉｔ０との比較処理を行う。逐次比較レジスタ５４は、対象のビット（ｂｉｔ０）が１である参照値、すなわち０１０１を生成する。Ｄ／Ａ変換器５６は、この参照信号をＤＡ変換し、比較器４２に供給する。比較器４２は、画素信号と参照信号との比較を行い、これらの大小関係に応じた信号を出力する。例えば、参照信号のレベルが画素信号のレベルよりも小さいときは、比較器４２はローレベルの信号を出力する。この場合、ｂｉｔ０は１と決定され、逐次比較レジスタ５４に記憶される。このようにして、画素信号をＡＤ変換したデジタル信号の値は、０１０１と決定される。

逐次比較ＡＤ変換においても、比較器４２の出力信号がローレベルからハイレベルへと遷移する際、比較器４２の出力スルーレートが遅い場合に、図５のＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１とが同時にオンになる期間が生じることがある。

そこで、本実施形態においても、バッファ回路４４の電源ノードとＮＡＮＤ回路５２との間にスイッチＳＷを設け、比較器４２で比較処理が行われるＣＬＫ周期の間、スイッチＳＷをオフにするように構成している。このように構成することで、電源ノードとＧＮＤノードとの間に貫通電流が流れることを抑制することができる。

容量Ｃへの電荷のチャージは、各ビットの比較処理の直前のタイミングで行う。例えば、図９（ｂ）の駆動例では、時刻ｔ０から時刻ｔ１の期間、時刻ｔ２から時刻ｔ３の期間、時刻ｔ４から時刻ｔ５の期間、時刻ｔ６から時刻ｔ７の期間に、制御信号ＰＳＷをハイレベルに設定し、容量Ｃへの電荷のチャージを行う。

なお、本実施形態では、第１実施形態のバッファ回路４４を用いてＡＤ変換回路部４０を構成した例を示したが、第２又は第３実施形態のバッファ回路４４を用いてＡＤ変換回路部４０を構成するようにしてもよい。

［第５実施形態］
本発明の第５実施形態による撮像システムについて、図１０を用いて説明する。第１乃至第４実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１０は、本実施形態による撮像システムの概略構成を示すブロック図である。

本実施形態の撮像システム２００は、上記第１乃至第４実施形態のいずれかの構成を適用した撮像装置１００を含む。撮像システム２００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１０に、上述の各実施形態のいずれかの撮像装置１００を適用したデジタルスチルカメラの構成例を示す。

図１０に例示した撮像システム２００は、撮像装置１００、被写体の光学像を撮像装置１００に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置１００に光を集光する光学系である。

撮像システム２００は、また、撮像装置１００から出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。例えば、信号処理部２０８は、入力信号に対して、ＲＧＢの画素出力信号をＹ，Ｃｂ，Ｃｒ色空間へ変換する変換処理や、ガンマ補正などの所定の画像処理を施す。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置１００と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は、少なくとも撮像装置１００と、撮像装置１００から出力された出力信号を処理する信号処理部２０８とを有すればよい。全体制御・演算部２１８及びタイミング発生部２２０は、撮像装置１００の制御機能の一部又は全部を実施するように構成してもよい。

撮像装置１００は、画像用信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置１００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部２０８は、画像用信号を用いて、画像を生成する。信号処理部２０８で生成された画像は、例えば記録媒体２１４に記録される。また、信号処理部２０８で生成された画像は、液晶ディスプレイなどからなるモニターに動画或いは静止画として映し出される。記録媒体２１４に記憶された画像は、プリンタなどによってハードコピーすることができる。

上述した各実施形態の撮像装置を用いて撮像システムを構成することにより、消費電力が少なくより良質の画像が取得可能な撮像システムを実現することができる。

［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１１を用いて説明する。図１１は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１１（ａ）は、車載カメラに関する撮像システム３００の一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上述の各実施形態に記載の撮像装置１００のいずれかである。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像装置３１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は、車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。すなわち、制御ＥＣＵ３３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１１（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システム３００を示した。車両情報取得装置３２０は、撮像システム３００を動作させ撮像を実行させるように指示を送る。上述の各実施形態の撮像装置１００を撮像装置３１０として用いることにより、本実施形態の撮像システム３００は、測距の精度をより向上させることができる。

以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
また、上記実施形態で示した画素１２、ＡＤ変換回路部４０、ＮＡＮＤ回路５２等の回路構成は一例であり、適宜変更が可能である。

また、上記第１乃至第４実施形態では、ＮＡＮＤ回路５２又はＮＯＲ回路５３を用いてバッファ回路４４を構成した。しかしながら、バッファ回路４４は、その出力部の容量ＣにＡＤ変換後の信号とは逆極性の電圧をホールドできる回路であればよいため、必ずしもＮＡＮＤ回路５２やＮＯＲ回路５３を用いる必要はない。バッファ回路４４は、ＮＡＮＤ回路５２やＮＯＲ回路５３の代わりに、インバータ回路、ＡＮＤ回路等の他の論理回路を用いて構成するようにしてもよい。

また、第５及び第６実施形態に示した撮像システムは、本発明の光検出装置を適用しうる撮像システムを例示したものであり、本発明の光検出装置を適用可能な撮像システムは図１０及び図１１に示した構成に限定されるものではない。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

ＳＷ，ＳＷ１，ＳＷ２…スイッチ
１２…画素
４０…ＡＤ変換回路部
４２…比較器
４４…バッファ回路
５２…ＮＡＮＤ回路
６０…制御回路

Claims

光電変換により生じた電荷に基づく信号を出力する画素と、
前記画素から出力される画素信号と参照信号とを比較し、比較結果に応じた信号を出力する比較器と、
前記比較器から出力される信号をバッファするバッファ回路と、
前記バッファ回路と第１の電源電圧が供給される第１ノードとの間及び前記バッファ回路と第２の電源電圧が供給される第２ノードとの間の少なくとも一方に設けられたスイッチと、
前記比較器が前記画素信号と前記参照信号とを比較する比較動作を行う期間に、前記スイッチを非導通状態に制御する制御回路と
を有することを特徴とする撮像装置。
前記制御回路は、前記比較動作の前に前記スイッチを導通状態に制御し、前記バッファ回路の出力を前記比較動作の前の前記比較器の出力とは反対のレベルに設定する
ことを特徴とする請求項１記載の撮像装置。
前記スイッチは、前記バッファ回路と前記第１ノードとの間に設けられており、
前記比較器は、前記比較動作の前にローレベルの信号を出力し、前記画素信号と前記参照信号との大小関係が反転したことに応じてハイレベルの信号を出力する
ことを特徴とする請求項１又は２記載の撮像装置。
前記スイッチは、前記バッファ回路と前記第２ノードとの間に設けられており、
前記比較器は、前記比較動作の前にハイレベルの信号を出力し、前記画素信号と前記参照信号との大小関係が反転したことに応じてローレベルの信号を出力する
ことを特徴とする請求項１又は２記載の撮像装置。
前記スイッチは、前記バッファ回路と前記第１ノードとの間に設けられた第１のスイッチと、前記バッファ回路と前記第２ノードとの間に設けられた第２のスイッチとを有し、
前記制御回路は、
前記比較動作の前における前記比較器の出力がハイレベルの場合に、前記比較動作を行う期間に、前記第１のスイッチを非導通状態に制御し、前記第２のスイッチを導通状態に制御し、
前記比較動作の前における前記比較器の出力がローレベルの場合に、前記比較動作を行う期間に、前記第１のスイッチを導通状態に制御し、前記第２のスイッチを非導通状態に制御する
ことを特徴とする請求項１又は２記載の撮像装置。
前記参照信号は、時間の経過とともにレベルが所定値から増加し又は低下する信号である
ことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
前記参照信号は、逐次比較レジスタから供給された参照値をアナログ信号に変換した信号である
ことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
前記バッファ回路は、ＮＡＮＤ回路を含む
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
請求項１乃至８のいずれか１項に記載の撮像装置と、
前記撮像装置の前記画素から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
移動体であって、
請求項１乃至８のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
光電変換により生じた電荷に基づく信号を出力する画素と、前記画素から出力される画素信号と参照信号とを比較し、比較結果に応じた信号を出力する比較器と、前記比較器から出力される信号をバッファするバッファ回路と、を有する撮像装置の駆動方法であって、
前記比較器が前記画素信号と前記参照信号とを比較する比較動作を行う際に、前記比較動作の前における前記比較器の出力に応じて、前記バッファ回路と第１の電源電圧が供給される第１ノードとの間又は前記バッファ回路と第２の電源電圧が供給される第２ノードとの間の接続を非導通状態にする
ことを特徴とする撮像装置の駆動方法。
前記比較動作の前に、前記バッファ回路の出力を、前記比較動作の前における前記比較器の出力とは反対のレベルに設定する
ことを特徴とする請求項１１記載の撮像装置の駆動方法。