KR101965632B1 - 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법 - Google Patents
아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법 Download PDFInfo
- Publication number
- KR101965632B1 KR101965632B1 KR1020120099452A KR20120099452A KR101965632B1 KR 101965632 B1 KR101965632 B1 KR 101965632B1 KR 1020120099452 A KR1020120099452 A KR 1020120099452A KR 20120099452 A KR20120099452 A KR 20120099452A KR 101965632 B1 KR101965632 B1 KR 101965632B1
- Authority
- KR
- South Korea
- Prior art keywords
- amplifier
- signal
- circuit
- node
- input
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 8
- 230000002596 correlated effect Effects 0.000 title description 2
- 238000005070 sampling Methods 0.000 title description 2
- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 38
- 230000004044 response Effects 0.000 description 15
- 230000015654 memory Effects 0.000 description 11
- 238000012546 transfer Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000007667 floating Methods 0.000 description 7
- KDHQQKMAQNCJPB-UHFFFAOYSA-N hydron;1-(2-methyl-3-nitrophenoxy)-3-(propan-2-ylamino)propan-2-ol;chloride Chemical compound Cl.CC(C)NCC(O)COC1=CC=CC([N+]([O-])=O)=C1C KDHQQKMAQNCJPB-UHFFFAOYSA-N 0.000 description 6
- 206010027146 Melanoderma Diseases 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000003595 spectral effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 206010064127 Solar lentigo Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
- H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
- H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
- H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법이 개시된다. 본 발명의 아날로그-디지털 변환 회로는 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이를 구비하는 이미지 센서를 위한 것으로, 상기 픽셀 어레이로부터 출력되는 픽셀 신호와 램프 신호를 비교하는 비교 회로; 및 상기 비교 회로에 접속되어 상기 비교 회로에서 발생되는 신호를 미리 정해진 한계 범위 내로 제한하는 제한 회로를 포함한다.
Description
본 발명의 개념에 따른 실시 예는 이미지 센서에 관한 것으로서, 보다 상세하게는 이미지 센서용 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐(capture)하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다.
CMOS 이미지 센서에서 상관 이중 샘플링(CDS: Correlated Double Sampling) 기술은 픽셀 리셋 잡음 효율적으로 제거할 수 있어 많이 사용된다.
그러나, CDS 기술을 구현을 함에 있어 CDS 기술을 이용한 아날로그-디지털 변환 회로 자체에서 발생시키는 접지 변동(ground fluctuation)으로 인한 로우 방향 밴딩 노이즈(row-wise banding noise) 및 픽셀의 비이상적인 신호를 증폭함으로써 생기는 흑점(sun-spot) 문제는 여전히 해결해야 할 과제이다.
본 발명이 이루고자 하는 기술적인 과제는 이미지 센서에서 발생되는 잡음을 줄여 이미지 신호의 품질을 향상할 수 있는 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서 및 이의 동작 방법을 제공하는 것이다.
본 발명의 일 실시 예에 따르면, 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로가 제공된다. 상기 아날로그-디지털 변환 회로는 상기 픽셀 어레이로부터 출력되는 픽셀 신호를 램프 신호와 비교하는 비교 회로; 상기 비교 회로의 적어도 하나의 노드에 접속되어 상기 비교 회로의 상기 적어도 하나의 노드의 전압을 미리 정해진 한계 범위 내로 제한하는 제한 회로; 및 상기 비교 회로의 출력 신호를 카운팅하여 상기 디지털 신호를 발생하는 카운터를 포함한다. 상기 비교 회로는 적어도 2-스테이지 비교기를 포함한다.
상기 제한 회로는 상기 비교 회로의 적어도 하나의 출력 노드와 제1 전원 사이에 직렬로 연결되는 하나 이상의 다이오드; 또는 상기 비교 화로의 적어도 하나의 출력 노드와 접지 사이에 직렬로 연결되는 하나 이상의 다이오드를 포함할 수 있다.
상기 제한회로는 상기 하나 이상의 다이오드에 연결되어 상기 제한회로를 선택적으로 인에이블하기 위한 스위치를 더 포함할 수 있다.
상기 하나 이상의 다이오드 각각은 다이오드-연결을 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구현될 수 있다.
본 발명의 다른 실시 예에 따르면, 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로가 제공된다. 상기 아날로그-디지털 변환 회로는 상기 픽셀 어레이로부터 출력되는 픽셀 신호를 램프 신호와 비교하는 비교 회로; 상기 비교 회로에 접속되어 상기 비교 회로의 적어도 하나의 노드의 전압을 미리 정해진 한계 범위 내로 제한하는 제한 회로; 및 상기 비교 회로의 출력 신호를 카운팅하여 상기 디지털 신호를 발생하는 카운터를 포함한다.
본 발명의 또 다른 실시 예에 따르면, 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 픽셀 어레이에 포함된 로우(row)들 중에서 적어도 어느 하나의 로우를 선택하는 로우 드라이버; 램프 신호를 발생하는 램프 신호 발생기; 상기 램프 신호를 이용하여 상기 픽셀 어레이로부터 컬럼 단위로 출력되는 픽셀 신호를 디지털 신호로 변환하는 ADC 블록; 및 클럭 신호를 생성하여 상기 로우 드라이버 및 상기 ADC 블록으로 전송하는 타이밍 제너레이터를 포함하는 이미지 센서가 제공된다.
상기 ADC 블록은, 상기 픽셀 신호와 상기 램프 신호를 비교하는 비교 회로; 및 상기 비교 회로에 접속되어 상기 비교 회로에서 발생되는 신호를 미리 정해진 한계 범위 내로 제한하는 제한 회로를 포함한다.
상기 비교 회로는 상기 픽셀 신호와 램프 신호를 입력으로 수신하는 제1 비교기: 및 상기 제1 비교기의 출력을 입력으로 수신하는 제2 비교기를 포함할 수 있다.
상기 제한 회로는 상기 제2 비교기의 포지티브 출력 또는 네거티브 출력 중 어느 하나를 제한할 수 있다.
상기 제한 회로는 상기 제2 비교기의 포지티브 입력 또는 네거티브 입력 중 어느 하나를 제한할 수 있다.
상기 제한 회로는 상기 제1 비교기의 포지티브 출력 및 네거티브 출력 사이에 연결될 수 있다.
본 발명의 실시 예들에 따르면, 이미지 센서의 아날로그-디지털 변환 회로 자체에서 발생되는 접지 변동(ground fluctuation)으로 인한 로우 방향 밴딩 노이즈(row-wise banding noise) 및 픽셀의 비이상적인 신호를 아날로그-디지털 변환 회로에서 증폭함으로써 생기는 흑점(sun-spot) 문제가 해결될 수 있다.
또한, 본 발명의 실시예에 의하면, 아날로그-디지털 변환 회로의 증폭기(831)에 흐르는 전류 세기의 변동을 방지함으로써, 전류 세기의 변화에 의해 발생되는 잡음을 방지할 수 있다. 이에 따라 이미지 센서의 신호 품질이 향상되는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다.
도 3a 내지 도 3e는 도 2에 도시된 이미지 센서의 픽셀 어레이에 포함되는 단위 픽셀의 예를 각각 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다.
도 5는 도 4에 도시된 제한 회로의 일 실시예를 나타내는 회로도이다.
도 6은 흑점 현상을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다.
도 9는 도 8에 도시된 제한 회로의 일 실시예를 나타내는 회로도이다.
도 10a는 본 발명의 다른 실시예에 따른 칼럼 비교 회로의 회로도이다.
도 10b는 도 10a에 도시된 제1 증폭기의 일 실시예를 나타내는 회로도이다.
도 10c는 도 10a에 도시된 제2 증폭기의 일 실시예를 나타내는 회로도이다.
도 11은 도 10a에 도시된 비교 회로의 개략적인 신호 타이밍도이다.
도 12는 본 발명의 다른 실시예에 따른 칼럼 비교 회로의 회로도이다.
도 13a는 도 12에 도시된 제1 증폭기 및 제한 회로의 일 실시예를 나타내는 회로도이다.
도 13b는 도 13a에 도시된 증폭기의 출력 노드에 접속된 제한 회로가 없는 경우에 증폭기의 판단 전의 전류 흐름을 나타내는 도면이다.
도 13c는 도 13a에 도시된 증폭기의 출력 노드에 접속된 제한 회로가 없는 경우에 증폭기의 판단 후의 전류 흐름을 나타내는 도면이다.
도 14a 내지 도 14c는 도 13b 및 도 13c에 도시된 증폭기의 전류 변화를 설명하기 위한 도면이다.
도 15는 도 12에 도시된 비교 회로의 개략적인 신호 타이밍도이다.
도 16은 본 발명의 또 다른 실시예에 따른 칼럼 비교 회로의 회로도로서, 도 12에 도시된 칼럼 비교 회로의 변형예이다.
도 17은 본 발명의 또 다른 실시예에 따른 비교 회로의 개략적인 회로도이다.
도 18은 도 17에 도시된 제1 증폭기 및 제한 회로의 일 예를 나타내는 회로도이다.
도 19는 도 18에 도시된 증폭기 및 이의 비교예의 신호 타이밍도이다.
도 20은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다.
도 3a 내지 도 3e는 도 2에 도시된 이미지 센서의 픽셀 어레이에 포함되는 단위 픽셀의 예를 각각 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다.
도 5는 도 4에 도시된 제한 회로의 일 실시예를 나타내는 회로도이다.
도 6은 흑점 현상을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다.
도 9는 도 8에 도시된 제한 회로의 일 실시예를 나타내는 회로도이다.
도 10a는 본 발명의 다른 실시예에 따른 칼럼 비교 회로의 회로도이다.
도 10b는 도 10a에 도시된 제1 증폭기의 일 실시예를 나타내는 회로도이다.
도 10c는 도 10a에 도시된 제2 증폭기의 일 실시예를 나타내는 회로도이다.
도 11은 도 10a에 도시된 비교 회로의 개략적인 신호 타이밍도이다.
도 12는 본 발명의 다른 실시예에 따른 칼럼 비교 회로의 회로도이다.
도 13a는 도 12에 도시된 제1 증폭기 및 제한 회로의 일 실시예를 나타내는 회로도이다.
도 13b는 도 13a에 도시된 증폭기의 출력 노드에 접속된 제한 회로가 없는 경우에 증폭기의 판단 전의 전류 흐름을 나타내는 도면이다.
도 13c는 도 13a에 도시된 증폭기의 출력 노드에 접속된 제한 회로가 없는 경우에 증폭기의 판단 후의 전류 흐름을 나타내는 도면이다.
도 14a 내지 도 14c는 도 13b 및 도 13c에 도시된 증폭기의 전류 변화를 설명하기 위한 도면이다.
도 15는 도 12에 도시된 비교 회로의 개략적인 신호 타이밍도이다.
도 16은 본 발명의 또 다른 실시예에 따른 칼럼 비교 회로의 회로도로서, 도 12에 도시된 칼럼 비교 회로의 변형예이다.
도 17은 본 발명의 또 다른 실시예에 따른 비교 회로의 개략적인 회로도이다.
도 18은 도 17에 도시된 제1 증폭기 및 제한 회로의 일 예를 나타내는 회로도이다.
도 19는 도 18에 도시된 증폭기 및 이의 비교예의 신호 타이밍도이다.
도 20은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 설명하기 위한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 이미지 처리 시스템(Image Process system, 10)은 이미지 센서(Image sensor, 100), 이미지 프로세서(DSP, 200), 디스플레이 유닛(Display Unit, 300) 및 렌즈(500)를 포함할 수 있다.
상기 이미지 센서(100)는 픽셀 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 130), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 카운터 컨트롤러(counter controller, 171), 제어 레지스터 블록(control Register Block, 180) 및 버퍼(Buffer, 190)를 포함할 수 있다.
상기 이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(DSP, 200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이때, 상기 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤(210)은 상기 제어 레지스터 블록(180)을 제어한다. 이때, 상기 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력 받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
상기 이미지 신호 프로세서(Image Signal Processor, 220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(Image Signal Processor, 220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.
픽셀 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 픽셀 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.
타이밍 제너레이터(170)는 로우 드라이버(120), ADC(130), 램프 신호 발생기(160) 및 카운터 컨트롤러(171) 각각에 제어 신호 또는 클럭 신호를 출력하여 상기 로우 드라이버(120), ADC(130), 램프 신호 발생기(160) 및 카운터 컨트롤러(171)의 동작 또는 타이밍을 제어할 수 있으며, 제어 레지스터 블록(180)은 램프 신호 발생기(160), 타이밍 제너레이터(170), 카운터 컨트롤러(171) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블록(180)은 상기 카메라 컨트롤(210)의 제어를 받아 동작한다.
카운터 컨트롤러(171)는 상기 제어 레지스터 블록(180)으로부터 제어 신호를 수신하여 상기 ADC(130)에 포함된 복수의 카운터(151)들에 카운터 제어 신호(counter control signal, CCS)를 전송하여 상기 카운터(151)들의 동작을 제어할 수 있다. 상기 카운터 제어 신호는 상기 복수의 카운터(151)들의 리셋(reset) 동작을 제어하는 카운터 리셋 신호 및 상기 복수의 카운터(151)들 각각의 내부 비트 모두를 반전시키는 반전 신호(도 15의 CONV)를 포함할 수 있다. 카운터 컨트롤러(171)는 타이밍 제너레이터(170)로부터 클럭 신호를 수신하여 상기 복수의 카운터(151)들에 카운터 클럭 신호(CNT_CLK)를 공급할 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 픽셀 신호(PIX_OUT)를 출력한다. 픽셀 신호(PIX_OUT)는 리셋 신호와 영상 신호를 포함할 수 있다.
ADC(130)는 픽셀 어레이(110)로부터 입력되는 아날로그 픽셀 신호를 디지털 신호로 변환한다. ADC(130)는 비교 블록(140) 및 아날로그-디지털 변환 블록(150)를 포함할 수 있다.
실시예에 따라서, 픽셀 어레이(110)와 ADC(130) 사이에 픽셀 어레이(110)로부터 픽셀 신호를 출력하여 ADC(130)로 입력하기 위한 리드아웃 회로(미도시)가 더 구비될 수 있다.
버퍼(190)는 상기 ADC(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블록(예컨대, SRAM) 및 상기 ADC(130)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다. 도 2를 참고하면, 상기 이미지 센서(100)는 픽셀 어레이(active pixel array, 110), 로우 드라이버(row driver, 120), ADC(130), 램프 신호 생성기(ramp generator, 160), 타이밍 제너레이터(timing generator, 170), 카운터 컨트롤러(counter controller, 171) 및 버퍼(190)를 포함한다. 이때, 아날로그 디지털 컨버터(130)는 비교 블록(140) 및 아날로그-디지털 변환 블록(150)을 포함한다.
픽셀 어레이(110)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀(111)들을 포함할 수 있다.
다수의 픽셀(111)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.
또한, 픽셀 어레이(110)를 구성하는 다수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터 어레이가 배열될 수 있다.
로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.
비교 블록(140)은 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호(PIX_OUT)를 램프 신호(Ramp)와 비교한다.
비교 블록(140)은 각각의 칼럼에 대응하여 구비되는 복수의 칼럼 비교 회로(145)들을 포함하며, 각 칼럼 비교 회로(145)는 픽셀 어레이(110) 및 램프 신호 생성기(160)와 연결된다.
칼럼 비교 회로(145)는 픽셀 신호(PIX_OUT)와 상기 램프 신호 생성기(160)로부터 발생된 램프 신호(ramp)를 입력받아 서로 비교하여 그 비교 결과 신호를 출력단으로 출력할 수 있다. 이때, 상기 칼럼 비교 회로(145)로부터 출력되는 비교 결과 신호는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 상기 영상 신호와 리셋 신호의 차이를 출력하기 위하여 상기 램프 신호(ramp)가 이용되어, 상기 영상 신호와 리셋 신호의 차이가 픽업(pick-up)되어 램프 신호의 기울기에 따라 출력될 수 있다. 상기 램프 신호 생성기(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초해 동작할 수 있다.
상기 아날로그-디지털 변환 블록(150)은 복수의 카운터(151)들을 포함할 수 있다. 상기 카운터(151)들은 각각 상기 칼럼 비교 회로(145)들의 출력단에 연결되어 각 칼럼 비교 회로(145)의 출력에 기초하여 카운트할 수 있다. 상기 카운터 컨트롤러(171)는 카운터 제어 신호(CNT_CS)를 생성하여 상기 아날로그-디지털 변환 블록(150)으로 전송할 수 있으며, 상기 카운터 제어 신호(CNT_CS)는 카운터 클럭 신호(CNT_CLK), 상기 복수의 카운터(151)들의 리셋(reset) 동작을 제어하는 카운터 리셋 신호, 상기 복수의 카운터(151)들 내부의 특정 비트를 변경할 수 있는 카운터 셋팅 신호 및 상기 복수의 카운터(151)들 각각의 내부 비트를 반전시키는 반전 신호(CONV)를 포함할 수 있다. 상기 아날로그-디지털 변환 블록(150)은 카운터 컨트롤러(171)로부터 입력되는 카운터 클럭 신호(CNT_CLK)에 따라 상기 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다.
이때, 도 1 및 2에는 상기 카운터 컨트롤러(171)가 상기 타이밍 제너레이터(170) 외부에 도시되었으나, 본 발명의 실시예는 이에 한정되지 않고 상기 아날로그-디지털 변환 블록(150) 내부 또는 타이밍 제너레이터(170) 내부에 위치할 수 있다.
이때, 상기 카운터(151)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함할 수 있다. 이때, 상기 비트-와이즈 카운터는 상기 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 상기 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
또한, 상기 카운터(151)는 상기 카운터 콘트롤러(171)로부터 출력되는 상기 카운터 셋팅 신호(CNT_SET)에 따라 카운터 내부의 특정 비트를 변경할 수 있다. 이때, 상기 카운터 콘트롤러(171)는 상기 복수의 카운터(151)들 중 일부에만 상기 카운터 셋팅 신호(CNT_SET)를 공급할 수 있도록 스위치(미도시)를 포함할 수 있으며, 상기 스위치(미도시)는 상기 복수의 카운터(151)들 내부에 위치할 수도 있다.
상기 버퍼(190)는 컬럼 메모리 블록(191) 및 센스 엠프(192)를 포함하고, 상기 컬럼 메모리 블록(191)은 복수의 메모리(193)들을 포함한다.
상기 메모리(193)들은 상기 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 상기 컬럼 메모리 블록(191) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 상기 메모리(193)는 SRAM에 해당할 수 있다.
상기 컬럼 메모리 블록(191)은 상기 메모리 제어 신호에 따라, 상기 카운터(151)들이 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 출력한다.
도 3a 내지 도 3e는 도 2에 도시된 이미지 센서의 픽셀 어레이에 포함되는 단위 픽셀(111)의 예를 각각 도시한 회로도이다.
도 3a를 참조하면, 단위 픽셀(115a)은 포토 다이오드(PD), 트랜스퍼 트랜지스터(TX), 플로팅 디퓨젼 노드 (FD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.
여기서, 포토 다이오드(PD)는 광전 변환 소자의 예시로서, 포토트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 3a에서는 하나의 포토다이오드(PD)와 4개의 MOS트랜지스터들(TX, RX, DX, 및 SX)을 포함하는 4T(4-transistor) 구조의 단위 픽셀을 예시하고 있지만, 본 발명에 따른 실시 예가 이에 한정되는 것은 아니며, 드라이브 트랜지스터(DX)와 셀렉트 트랜지스터(SX)를 포함하는 적어도 3개의 트랜지스터들과 포토다이오드(PD)를 포함하는 모든 회로들에 본 발명에 따른 실시 예가 적용될 수 있다.
단위 픽셀(115a)의 동작을 살펴보면, 포토 다이오드(PD)는 대상물(400)로부터 입사되는 광의 세기에 따라 가변되는 광전하를 생성한다. 전송 트랜지스터(TX)는 로우 드라이버(120)로부터 출력되는 전송 제어 신호(TG)에 따라 상기 생성된 광전하를 플로팅 디퓨젼 노드(FD)로 전송할 수 있다.
상기 플로팅 디퓨젼 노드(FD)에 축적된 광전하에 따른 전위에 따라 드라이브 트랜지스터(DX)는 선택 트랜지스터(SX)로 상기 광전하를 증폭하여 전송할 수 있다.
선택 트랜지스터(SX)는 드레인 노드가 상기 드라이브 트랜지스터(DX)의 소스 노드에 연결되고, 로우 드라이버(120)로부터 출력되는 선택 신호(SEL)에 따라 단위 픽셀(115a)에 연결된 칼럼 라인으로 픽셀 신호를 출력할 수 있다.
리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 출력되는 리셋 제어 신호(RS)에 따라 플로팅 디퓨젼 노드(FD)를 VDD로 리셋할 수 있다.
단위 픽셀의 다른 실시 예가 도 3b 내지 도 3e에 도시된다.
도 3b에 도시된 단위 픽셀(115b)은 3-트랜지스터(3T) 구조의 단위 픽셀로서, 포토다이오드(PD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 상기 포토다이오드가 생성한 광전하는 바로 플로팅 디퓨젼 노드(FD)에 축적될 수 있고, 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)의 동작에 따라 칼럼 라인으로 픽셀 신호를 출력할 수 있다.
도 3c에 도시된 단위 픽셀(115c)은 3-트랜지스터(3T) 구조의 단위 픽셀로서, 포토다이오드(PD), 전송 트랜지스터(TX), 리셋 트랜지스터(RX) 및 드라이브 트랜지스터(TX)를 포함할 수 있다. 상기 리셋 트랜지스터(RX)는 n 채널 디프레션형 트랜지스터(n-channel depression type transistor)로 구현될 수 있다. 상기 리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 출력되는 리셋 제어 신호에 따라 플로팅 디퓨젼 노드(FD)를 전원 전압(VDD)으로 리셋하거나, 로우 레벨(예컨대, 0V)로 셋팅하여 선택 트랜지스터(SX)와 유사한 기능을 수행할 수 있다.
도 3d에 도시된 단위 픽셀(115d)은 5-트랜지스터(5T) 구조의 단위 픽셀로서, 포토다이오드(PD)와, 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하며, 이외에 하나의 트랜지스터(GX)를 더 포함한다.
도 3e에 도시된 단위 픽셀(115e)은 5-트랜지스터 단위 픽셀로서, 포토다이오드(PD)와, 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX)와, 선택 트랜지스터(SX)를 포함하며, 이외에 한 개의 트랜지스터(PX)를 더 포함한다.
도 4는 본 발명의 일 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다. 이를 참조하면, 칼럼 비교 회로(141)는 비교기(510) 및 제한 회로(520)를 포함한다.
비교기(510)는 픽셀 어레이(110)로부터 출력되는 픽셀 신호(PIX_OUT)와 램프 신호(Ramp)를 비교하여 비교 결과 신호(COMP_OUT)를 출력한다.
제한 회로(520)는 비교기(510)의 적어도 하나의 노드(NA, 이하 접속 노드라 함)에 접속되어 접속 노드(NA)의 신호(예컨대, 접속 노드의 전압 또는 전류)를 미리 정해진 한계 범위 내로 제한한다. 접속 노드(NA)는 비교기(510)의 내부 노드일 수도 있고, 출력 노드일 수도 있다.
제한 회로(520)는 비교기(510)의 접속노드(NA)과 접지 사이에 직렬로 연결되는 하나 이상의 다이오드(521)를 포함할 수 있다.
다이오드(521)는 도 5에 도시된 바와 같이, 다이오드-연결(diode-connection)을 갖는 NMOS 트랜지스터(DN1, DN2)로 구현될 수 있다.
접속노드(NA)가 출력 노드(N0)인 경우, 제한 회로(520)는 비교기의 출력 신호(COMP_OUT)가 상한치 이상으로 올라가지 않도록 제한한다.
예컨대, 제한 회로(520)는 다이오드 특성을 이용하여 비교기의 출력 신호(COMP_OUT)가 상한치 이상이 되면, 비교기(510)의 출력 노드(N0)부터 접지로의 전류 경로를 생성시켜, 로우-와이즈 밴딩 노이즈(row-wise banding noise) 및 흑점(sun spot)과 같은 이미지 결함(artifacts)를 제거하거나 감소시킬 수 있다.
로우-와이즈 밴딩 노이즈는 이미지에서 가로 방향으로 생기는 잡음으로서, 가로 패턴 잡음이라고도 한다. 흑점은 도 6의 (a)에 도시된 바와 같이, 이미지에서 밝은 부분 주위에 생기는 검은 색 잡음을 말한다. 일반적으로, 흑점은 밝은 물체(예컨대, 형광등)의 촬영시 밝은 물체 주변에 검은색 점 형태로 발생한다.
이와 같은 이미지 결함을 본 발명의 실시예에 따른 제한 회로를 이용하여 억제 또는 제거할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 칼럼 비교 회로를 개략적으로 나타내는 회로도이다. 도 7에 도시된 칼럼 비교 회로(141')는 도 4에 도시된 CDS 회로(141)와 유사하므로, 설명의 중복을 피하기 위하여 차이점을 위주로 기술한다. 도 7에 도시된 비교 회로(141')의 제한 회로(530)는, 도 4에 도시된 비교 회로(141)의 제한 회로(520)에 비하여, 스위치(522)를 더 포함한다.
스위치(522)는 하나 이상의 다이오드(521)에 연결되어 제한회로(530)를 선택적으로 인에이블하기 위한 소자이다. 예컨대, 스위치(522)는 제한 회로 인에이블 신호(EN)에 응답하여 온 또는 오프될 수 있다. 스위치(522)가 온되면, 제한 회로(530)가 인에이블되어 정상적으로 동작하고, 스위치(522)가 오프되면, 제한 회로(530)는 디스에이블된다.
비교기(510)의 동작 구간을 크게 초기화 동작 구간과 비교 동작 구간으로 구분한다면, 스위치(522)는 비교기(510)의 초기화 동작 구간에서는 디스에이블되고, 비교기(510)의 비교 동작 구간에서는 인에이블될 수 있다. 이에 대한 보다 자세한 실시예는 후술하기로 한다.
도 8은 본 발명의 다른 실시예에 따른 칼럼 비교 회로(600)를 개략적으로 나타내는 회로도이다. 칼럼 비교 회로(600)는 상술한 칼럼 비교 회로(141, 141') 대신에 사용될 수 있다. 이를 참조하면, 비교 회로(600)는 비교기(510) 및 제한 회로(540)를 포함한다.
비교기(510)는 픽셀 어레이(110)로부터 출력되는 픽셀 신호(PIX_OUT)와 램프 신호(Ramp)를 비교하여 비교 결과 신호(COMP_OUT)를 출력한다. 제한 회로(540)는 비교기(510)의 적어도 하나의 노드(NA)에 접속되어 접속 노드(NA)의 신호(예컨대, 접속 노드의 전압 또는 전류)를 미리 정해진 한계 범위 내로 제한한다. 접속 노드(NA)는 비교기(510)의 내부 노드일 수도 있고, 출력 노드일 수도 있다.
제한 회로(540)는 비교기의 적어도 하나의 접속 노드(NA)과 공급 전원(VDD) 사이에 직렬로 연결되는 하나 이상의 다이오드(541)를 포함할 수 있다.
접속 노드(NA)가 출력 노드(N0)인 경우, 제한 회로(540)는 비교기의 출력 신호(COMP_OUT)가 하한치 이하로 내려가지 않도록 제한한다. 예컨대, 제한 회로(540)는 다이오드 특성을 이용하여 비교기의 출력 신호(COMP_OUT)가 하한치 이하가 되면, 공급 전원(VDD)으로부터 비교기의 출력 노드(N0)로 전류 경로를 생성시켜, 비교기의 출력 신호(COMP_OUT)가 하한치 이하로 내려가지 않도록 억제한다.
따로 도시되지는 않았지만, 제한 회로(540)는 도 7의 실시예와 마찬가지로, 다이오드(541)에 연결되어 제한회로(540)를 선택적으로 인에이블하기 위한 스위치를 더 포함할 수 있다.
다이오드(541)는 도 9에 도시된 바와 같이, 다이오드-연결(diode-connection)을 갖는 PMOS 트랜지스터(DP1, DP2)로 구현될 수 있다.
비교기(510)는 다양한 타입들 중 하나로 구현될 수 있다. 예컨대, 비교기(510)는 1단(1-stage) 증폭기로 구현될 수 있으나, 두 단(2-stage) 이상의 증폭기로 구현될 수 있다. 또한, 비교기(510)는 PMOS 타입 또는 NMOS 타입으로 구현될 수 있다. 비교기(510)가 PMOS 타입으로 구현되는 경우, 도 4 및 도 7에 도시된 바와 같이 상한치를 제한하는 제한 회로(520, 530)가 사용될 수 있고, 비교기(510)가 NMOS 타입으로 구현되는 경우, 도 8에 도시된 바와 같이 하한치를 제한하는 제한 회로(540)가 사용될 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
본 발명의 다른 실시예에서는, 제한 회로는 비교 회로의 입력 범위를 확장시키기 위하여 사용될 수도 있다.
상술한 하한치, 및 상한치와 같은 값은 선택적으로 조절될 수 있다. 또한, 제한 회로는 비교 회로 내에 그 목적에 따라 다양하게 적용될 수 있다.
도 10a는 본 발명의 다른 실시예에 따른 칼럼 비교 회로의 회로도이다. 도 11은 도 10에 도시된 비교 회로의 개략적인 신호 타이밍도이다.
이를 참조하면, 비교 회로(700)는 비교 블록(710) 및 제한 회로(720)를 포함한다. 단위 픽셀(760)과 비교 회로(710) 사이에는 클램프 회로(750)가 구비될 수 있다. 도 10a에서 '760'은 도 3a 내지 도 3e에 도시된 단위 픽셀(115a~115e) 중 어느 하나의 단위 픽셀의 일부를 나타낸다. 클램프 회로(750)는 비교 회로(700)의 전단(front)에 위치하여, 비교 회로(700)로 입력되는 픽셀 신호(PIX_OUT)의 레벨을 제한하기 위한 회로이다.
비교 블록(710)은 적어도 2-단(2-stage) 비교기(730, 740)를 포함할 수 있다. 도 10a의 실시예에서, 비교 블록(710)은 제1 비교기(730) 및 제2 비교기(740)를 포함하나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
제1 비교기(730)는 픽셀 신호(PIX_OUT)와 램프 신호(Ramp)를 입력으로 수신하고, 제2 비교기(740)는 제1 비교기의 출력 신호(OTA1_OUT)를 입력으로 수신한다.
제1 비교기(730)는 제1 증폭기(731), 제1 및 제2 입력 커패시터(C1, C2), 및 제1 및 제2 스위치(732, 733)를 포함한다. 제1 증폭기(731)는 제1 및 제2 입력 노드(N1, N2)와 제1 및 제2 출력 노드(N3, N4)를 가진다.
도 10b는 제1 증폭기(731)의 일 실시예를 나타내는 회로도이다. 이를 참조하면, 출력 노드(N4)는 PMOS 트랜지스터(780)과 NMOS 트랜지스터(782) 사이에 위치한다. PMOS 트랜지스터(780)과 NMOS 트랜지스터(782)는 정 전류원(770)과 공통 노드(772) 사이에 직렬로 연결된다. 출력 노드(N3)는 PMOS 트랜지스터(784)과 NMOS 트랜지스터(786) 사이에 위치한다. PMOS 트랜지스터(784)과 NMOS 트랜지스터(786)는 정 전류원(770)과 공통 노드(772) 사이에 직렬로 연결된다. PMOS 트랜지스터(780)의 게이트는 입력 노드(N1)에 연결되고, PMOS 트랜지스터(784)의 게이트는 입력 노드(N2)에 연결된다. NMOS 트랜지스터들(782 및 786)의 게이트들은 출력 노드(N4)에 함께 연결된다. 정전류원(770)은 전원 전압(VDD)에 연결되고, 공통 노드(772)는 접지에 연결될 수 있다.
다시 도 10a를 참조하면, 제1 입력 커패시터(C1)는 픽셀 신호가 입력되는 픽셀 신호 입력 노드와 제1 증폭기(731)의 제1 입력 노드(N1)와 연결된다.
제2 입력 커패시터(C2)는 램프 신호가 입력되는 램프 신호 입력 노드와 제1 증폭기(731)의 제2 입력 노드(N2) 사이에 연결된다.
제1 스위치(732)는 제1 증폭기(731)의 제1 입력 노드(N1)와 제1 출력 노드(N3) 사이에 연결되며, 스위치 제어 신호(S3)에 응답하여 동작한다.
제2 스위치(733)는 제1 증폭기(731)의 제2 입력 노드(N2)와 제2 출력 노드(N4) 사이에 연결되고, 스위치 제어 신호(S3)에 응답하여 동작한다.
제2 비교기(740)는 제2 증폭기(741), 제3 커패시터(C3) 및 제3 스위치(742)를 포함한다.
제2 증폭기(741)는 제1 및 제2 입력 노드(N5, N6)와 제1 및 제2 출력 노드(N7, N8)를 가진다.
도 10c는 제2 증폭기(741)의 일 실시예를 나타내는 회로도이다. 이를 참조하면, 제2 증폭기(741)는 NMOS 트랜지스터들(782 및 786)의 게이트들이 제1 스위치(790)에 의해 출력 노드(N8)에 연결되고, 제2 스위치(792)에 의해 출력 노드(N7)에 연결되는 점을 제외하고는 제1 증폭기(731)과 동일한 구성을 가진다. 제1 스위치(790)는 인에이블 신호(OFF_RST_EN)에 응답하여 오픈(open) 및 클로즈(close)된다. 반면, 제2 스위치(792)는 인에이블 신호의 반전 신호(OFF_RST_ENB)에 응답하여 오픈(open) 및 클로즈(close)된다. 인에이블 신호(OFF_RST_EN) 및 반전 인에이블 신호(OFF_RST_ENB)는 타이밍 제너레이터(170)에서 제공될 수 있다. 또한, 도 10c에서 입력 노드들은 N5, N6으로 표시되고, 출력 노드들은 N7, N8로 표시된다.
다시 도 10a를 참조하면,제3 커패시터(C3)는, 제2 증폭기(741)의 제2 입력 노드(N6)와 접지 전압 사이에 연결된다.
제3 스위치(742)는 제2 증폭기(741)의 제2 입력 노드(N6)와 제2 출력 노드(N8) 사이에 연결되며, 스위치 제어 신호(S4)에 응답하여 동작한다.
제2 증폭기(741)의 제1 입력 노드(N5)는 제1 증폭기(731)의 제1 출력노드(N3)와 연결된다.
제한 회로(720)는 제2 증폭기(741)의 제2 출력 노드(N8)와 상기 접지 전압 사이에 연결된다. 예를 들어, 제한 회로(720)는 제2 증폭기(741)의 출력 노드(N8)와 접지 사이에 직렬로 연결되는 하나 이상의 다이오드(721) 및 스위치(722)를 포함할 수 있다. 스위치(722)는 제한 회로 인에이블 신호(S4)에 응답하여 동작한다. 본 실시예에서, 스위치 제어 신호(S4)가 제한 회로 인에이블 신호로 사용된다. 신호(S4)는 타이밍 제너레이터(170)에서 제공될 수 있다.
도 10a 내지 도 10c 및 도 11을 참조하여 칼럼 비교 회로의 동작을 기술하면 다음과 같다.
픽셀 신호(PIX_OUT) 중 리셋 신호는 이상적으로는 그 레벨이 일정해야 함에도 불구하고, 밝은 빛에 의하여 그 레벨이 차차 낮아질 수 있다. 즉, 도 11에 도시된 바와 같이, 픽셀 신호(PIX_OUT)의 레벨이 선형적으로 감소하는 특성을 보일 수 있다. 다만, 픽셀 신호(PIX_OUT)는 클램프 회로(750)에 의해 일정 레벨 이하로 내려가지 않는다.
스위치 제어 신호(S3, S4)가 인에이블되는 비교 회로(700)의 오토 제로 구간에서는 제1 비교기(730)의 두 입력 노드(N1, N2)의 레벨을 동일하게 하고, 제2 비교기(740)의 두 입력 노드(N5, N6)의 레벨을 동일하게 하는 비교기의 초기화 동작이 이루어진다.
도 11에 도시된 바와 같이, 픽셀 신호(PIX_OUT)가 선형적으로 감소하는 특성을 가질 때, 제1 증폭기(731)는 감소하는 기울기를 갖는 픽셀 신호(PIX_OUT)를 제1 증폭기(731)의 이득만큼 증폭시킴으로써, 급격히 증가하는 기울기를 갖는 제1 비교기(730)의 출력 신호(OTA1_OUT)를 출력한다.
따라서, 제한 회로(720)가 없다고 가정하면, 스위치 제어 신호(S4)가 인에이블되어 있는 구간에서, 제2 비교기(740)의 제2 입력 노드(N6_wo)는 증폭된 출력 신호(OTA1_OUT)의 DC 전압과 같아지고, 스위치 제어 신호(S4)가 디스에이블되면, 제2 비교기(740)의 제2 입력 노드(N6_wo)는 증폭된 DC 전압을 저장하게 된다.
즉, 제한 회로(720)가 없다고 가정하면, 제2 비교기(740)의 제2 입력 노드(N6_wo)의 전압 레벨은 비이상적으로 증폭된 DC 전압을 갖게 된다.
도 11에서, N6_wo, OTA2_OUT_wo은 제한 회로(720)가 없다고 가정한 경우의 제2 증폭기(741)의 제2 입력 노드(N6)의 전압과 제2 비교기(740)의 출력 신호를 나타내고, N6_wi, OTA2_OUT_wi은 제한 회로(720)가 있는 본 실시예의 제2 증폭기(741)의 제2 입력 노드(N6)의 전압과 제2 비교기(740)의 출력 신호를 나타낸다.
본 발명의 실시예와의 비교를 위하여, 제한 회로(720)가 없는 경우에 대하여 좀 더 자세히 기술한다.
제1 증폭기(731)의 특성상 제1 증폭기(731)의 출력 DC 전압 레벨은 낮은 상태이므로, 제2 증폭기(741)의 제2 입력 노드(N6_wo)에 저장된 증폭된 DC 전압으로 인하여, 제2 비교기(740)는 정확한 비교를 하기가 어렵다. 예컨대, 제1 비교기의 출력 신호(OTA1_OUT)와 제2 증폭기(741)의 제2 입력 노드(N6_wo)의 전압 간 교차하는 접점(crossing point)이 없거나, 원하지 않는 지점(P1)에서 교차할 수 있다.
따라서, 제2 비교기(740)의 정확한 비교 동작을 위해서는, 제2 증폭기(741)의 제2 입력 노드(N6)의 DC 전압 레벨을 제한할 필요가 있다.
제한 회로(720)는 제2 증폭기(741)의 제2 입력 노드(N6)의 DC 전압 레벨을 도 11의 'N6_wi'로 나타낸 바와 같이, 특정 상한치 이상이 되지 못하도록 제한한다.
즉, 제한 회로(720)가 있는 본 발명의 실시예에 의하면, 스위치 제어 신호(S4)가 인에이블되어 있는 구간에서, 제2 비교기(740)의 제2 입력 노드(N6_wi)는 증폭된 출력 신호(OTA1_OUT)의 DC 전압에 따라 증가하다가, 제한 회로(720)로 인하여 특정 상한치 이하로 제한된다.
이와 같이, 제2 증폭기(741)의 제2 입력 노드(N6_wi)의 DC 전압 레벨이 제한 회로(720)에 의하여 특정 상한치 이하로 제한됨으로써, 제1 비교기의 출력 신호(OTA1_OUT)와 제2 증폭기(741)의 제2 입력 노드(N6_wo)의 전압은 적절한 지점(P2)에서 교차할 수 있다.
따라서, 제한 회로(720)가 없는 경우 제2 비교기(740)의 출력 신호(OTA2_OUT_wo)는 (P1) 시점에서 레벨이 변하게 된다. 이에 따라, 도 6의 (a)에 도시된 바와 같이 이미지에 검은색 잡음인 흑점이 보이거나, 도 6의 (b)와 같이 검은색 보다 옅은 잡음이 보이게 된다. 도 6의 (a)는 제한 회로(720)와 클램프 회로(750)가 모두 없는 경우이고, 도 6의 (b)는 클램프 회로(750)는 있지만, 제한 회로(720)가 없는 경우이다.
반면, 제한 회로(720)가 있는 경우 제2 비교기의 출력 신호(OTA2_OUT_wi)는 (P2) 시점에서 레벨이 변하게 되며, 도 6의 (c)와 같이 밝은 물체의 경우에도 이미지에 검은색 혹은 회색의 잡음이 나타나지 않는다.
도 6 (a)에 도시된 바와 같이 제한 회로(720)와 클램프 회로(750)가 모두 없는 경우에 흑점이 가장 심하게 나타나고, 도 6 (b)에 도시된 바와 같이 클램프 회로(750)를 사용한 경우 흑점을 약간 완화시킬 수 있으며, 도 6 (c)에 도시된 바와 같이 클램프 회로(750) 및 제한회로(720)를 모두 사용하면 흑점을 거의 제거할 수 있는 효과가 있다.
도 10a에서는, 제한 회로(720)는 제2 비교기(740)의 출력 노드(N8)에 접속되지만, 다른 실시예에서는 제한 회로가, 제2 비교기(740)의 제2 입력 노드(N6)에 직접 접속될 수도 있다.
도 12은 본 발명의 다른 실시예에 따른 칼럼 비교 회로의 회로도이다. 도 13a은 도 12에 도시된 제1 증폭기(831) 및 제한 회로(820)의 일 실시예를 나타내는 회로도이다.
도 12 내지 도 13a를 참조하면, 비교 회로(800)는 비교 블록(810) 및 제한 회로(820)를 포함한다.
비교 블록(810)은 적어도 2-단(2-stage) 비교기를 포함할 수 있다. 도 12의 실시예에서, 비교 블록(810)은 제1 비교기(830) 및 제2 비교기(840)를 포함하나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
제1 비교기(830)는 픽셀 신호(PIX_OUT)와 램프 신호(Ramp)를 입력으로 수신하고, 제2 비교기(840)는 제1 비교기(830)의 출력 신호를 입력으로 수신한다.
제1 비교기(830)는 제1 증폭기(831), 제1 입력 커패시터(C1) 및 제1 스위치(832)를 포함한다. 제1 증폭기(831)는 제1 및 제2 입력 노드(N1, N2)와 제1 출력 노드(N3)를 가진다. 제1 입력 커패시터(C1)는 픽셀 신호(PIX_OUT)가 입력되는 픽셀 신호 입력 노드와 제1 증폭기(831)의 제1 입력 노드(N1)와 연결된다.
제1 스위치(832)는 제1 증폭기(831)의 제1 입력 노드(N1)와 출력 노드(N3) 사이에 연결되고, 스위치 제어 신호(S3)에 응답하여 동작한다.
제2 비교기(840)는 제2 증폭기(841), 제2 커패시터(C2) 및 제2 스위치(842)를 포함한다. 제2 증폭기(841)는 제1 및 제2 입력 노드(N4, N5)와 출력 노드(N6)를 가진다. 제2 커패시터(C2)는 제2 증폭기(841)의 제2 입력 노드(N5)와 상기 접지 사이에 연결된다. 제2 스위치(842)는 제2 증폭기(841)의 제2 입력 노드(N5)와 출력 노드(N6) 사이에 연결되며, 스위치 제어 신호(S4)에 응답하여 동작한다.
제2 증폭기(841)의 제1 입력 노드(N4)는 제1 증폭기(831)의 출력노드(N3)와 연결된다.
제한 회로(820)는 도 13a에 도시된 바와 같이 제1 비교기(830)의 출력 노드(N3)와 접지 사이에 직렬로 연결되는 하나 이상의 다이오드(821) 및 스위치(822)를 포함할 수 있다. 스위치(822)는 제한 회로 인에이블 신호(SW)에 응답하여 동작한다.
도 13a를 참조하면, 제1 증폭기(831)는 미러형 OTA(mirrored operational tranconductance amplifier)로 구현될 수 있다.
제1 증폭기(831)는 제1 내지 제4 NMOS 트랜지스터(MNIN, MNIP, MN0, MN1), 제1 내지 제6 PMOS 트랜지스터(MP0, MP1, MP2, MP3, MP4, MP5), 및 바이어스 트랜지스터(MNBN)를 포함할 수 있다. 제1 NMOS 트랜지스터(MNIN)로는 네거티브 입력 신호(INN)가 입력되고, 제2 NMOS 트랜지스터(MNIP)로는 포지티브 입력 신호(INP)가 입력된다. 제1 및 제2 NMOS 트랜지스터(MNIN, MNIP)의 소스는 바이어스 트랜지스터(MNBN)의 드레인에 공통 접속된다.
제1 및 제2 PMOS 트랜지스터(MP0, MP1)는 상호 전류 미러 형태로 접속되고, 제4 및 제6 PMOS 트랜지스터(MP3, MP5) 역시 전류 미러 형태로 접속된다.
제3 및 제4 NMOS 트랜지스터(MN0, MN1) 역시 전류 미러 형태로 접속된다.
제3 및 제5 PMOS 트랜지스터(MP2, MP4)의 게이트는 상호 접속되고, 제5 PMOS 트랜지스터(MP4)의 드레인과 제4 NMOS 트랜지스터(MN1)의 드레인은 출력 노드(OUT)에 연결된다.
도 13a에 도시된 증폭기(831)의 출력 노드(OUT)에 접속된 제한 회로(820)가 없다고 가정하자. 그러면, 증폭기(831)의 판단 전후로 전류 변화가 발생한다. 이로 인하여 로우 와이즈 밴딩 노이즈가 발생한다.
이에 대하여 도 13b와 13c를 참조하여 설명하면 다음과 같다. 도 13b는 도 13a에 도시된 증폭기(831)의 출력 노드(OUT)에 접속된 제한 회로(820)가 없는 경우에 증폭기(831)의 판단 전의 전류 흐름을 나타내고, 도 13c는 도 13a에 도시된 증폭기(831)의 출력 노드(OUT)에 접속된 제한 회로(820)가 없는 경우에 증폭기(831)의 판단 후의 전류 흐름을 나타낸다.
증폭기(831)의 판단 이전에 포지티브 입력 신호(INP)의 레벨이 네거티브 입력 신호(INN)의 레벨 보다 높다고 가정한다. 이 경우, 전원 전압(VDD)으로부터 제6 PMOS 트랜지스터(MP5), 제2 NMOS 트랜지스터(MNIP) 및 바이어스 트랜지스터(MNBN)을 거쳐 접지까지의 경로를 통해, 개념적으로 "I"라는 전류가 흐른다고 가정하면, 다른 경로로는 거의 전류가 흐르지 않는다.
제4 및 제6 PMOS 트랜지스터(MP3, MP5)가 전류 미러 형태로 접속되어 있어, 제4 PMOS 트랜지스터(MP3)를 통해서도 "I"라는 전류가 흘러야 하지만, 포지티브 입력 신호(INP)의 레벨이 네거티브 입력 신호(INN)의 레벨 보다 높아 출력 노드(OUT)의 레벨이 "하이" 레벨이므로 제4 PMOS 트랜지스터(MP3)를 통해서는 전류가 거의 흐르지 않는다. 따라서, 포지티브 입력 신호(INP)의 레벨이 네거티브 입력 신호(INN)의 레벨 보다 높은 증폭기(831)의 판단 이전의 상태에서는, 증폭기(831) 전체적으로 총 "I"라는 전류가 흐른다고 할 수 있다.
그런데, 포지티브 입력 신호(INP)의 레벨이 네거티브 입력 신호(INN)의 레벨 보다 낮아지면, 증폭기(831)의 출력이 "하이" 레벨에서 "로우" 레벨로 전환되며, 이 때가 증폭기(831)의 판단 시점이라 할 수 있다.
도 13c를 참조하면, 포지티브 입력 신호(INP)의 레벨이 네거티브 입력 신호(INN)의 레벨 보다 낮아진 증폭기(831)의 판단 이후의 상태에서는, 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(MP0), 및 제1 NMOS 트랜지스터(MNIN)를 통해 개념적으로 "I"라는 전류가 흐른다고 가정하면, 전류 미러 형태로 접속된 제2 PMOS 트랜지스터(MP1)를 통해서도 "I"만큼의 전류가 흐른다. 증폭기(831) 전체적으로 총 "2I"라는 전류가 흐른다고 할 수 있다.
상술한 바와 같이, 증폭기(831)의 판단 전후로 증폭기(831)에 흐르는 전류의 세기가 달라짐에 따라 로우 와이즈 밴딩 노이즈가 발생하고, 이미지의 품질이 떨어진다.
도 14a 내지 도 14c는 도 13b 및 도 13c에 도시된 증폭기의 전류 변화를 설명하기 위한 도면이다. 도 14a에 도시된 바와 같이, 픽셀 어레이(110) 내에 각 열(row)에 1000개씩 픽셀들이 배열되어 있다고 가정한다. 즉, 픽셀 어레이(11)의 칼럼(column) 수가 1000개라고 가정한다. 그리고, 제1 및 제2 영역(A1, A2)은 어두운 부분이고, 제3 영역(A3)은 밝은 부분이라고 가정한다.
도 14b에 도시된 바와 같이, 도 13b 및 도 13c에 도시된 증폭기들이 픽셀 어레이(110)의 제1 영역(A1)에 속하는 하나의 열로부터 출력되는 픽셀 신호(PIX_OUT_A1)를 램프 신호(Ramp)와 비교하는 동작에서, 증폭기의 판단 전에는, 즉 램프 신호(Ramp)가 픽셀 신호(PIX_OUT_A1) 보다 큰 동안에는, 총 1000I라는 전류가 흐르다가, 증폭기의 판단 후에는, 즉 램프 신호(Ramp)가 픽셀 신호(PIX_OUT_A1) 보다 낮아지는 시점부터는, 총 2000I라는 전류가 흐른다.
반면, 도 14c에 도시된 바와 같이, 도 13b 및 도 13c에 도시된 증폭기들이 픽셀 어레이(110)의 제2 및 제3 영역(A2, A3)에 속하는 하나의 열로부터 출력되는 픽셀 신호(PIX_OUT_A2, PIX_OUT_A3)를 램프 신호(Ramp)와 비교하는 동작에서는, 램프 신호(Ramp)가 픽셀 신호(PIX_OUT_A2) 보다 큰 동안에는, 총 1000I라는 전류가 흐르다가, 램프 신호(Ramp)가 픽셀 신호(PIX_OUT_A2) 보다 낮고 픽셀 신호(PIX_OUT_A3)보다는 높은 동안에는 총 1500I라는 전류가 흐르며, 램프 신호(Ramp)가 픽셀 신호(PIX_OUT_A3) 보다 낮아지는 시점부터는, 총 2000I라는 전류가 흐른다.
따라서, 제1 영역(A1)과 제2 영역(A2)은 모두 어두운 부분이지만, 도 14b와 도 14c에 도시된 바와 같이, 전류 세기가 달라짐에 따라, 제1 영역(A1)과 제2 영역(A2)의 어두운 정도가 달라진다. 예컨대, 제1 영역(A1)은 검은 색으로 표시된다면, 제2 영역(A2)은 회색으로 표시될 수 있다. 즉, 밝은 부분(A3)의 옆 부분(A2)으로 회색의 밴딩 노이즈가 나타난다.
따라서, 증폭기(831)의 판단 전후로 증폭기(831)에 흐르는 전류의 세기가 달라지지 않도록 할 필요가 있다.
본 발명의 실시예에 의하면, 증폭기(831)의 출력 노드(OUT)에 접속된 제한 회로(820)를 이용하여 증폭기(831)에 흐르는 전류 세기의 변화를 방지한다.
다시 도 13a를 참조하면, 제한 회로(820)가 구비된 경우에는, 출력 노드(OUT)의 레벨이 특정 상한치 이하로 제한된다.
따라서, 증폭기(831)의 판단 이전에 포지티브 입력 신호(INP)의 레벨이 네거티브 입력 신호(INN)의 레벨보다 높은 경우, 전원 전압(VDD)으로부터 제6 PMOS 트랜지스터(MP5), 제2 NMOS 트랜지스터(MNIP) 및 바이어스 트랜지스터(MNBN)을 거쳐 접지까지의 경로를 통해, 개념적으로 "I"라는 전류가 흐른다고 가정하면, 전류 미러 형태로 접속된 제4 PMOS 트랜지스터(MP3)를 통해서도 "I"만큼의 전류가 흐른다. 다만 제4 PMOS 트랜지스터(MP3)를 통해서 흐르는 전류는 제한 회로(820)를 통하여 접지로 흐르게 된다.
제한 회로(820)가 구비된 경우에는 증폭기(831)의 판단 이전에도 증폭기(831)의 판단 이후에도 증폭기(831) 전체적으로 총 "2I"라는 전류가 흐르므로, 증폭기(831)에 흐르는 전류 세기의 변화가 없다. 이에 따라 전류 세기의 변화로 인해 발생하는 잡음(예컨대, 로우 와이즈 밴딩 잡음)을 줄일 수 있다.
도 15는 도 12에 도시된 비교 회로의 개략적인 신호 타이밍도이다.
도 12 내지 도 15를 참조하여 비교 회로(800)의 전체적인 동작을 기술하면 다음과 같다.
본 발명의 실시예에 따르면 제한 회로(820)는 S3/S4의 오토 제로(auto-zero) 구간(a~c 구간)에서는 동작하지 않는다. 오토 제로 구간에서 제한회로(820)가 동작하여 오토 제로 구간의 전압을 제한하면, 증폭기의 오프셋 제거(offset cancellation)가 되지 않는다. 따라서, 제한 회로(820)는 오토 제로 구간에서는 디스에이블되고, 비교 구간(d~k 구간)에서만 인에이블된다.
증폭기(831, 841)의 오프셋(offset)이 없다고 가정하면 도 14의 (a)시점에 도시된 바와 같이, 제1 증폭기(831)의 두 입력 신호(OTA1_IN-, OTA1_IN+)와 제2 증폭기(832)의 두 입력 신호(OTA2_IN-, OTA2_IN+)는 동일한 레벨을 가진다.
먼저, 리셋 신호를 디지털 신호로 변환하기 위해서, 램프 신호(Ramp)에 일정크기의 오프셋을 가한 후(d~e 구간), (e)시점부터 램프 신호(RAMP)는 감소하기 시작한다. 즉, (e)시점부터 램핑(ramping)을 시작한다. 카운터는 (e)시점부터 제1 증폭기(831)의 출력 신호의 극성(polarity)이 변하는 순간(f)까지 시간을 카운팅한다.
영상 신호와 리셋 신호간의 차이를 구하기 위해서는 감산(substractor) 회로나 업-다운 컨버터(up-down counter)가 필요한데, 본 발명의 일 실시예에서는 비트-반전(bit-conversion)과 업-카운터(up-counter)로 구현될 수 있다.
리셋 신호의 디지털 변환이 끝나면 (h) 시점에서 전송 제어신호(TG)가 온(on) 되고 그 동안 광 감지기(PD)에 의해서 상기 축적된 전하에 의해 제1 증폭기(831, OTA1)의 네거티브 입력 신호(OTA1_IN-)가 도 14에 도시된 바와 같이 변한다.
영상 신호의 디지털 변환을 위하여 (i) 시점에서 램프 신호(RAMP)의 램핑(ramping)이 다시 시작된다. 카운터는 (i) 시점으로부터 제2 증폭기(841, OTA2)의 출력 신호의 극성이 바뀌는 순간(j)까지 이를 카운팅한다.
영상 신호의 디지털 변환이 끝나면, 다음 리셋 신호의 디지털 변환을 위하여 초기 상태로 돌아간다.
도 16은 본 발명의 또 다른 실시예에 따른 칼럼 비교 회로의 회로도로서, 도 12에 도시된 칼럼 비교 회로의 변형예이다. 도 16에 도시된 칼럼 비교 회로(800 )는 도 12에 도시된 칼럼 비교 회로(800)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
도 12에 도시된 칼럼 비교 회로(800)에서는, 제한 회로(820)는 제1 비교기(830)의 출력 노드(N3)와 접지 사이에 연결되지만, 도 16에 도시된 칼럼 비교 회로(800')에서는, 제한 회로(820')는 제2 비교기(840)의 출력 노드(N6)와 접지 사이에 연결된다.
이와 같이, 본 발명의 실시예에 따른 제한 회로는 비교 회로 내에서 그 목적에 따라 다양하게 적용될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 비교 회로의 개략적인 회로도이다. 도 17을 참조하면, 비교 회로(900)는 비교 블록(910, 920) 및 제한 회로를 포함한다.
비교 블록(910, 920)은 적어도 2-단(2-stage) 비교기를 포함할 수 있다. 도 17의 실시예에서, 비교 블록(910, 920)은 제1 비교기(910) 및 제2 비교기(920)를 포함하나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
제1 비교기(910)는 제1 증폭기(911), 제1 및 제2 입력 커패시터(C1, C2), 및 제1 및 제2 스위치(912, 913)를 포함한다. 제1 증폭기(911)는 제1 및 제2 입력 노드(N1, N2)와 제1 및 제2 출력 노드(N3, N4)를 가진다.
제1 입력 커패시터(C1B)는 픽셀 신호(PIX_OUT)가 입력되는 픽셀 신호 입력 노드와 제1 증폭기(911)의 제1 입력 노드(N1)와 연결된다. 제2 입력 커패시터(C1A)는, 램프 신호(RAMP)가 입력되는 램프 신호 입력 노드와 제1 증폭기(911)의 제2 입력 노드(N2) 사이에 연결된다.
제1 스위치(912)는 제1 증폭기(911)의 제1 입력 노드(N1)와 제1 출력 노드(N3) 사이에 연결되고, 스위치 제어 신호(S3B)에 응답하여 동작한다. 제2 스위치(913)는 제1 증폭기(911)의 제2 입력 노드(N2)와 제2 출력 노드(N4) 사이에 연결되고, 스위치 제어 신호(S3A)에 응답하여 동작한다.
제2 비교기(920)는 제2 증폭기(921), 제3 커패시터(C2), 및 제3 스위치(922)를 포함한다. 제2 증폭기(921)는, 제1 및 제2 입력 노드(N5, N6)와 제1 및 제2 출력 노드(N7, N8)를 가진다.
제3 커패시터(C2)는, 제2 증폭기(921)의 제2 입력 노드(N6)와 접지 전압 사이에 연결된다. 제3 스위치(922)는 제2 증폭기(921)의 제2 입력 노드(N6)와 제2 출력 노드(N8) 사이에 연결되고, 스위치 제어 신호(S4)에 응답하여 동작한다.
제2 증폭기(921)의 제1 입력 노드(N5)는 제1 증폭기(911)의 제1 출력노드(N3)와 연결된다.
도 18은 도 17에 도시된 제1 증폭기(910) 및 제한 회로(930)의 일 예를 나타내는 회로도이다. 이를 참조하면, 제1 증폭기(910)는 제1 및 제2 NMOS 트랜지스터(MN1, MN2), 제1 및 제2 PMOS 트랜지스터(MP1, MP2), 및 바이어스 트랜지스터(MN0)를 포함한다.
제1 NMOS 트랜지스터(MN1)로는 포지티브 입력 신호(INP)가 입력되고, 제2 NMOS 트랜지스터(MN2)로는 네거티브 입력 신호(INN)가 입력된다. 제1 및 제2 NMOS 트랜지스터(MNIN, MNIP)의 소스는 바이어스 트랜지스터(MN0)의 드레인에 공통 접속된다.
제1 및 제2 PMOS 트랜지스터(MP1, MP2)는 전류 미러 형태로 접속된다.
제1 PMOS 트랜지스터(MP1)의 게이트와 드레인 및 제1 NMOS 트랜지스터(MN1)의 드레인은 네거티브 출력 노드(OUTN)에 공통 연결된다.
제2 PMOS 트랜지스터(MP2)의 드레인 및 제2 NMOS 트랜지스터(MN1)의 드레인은 포지티브 출력 노드(OUTP)에 공통 연결된다.
제한 회로(930)는 제1 증폭기의 제1 출력 노드(예컨대, 포지티브 노드(OUTP))와 제2 출력 노드(예컨대, 네거티브 노드(OUTN)) 사이에 연결되는 하나 이상의 다이오드를 포함한다. 다이오드는 다이오드-연결된 PMOS 트랜지스터(MP0)로 구현될 수 있다. 다이오드는 제1 출력 신호(OUTP)의 스윙폭을 제한한다.
도 19는 도 18에 도시된 증폭기 및 이의 비교예의 신호 타이밍도이다.
이를 참조하면, 비교기의 판단 후 제1 출력 신호(OUTP)의 로우 레벨은 공통 노드 전압(COMM)과 같아지는데, 이때 램프 신호(Ramp)가 입력되는 제2 입력 노드(INN)에 의해 공통 노드 전압(COMM)의 레벨이 결정된다.
ADC의 동작 중 램프 신호(Ramp)가 계속해서 낮아지는 경우 공통 노드 전압(COMM)이 NMOS 트랜지스터의 포화 전압(Vdsat) 이하로 낮아질 경우 전류량이 변화하게 되고 잡음을 유발한다.
예컨대, 도 18의 증폭기에서 제한 회로(930)가 없다면, 도 19의 (b)에 도시된 바와 같이, 램프 신호(Ramp)가 낮아짐에 따라, 공통 노드 전압(COMM)도 계속해서 낮아지고, 이에 따라, 도 19의 (d)에서 d1 그래프로 표시된 바와 같이, 전류 변동(current fluctuation)이 발생한다.
따라서, 비교기의 판단 후 다이오드(MP0)를 이용하여 제1 출력 신호의 스윙폭을 제한함으로써 공통 노드 전압은 제1 입력 신호(INN)에 의해서 로우 레벨이 결정되고, 전류의 변화를 없앨 수 있다.
예컨대, 도 18에 도시된 바와 같이 증폭기에 제한 회로(930)가 구비됨으로써, 도 19의 (c)에 도시된 바와 같이, 램프 신호(Ramp)가 낮아지더라도, 공통 노드 전압(COMM)은 하한치 이하로 내려가지 않는다, 이에 따라, 도 19의 (d)에서 d2 그래프로 표시된 바와 같이, 전류 변화가 없어진다.
도 20은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 20을 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, 또는 스마트 폰으로 구현될 수 있다.
상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 이미지 처리 시스템(Image Process system)
100: 이미지 센서(Image sensor)
200: 이미지 프로세서(DSP)
300: 디스플레이 유닛(Display Unit)
500: 렌즈
110: 픽셀 어레이(APS array)
120: 로우 드라이버(Row Driver)
130: 아날로그 디지털 컨버터(Analog Digital Converter)
160: 램프 신호 발생기(Ramp Generator)
170: 타이밍 제너레이터(Timing Generator)
171: 카운터 컨트롤러(counter controller)
180: 제어 레지스터 블록(control Register Block)
190: 버퍼(Buffer)
100: 이미지 센서(Image sensor)
200: 이미지 프로세서(DSP)
300: 디스플레이 유닛(Display Unit)
500: 렌즈
110: 픽셀 어레이(APS array)
120: 로우 드라이버(Row Driver)
130: 아날로그 디지털 컨버터(Analog Digital Converter)
160: 램프 신호 발생기(Ramp Generator)
170: 타이밍 제너레이터(Timing Generator)
171: 카운터 컨트롤러(counter controller)
180: 제어 레지스터 블록(control Register Block)
190: 버퍼(Buffer)
Claims (20)
- 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로에 있어서,
상기 픽셀 어레이로부터 출력되는 픽셀 신호를 램프 신호와 비교하는 비교 회로;
상기 비교 회로의 적어도 하나의 노드에 접속되어 상기 비교 회로의 상기 적어도 하나의 노드의 전압을 미리 정해진 한계 범위 내로 제한하는 제한 회로; 및
상기 비교 회로의 출력 신호를 카운팅하여 상기 디지털 신호를 발생하는 카운터를 포함하며,
상기 비교 회로는
적어도 2-스테이지 비교기를 포함하며,
상기 제한 회로는
상기 비교 회로와 전기적으로 연결되는 하나 이상의 다이오드 및 상기 하나 이상의 다이오드에 전기적으로 연결되어 상기 제한 회로를 선택적으로 인에이블하기 위한 스위치를 포함하는 아날로그-디지털 변환 회로. - 제1항에 있어서, 상기 하나 이상의 다이오드는
상기 비교 회로의 적어도 하나의 출력 노드와 제1 전원 사이에 직렬로 연결되거나,
상기 비교 회로의 적어도 하나의 출력 노드와 접지 사이에 직렬로 연결되는 것을 특징으로 하는 아날로그-디지털 변환 회로. - 삭제
- 제2항에 있어서, 상기 하나 이상의 다이오드 각각은
다이오드-연결을 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구현되는 아날로그-디지털 변환 회로. - 제1항에 있어서, 상기 적어도 2-스테이지 비교기는
상기 픽셀 신호와 램프 신호를 입력으로 수신하는 제1 비교기: 및
상기 제1 비교기의 출력을 입력으로 수신하는 제2 비교기를 포함하는 아날로그-디지털 변환 회로. - 제5항에 있어서, 상기 제1 비교기는
제1 및 제2 입력 노드와 제1 및 제2 출력 노드를 갖는 제1 증폭기;
상기 픽셀 신호가 입력되는 픽셀 신호 입력 노드와 상기 제1 증폭기의 상기 제1 입력 노드와 연결되는 제1 입력 커패시터;
상기 램프 신호가 입력되는 램프 신호 입력 노드와 상기 제1 증폭기의 상기 제2 입력 노드 사이에 연결되는 제2 입력 커패시터;
상기 제1 증폭기의 상기 제1 입력 노드와 상기 제1 출력 노드 사이에 연결되는 제1 스위치; 및
상기 제1 증폭기의 상기 제2 입력 노드와 상기 제2 출력 노드 사이에 연결되는 제2 스위치를 포함하고,
상기 제2 비교기는
제1 및 제2 입력 노드와 제1 및 제2 출력 노드를 갖는 제2 증폭기;
상기 제2 증폭기의 상기 제2 입력 노드와 접지 전압 사이에 연결되는 제3 커패시터;
상기 제2 증폭기의 상기 제2 입력 노드와 상기 제2 출력 노드 사이에 연결되는 제3 스위치를 포함하며,
상기 제2 증폭기의 상기 제1 입력 노드는 상기 제1 증폭기의 제1 출력 노드와 연결되는 아날로그-디지털 변환 회로. - 제6항에 있어서, 상기 제한 회로는
상기 제2 증폭기의 제2 출력 노드와 상기 접지 전압 사이에 연결되는 아날로그-디지털 변환 회로. - 제7항에 있어서, 상기 제한회로는
상기 하나 이상의 다이오드에 연결되어 상기 제한회로를 선택적으로 인에이블하기 위한 스위치를 더 포함하는 아날로그-디지털 변환 회로. - 제8항에 있어서, 상기 제한회로의 스위치는
상기 제3 스위치와 함께 인에이블되고 디스에이블되는 아날로그-디지털 변환 회로. - 제5항에 있어서, 상기 제한 회로는
상기 제1 비교기의 출력 노드와 접지 사이에 직렬로 연결되는 하나 이상의 다이오드; 또는
상기 제2 비교기의 출력 노드와 상기 접지 사이에 직렬로 연결되는 하나 이상의 다이오드를 포함하는 아날로그-디지털 변환 회로. - 제10항에 있어서, 상기 제1 비교기는
제1 및 제2 입력 노드와 출력 노드를 갖는 제1 증폭기;
상기 픽셀 신호가 입력되는 픽셀 신호 입력 노드와 상기 제1 증폭기의 상기 제1 입력 노드와 연결되는 제1 입력 커패시터; 및
상기 제1 증폭기의 상기 제1 입력 노드와 출력 노드 사이에 연결되는 제1 스위치를 포함하고,
상기 제2 비교기는
제1 및 제2 입력 노드와 출력 노드를 갖는 제2 증폭기;
상기 제2 증폭기의 상기 제2 입력 노드와 상기 접지 사이에 연결되는 제2 커패시터; 및
상기 제2 증폭기의 상기 제2 입력 노드와 상기 출력 노드 사이에 연결되는 제2 스위치를 포함하며,
상기 제2 증폭기의 상기 제1 입력 노드는 상기 제1 증폭기의 출력 노드와 연결되는 아날로그-디지털 변환 회로. - 제11항에 있어서, 상기 제한회로는
상기 하나 이상의 다이오드에 연결되어 상기 제한회로를 선택적으로 인에이블하기 위한 스위치를 더 포함하는 아날로그-디지털 변환 회로. - 제12항에 있어서, 상기 제한회로의 스위치는
상기 제1 및 제2 스위치가 디스에이블(턴오프)된 후에 인에이블되는 아날로그-디지털 변환 회로. - 제5항에 있어서, 상기 제1 비교기는
제1 및 제2 입력 노드와 제1 및 제2 출력 노드를 갖는 제1 증폭기를 포함하고,
상기 제한 회로는 상기 제1 증폭기의 제1 및 제2 출력 노드 사이에 연결되는 하나 이상의 다이오드를 포함하는 아날로그-디지털 변환 회로. - 제14항에 있어서, 상기 제1 비교기는
상기 픽셀 신호가 입력되는 픽셀 신호 입력 노드와 상기 제1 증폭기의 상기 제1 입력 노드와 연결되는 제1 입력 커패시터;
상기 램프 신호가 입력되는 램프 신호 입력 노드와 상기 제1 증폭기의 상기 제2 입력 노드 사이에 연결되는 제2 입력 커패시터;
상기 제1 증폭기의 상기 제1 입력 노드와 상기 제1 출력 노드 사이에 연결되는 제1 스위치; 및
상기 제1 증폭기의 상기 제2 입력 노드와 상기 제2 출력 노드 사이에 연결되는 제2 스위치를 더 포함하고,
상기 제2 비교기는
제1 및 제2 입력 노드와 제1 및 제2 출력 노드를 갖는 제2 증폭기;
상기 제2 증폭기의 상기 제2 입력 노드와 접지 전압 사이에 연결되는 제3 커패시터;
상기 제2 증폭기의 상기 제2 입력 노드와 상기 제2 출력 노드 사이에 연결되는 제3 스위치를 포함하며,
상기 제2 증폭기의 상기 제1 입력 노드는 상기 제1 증폭기의 제1 출력 노드와 연결되는 아날로그-디지털 변환 회로. - 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로에 있어서,
상기 픽셀 어레이로부터 출력되는 픽셀 신호를 램프 신호와 비교하는 비교 회로;
상기 비교 회로에 접속되어 상기 비교 회로의 적어도 하나의 노드의 전압을 미리 정해진 한계 범위 내로 제한하는 제한 회로; 및
상기 비교 회로의 출력 신호를 카운팅하여 상기 디지털 신호를 발생하는 카운터를 포함하며,
상기 제한 회로는
상기 비교 회로와 전기적으로 연결되는 하나 이상의 다이오드 및 상기 하나 이상의 다이오드에 전기적으로 연결되어 상기 제한 회로를 선택적으로 인에이블하기 위한 스위치를 포함하는 아날로그-디지털 변환 회로. - 복수의 로우들 및 칼럼들에 배열된 복수의 픽셀들을 포함하는 픽셀 어레이;
상기 픽셀 어레이에 포함된 로우(row)들 중에서 적어도 어느 하나의 로우를 선택하는 로우 드라이버;
램프 신호를 발생하는 램프 신호 발생기;
상기 램프 신호를 이용하여 상기 픽셀 어레이로부터 컬럼 단위로 출력되는 픽셀 신호를 디지털 신호로 변환하는 ADC 블록; 및
클럭 신호를 생성하여 상기 로우 드라이버 및 상기 ADC 블록으로 전송하는 타이밍 제너레이터를 포함하며,
상기 ADC 블록은
상기 픽셀 신호와 상기 램프 신호를 비교하는 비교 회로; 및
상기 비교 회로에 접속되어 상기 비교 회로의 적어도 하나의 노드의 전압을 미리 정해진 한계 범위 내로 제한하는 제한 회로를 포함하며,
상기 제한 회로는
상기 비교 회로와 전기적으로 연결되는 하나 이상의 다이오드 및 상기 하나 이상의 다이오드에 전기적으로 연결되어 상기 제한 회로를 선택적으로 인에이블하기 위한 스위치를 포함하는 이미지 센서. - 제17항에 있어서, 상기 하나 이상의 다이오드는
상기 비교 회로의 적어도 하나의 출력 노드와 제1 전원 사이에 직렬로 연결되거나,
상기 비교 회로의 적어도 하나의 출력 노드와 접지 사이에 직렬로 연결되는 것을 특징으로 하는 이미지 센서. - 삭제
- 제18항에 있어서, 상기 하나 이상의 다이오드 각각은
다이오드-연결을 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구현되는 이미지 센서.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120099452A KR101965632B1 (ko) | 2012-09-07 | 2012-09-07 | 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법 |
| US13/669,983 US8773191B2 (en) | 2012-09-07 | 2012-11-06 | Analog-to-digital conversion circuit, and image sensor including the same |
| CN201810373847.2A CN108347247B (zh) | 2012-09-07 | 2013-09-09 | 图像传感器 |
| CN201310407579.9A CN103684460B (zh) | 2012-09-07 | 2013-09-09 | 模数转换器 |
| US14/303,221 US9282264B2 (en) | 2012-09-07 | 2014-06-12 | Analog-to-digital conversion circuit, and image sensor including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120099452A KR101965632B1 (ko) | 2012-09-07 | 2012-09-07 | 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140033604A KR20140033604A (ko) | 2014-03-19 |
| KR101965632B1 true KR101965632B1 (ko) | 2019-04-05 |
Family
ID=50232726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120099452A KR101965632B1 (ko) | 2012-09-07 | 2012-09-07 | 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8773191B2 (ko) |
| KR (1) | KR101965632B1 (ko) |
| CN (2) | CN103684460B (ko) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104662892B (zh) * | 2012-10-25 | 2017-11-21 | 夏普株式会社 | 固体摄像装置 |
| US9787293B2 (en) * | 2014-01-29 | 2017-10-10 | Regents Of The University Of California | Current-mode clock distribution |
| KR102245973B1 (ko) * | 2014-02-17 | 2021-04-29 | 삼성전자주식회사 | 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서 |
| CN105338268B (zh) * | 2014-08-12 | 2018-09-11 | 比亚迪股份有限公司 | 图像传感器及其去除太阳黑斑方法和去除太阳黑斑装置 |
| KR20160121189A (ko) * | 2015-04-10 | 2016-10-19 | 삼성전자주식회사 | 아날로그-디지털 변환기의 선형성을 향상시키는 이미지 센서 및 이를 포함하는 이미지 처리 시스템 |
| JP6727771B2 (ja) * | 2015-08-13 | 2020-07-22 | キヤノン株式会社 | 撮像装置 |
| KR102519343B1 (ko) * | 2016-02-11 | 2023-04-06 | 삼성전자주식회사 | 이미지 센서 |
| KR20170111456A (ko) | 2016-03-28 | 2017-10-12 | 에스케이하이닉스 주식회사 | 비교 장치 및 그를 이용한 씨모스 이미지 센서 |
| US10694131B2 (en) | 2016-06-15 | 2020-06-23 | Samsung Electronics Co., Ltd. | Comparing circuit and an image sensor including a current stabilization circuit |
| CN106060595A (zh) * | 2016-06-29 | 2016-10-26 | 福建捷联电子有限公司 | 一种互联网电视控制方法 |
| CN107580160A (zh) * | 2016-06-30 | 2018-01-12 | 比亚迪股份有限公司 | 去除图像中太阳黑子区域的方法、图像处理器和拍照装置 |
| US10079990B2 (en) * | 2016-09-27 | 2018-09-18 | Omnivision Technologies, Inc. | Comparator for double ramp analog to digital converter |
| US10686996B2 (en) | 2017-06-26 | 2020-06-16 | Facebook Technologies, Llc | Digital pixel with extended dynamic range |
| JP6871815B2 (ja) * | 2017-06-30 | 2021-05-12 | キヤノン株式会社 | 撮像装置及びその駆動方法 |
| US10726627B2 (en) | 2017-07-25 | 2020-07-28 | Facebook Technologies, Llc | Sensor system based on stacked sensor layers |
| US11568609B1 (en) | 2017-07-25 | 2023-01-31 | Meta Platforms Technologies, Llc | Image sensor having on-chip compute circuit |
| US10598546B2 (en) | 2017-08-17 | 2020-03-24 | Facebook Technologies, Llc | Detecting high intensity light in photo sensor |
| KR102384867B1 (ko) | 2017-10-16 | 2022-04-08 | 삼성전자주식회사 | 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서 |
| US11057581B2 (en) * | 2018-01-24 | 2021-07-06 | Facebook Technologies, Llc | Digital pixel array with multi-stage readouts |
| KR102469080B1 (ko) * | 2018-02-13 | 2022-11-23 | 에스케이하이닉스 주식회사 | 비교 장치 및 그에 따른 씨모스 이미지 센서 |
| KR102493826B1 (ko) * | 2018-04-30 | 2023-01-31 | 에스케이하이닉스 주식회사 | 비교 장치 및 그에 따른 씨모스 이미지 센서 |
| JP6766095B2 (ja) * | 2018-06-08 | 2020-10-07 | キヤノン株式会社 | 撮像装置、撮像システム、移動体、および積層用の半導体基板 |
| US11906353B2 (en) | 2018-06-11 | 2024-02-20 | Meta Platforms Technologies, Llc | Digital pixel with extended dynamic range |
| US11463636B2 (en) | 2018-06-27 | 2022-10-04 | Facebook Technologies, Llc | Pixel sensor having multiple photodiodes |
| US10897586B2 (en) | 2018-06-28 | 2021-01-19 | Facebook Technologies, Llc | Global shutter image sensor |
| US10931884B2 (en) | 2018-08-20 | 2021-02-23 | Facebook Technologies, Llc | Pixel sensor having adaptive exposure time |
| US11956413B2 (en) | 2018-08-27 | 2024-04-09 | Meta Platforms Technologies, Llc | Pixel sensor having multiple photodiodes and shared comparator |
| US11595602B2 (en) | 2018-11-05 | 2023-02-28 | Meta Platforms Technologies, Llc | Image sensor post processing |
| KR102600445B1 (ko) * | 2018-11-15 | 2023-11-10 | 에스케이하이닉스 주식회사 | 저 밴딩 노이즈를 위한 비교 장치 및 그에 따른 씨모스 이미지 센서 |
| US11888002B2 (en) | 2018-12-17 | 2024-01-30 | Meta Platforms Technologies, Llc | Dynamically programmable image sensor |
| US11962928B2 (en) | 2018-12-17 | 2024-04-16 | Meta Platforms Technologies, Llc | Programmable pixel array |
| US10498322B1 (en) * | 2019-02-13 | 2019-12-03 | Omnivision Technologies, Inc. | Comparator output circuitry for single slope analog to digital converter |
| CN111629161B (zh) * | 2019-02-28 | 2022-09-13 | 爱思开海力士有限公司 | 比较器及包括该比较器的图像感测装置 |
| KR20200113817A (ko) | 2019-03-26 | 2020-10-07 | 삼성전자주식회사 | 이미지 센서 |
| US11218660B1 (en) | 2019-03-26 | 2022-01-04 | Facebook Technologies, Llc | Pixel sensor having shared readout structure |
| US11943561B2 (en) | 2019-06-13 | 2024-03-26 | Meta Platforms Technologies, Llc | Non-linear quantization at pixel sensor |
| US11936998B1 (en) | 2019-10-17 | 2024-03-19 | Meta Platforms Technologies, Llc | Digital pixel sensor having extended dynamic range |
| US11935291B2 (en) | 2019-10-30 | 2024-03-19 | Meta Platforms Technologies, Llc | Distributed sensor system |
| US11948089B2 (en) | 2019-11-07 | 2024-04-02 | Meta Platforms Technologies, Llc | Sparse image sensing and processing |
| CN112865763A (zh) | 2019-11-28 | 2021-05-28 | 长鑫存储技术有限公司 | 比较器 |
| KR102274467B1 (ko) * | 2020-04-23 | 2021-07-08 | 성균관대학교산학협력단 | 2단계 단일 기울기 아날로그-디지털 변환기 및 이를 포함하는 cmos 이미지센서 |
| US11902685B1 (en) | 2020-04-28 | 2024-02-13 | Meta Platforms Technologies, Llc | Pixel sensor having hierarchical memory |
| US11825228B2 (en) | 2020-05-20 | 2023-11-21 | Meta Platforms Technologies, Llc | Programmable pixel array having multiple power domains |
| US11910114B2 (en) | 2020-07-17 | 2024-02-20 | Meta Platforms Technologies, Llc | Multi-mode image sensor |
| KR20220043463A (ko) * | 2020-09-29 | 2022-04-05 | 에스케이하이닉스 주식회사 | 이미지 센싱 장치 |
| KR20220047029A (ko) | 2020-10-08 | 2022-04-15 | 삼성전자주식회사 | 비교 회로를 포함하는 아날로그-디지털 변환 회로 및 이를 포함하는 이미지 센서 |
| US11956560B2 (en) | 2020-10-09 | 2024-04-09 | Meta Platforms Technologies, Llc | Digital pixel sensor having reduced quantization operation |
| US11935575B1 (en) | 2020-12-23 | 2024-03-19 | Meta Platforms Technologies, Llc | Heterogeneous memory system |
| US12022218B2 (en) | 2020-12-29 | 2024-06-25 | Meta Platforms Technologies, Llc | Digital image sensor using a single-input comparator based quantizer |
| WO2022146897A1 (en) * | 2020-12-29 | 2022-07-07 | Meta Platforms Technologies, Llc | Digital image sensor using a single-input comparator based quantizer |
| WO2023039840A1 (zh) * | 2021-09-17 | 2023-03-23 | 迪克创新科技有限公司 | 比较器及相关图像传感器及电子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012147339A (ja) * | 2011-01-13 | 2012-08-02 | Panasonic Corp | 固体撮像装置、固体撮像装置を備えたカメラ及び固体撮像装置の駆動方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
| US5245223A (en) * | 1992-03-17 | 1993-09-14 | Hewlett-Packard Company | CMOS latching comparator |
| FR2727595A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Circuit d'asservissement d'un signal sur une valeur de preference |
| JPH09321586A (ja) * | 1996-05-29 | 1997-12-12 | Toshiba Microelectron Corp | レベル比較器 |
| US6529237B1 (en) | 1997-12-02 | 2003-03-04 | Texas Instruments Incorporated | Complete CDS/PGA sample and hold amplifier |
| US6707492B1 (en) | 1999-03-31 | 2004-03-16 | Cirrus Logic, Inc. | Successive approximation calibration apparatus, system, and method for dynamic range extender |
| US7903159B2 (en) * | 2001-03-26 | 2011-03-08 | Panavision Imaging Llc | Image sensor ADC and CDS per column |
| US6909460B2 (en) * | 2001-07-25 | 2005-06-21 | Eastman Kodak Company | Median-based dark level acquisition for a frame rate clamp |
| JP4144535B2 (ja) | 2004-03-03 | 2008-09-03 | ソニー株式会社 | 固体撮像装置、画素信号読出方法 |
| JP2006020171A (ja) * | 2004-07-02 | 2006-01-19 | Fujitsu Ltd | 差動型コンパレータ、アナログ・デジタル変換装置、撮像装置 |
| US7233174B2 (en) * | 2004-07-19 | 2007-06-19 | Texas Instruments Incorporated | Dual polarity, high input voltage swing comparator using MOS input transistors |
| KR100660858B1 (ko) * | 2005-01-28 | 2006-12-26 | 삼성전자주식회사 | 선 블랙 현상을 방지하는 시모스 이미지 센서의 칼럼 ａｄｃ |
| JP4425809B2 (ja) | 2005-02-03 | 2010-03-03 | 富士通マイクロエレクトロニクス株式会社 | 撮像装置 |
| JP2007074447A (ja) | 2005-09-07 | 2007-03-22 | Fujitsu Ltd | Ｃｍｏｓセンサ |
| US7554378B2 (en) * | 2006-07-25 | 2009-06-30 | Supertex, Inc. | Fast DC coupled level translator |
| JP2009177749A (ja) * | 2008-01-28 | 2009-08-06 | Panasonic Corp | 固体撮像装置 |
| US8305474B2 (en) | 2008-03-21 | 2012-11-06 | STMicroelectronics (R&D) Ltd. | Analog-to-digital conversion in image sensors |
| JP2010141543A (ja) * | 2008-12-11 | 2010-06-24 | Konica Minolta Business Technologies Inc | 固体撮像装置 |
| US8310580B2 (en) * | 2009-07-27 | 2012-11-13 | Sony Corporation | Solid-state imaging device and camera system for suppressing occurrence of quantization vertical streaks |
| JP2013172270A (ja) * | 2012-02-20 | 2013-09-02 | Sony Corp | 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器 |
-
2012
- 2012-09-07 KR KR1020120099452A patent/KR101965632B1/ko active IP Right Grant
- 2012-11-06 US US13/669,983 patent/US8773191B2/en active Active
-
2013
- 2013-09-09 CN CN201310407579.9A patent/CN103684460B/zh active Active
- 2013-09-09 CN CN201810373847.2A patent/CN108347247B/zh active Active
-
2014
- 2014-06-12 US US14/303,221 patent/US9282264B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012147339A (ja) * | 2011-01-13 | 2012-08-02 | Panasonic Corp | 固体撮像装置、固体撮像装置を備えたカメラ及び固体撮像装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103684460A (zh) | 2014-03-26 |
| CN108347247B (zh) | 2021-08-31 |
| US9282264B2 (en) | 2016-03-08 |
| US20140070974A1 (en) | 2014-03-13 |
| CN108347247A (zh) | 2018-07-31 |
| KR20140033604A (ko) | 2014-03-19 |
| CN103684460B (zh) | 2018-05-22 |
| US20140293106A1 (en) | 2014-10-02 |
| US8773191B2 (en) | 2014-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101965632B1 (ko) | 아날로그-디지털 변환 회로, 이를 포함하는 이미지 센서, 및 그 동작 방법 | |
| US12015864B2 (en) | Comparator, AD converter, solid-state imaging device, electronic apparatus, and method of controlling comparator | |
| KR102159261B1 (ko) | 출력신호를 보정할 수 있는 이미지 센서 | |
| US7903150B2 (en) | Differential amplifier circuit used in solid-state image pickup apparatus, and arrangement that avoids influence of variations of integrated circuits in manufacture and the like | |
| KR102009189B1 (ko) | 이미지 센서 및 2행 동시 독출 방법 | |
| US8031241B2 (en) | Solid-state imaging device and imaging apparatus | |
| EP2280536B1 (en) | Solid-state imaging device, imaging device, and pixel driving method | |
| KR102275711B1 (ko) | 이미지 센서 및 이미지 센서의 데이터 출력 방법 | |
| US20180359443A1 (en) | Ramp signal generator of image sensor, and image sensor including same | |
| JP6399749B2 (ja) | 撮像装置および撮像システム | |
| US11284032B2 (en) | Imaging device, semiconductor device and camera | |
| JP2007036916A (ja) | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 | |
| JP4546563B2 (ja) | 半導体集積回路 | |
| KR20140107045A (ko) | 이미지 센서 | |
| US20170280077A1 (en) | Comparison device and cmos image sensor using the same | |
| KR102244679B1 (ko) | 이미지 센서 및 이미지 센서의 동작 방법 | |
| KR101580178B1 (ko) | 이미지 센서 | |
| KR101585978B1 (ko) | 이미지 센서 | |
| KR102244616B1 (ko) | 채널 편차를 감소시키는 이미지 센서 및 이를 포함하는 이미지 처리 시스템 | |
| KR102160805B1 (ko) | 이미지 센서의 출력 데이터 보정 방법 | |
| KR100681667B1 (ko) | 자동 블랙 레벨 보상 기능을 갖는 ｃｍｏｓ 이미지센서 및그의 자동 블랙 레벨 보상 방법 | |
| KR101801821B1 (ko) | 4t 픽셀에 결합된 높은 선형성을 가지는 통합 개회로 증폭기 | |
| KR101178861B1 (ko) | 이미지 센서 | |
| KR20160008877A (ko) | 이미지 센서 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |