KR20160121189A

KR20160121189A - 아날로그-디지털 변환기의 선형성을 향상시키는 이미지 센서 및 이를 포함하는 이미지 처리 시스템

Info

Publication number: KR20160121189A
Application number: KR1020150050840A
Authority: KR
Inventors: 김재홍; 임승현; 조한국; 이동훈; 함석헌
Original assignee: 삼성전자주식회사
Priority date: 2015-04-10
Filing date: 2015-04-10
Publication date: 2016-10-19
Also published as: US20200137344A1; CN111277776B; US10972693B2; CN106060431A; US20190082136A1; US10084982B2; CN109151347A; CN111277776A; US20160301891A1

Abstract

아날로그 디지털 변환기의 선형성을 개선하는 이미지 센서 및 이를 포함하는 이미지 처리 시스템이 개시된다. 본 발명의 이미지 센서는 각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되어, 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이, 각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호를 수신하고, 수신한 픽셀 신호를 램프 신호와 비교하여, 상기 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환기들, 및 상기 복수의 아날로그-디지털 변환기들 중 적어도 하나의 입력에 연결되어, 다른 아날로그-디지털 변환기들의 동작에 의한 영향을 차단하는 차단회로를 포함한다.

Description

아날로그-디지털 변환기의 선형성을 향상시키는 이미지 센서 및 이를 포함하는 이미지 처리 시스템{Image Sensor For Improving Linearity of Analog-to-Digital Converter and image Processing System Including The Same}

본 발명의 개념에 따른 실시예는 이미지 센서에 관한 것으로, 보다 상세하게는 아날로그-디지털 변환기의 선형성을 향상시켜 이미지 품질을 개선할 수 있는 이미지 센서 및 이를 포함하는 이미지 처리 시스템에 관한 것이다.

CMOS 이미지 센서는 상보형 금속산화반도체(Complementary Metal-Oxide Semiconductor, CMOS)를 이용한 고체 촬상 소자이다. CMOS 이미지 센서는 고전압 아날로그 회로를 가지는 CCD 이미지 센서와 비교해 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, 개발 초기보다 CMOS 이미지 센서의 성능이 향상되어 스마트 폰, 디지털 카메라 등의 휴대용 기기를 비롯한 전자 시스템에 주로 CMOS 이미지 센서가 탑재되고 있다.

휴대용 기기에서 고속 촬영과 저조도 색감의 품질에 대한 소비자의 욕구가 증가되고 있어서 이를 만족시키기 위한 이미지 센서에 대한 요구가 증가되고 있다.

본 발명이 이루고자 하는 기술적인 과제는 아날로그-디지털 변환기의 선형성을 향상시켜 이미지의 품질을 높일 수 있는 이미지 센서 및 이를 포함하는 이미지 처리 시스템을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되어, 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이; 각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호를 수신하고, 수신한 픽셀 신호를 램프 신호와 비교하여, 상기 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환기들; 및 상기 복수의 아날로그-디지털 변환기들 중 적어도 하나의 입력에 연결되어, 다른 아날로그-디지털 변환기들의 동작에 의한 영향을 차단하는 차단회로를 포함하는 이미지 센서가 제공된다.

상기 이미지 센서는 상기 램프 신호를 발생하는 램프 신호 발생기; 및 상기 램프 신호를 버퍼링하여 출력하는 램프 신호 버퍼를 더 포함할 수 있다.

실시예에 따라, 상기 차단회로는 각각이 복수의 아날로그-디지털 변환기들 중 대응하는 아날로그-디지털 변환기의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함할 수 있다.

실시예에 따라, 각각이 복수의 아날로그-디지털 변환기들은 둘 이상의 그룹으로 나뉘어지고, 상기 차단회로는 각각이 둘 이상의 그룹 중 대응하는 그룹에 속하는 아날로그-디지털 변환기의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함할 수 있다.

실시예에 따라, 상기 복수의 버퍼들 각각은 전원 전압과 대응하는 아날로그-디지털 변환기의 입력 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 NMOS 트랜지스터를 포함할 수 있다.

실시예에 따라, 상기 복수의 버퍼들 각각은 대응하는 아날로그-디지털 변환기의 입력과 접지 전압 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 PMOS 트랜지스터를 포함할 수 있다.

실시예에 따라, 상기 복수의 버퍼들 각각은 전원 전압과 제1 노드 사이에 연결되는 제1 피모스 트랜지스터; 상기 전원 전압과 제2 노드 사이에 연결되는 제2 피모스 트랜지스터; 상기 제1 노드와 공통 노드 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 제1 엔모스 트랜지스터; 상기 제2 노드와 상기 공통 노드 사이에 연결되며, 그 게이트는 상기 대응하는 아날로그-디지털 변환기의 입력에 연결되는 제2 엔모스 트랜지스터; 및 상기 공통 노드와 접지 전압 사이에 연결되는 전류원을 포함할 수 있다.

상기 복수의 아날로그-디지털 변환기들 각각은 상기 픽셀 신호와 상기 램프 신호를 비교하여 비교 신호를 생성하는 비교기; 및 상기 비교 신호에 따라 상기 디지털 픽셀 신호를 생성하는 카운터를 포함할 수 있다.

상기 복수의 픽셀들의 수는 천만 개 이상이고, 상기 카운터의 동작 속도는 1GHz 이상일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되어, 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 램프 신호를 발생하는 램프 신호 발생기; 상기 램프 신호를 버퍼링하여 출력하는 램프 신호 버퍼; 각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호를 수신하고, 수신한 픽셀 신호를 상기 램프 신호와 비교하여 비교 신호를 발생하는 복수의 비교기들; 각각이 대응하는 비교 신호에 따라 디지털 픽셀 신호를 생성하는 복수의 카운터들; 및 상기 램프 신호 버퍼의 출력과 상기 복수의 비교기들 중 적어도 하나의 입력 사이에 연결되는 차단회로를 포함하며, 상기 복수의 비교기들 각각은 상기 차단회로를 통하여 입력되는 램프 신호를 수신하여 대응하는 픽셀 신호와 비교하는 이미지 센서가 제공된다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되며, 제1 내지 제m 픽셀 신호를 출력하는 제1 내지 제m 픽셀들을 포함하는 이미지 센서; 상기 이미지 센서를 제어하는 프로세서; 및 상기 이미지 센서로부터 출력되는 신호에 기초하여 이미지 데이터를 디스플레이하는 디스플레이 유닛을 포함하며, 상기 이미지 센서는 상기 램프 신호를 발생하는 램프 신호 발생기; 상기 램프 신호를 버퍼링하여 출력하는 램프 신호 버퍼; 각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호(PS1~PSm)를 수신하고, 수신한 픽셀 신호를 상기 램프 신호와 비교하여, 상기 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환기들; 및 상기 램프 신호 버퍼의 출력과 상기 복수의 아날로그-디지털 변환기들 중 적어도 하나의 입력 사이에 연결되는 차단회로를 더 포함하는 이미지 처리 시스템이 제공된다.

실시예에 따라, 상기 차단회로는 각각이 복수의 아날로그-디지털 변환기들 중 일대일로 대응하는 아날로그-디지털 변환기의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함할 수 있다.

실시예에 따라, 상기 복수의 버퍼들 각각은 전원 전압과 대응하는 아날로그-디지털 변환기의 입력 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 NMOS 트랜지스터; 및 상기 대응하는 아날로그-디지털 변환기의 입력과 접지 사이에 연결되는 전류원을 포함할 수 있다.

본 발명의 실시예에 따른 이미지 센서에 의하면, 아날로그-디지털 변환기의 선형성이 향상된다. 이에 따라 이미지 센서로부터 출력되는 이미지 신호의 품질이 향상된다.

도 1은 본 발명의 실시예에 따른 이미지 센서를 포함하는 이미지 처리 시스템을 나타내는 블록도이다.
도 2a 및 도 2b는 각각 도 1에 도시된 이미지 센서의 보다 구체적인 실시예를 나타내는 도면이다.
도 3a 내지 도 3e는 도 2a 또는 도 2b에 도시된 픽셀의 실시예를 각각 도시한 회로도이다.
도 4는 도 2a 및 도 2b에 도시된 차단회로, ADC 블록 및 램프 신호 발생기의 일 실시예를 나타내는 도면이다.
도 5는 도 2a 및 도 2b에 도시된 차단회로, ADC 블록 및 램프 신호 발생기의 다른 실시예를 나타내는 도면이다.
도 6은 도 4 또는 도 5에 도시된 버퍼의 일 실시예를 나타내는 회로도이다.
도 7은 도 4 또는 도 5에 도시된 버퍼의 다른 실시예를 나타내는 회로도이다.
도 8a는 도 4 또는 도 5에 도시된 버퍼의 또 다른 실시예를 나타내는 회로도이다.
도 8b는 도 8a에 도시된 버퍼를 좀 더 구체적으로 나타내는 회로도이다.
도 9a 및 도 9b는 본 발명의 비교예에 따른 램프 신호의 개략적인 파형도를 나타내는 그래프이다.
도 10은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 11은 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 이미지 센서를 포함하는 이미지 처리 시스템을 나타내는 블록도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 이미지 처리 시스템(Image Process system, 10)은 이미지 센서(Image sensor, 100), 이미지 프로세서(DSP, 200), 디스플레이 유닛(Display Unit, 300) 및 렌즈(500)를 포함할 수 있다.

이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(row driver, 120), 차단회로(130), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC) 블록(140), 칼럼 드라이버(column driver, 150), 램프 신호 발생기(ramp signal generator, 160), 타이밍 제네레이터(timing generator, 170), 제어 레지스터 블록(control Register Block, 180) 및 버퍼(Buffer, 190)를 포함할 수 있다.

이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 대상물(object, 400)을 센싱하고, 이미지 프로세서(DSP, 200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰, 또는 카메라가 구비된 전자 장치 등으로 구현될 수 있다.

이때, 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함할 수 있다. 카메라 컨트롤(210)은 제어 레지스터 블록(180)을 제어한다. 이때, 카메라 컨트롤(210)은 I²C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

이미지 신호 프로세서(Image Signal Processor; 이하 ISP, 220)는 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.

ISP(220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, ISP(220)는 이미지 센서(100) 내부에 위치할 수도 있다.

픽셀 어레이(110)는 각각이 광전 변환 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등을 포함하는 복수의 픽셀들(도 2의 115)을 포함한다. 각 픽셀(115)은 광전 변환 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.

타이밍 제네레이터(170)는 로우 드라이버(120), 램프 신호 발생기(160) 및 칼럼 드라이버(150) 각각에 제어 신호 또는 클럭 신호를 출력하여 로우 드라이버(120), 램프 신호 발생기(160) 및 칼럼 드라이버(150)의 동작 또는 타이밍을 제어할 수 있으며, 제어 레지스터 블록(180)은 DSP(200)로부터 수신한 제어 신호 또는 클럭 신호를 타이밍 제네레이터(170)에 제공할 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 픽셀 어레이(110)을 구성하는 각 픽셀(115)을 제어하기 위한 제어 신호(도 2a 또는 도 2b의 RCS1~RCSn)를 생성할 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)의 제어 신호(RCS1~RCSn)에 의해 선택되는 행(row)으로부터 픽셀 신호(도 2a 또는 도 2b의 PS1~PSm)를 ADC 블록(140)으로 출력한다. 픽셀 신호(도 2a 또는 도 2b의 PS1~PSm)는 아날로그 신호이다.

ADC 블록(140)은 램프 신호 발생기(160)로부터 제공된 램프 신호(도 2a 또는 도 2b의 Ramp)를 이용하여 픽셀 어레이(110)로부터 출력되는 픽셀 신호(도 2a 또는 도 2b의 PS1~PSm)를 디지털 픽셀 신호(도 2a 또는 도 2b의 DP1~DPm)로 변환하여 버퍼(190)로 출력한다.

칼럼 드라이버(150)는 타이밍 제네레이터(170)의 제어에 따라, ADC 블록(140), 및 버퍼(190)의 동작을 제어할 수 있다. 즉, 칼럼 드라이버(150)는 픽셀 어레이(110)의 각 칼럼 별 디지털 픽셀 신호의 생성 및 출력 타이밍을 제어할 수 있다.

버퍼(190)는 ADC 블록(140)으로부터 출력된 디지털 픽셀 신호(도 2a 또는 도 2b의 DP1~DPm)를 임시 저장한 후 센싱하고 증폭하여 출력한다.

도 2a 및 도 2b는 각각 도 1에 도시된 이미지 센서의 보다 구체적인 실시예를 나타내는 도면이다. 도 3a 내지 도 3e는 도 2에 도시된 픽셀의 실시예를 각각 도시한 회로도이다.

도 2a에 도시된 이미지 센서(100a) 및 도 2b에 도시된 이미지 센서(100b) 각각은 픽셀 어레이(110), 로우 드라이버(120), 차단회로(130), ADC 블록(140), 칼럼 드라이버(150), 램프 신호 발생기(160) 및 버퍼(190)를 포함한다.

픽셀 어레이(110)는 각각 복수의 로우(row) 라인들 및 복수의 칼럼(column) 라인들(COL1~COLm)과 접속되는 복수의 픽셀들(P11~Pnm;115)을 포함할 수 있다.

픽셀 어레이(110)는 수직적으로 반도체 기판(미도시), 층간 절연층(미도시), 컬러 필터층(미도시) 및 마이크로 렌즈(미도시)들이 적층되어 형성될 수 있다. 반도체 기판(미도시)은 p형 벌크(bulk) 실리콘 기판 상에 p형 에피택셜 층이 형성된 반도체 기판일 수 있고, 이러한 p형 에피택셜 층 내에 n형 이온이 주입됨으로써 포토 다이오드(미도시)가 형성될 수 있다. 또한, 반도체 기판(미도시)의 상부에는 층간 절연층(미도시)이 적층될 수 있는데, 층간 절연층(미도시)은 단위 화소를 구성하는 트랜지스터들의 게이트들 및 다층의 도전 라인들을 포함할 수 있다. 실시예에 따라, 층간 절연층(미도시)의 상부에는 소자들을 보호하기 위한 보호층(미도시)이 적층될 수도 있다. 컬러 필터층(미도시)은 층간 절연층(또는 보호층)의 상부에 적층될 수 있는데, 컬러 필터층(미도시)은 복수의 컬러 필터들을 포함할 수 있다. 일 실시예에서, 컬러 필터층(미도시)에는 베이어 패턴(bayer pattern) 기술이 적용될 수 있다. 예를 들어, 컬러 필터들은 적어도 하나 이상의 레드 필터들, 적어도 하나 이상의 그린 필터들 및 적어도 하나 이상의 블루 필터들을 포함하거나, 또는 적어도 하나 이상의 마젠타 필터들, 적어도 하나 이상의 시안 필터들 및 적어도 하나 이상의 옐로우 필터들을 포함할 수 있다. 실시예에 따라, 컬러 필터층(미도시) 상부에는 오버 코팅 레이어(over-coating layer)라고 불리는 평탄층이 적층될 수 있다. 마이크로 렌즈(미도시)들은 컬러 필터층(또는 평탄층)의 상부에 적층되는데, 마이크로 렌즈(미도시)들은 입사광이 단위 화소의 포토 다이오드(미도시)에 효율적으로 입사되도록 입사광을 가이드(guide)할 수 있다.

복수의 픽셀들(115)은 로우 드라이버(120)로부터 로우 제어 신호(RCS1~RCSn)에 따라 순차적으로 활성화되어 각 칼럼 라인(COL1~COLm)으로 픽셀 신호(PS1~PSm)를 출력할 수 있다.

픽셀 신호(PS1~PSm)는 리셋 신호와 영상 신호를 포함할 수 있다. 리셋 신호와 영상 신호의 전압 차이는 각 픽셀(115)이 수신한 광량에 대한 정보를 포함할 수 있다. 예컨대, 픽셀(115)이 광을 수신하지 않은 경우, 리셋 신호와 영상 신호는 동일할 수 있고, 픽셀(115)이 광을 수신하는 경우, 리셋 신호의 전압은 영상 신호의 전압보다 클 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

복수의 픽셀들(115) 각각의 실시예는 도 3a 내지 3e에 도시되어 있다. 도 3a 내지 3e에 도시된 리셋 제어 신호(RS), 전송 제어 신호(TG), 선택 제어 신호(SEL), 또는 포토 게이트 신호(PG)는 도 2a 또는 도 2b에 도시된 로우 제어 신호(RCS1~RCSn) 중 어느 하나에 포함될 수 있다.

도 3a를 참조하면, 픽셀(115a)은 포토 다이오드(PD), 전송 트랜지스터(TX), 플로팅 디퓨젼 노드(FD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.

여기서, 포토 다이오드(PD)는 광전 변환 소자의 예시로서, 포토트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.

도 3a에서는 하나의 포토다이오드(PD)와 4개의 MOS트랜지스터들(TX, RX, DX, 및 SX)을 포함하는 4T 구조의 단위 픽셀을 예시하고 있지만, 본 발명에 따른 실시 예가 이에 한정되는 것은 아니다.

픽셀(115a)의 동작을 살펴보면, 포토 다이오드(PD)는 대상물(400)로부터 입사되는 광의 세기에 따라 생성되는 광전하를 담아 유지한다. 전송 트랜지스터(TX)는 로우 드라이버(120)로부터 출력되는 전송 제어 신호(TG)에 따라 상기 생성된 광전하를 플로팅 디퓨젼 노드(FD)로 전송할 수 있다.

플로팅 디퓨젼 노드(FD)에 축적된 광전하에 따른 전위에 따라 드라이브 트랜지스터(DX)는 선택 트랜지스터(SX)로 상기 광전하를 증폭하여 전송할 수 있다.

선택 트랜지스터(SX)는 드레인 단자가 드라이브 트랜지스터(DX)의 소스 단자에 연결되고, 로우 드라이버(120)로부터 출력되는 선택 제어 신호(SEL)에 따라 단위 픽셀(115a)에 연결된 칼럼 라인(COL)으로 픽셀 신호를 출력할 수 있다. 칼럼 라인(COL)은 도 2a 또는 도 2b에 도시된 칼럼 라인들(COL1~COLm) 중 어느 하나이고, 상기 픽셀 신호는 도 2a 또는 도 2b에 도시된 픽셀 신호들(PS1~PSm) 중 어느 하나이다.

리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 출력되는 리셋 제어 신호(RS)에 따라 플로팅 디퓨젼 노드(FD)를 전원 전압(VDD)으로 리셋할 수 있다.

상기 픽셀 신호는 리셋 신호와 영상 신호 중 어느 하나이다. 상기 리셋 신호는 리셋 트랜지스터(RX)에 의해 플로팅 디퓨젼 노드(FD)가 전원 전압(VDD)으로 리셋된 후 선택 트랜지스터(SX)가 출력하는 신호이다. 상기 영상 신호는 플로팅 디퓨젼 노드(FD)가 전송 트랜지스터(TX)로부터의 광전하 전송이 완료된 후 선택 트랜지스터(SX)가 출력하는 신호이다. 픽셀(115a)은 로우 드라이버(120)의 제어에 따라 상기 리셋 신호와 상기 영상 신호를 순차적으로 출력할 수 있다.

픽셀의 다른 실시 예가 도 3b 내지 도 3e에 도시된다.

도 3b에 도시된 픽셀(115b)은 3-트랜지스터(3T) 구조의 단위 픽셀로서, 포토다이오드(PD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 포토다이오드(PD)가 생성한 광전하는 플로팅 디퓨젼 노드(FD)에 축적될 수 있고, 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)의 동작에 따라 칼럼 라인(COL)으로 출력 신호를 출력할 수 있다.

도 3c에 도시된 픽셀(115c)은 3-트랜지스터(3T) 구조의 단위 픽셀로서, 포토다이오드(PD), 전송 트랜지스터(TX), 리셋 트랜지스터(RX) 및 드라이브 트랜지스터(TX)를 포함할 수 있다. 리셋 트랜지스터(RX)는 n 채널 디프레션형 트랜지스터(n-channel depression type transistor)로 구현될 수 있다. 리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 출력되는 리셋 제어 신호(RS)에 따라 플로팅 디퓨젼 노드(FD)를 전원 전압(VDD)으로 리셋하거나, 로우 레벨(예컨대, 0V)로 셋팅하여 선택 트랜지스터(SX)와 유사한 기능을 수행할 수 있다.

도 3d에 도시된 픽셀(115d)은 5-트랜지스터(5T) 구조의 단위 픽셀로서, 포토다이오드(PD)와, 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하며, 이외에 하나의 트랜지스터(GX)를 더 포함한다.

도 3e에 도시된 픽셀(115e)은 5-트랜지스터 단위 픽셀로서, 포토다이오드(PD)와, 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX)와, 선택 트랜지스터(SX)를 포함하며, 이외에 포토 트랜지스터(PX)를 더 포함한다. 포토 트랜지스터(PX)는 로우 드라이버(120)로부터 출력되는 포토 게이트 신호(PG)에 따라 광전하를 전송 트랜지스터(TX)로 출력한다.

도 3a 내지 도 3e의 실시예에서는, 3T, 4T 및 5T구조의 단위 픽셀을 도시하나, 본 발명의 실시예가 이에 한정되는 것은 아니다. 예컨대, 단위 픽셀(115)은 광량 또는 광의 세기에 따라 광전하를 생성하는 광전 변환 소자, 및 광전 변환 소자에 의해 생성된 광전하를 전류 또는 전압 신호로 출력할 수 있는 적어도 하나의 트랜지스터를 포함하는 회로로 구현될 수 있다.

로우 드라이버(120)는 로우 제어 신호(RCS1~RCSn)를 이용해 픽셀 어레이(110)를 구성하는 로우 라인들 중에서 적어도 어느 하나의 로우(row) 라인을 선택할 수 있다.

ADC 블록(140)은 제1 내지 제m ADC 유닛(142-1~142-m)을 포함할 수 있다.

제1 내지 제m ADC 유닛(142-1~142-m)은 각각 제1 내지 제m 칼럼 라인(COL1~COLm) 중 해당 칼럼 라인에 연결된다.

제1 내지 제m ADC 유닛(142-1~142-m) 각각은 램프 신호 발생기(160)로부터 수신되는 램프 신호(Ramp)와 제1 내지 제m 픽셀 신호(PS1~PSm) 중 해당 픽셀 신호를 수신하고, 램프 신호(Ramp)를 이용하여 해당 픽셀 신호를 디지털 픽셀 신호(DP1~DPm)로 변환할 수 있다.

예를 들어, 제1 내지 제m ADC 유닛(142-1~142-m) 각각은 램프 신호(Ramp)를 해당 픽셀 신호와 비교하여 비교 결과에 따라 비교 신호(미도시)를 생성하고, 비교 신호를 카운팅하여 디지털 픽셀 신호(DP1~DPm)를 발생할 수 있다. 디지털 픽셀 신호(DP1~DPm)는 버퍼(190)에 저장될 수 있다.

차단회로(130)는 제1 내지 제m ADC 유닛(142-1~142-m) 중 적어도 하나의 입력에 연결되어, 다른 ADC 유닛들의 ADC동작에 의한 영향을 차단하는 역할을 한다. 예를 들어, 차단회로(130)는, 각 ADC 유닛(142-1~142-m)의 동작에 따른 입력 커패시턴스의 변화가 램프 신호 발생기(160)의 부하에 영향을 줌으로써, 다른 ADC 유닛의 동작에 영향을 미치는 것을 차단할 수 있다. 이에 따라, ADC 유닛(142-1~142-m)의 선형성을 향상시킬 수 있다. 이에 대해서는, 도 9a 및 도 9b를 참조하여 상세히 후술한다.

도 2a를 참조하면, 본 발명의 실시예에 따른 차단회로(130a)는 제1 내지 제m 차단기(132-1~132-m)를 포함할 수 있다. 제1 내지 제m 차단기(132-1~132-m)는 제1 내지 제m ADC 유닛(142-1~142-m)에 일대일로 대응되도록 구성될 수 있다.

즉, 제1 차단기(132-1)는 제1 ADC 유닛(142-1)의 입력단에 연결되어, 다른 ADC 유닛들의 동작에 의한 영향을 차단하고, 나머지 차단기(132-2~132-m) 역시 각각 대응하는 ADC 유닛(142-2~142-m)의 입력단에 연결되어, 다른 ADC 유닛들의 동작에 의한 영향을 차단한다.

도 2b를 참조하면, 본 발명의 다른 실시예에 따른 차단회로(130b)는 둘 이상의 ADC 유닛의 입력단에 공통으로 연결되는 하나 이상의 차단기(133-1, 133-2)를 포함할 수 있다.

도 2b의 실시예에서는, 두 개의 ADC 유닛마다 하나의 차단기가 연결되나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

예컨대, 제1 내지 제m ADC 유닛(142-1~142-m)이 둘 이상의 그룹으로 나뉘어질 수 있다. 이 경우, 각 차단기(133-1, 133-2)는 둘 이상의 그룹 중 대응하는 그룹에 속하는 ADC 유닛의 입력단에 공통으로 연결될 수 있다.

버퍼(190)는 제1 내지 제m ADC 유닛(142-1~142-m) 각각에 연결되는 제1 내지 제m 메모리(192-1~192-m) 및 센스 앰프(194)를 포함할 수 있다.

제1 내지 제m 메모리(192-1~192-m)는 디지털 픽셀 신호를 임시 저장한 후 칼럼 드라이버(150)의 제어에 따라 순차적으로 센스 앰프(194)로 출력할 수 있다. 센스 앰프(194)는 상기 디지털 픽셀 신호를 센싱하고 증폭해 ISP(220)로 출력할 수 있다.

ISP(220)는 상기 디지털 픽셀 신호를 처리할 수 있다.

도 4는 도 2a 및 도 2b에 도시된 차단회로(130), ADC 블록(140) 및 램프 신호 발생기(160)의 일 실시예를 나타내는 도면이다.

도 4를 참조하면, 램프 신호 발생기(160)는 램프 신호(Ramp)를 발생하는 램프 신호 유닛(162) 및 램프 신호(Ramp)를 버퍼링하여 출력하는 램프 신호 버퍼(164)를 포함할 수 있다.

ADC 블록(140a)은 제1 내지 제m ADC 유닛(도2a 또는 도 2b의 142-1~142-m)을 포함한다.

제1 내지 제m ADC 유닛(142-1~142-m) 각각은 비교기(143-1~143-m) 및 카운터(144-1~144-m)를 포함한다. 제1 내지 제m 비교기(143-1~143-m)의 각 입력에는 입력 커패시터(Cp)가 연결될 수 있다.

제1 내지 제m 비교기(143-1~143-m) 각각은 하나의 입력으로 램프 신호(Ramp)를 수신하고, 다른 하나의 입력으로 제1 내지 제m 픽셀 신호(PS1~PSm) 중 어느 하나를 수신할 수 있다.

제1 내지 제m 비교기(143-1~143-m) 각각은 램프 신호(Ramp)를 제1 내지 제m 픽셀 신호(PS1~PSm) 중 어느 하나와 비교하여 비교 결과에 따라 제1 내지 제m 비교 신호(CS1~SCm)를 생성할 수 있다.

제1 내지 제m 카운터(144-1~144-m) 각각은 제1 내지 제m 카운터(144-1~144-m) 각각에 연결된 제1 내지 제m 비교기(143-1~143-m)로부터 수신하는 제1 내지 제m 비교 신호(CS1~CSm)를 카운팅하여 디지털 픽셀 신호(DP1~DPm)을 출력할 수 있다.

디지털 픽셀 신호(DP1~DPm)는 버퍼(190)에 저장될 수 있다.

차단회로(130a)는 제1 내지 제m 버퍼(132-1~132-m)를 포함할 수 있다. 제1 내지 제m 버퍼(132-1~132-m)는 제1 내지 제m 비교기(143-1~143-m)에 일대일로 대응되도록 구성될 수 있다.

예컨대, 제1 내지 제m 버퍼(132-1~132-m) 각각은 램프 신호 버퍼(164)와 해당 비교기(143-1~143-m)의 입력 사이에 연결될 수 있다.

도 5는 도 2a 및 도 2b에 도시된 차단회로(130), ADC 블록(140) 및 램프 신호 발생기(160)의 일 실시예를 나타내는 도면이다.

도 5를 참조하면, 램프 신호 발생기(160)는 도 4의 램프 신호 발생기(160)과 그 구성 및 동작이 동일하다. ADC 블록(140b) 역시 도 4의 ADC 블록(140a)과 그 구성 및 동작이 동일하다.

차단회로(130b)는 제1 내지 제2 버퍼(133-1~133-2)를 포함할 수 있다. 제1 내지 제2 버퍼(133-1~133-2) 각각은 제1 내지 제m 비교기(143-1~143-m) 중 둘 이상에 공통으로 연결되도록 구성될 수 있다.

예컨대, 제1 버퍼(133-1)은 램프 신호 버퍼(164)와 제1 내지 제3 비교기(143-1~143-3)의 입력 사이에 연결될 수 있고, 제2 버퍼(133-2)은 램프 신호 버퍼(164)와 제4 내지 제6 비교기(143-4~143-6)의 입력 사이에 연결될 수 있다.

이와 같이, 제1 내지 제m 비교기(143-1~143-m)를 3개씩 그룹화하여, 각 그룹의 입력마다 하나의 버퍼(133-1 또는133-2)가 공통으로 연결될 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 하나의 그룹에 속하는 ADC 유닛의 수 또는 비교기의 수는 달라질 수 있다.

도 6은 도 4 또는 도 5에 도시된 버퍼의 일 실시예를 나타내는 회로도이다. 도 6에 도시된 버퍼(132a)는 도 4 또는 도 5에 도시된 버퍼들(132-1~132-m, 133-1, 133-2) 중 어느 하나의 일 예를 대표적으로 나타낸다.

도 4 내지 도 6을 참조하면, 일 실시예에 따른 버퍼(132a)는 NMOS 트랜지스터(135a) 및 전류원(137a)를 포함할 수 있다. NMOS 트랜지스터(135a)는 전원 전압(VDD)과 대응하는 비교기(142)의 입력 사이에 연결되며, 그 게이트로는 램프 신호(Ramp)를 수신한다. 전류원(137a)은 비교기(142)의 입력과 접지 전압 사이에 연결될 수 있다.

도 7은 도 4 또는 도 5에 도시된 버퍼의 다른 실시예를 나타내는 회로도이다. 도 7에 도시된 버퍼(132b)는 도 4 또는 도 5에 도시된 버퍼들(132-1~132-m, 133-1, 133-2) 중 어느 하나의 일 예를 대표적으로 나타낸다.

도 4 내지 도 5 및 도 7을 참조하면, 일 실시예에 따른 버퍼(132b)는 PMOS 트랜지스터(135b) 및 전류원(137b)를 포함할 수 있다. PMOS 트랜지스터(135b)는 대응하는 비교기(142)의 입력과 접지 전압 사이에 연결되며, 그 게이트로는 램프 신호(Ramp)를 수신한다. 전류원(137b)은 전원 전압(VDD)과 비교기(142)의 입력 사이에 연결될 수 있다.

도 8a는 도 4 또는 도 5에 도시된 버퍼의 또 다른 실시예를 나타내는 회로도이다. 도 8a에 도시된 버퍼(132c)는 도 4 또는 도 5에 도시된 버퍼들(132-1~132-m, 133-1, 133-2) 중 어느 하나의 일 예를 대표적으로 나타낸다.

도 4 내지 도 5 및 도 8a를 참조하면, 버퍼(132c)는 제1 입력으로는 램프 신호(Ramp)를 수신하고, 제2 입력은 출력과 연결되는 아날로그 버퍼로 구현될 수 있다.

도 8b는 도 8a에 도시된 버퍼(132c)를 좀 더 구체적으로 나타내는 회로도이다. 도 8a및 도 8b를 참조하면, 버퍼(132c)는 제1 및 제2 피모스 트랜지스터(PT1, PT2), 제1 및 제2 엔모스 트랜지스터(Ni1, NT2) 및 전류원(CS)을 포함한다.

제1 피모스 트랜지스터(PT1)는 전원 전압(VDD)과 제1 노드(N1) 사이에 연결되며, 그 게이트는 제2 피모스 트랜지스터(PT2)의 게이트와 제1 노드(N1)에 공통 연결된다.

제2 피모스 트랜지스터(PT2)는 전원 전압(VDD)과 제2 노드(N2) 사이에 연결되며, 그 게이트는 제1 피모스 트랜지스터(PT1)의 게이트에 연결된다.

제1 엔모스 트랜지스터(NT1)는 제1 노드(N1)와 공통 노드(N3) 사이에 연결되며, 그 게이트로는 램프 신호(Ramp)를 수신한다. 제2 엔모스 트랜지스터(NT2)는 제2 노드(N2)와 공통 노드(N3) 사이에 연결되며, 그 게이트는 대응하는 아날로그-디지털 변환기의 입력에 연결된다.

전류원(CS)는 공통 노드(N3)와 접지 전압 사이에 연결된다.

상술한 바와 같이, 본 발명의 실시예들에 따르면, 램프 신호 발생기(160)로부터 발생된 램프 신호(Ramp)가 각 ADC 유닛(142-1~142-m)의 비교기(143-1~143-m)가 직접 입력되는 것인 아니라, 버퍼(132-1 ~132-m, 또는 133-1, 133-2)를 통하여 각 ADC 유닛(142-1~142-m)의 비교기(143-1~143-m)로 입력된다. 따라서, 각 비교기(143-1~143-m)가 램프 신호(Ramp)와 해당 픽셀 신호(PS)의 비교 동작 수행시, 주변 비교기의 동작에 따른 영향이 차단된다. 이러한 효과에 대하여 도 9a 및 도 9b를 참조하여 설명하기로 한다.

도 9a 및 도 9b는 본 발명의 비교예에 따른 램프 신호의 개략적인 파형도를 나타내는 그래프이다. 구체적으로, 도 9a는 본 발명의 실시예에서 차단회로(130)가 생략된 경우의 램프 신호(Ramp)를 나타내며, 도 9b는 도 9a의 램프 신호의 일부(AR1)를 확대한 파형도이다.

도 9a 및 도 9b를 참조하면, 동일한 램프 신호 발생기(160)에서 생성된 램프 신호(Ramp)라 하더라도, 픽셀 신호(PS1~PSm)의 분포에 따라 램프 신호(Ramp)의 기울기가 달라질 수 있다. 예컨대, 총 m개의 픽셀 신호(PS1~PSm) 중 다크(dark) 신호와 화이트(white) 신호의 비율에 따라 램프 신호(Ramp)의 일부 구간에서의 기울기가 달라질 수 있다.

예를 들어, m이 4,000이라고 가정한 경우, 픽셀 신호(PS1~PSm) 중 다크(dark) 신호와 화이트(white) 신호의 비율이 1:4인 경우(예컨대, 다크 신호가 800개이고, 화이트 신호가 3200개인 경우)에 램프 신호(Ramp)의 기울기는 'L1'과 같고, 픽셀 신호(PS1~PSm) 중 다크(dark) 신호와 화이트(white) 신호의 비율이 4:1인 경우(예컨대, 다크 신호가 3200개이고, 화이트 신호가 800개인 경우)에 램프 신호(Ramp)의 기울기는 'L5'와 같을 수 있다. 그러나, 도 9a 및 도 9b는 예시적인 그래프일 뿐, 픽셀 신호(PS1~PSm) 중 다크(dark) 신호와 화이트(white) 신호의 비율에 따른 기울기의 변화는 도 9a 및 도 9b와 다를 수 있다.

이와 같이, 픽셀 신호(PS1~PSm) 중 다크(dark) 신호 또는 화이트 신호가 얼마나 포함되어 있느냐에 따라, 램프 신호(Ramp)의 일부 구간에서 기울기가 달라진다.

이는, 각 비교기(143-1~143-m)의 판단(decision) 전과 판단 후의 입력 커패시턴스가 변하고, 이러한 각 비교기(143-1~143-m)의 입력 커패시턴스의 변화가 램프 신호 발생기(160)에 영향을 주어 램프 신호 발생기(160)의 부하가 달라지기 때문이다. 예를 들어, 픽셀 신호(PS1~PSm) 중 다크(dark) 신호와 화이트(white) 신호가 섞여 있는 경우, 각 비교기(143-1~143-m)에서 다크 신호와 화이트 신호를 판단하는 시점 전후로 각 비교기(143-1~143-m)의 입력 커패시턴스가 달라지고 이에 따라 램프 신호 발생기(160)의 부하가 달라지게 된다.

도 9a 및 도 9b에 도시된 바와 같이, 픽셀 신호(PS1~PSm)의 분포에 따라 램프 신호(Ramp)의 기울기가 달라지면, 램프 신호(Ramp)의 선형성(linearity)이 저하되고, 이에 따라, ADC의 선형성 역시 나빠져, 노이즈가 발생한다.

또한, 차단회로(130)가 없으면, 램프 신호 발생기(160)가 각 비교기(143-1~143-m)을 직접 구동하는 구조가 된다. 이 경우, 램프 신호 발생기(160)의 출력 단에 기생 커패시턴스(parasitic capacitance)가 매우 증가되어 램프 신호(Ramp)의 정착 시간(settling time)이 증가된다.

그러나, 본 발명의 실시예에 따르면, 차단회로(130)가 있어 램프 신호 발생기(160)가 각 비교기(143-1~143-m)를 직접 구동하지는 않는다. 따라서, 램프 신호 발생기(160)의 출력단의 기생 커패시턴스가 줄어 들어, 램프 신호(Ramp)의 정착 시간(settling time)이 감소된다. 또한, 차단회로(130)에 의하여, 각 비교기(143-1~143-m)의 입력 커패시턴스 변화에 의한 램프 신호 발생기(160)의 부하 변화가 차단된다.

즉, 차단회로(130)는 각 비교기(143-1~143-m)의 비교 동작에 의해 발생하는 입력 커패시턴스의 변화가 램프 신호 발생기(160)에 영향을 미치지 않도록 차단한다.

따라서, 픽셀 신호(PS1~PSm)의 분포가 달라지더라도 램프 신호(Ramp)의 기울기는 달라지지 않으며, 램프 신호(Ramp)의 선형성(linearity)이 향상된다. 이에 따라, ADC의 선형성 역시 향상되어, 이미지의 품질이 향상된다.

본 발명의 실시예에 따른 이미지 센서(100, 100a 또는 100b)는 픽셀수가 천만개 이상이고, 카운터의 속도(동작 주파수)가 GHz대인 최신 사양의 이미지 센서일 수 있다. 이와 같이, 픽셀수가 천만개 이상으로 많고, 카운터의 속도가 GHz 대로 높은 이미지 센서에서 램프 신호(Ramp)의 비선형성 및/또는 ADC의 비선형성이 이미지의 품질에 영향을 미치는 정도는, 픽셀 수가 비교적 적고 카운터의 속도도 높지 않은 이미지 센서에 비하여 훨씬 크다.

따라서, 본 발명의 실시예에 따르면, 최신 사양의 이미지 센서에서 램프 신호(Ramp)의 선형성 및/또는 ADC의 선형성을 개선함으로써, 이미지 품질을 개선할 수 있다.

도 10은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.

도 10을 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(100), 및 디스플레이(1050)를 포함한다.

어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(100)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 예컨대, CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.

어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.

도 11은 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다. 도 11을 참조하면, 이미지 처리 시스템(1100)은 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있으나, 이에 한정되는 것은 아니다.

이미지 처리 시스템(1100)은 프로세서(1110), 메모리(1120), 이미지 센서(100), 디스플레이 유닛(1130) 및 인터페이스(1140)를 포함할 수 있다.

프로세서(1110)는 이미지 센서(100)의 동작을 제어할 수 있다. 메모리(1120)는 프로세서(1110)의 제어에 따라 버스(1150)를 통하여 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 상기 생성된 이미지를 저장할 수 있고, 프로세서(1110)는 저장된 정보를 액세스하여 상기 프로그램을 실행시킬 수 있다. 메모리(1120)는 예컨대, 비휘발성 메모리(non-volatile memory)로 구현될 수 있다.

이미지 센서(100)는 프로세서(1110)의 제어 하에 이미지 정보를 생성할 수 있다. 이미지 센서(100)는 카메라 모듈(미도시)의 일부로서 구현될 수 있다.

디스플레이 유닛(1130)은 상기 생성된 이미지를 프로세서(1110) 또는 메모리(1120)로부터 수신하여 디스플레이(예컨대, LCD, AMOLED)를 통하여 디스플레이할 수 있다.

인터페이스(1140)는 사용자로부터의 입력을 수신할 수도 있고, 이미지를 입출력하기 위한 인터페이스일 수도 있다. 실시 예에 따라, 인터페이스(1140)는 무선 인터페이스로 구현될 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이미지 처리 시스템(10)
이미지 센서(100)
픽셀 어레이(110)
로우 드라이버(120)
리드아웃 블록(130)
ADC 블록(140)
칼럼 드라이버(150)
램프 신호 발생기(160)
타이밍 제네레이터(170)
제어 레지스터 블록(180)
버퍼(190)
이미지 프로세서(200)
디스플레이 유닛(300, 1130)

Claims

각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되어, 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이;
각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호를 수신하고, 수신한 픽셀 신호를 램프 신호와 비교하여, 상기 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환기들; 및
상기 복수의 아날로그-디지털 변환기들 중 적어도 하나의 입력에 연결되어, 다른 아날로그-디지털 변환기들의 동작에 의한 영향을 차단하는 차단회로를 포함하는 이미지 센서.
제1항에 있어서, 상기 이미지 센서는
상기 램프 신호를 발생하는 램프 신호 발생기; 및
상기 램프 신호를 버퍼링하여 출력하는 램프 신호 버퍼를 더 포함하는 이미지 센서.
제1항에 있어서, 상기 차단회로는
각각이 복수의 아날로그-디지털 변환기들 중 대응하는 아날로그-디지털 변환기의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함하는 이미지 센서.
제1항에 있어서,
각각이 복수의 아날로그-디지털 변환기들은 둘 이상의 그룹으로 나뉘어지고,
상기 차단회로는
각각이 둘 이상의 그룹 중 대응하는 그룹에 속하는 아날로그-디지털 변환기의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함하는 이미지 센서.
제3항 또는 제4항에 있어서, 상기 복수의 버퍼들 각각은
전원 전압과 대응하는 아날로그-디지털 변환기의 입력 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 NMOS 트랜지스터를 포함하는 이미지 센서.
제3항 또는 제4항에 있어서, 상기 복수의 버퍼들 각각은
대응하는 아날로그-디지털 변환기의 입력과 접지 전압 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 PMOS 트랜지스터를 포함하는 이미지 센서.
제3항 또는 제4항에 있어서, 상기 복수의 버퍼들 각각은
전원 전압과 제1 노드 사이에 연결되는 제1 피모스 트랜지스터;
상기 전원 전압과 제2 노드 사이에 연결되는 제2 피모스 트랜지스터;
상기 제1 노드와 공통 노드 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 제1 엔모스 트랜지스터;
상기 제2 노드와 상기 공통 노드 사이에 연결되며, 그 게이트는 상기 대응하는 아날로그-디지털 변환기의 입력에 연결되는 제2 엔모스 트랜지스터; 및
상기 공통 노드와 접지 전압 사이에 연결되는 전류원을 포함하는 이미지 센서.
제1항에 있어서, 상기 복수의 아날로그-디지털 변환기들 각각은
상기 픽셀 신호와 상기 램프 신호를 비교하여 비교 신호를 생성하는 비교기; 및
상기 비교 신호에 따라 상기 디지털 픽셀 신호를 생성하는 카운터를 포함하는 이미지 센서.
제8항에 있어서, 상기 복수의 픽셀들의 수는 천만 개 이상이고,
상기 카운터의 동작 속도는 1GHz 이상인 이미지 센서.
각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되며, 제1 내지 제m 픽셀 신호(PS1~PSm)를 출력하는 제1 내지 제m 픽셀들을 포함하는 이미지 센서;
상기 이미지 센서를 제어하는 프로세서; 및
상기 이미지 센서로부터 출력되는 신호에 기초하여 이미지 데이터를 디스플레이하는 디스플레이 유닛을 포함하며,
상기 이미지 센서는
상기 램프 신호를 발생하는 램프 신호 발생기;
상기 램프 신호를 버퍼링하여 출력하는 램프 신호 버퍼;
각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호를 수신하고, 수신한 픽셀 신호를 상기 램프 신호와 비교하여, 상기 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환기들; 및
상기 램프 신호 버퍼의 출력과 상기 복수의 아날로그-디지털 변환기들 중 적어도 하나의 입력 사이에 연결되는 차단회로를 더 포함하는 이미지 처리 시스템.
제10항에 있어서, 상기 복수의 아날로그-디지털 변환기들 각각은
상기 픽셀 신호와 상기 램프 신호를 비교하여 비교 신호를 생성하는 비교기; 및
상기 비교 신호에 따라 상기 디지털 픽셀 신호를 생성하는 카운터를 포함하는 이미지 처리 시스템.
제11항에 있어서, 상기 차단회로는
각각이 복수의 아날로그-디지털 변환기들 중 일대일로 대응하는 아날로그-디지털 변환기의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함하는 이미지 처리 시스템.
제12항에 있어서, 상기 복수의 버퍼들 각각은
전원 전압과 대응하는 아날로그-디지털 변환기의 입력 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 NMOS 트랜지스터; 및
상기 대응하는 아날로그-디지털 변환기의 입력과 접지 사이에 연결되는 전류원을 포함하는 이미지 처리 시스템.
제12항에 있어서, 상기 복수의 버퍼들 각각은
대응하는 아날로그-디지털 변환기의 입력과 접지 전압 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 PMOS 트랜지스터; 및
전원 전압과 상기 대응하는 아날로그-디지털 변환기의 입력 사이에 연결되는 전류원을 포함하는 이미지 처리 시스템.
제12항에 있어서, 상기 복수의 버퍼들 각각은
전원 전압과 제1 노드 사이에 연결되는 제1 피모스 트랜지스터;
상기 전원 전압과 제2 노드 사이에 연결되는 제2 피모스 트랜지스터;
상기 제1 노드와 공통 노드 사이에 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 제1 엔모스 트랜지스터;
상기 제2 노드와 상기 공통 노드 사이에 연결되며, 그 게이트는 상기 대응하는 아날로그-디지털 변환기의 입력에 연결되는 제2 엔모스 트랜지스터; 및
상기 공통 노드와 접지 전압 사이에 연결되는 전류원을 포함하는 이미지 처리 시스템.
제11항에 있어서,
각각이 복수의 아날로그-디지털 변환기들은 둘 이상의 그룹으로 나뉘어지고,
상기 차단회로는
각각이 둘 이상의 그룹 중 대응하는 그룹에 속하는 아날로그-디지털 변환기들의 입력과 상기 램프 신호 버퍼 사이에 연결되는 복수(2 이상의 정수)의 버퍼들을 포함하는 이미지 처리 시스템.
제16항에 있어서, 상기 복수의 버퍼들 각각은
대응하는 그룹에 속하는 아날로그-디지털 변환기들의 입력들에 공통으로 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 NMOS 트랜지스터; 및
상기 대응하는 그룹에 속하는 아날로그-디지털 변환기들의 입력들에 공통으로 연결되는 전류원을 포함하는 이미지 처리 시스템.
제16항에 있어서, 상기 복수의 버퍼들 각각은
대응하는 그룹에 속하는 아날로그-디지털 변환기들의 입력들에 공통으로 연결되며, 그 게이트로는 상기 램프 신호를 수신하는 PMOS 트랜지스터; 및
상기 대응하는 그룹에 속하는 아날로그-디지털 변환기들의 입력들에 공통으로 연결되는 전류원을 포함하는 이미지 처리 시스템.
제11항에 있어서, 상기 복수의 픽셀들의 수는 천만 개 이상이고,
상기 카운터의 동작 속도는 1GHz 이상인 이미지 처리 시스템.
각각이 제1 내지 제m(2 이상의 정수) 칼럼 라인들 중 해당 칼럼 라인에 연결되어, 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이;
상기 램프 신호를 발생하는 램프 신호 발생기;
상기 램프 신호를 버퍼링하여 출력하는 램프 신호 버퍼;
각각이 제1 내지 제m 칼럼 라인들 중 대응하는 픽셀 신호를 수신하고, 수신한 픽셀 신호를 상기 램프 신호와 비교하여 비교 신호를 발생하는 복수의 비교기들;
각각이 대응하는 비교 신호에 따라 디지털 픽셀 신호를 생성하는 복수의 카운터들; 및
상기 램프 신호 버퍼의 출력과 상기 복수의 비교기들 중 적어도 하나의 입력 사이에 연결되는 차단회로를 포함하며,
상기 복수의 비교기들 각각은 상기 차단회로를 통하여 입력되는 램프 신호를 수신하여 대응하는 픽셀 신호와 비교하는 이미지 센서.