JP2010141543A - 固体撮像装置 - Google Patents

Abstract

【課題】暗電流が増大しても階調性を損なうことなく画素信号をＡＤ変換することができる固体撮像装置を提供する。
【解決手段】第１のコンパレータ部４１は、第１の画素群Ｇ１に対応して１個存在し、遮光画素Ｇ１１から遮光画素信号を読み出す。第２のコンパレータ部４２は、遮光画素信号を黒レベルとして有効画素Ｇ２１から有効画素信号を読み出すと共に、有効画素Ｇ２１から有効画素信号を読み出し、ランプ信号のレベルが画素信号のレベルに到達する到達タイミングを検出する。メモリ部５は、第２のコンパレータ部４２にランプ信号が入力されてから、第２のコンパレータ部４２により到達タイミングが検出されるまでの時間をカウントすることで、画素信号をアナログデジタル変換する。
【選択図】図１

Description

本発明は、列並列のＡＤ変換器を備えた固体撮像装置に関するものである。

近年、ＣＭＯＳイメージセンサの高速動作を実現するために、ＡＤ変換をＣＭＯＳイメージセンサの各列内で行う列並列ＡＤ変換方式のＣＭＯＳイメージセンサが開発されている（非特許文献１、非特許文献２）。従来のＣＭＯＳイメージセンサにおいては、遮光画素列と被写体を露光する有効画素列とを含む画素部と、各画素から画素信号を読み出す各列に対応するコンパレータ部と、コンパレータ部により読み出された画素信号をＡＤ変換するためのメモリ部とが設けられている。

コンパレータ部は画素信号をランプ信号と比較し、メモリ部はランプ信号が入力されてからランプ信号のレベルが画素信号のレベルに到達するまでの時間をカウントし、カウント値をラッチする。これにより画素信号はＡＤ変換される。メモリ部でラッチされた画素信号は画像処理部に入力される。画像処理部は、有効画素で読み取られた画素信号を遮光画素で読み取られた画素信号で減じる。これにより、有効画素で読み取られた画素信号の黒レベルが揃えられる。

図５は、従来のＣＭＯＳイメージセンサに採用されるコンパレータ部の回路図を示している。図６は、図５に示すＣＭＯＳイメージセンサのコンパレータ部のタイミングチャートを示している。

まず、画素信号ＶＰＩＸが、ＧＣＡ（Gain Control Amp）・ＣＤＳ（相関二重サンプリング：Correlated Double Sampling）回路に入力される。画素信号ＶＰＩＸのノイズ成分は第１相目に出力され、低電位の画素信号ＶＰＩＸのノイズ成分＋シグナル成分は第１相目に続く第２相目に出力される。ノイズ成分とノイズ成分＋シグナル成分とは、ＧＣＡ・ＣＤＳ回路により、ＣＤＳされると同時に増幅され、ノイズ成分＋シグナル成分からノイズ成分が除去される。

画素からノイズ信号が出力されると、アンプＡＭＰ、コンパレータＣＯＭＰ１，ＣＯＭＰ２の閾値のバラツキ等をキャンセルするために、φＰＲＳＴ，φＣＬ，φＳＨ，φＳ１，φＳ２が一定期間ハイレベルにされ、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５がＯＮ・ＯＦＦされる。

次に、ノイズ成分＋シグナル成分が入力されると、画素信号ＶＰＩＸの電圧はΔＶ低下する。これに伴って、点ＡＡの電圧ＶＡＡは、リセット時にアンプＡＭＰの閾値Ｖｔｈ（ＡＭＰ）であった値が、ΔＶにＣＩＮ（入力容量）とＣＦ（帰還容量）との比を掛けた分だけ上昇する（ＶＡＡ＝ΔＶ×（ＣＩＮ／ＣＦ））。

また、点ＢＢの電圧ＶＢＢはリセット時にφＣＬがハイレベルにされてクランプ電圧ＶＣＬでクランプされていたため、ノイズ成分＋シグナル成分が入力されると、クランプ電圧ＶＣＬを基準として上向きに電圧が上昇する。

また、点ＣＣの電圧ＶＣＣもリセット時にスイッチＳＷ２がＯＮされてクランプ電圧ＶＣＬでクランプされていたため、ノイズ成分＋シグナル成分が入力されると、クランプ電圧ＶＣＬを基準として上向きに電圧が上昇する。但し、電圧ＶＣＣの上昇分は、コンデンサＣ０とコンデンサＣ１との影響により、電圧ＶＢＢの上昇分よりもＣ０とＣ１との容量比分だけ低くなっている（ＶＣＣ＝ΔＶ×（ＣＩＮ／ＣＦ）×Ｃ０／（Ｃ０＋Ｃ１））。

スイッチＳＷ３がＯＦＦされると、点ＣＣにはＶＲＡＭＰが入力され、ＶＣＣ＝Ｖａとなる。但し、電圧Ｖａは、ＶＲＡＭＰの初期値である。この電圧ＶＣＣの低下分をΔＶ２とする。

また、点ＤＤの電圧ＶＤＤは、ＶＲＡＭＰの入力開始時に、ＶＲＡＭＰが入力される直前の電圧からΔＶ２低下する。これにより電圧ＶＤＤは、コンパレータＣＯＭＰ１の閾値Ｖｔｈ（ＣＯＭＰ１）よりも低くなる。

その後、ＶＲＡＭＰの上昇に伴い、電圧ＶＤＤが閾値Ｖｔｈ（ＣＯＭＰ１）に到達するとコンパレータＣＯＭＰ１の出力信号が反転する。コンパレータＣＯＭＰ１の出力信号は、コンパレータＣＯＭＰ２を介してインバータＩＮＶに入力され、最終的にＣＯＭＰＯＵＴが得られる。

図７（ａ）はＶＲＡＭＰの波形図を示し、図７（ｂ）〜（ｄ）はＣＯＭＰＯＵＴの波形図を示している。なお、図７（ａ）〜（ｄ）において、縦軸は電圧を示し、横軸は時間を示している。図７（ａ）及び図７（ｂ）では、常温状態において、遮光画素列のコンパレータ部から出力されるＣＯＭＰＯＵＴは、ＶＲＡＭＰが入力されてから比較的初期の段階の電圧Ｖｘで反転している。また、図７（ａ）及び図７（ｃ）では、有効画素列のコンパレータは、画素信号ＶＰＩＸの電圧に依存して電圧Ｖｚで反転している。

電圧Ｖｘで反転された遮光画素列のＣＯＭＰＯＵＴ及び電圧Ｖｙで反転された有効画素列のＣＯＭＰＯＵＴは、それぞれ、画像処理部により、例えば１０２４階調のデジタルの画素信号にＡＤ変換される。そして、画像処理部により、有効画素列のデジタルの画素信号から遮光画素列のデジタルの画素信号が減じられ、黒レベルがクランプされる。
米本和也著、"ＣＣＤ/ＣＭＯＳイメージセンサの基礎と応用"、ＣＱ出版社、Ｐ.２０１〜２０３ ＳＯＮＹ ＣＸ-ＰＡＬ７１号 http://www.sony.co.jp/Products/SC-HP/cx_pal/vol71/pdf/featuring71.pdf

しかしながら、遮光画素列のコンパレータは、通常状態において、ＶＲＡＭＰが電圧Ｖａで反転するのではなく、電圧Ｖａより少し電圧の高い電圧Ｖｘで反転している。そのため、有効画素列のデジタルの画素信号は、１０２４階調を確保することができず、１０２４階調よりも（Ｖｘ−Ｖａ）分の階調が損なわれてしまう。

また、温度が上昇して暗電流が増大すると、遮光画素列のＣＯＭＰＯＵＴは、電圧Ｖｘよりも電圧の高い電圧Ｖｙで反転する。この場合、有効画素列のデジタルの画素信号は、１０２４階調よりも更に（Ｖｙ−Ｖａ）分もの階調が損なわれたデータとなってしまい、階調性が更に損なわれてしまう。

本発明の目的は、暗電流が増大しても階調性を損なうことなく画素信号をＡＤ変換することができる固体撮像装置を提供することである。

（１）本発明の一局面による固体撮像装置は、第１の画素群と第２の画素群とを備える画素部と、前記第１の画素群から遮光画素信号を読み出す第１のコンパレータ部と、ランプ信号を生成するランプ信号生成部と、前記遮光画素信号を黒レベルとして前記第２の画素群により読み取られた有効画素信号を読み出すと共に、前記ランプ信号のレベルが前記有効画素信号のレベルに到達する到達タイミングを検出する第２のコンパレータ部と、前記第２のコンパレータ部に前記ランプ信号が入力されてから、前記第２のコンパレータ部により前記到達タイミングが検出されるまでの時間をカウントし、カウント値をラッチするメモリ部とを備えることを特徴とする。

この構成によれば、第２のコンパレータ部は、第１の画素群から読み出された遮光画素信号を黒レベルとして、第２の画素群により読み取られた有効画素信号を読み出している。また、第２のコンパレータ部はランプ信号が入力されてからランプ信号のレベルが有効画素信号のレベルに到達するまでの到達タイミングを検出している。そして、メモリ部は、第２のコンパレータ部にランプ信号が入力されてから第２のコンパレータ部により到達タイミングが検出されるまでの時間をカウントし、カウント値をラッチする。これにより有効画素信号がＡＤ変換される。

ここで、第２の画素群により読み取られた有効画素信号は、ＡＤ変換後に黒レベルがクランプされるのではなく、ＡＤ変換前に黒レベルがクランプされている。そのため、ＡＤ変換後に黒レベルがクランプされる従来の構成に比べて、階調性を損なうことなく有効画素信号をＡＤ変換することができる。

（２）前記第１の画素群は、遮光画素により構成されていることが好ましい。

この構成によれば、第１の画素群は遮光画素により構成されているため、遮光画素信号を精度良く取り出すことができる。

（３）前記第２のコンパレータ部は、前記遮光画素信号をクランプして前記有効画素信号を読み出すクランプ部を備えることが好ましい。

この構成によれば、第２のコンパレータ部はクランプ部を備えているため、有効画素信号を遮光画素信号で精度良くクランプすることができる。

（４）前記遮光画素信号を前記クランプ部に出力するボルテージフォロアを更に備えることが好ましい。

この構成によれば、遮光画素信号は、ボルテージフォロアを介してクランプ部に出力される。そのため、当該遮光画素信号を複数の第２のコンパレータ部に出力する場合において、遮光画素信号の電流が増大し、全ての第２のコンパレータ部に遮光画素信号を正確に出力することができる。

（５）前記遮光画素信号のレベルを調節して前記クランプ部に出力する調節部を更に備えることが好ましい。

この構成によれば、クランプ部に入力される遮光画素信号のレベルを所望するレベルに調節することができる。

（６） 前記第１の画素群は、Ｍ（Ｍは１以上の整数）行×Ｎ１（Ｎ１は１以上の整数）列で配列された第１の画素により構成され、前記第２の画素群は、Ｍ行×Ｎ２（Ｎ２は１以上の整数）列で配列された第２の画素により構成され、前記第１のコンパレータ部は、前記第１の画素部の各列に対応してＮ１個存在し、前記第２のコンパレータ部は、前記第２の画素部の各列に対応してＮ２個存在し、前記第２のコンパレータ部は、同一行の前記第１の画素により読み取られた遮光画素信号を前記黒レベルとすることが好ましい。

この構成によれば、第２のコンパレータ部は、同一行の第１の画素により読み取られた遮光画素信号を黒レベルとしているため、第１及び第２のコンパレータ部の回路構成を簡便化することができる。

本発明によれば、第２の画素群により読み取られた有効画素信号は、ＡＤ変換後に黒レベルがクランプされるのではなく、ＡＤ変換前に黒レベルがクランプされている。そのため、ＡＤ変換後に黒レベルがクランプされる従来の構成に比べて、階調性を損なうことなく有効画素信号をＡＤ変換することができる。

（実施の形態１）
以下、本発明の実施の形態１による固体撮像装置について説明する。図１は、本発明の実施の形態１による固体撮像装置のブロック図を示している。図１に示す固体撮像装置は、列並列ＡＤ（アナログデジタル）変換方式のＣＭＯＳイメージセンサを備える固体撮像装置であり、画素部１、垂直走査回路２、ランプ信号生成部３、コンパレータ部４、メモリ部５、水平走査回路６、タイミングジェネレータ（ＴＧ）７、及び制御部８を備えている。

本実施の形態では、図１に示す制御部８以外の各回路が１チップ化されたＣＭＯＳイメージセンサを構成する。なお、ＣＭＯＳイメージセンサを構成する各回路を１チップ化することなく、個別の回路で構成してもよい。

画素部１は、第１の画素群Ｇ１と第２の画素群Ｇ２とを備えている。第１の画素群Ｇ１は、Ｍ（Ｍは１以上の整数）行×１列で配列された遮光画素Ｇ１１（第１の画素）により構成されている。第２の画素群は、Ｍ行×ＮＸ（ＮＸは１以上の整数）列で配列された有効画素Ｇ２１（第２の画素）により構成されている。

本実施の形態では、例えば、図１に示す左端の１列の各画素Ｇが遮光画素Ｇ１１により構成されており、この１列が第１の画素群Ｇ１とされている。また、左端の１列以外の残りの列の各画素Ｇが有効画素Ｇ２１により構成され、第２の画素群Ｇ２とされている。

但し、これに限定されず、左端の１列以外の任意の１列を遮光画素により構成して第１の画素群Ｇ１とし、残りの列を有効画素により構成して第２の画素群Ｇ２としてもよい。また、遮光画素Ｇ１１と有効画素Ｇ２１とを総称する場合は、画素Ｇとする。

なお、図１では、説明の便宜上、２行×３列の合計６個の画素Ｇのみを示している。画素Ｇは、フォトダイオード及び増幅回路等を備え、フォトダイオードで光電変換された電荷を増幅回路で増幅して電気信号に変換し、画素信号として列信号線Ｌ２に出力する。

本実施の形態では、画素Ｇは、入射光量が多くなるにつれて、電圧が減少する画素信号を出力するが、これに限定されず、入射光量が多くなるにつれて、電圧が増大する画素信号を出力してもよい。列信号線Ｌ２は、各列に対応して（ＮＸ＋１）本存在し、各列に配列されたＭ個の画素のそれぞれと接続されている。

垂直走査回路２は、例えばシフトレジスタから構成され、ＴＧ７から出力されるクロック信号ＣＬＫに従って行信号線Ｌ３を行方向にサイクリックに選択し、画素Ｇから画素信号を出力させる。

ランプ信号生成部３は、ランプ信号線Ｌ１を介してコンパレータ（ＣＭＰ）部４４と接続され、クロック信号ＣＬＫに従ってランプ信号を生成してランプ信号線Ｌ１に出力する。ここで、ランプ信号生成部３は、垂直走査回路２が１つの行を選択している間に１つのランプ信号を出力するというように、垂直走査回路２と同期して、行単位でランプ信号を出力する。

なお、本実施の形態では、ランプ信号は、時間が経過するにつれて電圧が線形に増大する波形を採用するが、これに限定されず、時間が経過するにつれて電圧が線形に減少する波形を採用してもよい。

コンパレータ部４は、画素部１の各列に対応して（ＮＸ＋１）個存在し、第１のコンパレータ部４１と、第２のコンパレータ部４２とを備えている。第１のコンパレータ部４１は、第１の画素群Ｇ１に対応して１個存在し、遮光画素Ｇ１１から遮光画素信号を読み出す。ここで、遮光画素信号は、遮光画素Ｇ１１がから出力される画素信号である。

第２のコンパレータ部４２は、第２の画素群Ｇ２の各列に対応してＮＸ個存在し、遮光画素信号を黒レベルとして有効画素Ｇ２１から有効画素信号を読み出すと共に、ランプ信号のレベルが画素信号のレベルに到達する到達タイミングを検出する。ここで、有効画素信号は、有効画素Ｇ２１から出力される画素信号である。

遮光画素信号及び有効画素信号は、第１相目に出力されるノイズ成分と、第１相目に続く第２相目に出力される低電位のノイズ成分＋シグナル成分とにより構成されている。以下、遮光画素信号及び有効画素信号を区別しない場合は、画素信号と総称する。

第１及び第２のコンパレータ部４１，４２は、ＧＣＡ（Gain Control Amp）・ＣＤＳ（Correlated Double Sampling）回路４３及びＣＭＰ部４４を含む。ＧＣＡ・ＣＤＳ回路４３は、ノイズ成分とノイズ成分＋シグナル成分とを、ＣＤＳ（Correlated Double Sampling）すると同時に増幅し、ノイズ成分＋シグナル成分からノイズ成分を除去する。

ＣＭＰ部４４は、列信号線Ｌ２を介して画素信号が入力されると共に、ランプ信号線Ｌ１を介してランプ信号が入力され、ランプ信号の電圧レベルが画素信号のレベルに到達したときを到達タイミングとして検出し、クロック信号ＣＬＫに従って、出力信号（ＣＯＭＰＯＵＴ）を反転させ、到達タイミングをメモリ部５に通知する。

具体的には、ＣＭＰ部４４は、一方の入力端子がランプ信号線Ｌ１を介してランプ信号生成部３に接続され、他方の入力端子が列信号線Ｌ２に接続され、出力端子がラッチ回路５２１に接続されている。

メモリ部５は、カウンタ５１、ラッチ部５２、及びセンスアンプ（ＳＡ）５３を備え、第２のコンパレータ部４２にランプ信号が入力されてから、第２のコンパレータ部４２により到達タイミングが検出されるまでの時間をカウントし、カウント値をラッチする。

カウンタ５１は、４ビットカウンタから構成され、クロック信号ＣＬＫに従ってカウント動作を行う。ここで、カウンタ５１は、最下位ビットから最上位ビットまでの４ビットのそれぞれに対応する４本のカウント信号線ＣＬ１〜ＣＬ４を介して、ラッチ部５２と接続されている。

カウント信号線ＣＬ１は、例えばクロック信号ＣＬＫと同一周期のカウント信号を出力する。カウント信号線ＣＬ２は、例えばクロック信号ＣＬＫを２分周したカウント信号を出力する。カウント信号線ＣＬ３は、例えばクロック信号ＣＬＫを４分周したカウント信号を出力する。カウント信号線ＣＬ４は、例えばクロック信号を８分周したカウント信号を出力する。

ラッチ部５２は、カウント信号線ＣＬ１〜ＣＬ４に対応する４行×画素部１の各列に対応する（ＮＸ＋１）列のマトリックス状に配列された４×（ＮＸ＋１）個のラッチ回路５２１を備えている。

ラッチ回路５２１は、コンパレータ部４から到達タイミングが通知されたときにカウンタ５１から出力されたカウント信号がハイレベルである場合、「１」の信号をラッチし、ローレベルである場合、「０」の信号をラッチする。これにより、各列の４個のラッチ回路５２１により、対応する列の１つの画素Ｇから出力された画素信号の４ビットのデジタル値がラッチされる。すなわち、カウンタ５１とラッチ部５２とによって、各画素Ｇから出力されたアナログの画素信号が４ビットのデジタルの画素信号にＡＤ変換される。

ＳＡ５３は、４本のカウント信号線ＣＬ１〜ＣＬ４のそれぞれに対応して４個存在し、ラッチ回路５２１から出力された信号を増幅し、制御部８に出力する。ここで、ラッチ回路５２１は、省エネルギー化の観点から振幅の小さな信号を出力しているため、ＳＡ５３は、この電圧振幅の小さな信号を増幅することで０の信号と１の信号との差を顕在化している。これにより、制御部８は、０の信号と１の信号とを明確に区別することが可能となる。

水平走査回路６は、例えばシフトレジスタから構成され、クロック信号ＣＬＫと同期して、（ＮＸ＋１）本の列信号線Ｌ２を列方向にサイクリックに選択し、各列を構成する４個のラッチ回路５２１にラッチした信号を出力させる。

ＴＧ７は、制御部８の制御の下、クロック信号ＣＬＫを生成し、垂直走査回路２、ランプ信号生成部３、コンパレータ部４、カウンタ５１、及び水平走査回路６等に供給し、これらの各回路の動作を同期させる。

制御部８は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を含み、固体撮像装置の全体制御を司る。ここで、制御部８に入力されるＡＤ変換された画素信号の最下位ビットをＶＳ［０］と表し、ＶＳ［０］の１桁上のビットをＶＳ［１］と表し、ＶＳ［１］の１桁上のビットをＶＳ［２］と表し、最上位ビットをＶＳ［３］と表す。

なお、図１では、説明の便宜上、カウンタ５１を４ビットカウンタとしたが、これに限定されず、２ビット以上の任意のカウンタを採用してもよい。この場合、カウンタ５１が１２ビットカウンタであれば、１列あたりのラッチ回路５２１の個数を１２個、カウンタ５１が８ビットカウンタであれば、１列あたりのラッチ回路５２１の個数を８個とするように、カウンタ５１のビット数に応じて、各列のラッチ回路５２１の個数を適宜変更すればよい。

次に、図１に示す固体撮像装置の動作について簡略的に説明する。垂直走査回路２により１行の行信号線Ｌ３が選択されると、コンパレータ部４は、選択された行に配列された画素Ｇで読み取られた画素信号を、列信号線Ｌ２を介して読み出す。コンパレータ部４により読み出された各列の画素信号は、各列のラッチ回路５２１によりラッチされ、４ビットのデジタルの画素信号とされる。そして、水平走査回路６により、列信号線Ｌ２が順次選択され、デジタルの画素信号がＳＡ５３を介して順次制御部８に出力される。

図２は、図１に示すコンパレータ部４の詳細な構成を示した回路図である。第１のコンパレータ部４１のＧＣＡ・ＣＤＳ回路４３は、コンデンサＣＩＮ、アンプＡＭＰ、コンデンサＣＦ、スイッチＳＷ１を備えている。

コンデンサＣＩＮは、列信号線Ｌ２を介してコンパレータ部４と接続されている。アンプＡＭＰはコンデンサＣＩＮの次段に接続されている。コンデンサＣＦはアンプＡＭＰの入力端子と出力端子との間に接続されている。スイッチＳＷ１は、コンデンサＣＦと並列接続され、φＰＲＳＴ＿ＯＢ信号（以下、「φＰＲＳＴ＿ＯＢ」と表す。）がハイレベルになるとＯＮし、φＰＲＳＴ＿ＯＢがローレベルになるとＯＦＦする。これにより、アンプＡＭＰの閾値Ｖｔｈ（ＡＭＰ）のバラツキがキャンセルされる。

第１のコンパレータ部４１のＣＭＰ部４４は、コンデンサＣ０，Ｃ１，Ｃ２、スイッチＳＷ３，ＳＷ４、及びコンパレータＣＯＭＰ１，ＣＯＭＰ２、及びインバータＩＮＶを備えている。

コンデンサＣ０はアンプＡＭＰの次段に接続されている。スイッチＳＷ３は、コンデンサＣ０とコンデンサＣ１との間に接続され、φＳＨ信号（以下「φＳＨ」と表す。）がハイレベルになると、コンデンサＣ０の出力側の点ＢＢをコンデンサＣ１の入力側の点ＣＣに接続し、φＳＨがローレベルになると、点ＢＢをランプ信号生成部３に接続する。

コンパレータＣＯＭＰ１は、コンデンサＣ１の出力側に接続されている。コンパレータＣＯＭＰ２は、コンデンサＣ２を介してコンパレータＣＯＭＰ１に接続されている。スイッチＳＷ４は、コンパレータＣＯＭＰ１の入力端子と出力端子との間に接続され、φＳ１信号（以下「φＳ１」と表す。）がハイレベルになるとＯＮし、φＳ１がローレベルになるとＯＦＦし、コンパレータＣＯＭＰ１の閾値Ｖｔｈ（ＣＯＭＰ１）のバラツキをキャンセルする。スイッチＳＷ５は、コンパレータＣＯＭＰ２の出力端子と入力端子との間に接続され、φＳ２信号（以下、「φＳ２」と表す。）がハイレベルになるとＯＮし、φＳ２がローレベルになるとオフし、コンパレータＣＯＭＰ２の閾値Ｖｔｈ（ＣＯＭＰ２）のバラツキをキャンセルする。

第１のコンパレータ部４１のクランプ部４５は、点ＢＢに接続され、画素信号の黒レベルを所定の定電圧であるクランプ電圧ＶＣＬにクランプする。ここで、クランプ部４５は、スイッチＳＷ２により構成されている。スイッチＳＷ２は一端が点ＢＢに接続され、他端がクランプ電圧ＶＣＬを出力するクランプ電圧源（図略）に接続され、φＣＬがハイレベルになるとＯＮし、φＣＬがローレベルになるとＯＦＦする。

インバータＩＮＶはコンパレータＣＯＭＰ２の出力側に接続されている。

第２のコンパレータ部４２は、遮光画素信号ではなく有効画素信号を読み出す以外は、主に第１のコンパレータ部４１と同一であるため、相違点のみ説明する。第２のコンパレータ部４２のクランプ部４５を構成するスイッチＳＷ２は、一端がボルテージフォロア４６を介して第１のコンパレータ部４１の点ＡＡに接続され、他端が第２のコンパレータ部４２の点ＢＢに接続されている。

これにより、第２のコンパレータ部４２は、有効画素信号の黒レベルを第１のコンパレータ部４１により読み出されたクランプ電圧ＶＣＬＯＢのレベルにクランプする。

ボルテージフォロア４６は、プラス（＋）端子が第１のコンパレータ部４１の点ＡＡに接続され、マイナス（−）端子がボルテージフォロア４６の出力端子に接続されたオペアンプにより構成されている。なお、φＰＲＳＴ、φＣＬ、φＳ１、φＳ２、φＳＨは、ＴＧ７から出力される。

図３は、図１に示す固体撮像装置の動作を示すシーケンス図である。図３に示すＶＡＡ＿ＯＢは、第１のコンパレータ部４１の点ＡＡの電圧を示している。φＰＲＳＴ＿ＯＢは、第１のコンパレータ部４１のスイッチＳＷ１に入力される信号を示している。

ＶＡＡは、第２のコンパレータ部４２の点ＡＡの電圧を示している。ＶＢＢは、第２のコンパレータ部４２の点ＢＢの電圧を示している。ＶＣＣは、第２のコンパレータ部４２の点ＣＣの電圧を示している。ＶＤＤは、第２のコンパレータ部４２の点ＤＤの電圧を示している。ＣＯＭＰＯＵＴは、第２のコンパレータ部４２のコンパレータＣＯＭＰ２から出力される出力信号を示している。ＡＶＤＤは最大電圧を示し、ＡＶＳＳは最小電圧を示している。

次に、図３を用いて固体撮像装置の動作について説明する。まず、図１に示す垂直走査回路２がある１行を選択すると、選択された行に配列された遮光画素Ｇ１１は遮光画素信号ＶＰＩＸ＿ＯＢのノイズ成分を出力する。これにより、図３の時刻Ｔ１に示すように遮光画素信号ＶＰＩＸ＿ＯＢの電圧が立ち上がる。

また、時刻Ｔ１において、φＰＲＳＴ＿ＯＢがハイレベルにされ、図２に示す第１のコンパレータ部４１のスイッチＳＷ１がＯＮする。これにより、コンデンサＣＩＮの入力側の電圧が遮光画素信号ＶＰＩＸ＿ＯＢのノイズ成分の電圧となり、コンデンサＣＩＮのアンプＡＭＰ側の電圧がアンプＡＭＰの閾値Ｖｔｈ（ＡＭＰ）となる。

次に、時刻Ｔ２において、遮光画素信号ＶＰＩＸ＿ＯＢのノイズ成分＋シグナル成分の入力に備えて、φＰＲＳＴ＿ＯＢがＯＦＦされる。

次に、時刻Ｔ３において、遮光画素Ｇ１１から遮光画素信号ＶＰＩＸ＿ＯＢのノイズ成分＋シグナル成分が出力される。これにより、遮光画素信号ＶＰＩＸ＿ＯＢの電圧がΔＶＯＢ低下する。

また、これにより、図２に示す第１のコンパレータ部４１のコンデンサＣＩＮの入力側の電圧が遮光画素信号ＶＰＩＸ＿ＯＢのノイズ成分＋シグナル成分の電圧となり、コンデンサＣＩＮのアンプＡＭＰ側の電圧がノイズ成分−閾値Ｖｔｈ（ＡＭＰ）となる。よって、コンデンサＣＩＮ間の電圧が（ノイズ成分＋シグナル成分）−（ノイズ成分−閾値Ｖｔｈ（ＡＭＰ））＝シグナル成分＋閾値Ｖｔｈ（ＡＭＰ）となり、ノイズ成分が除去される。

なお、ΔＶＯＢは、遮光画素信号ＶＰＩＸ＿ＯＢのシグナル成分を表しているため、この振幅は非常に小さい。また、ΔＶＯＢは、画素部１の温度や、画素部１の露光時間が長くなると増加する。

また、時刻Ｔ３において、遮光画素信号ＶＰＩＸ＿ＯＢの電圧のΔＶＯＢの低下に伴って、電圧ＶＡＡ＿ＯＢが閾値Ｖｔｈ（ＡＭＰ）からΔＶＯＢ×ＣＩＮ／ＣＦまで上昇する。ここで、遮光画素信号ＶＰＩＸ＿ＯＢの低下に伴って電圧ＶＡＡ＿ＯＢが上昇しているのは、アンプＡＭＰが入力信号の極性を反転させるためである。

そして、ΔＶＯＢ×ＣＩＮ／ＣＦが第２のコンパレータ部４２のクランプ電圧ＶＣＬＯＢとして、ボルテージフォロア４６を介して、第２のコンパレータ部４２のクランプ部４５に入力される。

次に、時刻Ｔ４において、有効画素Ｇ２１から有効画素信号ＶＰＩＸのノイズ成分が出力される。これにより、遮光画素信号ＶＰＩＸ＿ＯＢの電圧が立ち上がる。

また、時刻Ｔ４において、φＰＲＳＴはハイレベルにされ、図２に示す第２のコンパレータ部４２のスイッチＳＷ１をＯＮする。これにより、コンデンサＣＩＮの入力側の電圧が有効画素信号ＶＰＩＸのノイズ成分の電圧となり、コンデンサＣＩＮのアンプＡＭＰ側の電圧がアンプＡＭＰの閾値Ｖｔｈ（ＡＭＰ）となる。

また、時刻Ｔ４において、φＣＬは一定期間ハイレベルにされ、第２のコンパレータ部４２のスイッチＳＷ２をＯＮ・ＯＦＦし、電圧ＶＢＢ，ＶＣＣの基準電圧をクランプ電圧ＶＣＬＯＢにクランプする。これにより、第２のコンパレータ部４２の黒レベルがクランプ電圧ＶＣＬＯＢにクランプされ、第２のコンパレータ部４２は、遮光画素信号ＶＰＩＸ＿ＯＢを黒レベルとして有効画素信号を読み出すことができる。

また、時刻Ｔ４において、φＳ１，φＳ２は一定期間ハイレベルにされ、第２のコンパレータ部４２のスイッチＳＷ４，ＳＷ５をＯＮ・ＯＦＦし、コンパレータＣＯＭＰ１，ＣＯＭＰ２の閾値Ｖｔｈ（ＣＯＭＰ１），Ｖｔｈ（ＣＯＭＰ２）のバラツキをキャンセルする。

次に、時刻Ｔ５において、有効画素Ｇ２１から有効画素信号ＶＰＩＸのノイズ成分＋シグナル成分が出力される。これにより、有効画素信号ＶＰＩＸの電圧がΔＶ低下する。ΔＶは、有効画素信号ＶＰＩＸのシグナル成分を表しているため、この振幅は有効画素Ｇ２１が受光した光量に応じた大きさとなる。

また、有効画素信号ＶＰＩＸの電圧のΔＶの低下に伴って、電圧ＶＡＡが閾値Ｖｔｈ（ＡＭＰ）からΔＶ×ＣＩＮ／ＣＦ上昇する。また、有効画素信号ＶＰＩＸの電圧のΔＶの低下に伴って、電圧ＶＢＢがクランプ電圧ＶＣＬＯＢからΔＶ×ＣＩＮ／ＣＦまで上昇する。また、有効画素信号ＶＰＩＸの電圧のΔＶの低下に伴って、電圧ＶＣＣがクランプ電圧ＶＣＬＯＢからΔＶ×（ＣＩＮ／ＣＦ）×（Ｃ０／（Ｃ０＋Ｃ１））まで上昇する。

また、有効画素信号ＶＰＩＸの電圧のΔＶの低下に伴って、電圧ＶＤＤが閾値Ｖｔｈ（ＣＯＭＰ１）からΔＶ×（ＣＩＮ／ＣＦ）×（Ｃ０／（Ｃ０＋Ｃ１））まで上昇する。

次に、時刻Ｔ６において、φＳＨがローレベルにされ、スイッチＳＷ３がランプ信号生成部３側に接続され、点ＣＣにＶＲＡＭＰが入力される。これにより、電圧ＶＣＣは、ΔＶ×（ＣＩＮ／ＣＦ）×（Ｃ０／（Ｃ０＋Ｃ１））から、ＶＲＡＭＰの最低の電圧Ｖａまで低下する（ＶＣＣ＝Ｖａ）。ここで、この低下分の電圧、すなわち、ΔＶ×（ＣＩＮ／ＣＦ）×（Ｃ０／（Ｃ０＋Ｃ１））−ＶａをΔＶ２とする。以後、電圧ＶＣＣは、ＶＲＡＭＰに従って上昇する。

また、時刻Ｔ６において、電圧ＶＤＤは、ΔＶ×（ＣＩＮ／ＣＦ）×（Ｃ０／（Ｃ０＋Ｃ１））から、ΔＶ２低下する。そして、電圧ＶＣＣは、ＶＲＡＭＰと同様に上昇する。また、時刻Ｔ６において、図１に示すカウンタ５１がカウントを開始する。

次に、時刻Ｔ７において、電圧ＶＤＤがコンパレータＣＯＭＰ１の閾値Ｖｔｈ（ＣＯＭＰ１）に到達し、コンパレータＣＯＭＰ１により到達タイミングが検出されると、コンパレータＣＯＭＰ１は出力信号を反転させ、コンパレータＣＯＭＰ２はこの出力信号を受けて出力信号を反転させる。これによりインバータＩＮＶから出力されるＣＯＭＰＯＵＴがハイレベルからローレベルに反転される。

そして、メモリ部５により、時刻Ｔ６〜Ｔ７のカウント値がラッチされ、有効画素信号ＶＰＩＸがＡＤ変換される。

このように、本固体撮像装置によれば、図２に示すように、第１のコンパレータ部４１により読み出された遮光画素信号ＶＰＩＸ＿ＯＢがボルテージフォロア４６を介して第２のコンパレータ部４２のクランプ部４５に入力されている。そのため、画素部１の温度や露光時間が変化しても常に遮光画素信号ＶＰＩＸ＿ＯＢをモニターし、各第２のコンパレータ部４２の有効画素信号の黒レベルを揃えることができる。

また、第２のコンパレータ部４２により読み出された有効画素信号ＶＰＩＸは、ＡＤ変換後に黒レベルがクランプされるのではなく、ＡＤ変換前に黒レベルがクランプされている。そのため、ＡＤ変換後に黒レベルがクランプされる従来の構成に比べて、階調性を損なうことなく有効画素信号ＶＰＩＸをＡＤ変換することができる。

（実施の形態２）
実施の形態２による固体撮像装置は、ボルテージフォロア４６に代えて差動アンプ４７を採用したことを特徴とする。図４は、実施の形態２による固体撮像装置のコンパレータ部４の詳細な構成を示した回路図である。なお、本実施の形態において実施の形態１と同一のものは説明を省略する。図６に示すように、点ＡＡは差動アンプ４７を介して各第２のコンパレータ部４２のクランプ部４５に接続されている。

差動アンプ４７は、−端子が点ＡＡに接続され、＋端子が直流の定電圧であるオフセット電圧ＶＢＯＦを出力するオフセット電圧源（図略）に接続されている。オフセット電圧源は、オフセット電圧ＶＢＯＦのレベルを調節することができる可変電圧回路により構成されている。したがって、差動アンプの−端子には、クランプ電圧ＶＣＬＯＢが入力され、＋端子にはオフセット電圧ＶＢＯＦが入力される。

そして、差動アンプ４７は、クランプ電圧ＶＣＬＯＢとオフセット電圧ＶＢＯＦとの差分電圧を出力する。これにより、各第２のコンパレータ部４２のクランプ部４５には、この差分電圧が入力される。

そのため、オフセット電圧ＶＢＯＦのレベルを調節することで、各クランプ部４５に入力される差分電圧を微妙に調節することができ、各第２のコンパレータ部４２の黒レベルを微妙に調節することができる。

黒レベルは、本固体撮像装置が撮像する被写体や本固体撮像装置が読み取った画像データを出力するモニター等の出力特性に応じて微妙に調整する必要がある。よって、上記のように黒レベルを調整する構成は有用である。

なお、上記説明では、到達タイミングが検出されたとき、電圧ＶＢＢ，ＶＣＣをクランプ電圧ＶＣＬＯＢでクランプすることで、有効画素信号ＶＰＩＸの黒レベルをクランプしたが、これに限定されず、ＶＲＡＭＰの開始電圧である電圧Ｖａをクランプ電圧ＶＣＬＯＢに応じて調節することで、有効画素信号ＶＰＩＸの黒レベルをクランプするようにしてもよい。

なお、上記説明では、第１の画素群Ｇ１を１列としたが、これに限定されず、２列以上としてもよい。この場合、１行を構成する各遮光画素Ｇ１１から出力される遮光画素信号ＶＰＩＸ＿ＯＢを例えば平均した信号をクランプ電圧ＶＣＬＯＢとして、各コンパレータ部４２のクランプ部４５に入力すればよい。

実施の形態１による固体撮像装置のブロック図を示している。 図１に示すコンパレータ部の詳細な構成を示した回路図である。 図１に示す固体撮像装置の動作を示すシーケンス図である。 実施の形態２による固体撮像装置のコンパレータ部４の詳細な構成を示した回路図である。 従来のＣＭＯＳイメージセンサに採用されるコンパレータ部の回路図を示している。 図５に示すＣＭＯＳイメージセンサのコンパレータ部のタイミングチャートを示している。 図７（ａ）はＶＲＡＭＰの波形図を示し、図７（ｂ）〜（ｄ）はＣＯＭＰＯＵＴの波形図を示している。

符号の説明

１ 画素部
４ コンパレータ部
５ メモリ部
６ 水平走査回路
７ タイミングジェネレータ（ＴＧ）
８ 制御部
４１ 第１のコンパレータ部
４２ 第２のコンパレータ部
４６ ボルテージフォロア
４７ 差動アンプ
Ｇ１ 第１の画素群
Ｇ１１ 遮光画素
Ｇ２１ 有効画素

Claims (6)

1. 第１の画素群と第２の画素群とを備える画素部と、
   前記第１の画素群から遮光画素信号を読み出す第１のコンパレータ部と、
   ランプ信号を生成するランプ信号生成部と、
   前記遮光画素信号を黒レベルとして前記第２の画素群により読み取られた有効画素信号を読み出すと共に、前記ランプ信号のレベルが前記有効画素信号のレベルに到達する到達タイミングを検出する第２のコンパレータ部と、
   前記第２のコンパレータ部に前記ランプ信号が入力されてから、前記第２のコンパレータ部により前記到達タイミングが検出されるまでの時間をカウントし、カウント値をラッチするメモリ部とを備えることを特徴とする固体撮像装置。
2. 前記第１の画素群は、遮光画素により構成されていることを特徴とする請求項１記載の固体撮像装置。
3. 前記第２のコンパレータ部は、前記遮光画素信号をクランプして前記有効画素信号を読み出すクランプ部を備えることを特徴とする請求項１又は２記載の固体撮像装置。
4. 前記遮光画素信号を前記クランプ部に出力するボルテージフォロアを更に備えることを特徴とする請求項３記載の固体撮像装置。
5. 前記遮光画素信号のレベルを調節して前記クランプ部に出力する調節部を更に備えることを特徴とする請求項３記載の固体撮像装置。
6. 前記第１の画素群は、Ｍ（Ｍは１以上の整数）行×Ｎ１（Ｎ１は１以上の整数）列で配列された第１の画素により構成され、
   前記第２の画素群は、Ｍ行×Ｎ２（Ｎ２は１以上の整数）列で配列された第２の画素により構成され、
   前記第１のコンパレータ部は、前記第１の画素部の各列に対応してＮ１個存在し、
   前記第２のコンパレータ部は、前記第２の画素部の各列に対応してＮ２個存在し、
   前記第２のコンパレータ部は、同一行の前記第１の画素により読み取られた遮光画素信号を前記黒レベルとすることを特徴とする請求項１〜５のいずれかに記載の固体撮像装置。

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