JP4144535B2 - 固体撮像装置、画素信号読出方法 - Google Patents

Description

本発明は固体撮像装置及び固体撮像装置における画素信号読出方法に関するものである。

特開平５−２０７２２０号公報

近年、ＣＣＤに代わるイメージセンサーとして、ＣＭＯＳイメージセンサーが注目を集めている。これは、ＣＣＤがその製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある為、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサーが克服しているからである。
ＣＭＯＳイメージセンサーは、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いる事が可能であり、また単一電源での駆動が可能である。さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、非常に大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路が、ＦＤ(Floating Diffusion)アンプを用いた１チャンネル出力が主流なのに対して、ＣＭＯＳイメージセンサーは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得る事は難しく、したがってデータレートを下げる事が必要で、並列処理が有利とされているからである。
また、並列処理により信号出力回路の帯域を抑える事ができる為、結果的にノイズレベルを低くできるというメリットもある。
この並列出力型ＣＭＯＳイメージセンサーの信号出力回路については実に様々なものが提案されている。例えば画素の出力をスイッチトキャパシタでサンプリングして読み出すものや、列毎にアンプを搭載して読み出すもの、中にはＡＤコンバータやＤＲＡＭといったものまで列毎に設けているものもある。そして本発明は主に、列毎にアンプを設けた読み出し方式に係るものである。

この列毎にアンプ（例えばシングルエンドアンプ）を設けた読み出し方式の例が、上記特許文献１に記載されている。これを図９，図１０を用いて簡単に説明する。
図９はある１つの画素ＧＳに対応する１列（１つの垂直信号線ＶＬの回路系）だけを抜き出して示したものである。
画素ＧＳは、フォトダイオードＰＤ、リセットトランジスタＴｒｓｔ、増幅用トランジスタＴｇ、読出用トランジスタＴｓを有して成る。
そしてこの場合、容量素子Ｃ１，Ｃ２を有する電荷積分回路と、ソース接地アンプ１００とによる電荷積分アンプを用いて画素ＧＳの出力を読み出す構成になっている。ソース接地アンプ１００は駆動ＭＯＳトランジスタＴｒ１６と負荷ＭＯＳトランジスタＴｒ１７とにより構成される。
またこの場合、帰還容量Ｃ２をスイッチ用のトランジスタＴｒ１５と基準電圧Ｖｒｅｆを用いてプリチャージするような構成を採っており、これによって、ソース接地アンプ１００のオフセットバラツキを除去できるようにしている。

図１０にこの回路の動作タイミングチャートを示す。水平ブランキング期間内のＴ１期間においては、画素ＧＳはオフセット電圧Ｖｏに信号Ｖｐｓが重複した値を垂直信号線ＶＬに出力する。また電荷積分回路は、信号φＲＣによりトランジスタＴｒ１３がオン状態とされる事でリセット状態になっている。この時、同じく信号φＲＣによりトランジスタＴｒ１５がオン，また信号φＴＣによりトランジスタＴｒ１４がオフ状態になることで容量素子Ｃ２は基準電圧Ｖｒｅｆにプリチャージされている。
次にＴ２期間において、信号φＲＣ、φＴＣにより、トランジスタＴｒ１５がオフ、トランジスタＴｒ１４がオン状態になることで、先ほどプリチャージした基準電圧Ｖｒｅｆが電荷積分アンプの出力Ｖｏｕｔに現れる。尚、この時トランジスタＴｒ１３はトランジスタＴｒ１５と同時にオフするのでリセット状態は解除される。
次にＴ３期間において、画素ＧＳからオフセット電圧Ｖｏのみが出力され、それを積分する事で電荷積分アンプの出力には信号成分だけが、容量素子Ｃ１、Ｃ２の大きさの比をゲインとして読み出されることになる。
最後に読み出した信号をシフトレジスタ１０１から供給されるパルスφＳＲに同期して水平信号線ＨＬへと順次出力していく。

このように、列毎にアンプを設けた読み出し方式においては、画素のオフセット電圧を除去して信号成分だけを容易に取り出す事が可能であり、また読み出しのゲインを容量素子Ｃ１，Ｃ２の比で任意に設定可能である。さらにソースフォロワー自体のバラツキも基準電圧Ｖｒｅｆによるプリチャージで除去可能であり、優れた点が多い。

他の例を図１１，図１２，図１３で説明する。これは2003年ISSCCの中で「A Column-Based Pixel-Gain-Adaptive CMOS Image Sensor for Low-Light-Level Imaging」として静岡大学とソニー株式会社から共同で発表されたものからの抜粋である。
図１１も上記図９と同様に、ある１つの画素ＧＳに対応する１列（１つの垂直信号線ＶＬの回路系）だけを抜き出して示したものである。
この図１１の例も、上記図９と同じく、画素ＧＳからの信号をシングルエンドのアンプＡＰと容量素子Ｃ１，Ｃ２からなる電荷積分アンプで読み出す構成になっている。
尚、ここで容量素子Ｃ２は容量ｃ２１，ｃ２２及びスイッチＳφ３から構成されており、スイッチＳφ３のオン／オフによって容量値可変の構成をとっている。これによりアンプＡＰの読み出しゲインが可変となる。

図１２にアンプＡＰの回路例を示す。基本的にはＮチャンネルＭＯＳの駆動トランジスタＴ１１と、ＰチャンネルＭＯＳの電流源負荷トランジスタＴ１０からなるソース接地アンプであるが、レギュレーテッドカスコードと呼ばれる構成を備えており、カスコード接続されたトランジスタＴ１２，Ｔ１３と、補助アンプＡｓ１，Ａｓ２を備えている。この構成をとることで図９のソース接地アンプ１００に比べて非常に高いゲインを持たせることが可能になる。

図１３には駆動タイミングを示す。
パルスφＳＶ、φＲ、φＴＸは画素ＧＳに対する駆動パルスである。またパルスφ１〜φ４は、図１１のスイッチＳφ１〜Ｓφ４をオン／オフするパルスである。
この場合、同じ電荷積分アンプなので基本的な動作は図９の例と変わらないが、図１１に示した画素ＧＳは転送ゲートＴｔ付きの画素の例としており、この場合図１３に示すタイミングからわかるように、パルスφＲにより先にリセット動作を行い、リセットレベルとしてのオフセット電圧Ｖｏを読んでから、パルスφＴＸによりオフセット電圧Ｖｏに信号レベルＶｐｓを重複した値を出力している。
この順番は図９の例と逆であるが、この方がパルスφＲによるリセット時のＫＴ／Ｃノイズを除去できる事から低ノイズであり、現在の主流である。なお図９の例とは信号出力の極性が反対となる。また、この例では基準電圧Ｖｒｅｆにプリチャージするような動作はなく、パルスφ１によってスイッチＳφ１をオンとし、帰還をかけた時のスレッショルド電圧Ｖｔを基準として信号を出力する。出力Ｖout＝Ｖｔ＋（Ｃ１／Ｃ２）・Ｖｐｓとなる。

例えば上記図９，図１１に挙げたような例が知られているが、これらのように列毎にアンプを設けた読み出し方式においては、画素のオフセット電圧を除去して信号成分だけを損失なく取り出す事が可能であり、また読み出しのゲインを容量素子の比で任意に設定可能であり、非常に優れた点が多い。
ただし、列毎にアンプをレイアウトしなければならない為、どうしてもレイアウト面積が増大しがちである。その為できるだけ１列当たりの回路構成を簡単化することが求められ、上記例にあるように、比較的構成が簡単なソース接地アンプ等が好んで用いられる。
もちろん差動アンプを用いる事も可能であるが、やはり回路構成の複雑さを考慮すると、ソース接地アンプの方が好ましい。ただし電源電圧の変化によって入力オフセット電圧が増減する割合であるＰＳＲＲ（Power Supply Rejection Ratio）という点から見ると、電源、グランド基準で動作するソース接地アンプは差動アンプに比べてどうしても劣ってしまう。

ここで列毎にアンプを設けたＣＭＯＳイメージセンサーの電源レイアウトパターンの特殊性について考える。
図１４に一般的なレイアウト構成を示す。画素エリア２００の下、もしくは上下に出力回路エリア２０１が配置されるが、出力回路エリア２０１においては、各垂直信号線ＶＬ（・・・ＶＬｎ、ＶＬn+1・・・ＶＬｍ）の列に対応してアンプＡＰ（・・・ＡＰｎ、ＡＰn+1・・・ＡＰｍ）が１つずつ配置される為に、必然的に横に多数のアンプＡＰと並ぶような構成になる。

このように並ぶ多数のアンプＡＰに対して、電源供給線ＬVDD、グランド線ＬGND、あるいは図示しないが基準電圧Vrefのような基準信号線といった配線を供給してやらなければいけないが、こういった配線は基板上のＰＡＤ（電源ＰＡＤ、ＧＮＤ−ＰＡＤ）から横方向へ長く配線することとなる。
するとどうしても細長い配線になってしまう為、寄生抵抗ｒの影響が無視できなくなってくる。
電源供給線ＬVDD、グランド線ＬGNDの場合は、当然アンプＡＰの電流を流している為、寄生抵抗ｒの影響でＩＲドロップ（電圧降下）を起こし、中央と端とでは電源、グランドの電位が異なることとなる。
また、寄生抵抗ｒというインピーダンスを持った線に電流を流しているということは、その電位を常に安定させる為には流している電流値を常に安定させなければならないということになるが、図９で紹介したようなソース接地アンプの場合、トランジスタＴｒ１７は伝達コンダクタンスを抵抗に見立てて負荷としているだけなので、いわゆる抵抗負荷と同じような動作となり、アンプの出力値に依存して流す電流値が変化することになる。
図１２の例のように定電流源を負荷トランジスタＴ１０として用いることもできるが、定電流源が定電流源として動作できる電圧範囲には限りがあり、あまり大きな信号が来て出力値が高くなりすぎると、電流源ＭＯＳトランジスタの動作領域は線形領域へと突入し、いわゆる抵抗と結局変わらない動作になる。

図１５を用いてに電流源を負荷として用いた場合の動作範囲を考える。説明の簡略化のため、図１２のようなレギュレーテッドカスコードを外して単純な電流源負荷として考える。
図１５（ａ）において、ＰチャンネルＭＯＳトランジスタＴ１０はゲートに電圧Ｖbp1が与えられ、飽和領域になるように動作電圧を設定する事で電流源として機能する。
この負荷トランジスタＴ１０が電流源として機能するのは、Ｖout＜Ｖbp1＋Ｖtp (但しＶoutはアンプの出力電圧、ＶtpはＰＭＯＳの負荷トランジスタＴ１０のしきい値電圧）の範囲である。図１５（ｂ）に横軸を出力電圧Ｖout、縦軸を電流Ｉdsとして示しているが、出力電圧Ｖoutが上記Ｖbp1＋Ｖtpの値を超えてしまうと、アンプが流す電流値Ｉdsは減少していく。最後に出力電圧Ｖoutが電源電圧ＶDD−Ｖtpを越えると、電流Ｉdsは０となってしまう。

このように、負荷トランジスタＴ１０を電流源に用いても、画素ＧＳからの画素信号のレベルが高く、入力Ｖinとして大きなレベルの信号が来てアンプの出力Ｖoutが高くなりすぎると、アンプの流す電流値Ｉdsが変わってしまう。また、それほど大きな信号でなくとも、容量Ｃ１，Ｃ２の比でもってゲインをかけているような場合は出力値がすぐに飽和してしまい、やはりアンプの流す電流値が変わってしまうこととなる。

このように信号量に依存して電流値が変わってしまうと、それに伴い電源、グランドのレベルが変化してしまい、結果的に黒レベルの変化となって画像信号に表れてくるという問題がある。
例えば図１１、図１３の例においては、画素ＧＳのリセットレベルのオフセット信号Ｖｏを読み出している時のアンプのスレッショルド電圧Ｖｔはその後も不変である必要がある。ところが、このスレッショルド電圧Ｖtは電源、グランドレベルを基準として作られる電圧なので、信号レベルＶｐｓを読み出す時に信号が大きすぎて電流値Ｉdsが変化しまうと、電源、グランドレベルが変化し、一緒にスレッショルド電圧Ｖtも変化してしまう。
結局、それを補う為にアンプの出力Ｖoutまで変化してしまい、あたかも黒レベルが変化したように見える。

さらに深刻な事には、横方向に列の数だけ並んだアンプＡＰは電源、グランドのインピーダンスを共有している為、どこかのアンプの電流値が変化すると、その影響をすべてのアンプが受け取ってしまうことになる。
例えば、画素エリア２００の一部に強い光が当たり、そこを読み出すアンプの電流が変化してしまうと、その影響を横方向に共有してしまい、横帯を引いたような画像信号が出力されてしまう。そもそも強い光が当たっている部分はほとんど真っ白にしか写らないので多少の黒レベルの変化は気にならないが、それを回りの暗い部分と共有してしまうと、黒レベルの変化は横帯となってハッキリ画像に表れる。これはイメージセンサーとしては致命的な欠陥となり、シングルエンドのアンプを用いる場合の大きな問題点となりうる。

以上述べたように、ソース接地アンプのようなシングルエンドのアンプを用いる場合にこのような問題の発生を避ける為には、つねに電源、グランドの値を一定に保つ必要があり、それにはいかなる場合においてもアンプの流す電流値を一定に保つ必要があるということになる。

本発明はこれらの課題に鑑みて、より好適な固体撮像装置及び画素信号読出方法を提供することを目的とする。即ち、列毎にアンプを設けた画像信号読出回路系において、画素信号の大きさ（光の強さ）やその時のアンプのゲイン(容量積分アンプにおけるＣ１／Ｃ２）に関わらず、常にアンプの電流値を一定に保つ事で、寄生抵抗の存在があっても常に電源、グランドのレベルを一定に保ち、黒レベルの変化や横帯といった問題の発生を防ぐことができるようにする。

本発明の固体撮像装置は、行方向及び列方向に撮像画素が配されて成る撮像画素手段と、上記撮像画素手段について、選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる垂直転送手段と、各列の上記垂直信号線に対して設けられ、各列の撮像画素からの画素信号がそれぞれ入力される複数のアンプ手段と、上記各アンプ手段に対応して複数設けられ、上記アンプ手段の出力電圧範囲を、上記アンプ手段での消費電流が一定に保たれる範囲に制限するように、上記アンプ手段の出力を制限するリミッタ手段と、上記各アンプ手段から出力される画素信号を水平信号線により転送させる水平転送手段とを備える。
そして、上記アンプ手段が、その消費電流を決める為の電流源ＭＯＳトランジスタと、該電流源ＭＯＳトランジスタのドレイン端子電圧を抑える為に直列に接続したカスコードＭＯＳトランジスタと、上記電流源ＭＯＳトランジスタのドレイン電圧を検出して、該ドレイン電圧を一定に保つように上記カスコードＭＯＳトランジスタのゲート端子に対してフィードバックをかける補助アンプ部を有する構成とされる場合、上記リミッタ手段は、ソース端子を上記アンプ手段の出力に、ドレイン端子を電源もしくはグランドに、ゲート端子を上記カスコードＭＯＳトランジスタのゲート端子に接続したＭＯＳトランジスタにより形成されるようにする。

本発明の画素信号読出方法は、上記個体撮像装置において、行方向及び列方向に撮像画素が配されて成る撮像画素手段において選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させるステップと、上記各列の垂直信号線に設けられたアンプ手段の出力電圧範囲を、上記アンプ手段での消費電流が一定に保たれる範囲に制限しながら、上記垂直信号線にあらわれる画素信号を上記アンプ手段から出力するステップと、上記アンプ手段から出力された画素信号を水平信号線により転送するステップとを備える。

以上の本発明は、行方向及び列方向に撮像画素が配されて成る撮像画素手段（画素アレイ）から、選択した行における各列の撮像画素信号を、水平期間における水平ブランキング期間に並列に読み出す方式である。そして読み出された各列の撮像画素信号は、各列（各垂直信号線）に配されたアンプ手段を介して、水平期間における有効期間において水平信号線に出力され、水平転送される。
この場合に、各アンプ手段の出力にリミッタ手段を設けて、アンプ手段の出力範囲をアンプ手段の消費電流が一定に保たれる範囲に制限する。つまりアンプ手段の消費電流が低下していくようなレベルの出力がなされないようにする。

本発明によれば、ＣＭＯＳイメージセンサーなどの固体撮像装置において列毎にアンプを設けた読み出し方式を用いる場合、アンプ手段の出力にリミッタ手段を設ける事で、画素信号の大きさやアンプ手段のゲインに関わらず常にアンプ手段の消費電流値を一定に保つことができ、電源ライン、グランドラインの寄生インピーダンス成分が無視できない場合でもその電位を一定に保つことができる。そしてこれにより、画像信号の黒レベルの変動や、一部に強い光が入った場合の横帯といった問題を解決することができる。
また、構成が簡単である一方、電源、グランドの変動に弱いシングルエンドのアンプの場合であっても、リミッタ手段を備えるようにすることで問題なく用いることが可能となり、列毎に画素ピッチに合わせてアンプ手段をレイアウトしなければいけないといった制約条件の中、レイアウト面積の削減に貢献できる。

また、上記アンプ手段においてレギュレーテッドカスコード構成を備える場合、つまりアンプ手段が、その消費電流を決める為の電流源ＭＯＳトランジスタと、該電流源ＭＯＳトランジスタのドレイン端子電圧を抑える為に直列に接続したカスコードＭＯＳトランジスタと、上記電流源ＭＯＳトランジスタのドレイン電圧を検出して、該ドレイン電圧を一定に保つように上記カスコードＭＯＳトランジスタのゲート端子に対してフィードバックをかける補助アンプ部を有する構成とされる場合には、上記リミッタ手段は、ソース端子を上記アンプ手段の出力に、ドレイン端子を電源もしくはグランドに、ゲート端子を上記カスコードＭＯＳトランジスタのゲート端子に接続したＭＯＳトランジスタにより形成されるようにすると、素子のばらつきによらず確実なリミッター動作を保証でき、逆に通常動作時のリミッター回路のリークといった問題に対してもマージンを拡大することができる。

以下、本発明の固体撮像装置及び画素信号読出方法について、次の順序で説明する。
１．各実施の形態に共通の全体構成
２．第１の実施の形態のアンプ／リミッタ構成
３．第２の実施の形態のアンプ／リミッタ構成
４．第３の実施の形態のアンプ／リミッタ構成
５．実施の形態の効果及び変形例

１．各実施の形態に共通の全体構成

図１は実施の形態の固体撮像装置の要部のブロック図である。
図１における画素アレイ１には、図示しないレンズ系によって被写体からの光が入射される。この画素アレイ１はＣＭＯＳセンサアレイとされ、固体撮像素子（ＣＭＯＳセンサ）としての撮像画素ＧＳが、行方向及び列方向に多数配されて形成されている。

垂直走査回路３は、タイミングジェネレータ２から供給されるアドレス及び制御信号に基づいて、画素アレイ１における行を選択し、走査を行う。本例では有効領域の画素に対して列並列方式で読出を行うように、各行を順次選択する走査を行う。この動作のため垂直走査回路３は、垂直走査線Ｌ１〜Ｌｎを駆動する。
なお、画素ＧＳの構成は、例えば図９或いは図１１に示したような構成とされればよい。つまり、図９のように画素ＧＳは、フォトダイオードＰＤ、リセットトランジスタＴｒｓｔ、増幅用トランジスタＴｇ、読出用トランジスタＴｓを有して成る。或いは図１１のように、フォトダイオードＰＤ、リセットトランジスタＴｒｓｔ、増幅用トランジスタＴｇ、読出用トランジスタＴｓ、転送ゲートＴｔを有して成る。
図１においては１行の画素に対して１つの垂直走査線Ｌを示しているが、図９のような画素ＧＳの構成の場合は、１つの垂直走査線Ｌは、パルスφＲ、φＳＶを与えるための信号線を含むものとして示している。また画素ＧＳが図１１の構成の場合は、１つの垂直走査線Ｌは、パルスφＲ、φＳＶ、φＴＸを与えるための信号線を含むものとして示している。

本例では、列並列方式の画素読出を行うため、画素アレイ１において行方向に並ぶ画素Ｇからの信号電荷が同時に読み出されて、各垂直信号線ＶＬ（ＶＬ１，ＶＬ２・・・）に与えられることになる。
より具体的には、垂直走査回路３は、例えば、まず選択した行の各画素ＧＳからリセットレベルの信号を各垂直信号線ＶＬに与えさせ（いわゆるＰ相読出）、その後、フォトダイオードＰＤに蓄積された電荷に応じた画素信号を垂直信号線ＶＬに与える動作（いわゆるＤ相読出）を実行させる。垂直走査回路３はこのような読み出し動作を順次実行させることになる。
選択された或る行の画素ＧＳからの画素信号の読出は、１水平期間内の水平ブランキング期間に行われる。つまり水平ブランキング期間においては、垂直走査回路３によって選択された行の各画素ＧＳからの画素信号が、各垂直信号線ＶＬ１，ＶＬ２・・・に対して並列的に出力されることになる。

画素アレイ１から各垂直信号線ＶＬに転送される各画素信号は、カラム読出部５で処理される。
カラム読出部５では、各垂直信号線ＶＬ（各列）に対して、アンプＡＰ、リミッタＬＭ、及びスイッチＳＷが設けられる。アンプＡＰ及びリミッタＬＭの具体的な構成については後述するが、アンプＡＰは、例えば容量素子やスイッチ素子や、例えばシングルエンドアンプを有して成る電荷積分アンプが形成されている。このアンプＡＰにより、いわゆるＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路が形成されて、画素信号のサンプリングを行う。具体的にはＰ相読出レベル（リセットレベル）とＤ相読出レベル（データレベル）の差を、画素信号としてサンプリングし、出力する。
またその出力についてはリミッタＬＭにより出力電圧が制限される。

水平周期内での水平ブランキング期間に選択された行から並列読み出しされ、カラム読出部５でサンプリングされた各列の画素信号は、水平周期内の水平転送期間において、水平走査回路６によってスイッチＳＷが順次選択され、水平信号線ＨＬに転送され、出力回路４に供給される。
水平信号線ＨＬとしては、例えば３本の水平信号線ＨＬ１，ＨＬ２，ＨＬ３が設けられており、各列のアンプＡＰ（及びリミッタＬＭ）は、順番に３本の水平信号線ＨＬ１，ＨＬ２，ＨＬ３に振り分けられるように、スイッチＳＷを介して接続されている。水平転送については、アンプＡＰが水平信号線ＨＬを駆動することになるが、列毎に設けられた各アンプＡＰによって、水平信号線ＨＬ１，ＨＬ２，ＨＬ３が順次駆動されることになる。そして水平信号線ＨＬ１，ＨＬ２，ＨＬ３で転送される信号（アンプＡＰの出力）がマルチプレクサＭＰＸで順次選択されていくことで、１ラインの撮像画像信号とされ、出力回路４に供給される。
ところで水平信号線ＨＬが複数設けられるのは、列毎に配置されたアンプＡＰで１本の水平信号線を高速で駆動することが難しいためである。つまり水平信号線ＨＬを複数本とし、並列的に水平転送することで、水平信号線１本あたりのデータレートを下げるものである。これよりアンプＡＰを駆動能力が比較的低いアンプ構成としてもよいものとなり、レイアウト面積的にも有利となる。
なお水平信号線の本数としては、３本は一例であり、２本又は４本以上でも良い。本数が多いほど１本あたりのデータレートを下げることができるのは自明である。通常、水平ブランキング期間の読出動作と同程度の駆動スピードとなるような本数を用意することが効率がよく好ましい。
また、アンプＡＰの駆動能力が高い場合などは、１本の水平信号線で水平転送する構成として良いことは言うまでもない。

出力回路４では、例えばＡＧＣ処理、クランプ処理等を行って、シリアル信号としての１水平期間の撮像画像信号を得、またＡ／Ｄ変換等を行ってデジタルデータとしての撮像画像信号を得る。さらに、デジタル信号処理として、デジタルゲイン処理、ホワイトバランス処理等が施される。
このような処理を経て出力回路４から出力される撮像画像信号は、その後、表示用の信号処理が行われて表示部で画像表示が行われたり、フォーマット処理、圧縮処理等のエンコード処理が行われて記録メディアに記録されたり、或いは送信出力される。
垂直走査回路３、水平走査回路６、カラム読出部５、出力回路４での動作タイミングは、タイミングジェネレータ２によって制御される。タイミングジェネレータ２は、垂直同期信号、水平同期信号に基づいて、各部の動作タイミングを制御する。

このような構成の本実施の形態の固体撮像装置においては、特に、列毎にアンプＡＰを設けたカラム読出部５において、リミッタＬＭを設けることで、画素信号の大きさ（光の強さ）やその時のアンプＡＰのゲイン（Ｃ１／Ｃ２）に関わらず、常にアンプＡＰの電流値を一定に保つようにする。これにより寄生抵抗の存在があっても常に電源、グランドのレベルを一定に保ち、黒レベルの変化や横帯といった問題の発生を防ぐ。

図２に列毎にアンプＡＰ及びリミッタＬＭを備える構成部分を示している。
カラム読出部５では画素アレイ１からの各列、つまり各垂直信号線ＶＬ（・・・ＶＬｎ、ＶＬn+1・・・ＶＬｍ）に対応してアンプＡＰ（・・・ＡＰｎ、ＡＰn+1・・・ＡＰｍ）が１つずつ配置され、またリミッタＬＭ（・・・ＬＭｎ、ＬＭn+1・・・ＬＭｍ）が１つずつ配置される。
このように並ぶ多数のアンプＡＰに対して、電源供給線ＬVDD、グランド線ＬGND等の配線が形成される。つまり基板上のＰＡＤ（電源ＰＡＤ、ＧＮＤ−ＰＡＤ）から横方向へ長く配線される。この場合に、細長い配線になり、寄生抵抗ｒの影響が無視できなくなることや、アンプＡＰでの消費電流が一定にならず、それにより問題が発生することは前述したとおりである。
ここで本例では、画素ＧＳから列毎に垂直信号線ＶＬ（・・・ＶＬｎ、ＶＬn+1・・・ＶＬｍ）に出力された信号は、やはり列毎に配置されたアンプＡＰ（・・・ＡＰｎ、ＡＰn+1・・・ＡＰｍ）によって読み出されるが、その読み出される信号電圧は、その先に配置されたリミッターＬＭ（・・・ＬＭｎ、ＬＭn+1・・・ＬＭｍ）によってある基準レベルを越えないように制限がかけられる。
この基準レベルとは、アンプＡＰがその出力レベルによらす常に一定の電流を流し続けられる範囲内に設けられる。また、撮像画像信号に影響を与えないように、後段に備えられるＡ／Ｄ変換器の入力範囲外に設定する事が好ましい。

尚、この図２の例ではアンプＡＰの先に独立してリミッタＬＭが設けられるような構成をとっているが、場合によってはこのリミッタＬＭとアンプＡＰには明確な境界線が引けないような構成も考えられる。つまり、アンプＡＰとリミッタＬＭが渾然一体としており、アンプＡＰ自体があるレベル以上の信号を出力できないような構成をとっている場合もある。
以下、アンプＡＰ及びリミッタＬＭの具体的な構成を述べていく。

２．第１の実施の形態のアンプ／リミッタ構成

上記アンプＡＰとリミッタＬＭの具体例として第１の実施の形態を図３、図４，図５で説明する。
図３は画素アレイ１のある１列に対応するアンプＡＰ及びリミッタＬＭの回路例を示している。
アンプＡＰは、基本的にはＮチャンネルＭＯＳの駆動トランジスタＴ２と、ＰチャンネルＭＯＳの電流源負荷トランジスタＴ１からなるソース接地アンプであり、容量Ｃ１，Ｃ２により電荷積分アンプを構成する。
なお、この図３はソース接地アンプのレギュレーテッドカスコードを用いない場合の例である。
電流源負荷となるトランジスタＴ１は、ゲート電圧Ｖbp1が与えられ、飽和領域になるように動作電圧を設定する事で電流Ｉdsの電流源として機能する。
電荷積分アンプを構成する為の容量として容量Ｃ１，Ｃ２が設けられるが、容量Ｃ２は容量素子ｃ２１、ｃ２２及びスイッチＳφ３によって可変容量を構成しており、読み出しゲインを変化させる事ができる。
スイッチＳφ１はリセットスイッチで、容量Ｃ２の初期化に用いる。

リミッタＬＭは、ＰチャンネルＭＯＳトランジスタＴ３のみで構成される。このトランジスタＴ３のゲートにはリミッタをかける基準レベルを設定する為の電圧ＶLIMITが供給される。またトランジスタＴ３のソースはアンプＡＰの出力Ｖoutに、ドレインはグランドに接続される。
このトランジスタＴ３は、出力電圧Ｖoutが所定のリミッタレベルＶLL（＝ＶLIMIT＋Ｖtpl）よりも高くなったときに導通状態になり、トランジスタＴ１が流す電流Ｉdsを引き抜くことになる。なおＶtplはトランジスタＴ３のしきい値電圧である。

このアンプＡＰ及びリミッタＬＭの動作を図４（ａ）（ｂ）を参照しながら説明する。
アンプＡＰは、画素ＧＳからの信号Ｖpsを入力し、容量比Ｃ１／Ｃ２のゲインをもって出力電圧Ｖoutとする。
もしリミッタＬＭ（トランジスタＴ３）が設けられていなれば、この図３のアンプＡＰは従来例として挙げた図１５と同じであるから、出力ＶoutがＶbp1＋Ｖtpよりも高くなれば、トランジスタＴ１は線形領域に入り、電流源としては機能しなくなる。なお、Ｖbp1はトランジスタＴ１のゲート電圧、ＶtpはトランジスタＴ１のしきい値電圧である。
図４（ａ）（ｂ）では破線によりリミッタＬＭを設けない場合を示している。
図４（ａ）は横軸をアンプＡＰの入力電圧（信号Ｖps）、縦軸を出力電圧Ｖoutとしている。この場合、出力ＶoutがＶbp1＋Ｖtpに達するまでは、容量比Ｃ１／Ｃ２としてのゲインによる傾きで入出力特性が示されるが、出力ＶoutがＶbp1＋Ｖtpを越えると、図示する曲線の特性になる。そして図４（ｂ）には、横軸を出力電圧Ｖout、縦軸を電流Ｉdsとして示しているが、出力電圧Ｖoutが上記Ｖbp1＋Ｖtpの値を超えてしまうと、アンプが流す電流値Ｉdsは減少していく。

これに対して本例のようにリミッタＬＭが設けられると、出力電圧ＶoutがリミッタレベルＶLL（＝ＶLIMIT＋Ｖtpl）よりも高くなったときにトランジスタＴ３が導通状態になり、トランジスタＴ１が流す電流Ｉdsを引き抜くことで、それ以上出力電圧Ｖoutが上昇することを防ぐことになる。
これにより図４（ａ）に太線で示すように、リミッタＬＭの機能によって出力電圧ＶoutはＶLIMIT＋Ｖtplを限度として、それ以上高くならないものとなる。
また図４（ｂ）からわかるように、太線で示す出力電圧ＶoutがリミッタＬＭによってＶLIMIT＋Ｖtplを上限とすることは、出力電圧Ｖoutは、電流Ｉdsが一定に保たれる範囲内で変動するものとなる。
つまりは、リミッターレベルＶLL（＝ＶLIMIT＋Ｖtpl）を、Ｖbp1＋Ｖtpよりも低く設定することで、トランジスタＴ１は常に飽和領域にいることが保証され、アンプＡＰ＋リミッタＬＭ全体で見た時に消費する電流値を常に一定に保つことができる。

このような構成により、上記図２に示したようにアンプＡＰ（・・・ＡＰｎ、ＡＰn+1・・・ＡＰｍ）の出力に対してリミッターＬＭ（・・・ＬＭｎ、ＬＭn+1・・・ＬＭｍ）によってある基準レベルを越えないように制限がかけられ、アンプＡＰがその出力レベルによらず常に一定の電流Ｉdsを流し続けられるようになるが、このとき、リミッタ動作が撮像画像信号に影響を与えないようにするため、出力電圧Ｖoutの上限、つまりリミッタレベルＶLLが、後段（例えば図１の出力回路４内）に備えられるＡ／Ｄ変換器の入力範囲外に設定することが好ましい。

この様子を示したのが図５である。これはアンプＡＰの上限にリミッターをかける場合の例である。通常、アンプの入出力特性がリニアな範囲をＡ／Ｄ変換器の入力範囲として使う。このＡ／Ｄ変換器の入力範囲の上限をＲＴ、下限をＲＢとすると、リミッターレベルＶLLは、上限ＲＴより上で、かつアンプＡＰの電流値が変わらないレベル、つまり上述したＶbp1＋Ｖtpより下のレベルに設定する。
このように設定すると、リミッタレベルＶLLより高い範囲で出力電圧Ｖoutがクリップされることによって画像に影響を与えることが無くなる。これは、リミッタＬＭでクリップされる、リミッタレベルＶLLより高い出力電圧Ｖoutは、仮にリミッタＬＭを設けない場合でも、Ａ／Ｄ変換器のレンジ上限を越えてクリップされるためである。換言すれば、リミッタレベルＶLLをＡ／Ｄ変換器の入力範囲外に設定することは、もともとＡ／Ｄ変換器でクリップされる電圧領域となる出力電圧ＶoutをリミッタＬＭで制限することとなり、リミッタＬＭ有無はＡ／Ｄ変換出力に影響を与えない。従って、リミッタ動作が撮像画像信号に影響を与えるということはない。
なおリミッタレベルＶLL自体の設定に自由度がない場合は、Ａ／Ｄ変換器の上限ＲＴ、下限ＲＢのレベルを変えても良い。但し一般的に上限ＲＴはＣ１／Ｃ２で決まるアンプＡＰのゲインが最も低い時の画素信号の飽和レベルと同程度、下限ＲＢは暗時の出力と同程度に設定される。
またＡ／Ｄ変換器をどこに配置するかは特に限定しないが、図５はアンプＡＰとＡ／Ｄ変換器がＤＣ的に直結されていることを想定した図である。アンプＡＰとＡ／Ｄ変換器の間にゲイン成分やＤＣオフセットが入る場合は、それらを加味してリミッターレベルを設定する必要があることは言うまでもない。

ところで、図３の構成において厳密には、トランジスタＴ３が導通状態になった後も、すぐにはトランジスタＴ１の電流Ｉdsを全て引き抜くことはできないので、出力電圧Ｖoutはわずかに上昇を続ける。しかし出力電圧Ｖoutの上昇はそのままトランジスタＴ３のゲート−ソース間電圧Ｖgsの増加になるので、いずれはトランジスタＴ３が完全にトランジスタＴ１の電流Ｉdsを引き抜き、出力電圧Ｖoutの上昇は完全に止まることになる。
この「出力電圧Ｖoutのわずかな上昇分」はトランジスタＴ３の伝達コンダクタンスによって決まるもので、ＶLIMIT＋ＶtplとＶbp1＋Ｖtpとの間にどれだけマージンがあるかといった所に応じて適宜決める必要がある。
ただし、確実にリミッターがかかるようにと、トランジスタＴ３のゲート電圧ＶLIMITを低くしすぎるとそれだけアンプの出力レンジが狭くなってＡ／Ｄ変換器の上限ＲＴと干渉する可能性があるし、「出力電圧Ｖoutのわずかな上昇分」を減らす為にトランジスタＴ３のサイズを大きくしすぎると通常動作中のリーク電流が多くなってくる可能性があるので注意が必要である。

３．第２の実施の形態のアンプ／リミッタ構成

続いて、アンプＡＰ及びリミッタＬＭの構成として第２の実施の形態を図６に示す。
上記図３の構成との違いは、アンプＡＰにレギュレーテッドカスコードを用いていることである。即ち図３の構成に加えて、電流源負荷トランジスタＴ１に対してカスコード接続されたＰチャンネルＭＯＳトランジスタＴ４が設けられる。またＰチャンネルＭＯＳトランジスタＴ５及び電流源Ｉ１からなる補助アンプＡｓを備えている。
また、このようなアンプＡＰに対しては、図３のようにＰチャンネルＭＯＳトランジスタＴ３のみから成るリミッタＬＭを用いることができるが、この図６の例では基準のゲート電圧ＶLIMITを使わない方式を示す。即ち図６のリミッタＬＭは、ＰチャンネルＭＯＳトランジスタＴ６のソース端子をアンプＡＰの出力に、ドレイン端子をグランドに、ゲート端子をカスコードＭＯＳトランジスタＴ４のゲート端子（補助アンプＡｓの出力）に接続する構成としている。

この図６のようにレギュレーテッドカスコードを用いている場合は、電流源であるトランジスタＴ３のドレイン−ソース電圧Ｖds(T3)は、補助アンプＡｓのトランジスタＴ５のゲート−ソース間電圧Ｖgs(T5)となる。
補助アンプＡｓは、このゲート−ソース間電圧Ｖgs(T5)が常に一定になるように、トランジスタＴ４に対して負帰還をかけている為、結果的にトランジスタＴ１のドレイン−ソース電圧Ｖds(T1)も常に一定となる。このトランジスタＴ１のドレイン−ソース電圧Ｖds(T1)が、トランジスタＴ１を飽和領域で動作させる電圧（すなわちＶbp1＋Ｖtpより低い電圧）であれば、トランジスタＴ１は出力電圧Ｖoutの変化に対して非常に高い定電流性を示すようになる。

ただしこのトランジスタＴ４に対する帰還がかかるのは、トランジスタＴ４が飽和領域にいる間だけである。出力電圧Ｖoutの上昇があると、それに伴いトランジスタＴ４のドレイン−ソース電圧Ｖds(T4)は減少するから、いずれは線形領域へと入り、トランジスタＴ４の伝達コンダクタンスが低下し、よって補助アンプＡｓの帰還ゲインが低下し、結果的に出力電圧Ｖoutの変化をトランジスタＴ１のドレイン−ソース電圧Ｖds(T1)の変化として伝えてしまう。
ここで補助アンプＡｓはＰチャンネルＭＯＳトランジスタＴ５の一個からなるソース接地アンプであるから、通常５０倍前後のゲインを持っている。するとトランジスタＴ４が線形領域に入ってトランジスタＴ１のドレイン−ソース電圧Ｖds(T1)が少しでも変化したときには、補助アンプＡｓの出力はその５０倍も変化するわけであるから、この補助アンプＡｓの出力はトランジスタＴ１が線形領域に入る前にその前兆を示すフラグのような働きを持っている事がわかる。
これを上手く利用する為に、リミッタＬＭとしてＰチャンネルＭＯＳトランジスタＴ６のゲートを補助アンプの出力（すなわちトランジスタＴ５のドレイン)、ソースを出力電圧Ｖout、ドレインをグランドに接続する。
このリミッタＬＭのトランジスタＴ６は、トランジスタＴ１のドレイン−ソース電圧Ｖds(T1)の変化を補助アンプＡｓのゲイン倍して自身のゲート−ソース間電圧Ｖgs(T6)の変化とするから、トランジスタＴ１が線形領域に入る前に必ず導通状態となり、その電流Ｉdsを引き抜くことができるので、確実にトランジスタＴ１を飽和領域に保つことができる。

先に説明した第１の実施の形態では、リミッタＬＭのトランジスタＴ３のゲートに対して基準の電圧ＶLIMITを与えてリミッタレベルを制御しており、その場合、トランジスタＴ３のしきい値電圧ＶthやトランジスタＴ１のしきい値電圧Ｖth、およびトランジスタＴ３の伝達コンダクタンスで決まる「出力電圧Ｖoutのわずかな上昇分」等を考慮して電圧ＶLIMITの値を決定しなければいけなかった。
これに対して、図６の第２の実施の形態では、トランジスタＴ１が線形領域に入りそうなのを自分で検出して自分でリミッターをかけるという動作となり、特に素子のばらつきといったものを気にする事なく確実にリミッターをかけることができる。
また、第１の実施の形態の場合、トランジスタＴ３のゲートがＶLIMITという固定電位なのに対して、第２の実施の形態ではアクティブに動く補助アンプＡｓの出力電圧を用いている為、ゲート−ソース間電圧Ｖgs(T6)の変化量が大きく、より小さなトランジスタサイズでも、トランジスタＴ１の電流Ｉdsを引き抜くことができる。これは通常動作時のリーク電流対策としても有利である。

図７に第２の実施の形態を用いた場合の動作例を示す。なお、図７（ａ）（ｂ）の横軸、縦軸は、それぞれ上記図４（ａ）（ｂ）と同様である。そして同様にリミッタＬＭを有する場合を入出力特性、及び出力電圧−電流特性を、太線で示している。
図６に示した第２の実施の形態の場合、第１の実施の形態とアンプＡＰの構成は違うが、容量Ｃ１，Ｃ２による電荷積分アンプを構成していることには変わりないので、入力信号ＶpsがゲインＣ１／Ｃ２を持って読み出される。
リミッターがかかる電圧ＶLLは、トランジスタＴ１のドレイン−ソース電圧Ｖds(T1)が変化しはじめる電圧だから、トランジスタＴ４が線形領域に入る電圧という事になる。
トランジスタＴ４のソース電圧はトランジスタＴ５のゲート−ソース間電圧Ｖgs(T5)で決まり、電源電圧ＶDD−Ｖgs(T5)となるから、トランジスタＴ４が線形領域に入る出力電圧Ｖoutは、
ＶDD−Ｖgs(T5)−Ｖgs(T4)＋Ｖth(T4)
となる。ただし、この式が成り立つのは、トランジスタＴ４のしきい値電圧Ｖth(T4)＜トランジスタＴ６のしきい値電圧Ｖth(T6)の場合である。

逆に、Ｖth(T4)＞Ｖth(T6)の場合は、トランジスタＴ４が線形領域に入る前にトランジスタＴ６が導通状態になってしまう為、第１の実施の形態と同じような動作となる。この場合、第１の実施の形態における基準電圧ＶLIMITに当たる、トランジスタＴ６のゲート電圧は、ＶDD−Ｖgs(T5)−Ｖgs(T4)であるから、リミッターが動作するのは、
ＶDD−Ｖgs(T5)−Ｖgs(T4)＋Ｖth(T6)
となる。
この場合、トランジスタＴ４が線形領域に入る前にリミッターが働いてしまうので、少しリミッターとしての動作が早すぎることになる。従ってＶth(T4)＜Ｖth(T6)として用いた方がアンプＡＰの出力レンジを有効に使えるし、通常動作時のトランジスタＴ６の実効電圧（Vgs(T6)−Vth(T6)）が小さくなるので、リーク対策としても有利である。
同じＰチャンネルＭＯＳトランジスタであれば、トランジスタＴ４よりもトランジスタＴ６の方がバックバイアスが大きくかかるので何もしなくてもＶth(T4)＜Ｖth(T6)となるが、ばらつき等も考慮して、できればトランジスタサイズや不純物濃度の調節でＶth(T4)＜Ｖth(T6)となるようにした方が好ましい。

４．第３の実施の形態のアンプ／リミッタ構成

図８に、第３の実施の形態としてのアンプＡＰ及びリミッタＬＭの構成を示す。
この図８の場合、上記第２の実施の形態との違いはレギュレーテッドカスコードを２つ備えている点である。
図８に示されるように、電流源負荷トランジスタＴ１に対してカスコード接続されたＰチャンネルＭＯＳトランジスタＴ４が設けられ、またＰチャンネルＭＯＳトランジスタＴ５及び電流源Ｉ１からなる補助アンプＡｓ１を備えている。
さらに、駆動トランジスタＴ２側にも、カスコード接続されたＮチャンネルＭＯＳトランジスタＴ７が設けられ、またＮチャンネルＭＯＳトランジスタＴ８及び電流源Ｉ２からなる補助アンプＡｓ２が設けられている。
リミッタＬＭの構成は図６と同様であり、その動作も図７で説明したものと全く変わらない。
この図８のように、駆動トランジスタＴ２側にもレギュレーテッドカスコードを加えた場合でも、特に問題なくこのリミッタＬＭを用いることができる。また、この構成のアンプＡＰに対して、第１の実施の形態（図３）で示したようなリミッタＬＭを適用することも、もちろん可能である。

５．実施の形態の効果及び変形例

以上、実施の形態を説明してきたが、上記各例によれば、アンプＡＰが流す電流値Ｉdsが変化してしまうほどの大きな入力信号Ｖpsが画素ＧＳから供給されたとしても、リミッタＬＭによって電流Ｉdsが変化しない範囲に出力電圧Ｖoutが制限され、結果的に電源、グランドのレベルを常に一定に保つように働く。よって常に安定した黒レベルを持つことができ、画面の一部に強い光が当たった場合に横帯を引くといった問題も解消される。

また、電源、グランドの変動に弱いシングルエンドのアンプも問題なく用いることが可能となり、列毎に画素ピッチに合わせてレイアウトしなければいけないといった制約条件の中、構成が簡単なシングルエンドアンプを使用できることで、レイアウト面積の削減に貢献できる。
尚、アンプＡＰとしては差動アンプを用いることも考えられるが、本発明が特にその有効性を発揮するのはアンプがシングルエンドの場合である。

また、アンプＡＰとしてレギュレーテッドカスコードと組み合わせて用いる場合には、第２、第３の実施の形態に示したような構成のリミッタＬＭを用いることで、素子のばらつきによらず確実なリミッター動作を保証でき、逆に通常動作時のリミッター回路のリークといった問題に対してもマージンを拡大することができる。

なお、上記実施の形態の例としては、すべてＮチャンネルＭＯＳトランジスタを駆動トランジスタ、ＰチャンネルＭＯＳトランジスタを電流源トランジスタとしてしるアンプを例として用いた為、アンプ出力Ｖoutの上限に制限をかけるようなリミッター回路をあげてきた。
無論これはアンプＡＰの構成に依存したものであり、ＰチャンネルＭＯＳトランジスタを駆動トランジスタ、ＮチャンネルＭＯＳトランジスタを電流源トランジスタとして用いるようなアンプの場合は、アンプ出力Ｖoutの下限に制限をかけるようなリミッタ回路を用いることになる。この場合リミッタＬＭを構成するトランジスタとしてはＮチャンネルＭＯＳトランジスタを用いることになる。
また、アンプＡＰの構成によっては上限、下限両方にリミッターをかける場合も考えられる。その場合はＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタの両方をリミッタＬＭとして用いることになる。

本発明の実施の形態の固体撮像装置の要部のブロック図である。 実施の形態のアンプ及びリミッタの接続構成の説明図である。 第１の実施の形態のアンプ／リミッタ回路例の説明図である。 第１の実施の形態のリミッタ動作の説明図である。 実施の形態におけるリミットレベルとＡ／Ｄ変換レンジの説明図である。 第２の実施の形態のアンプ／リミッタ回路例の説明図である。 第２の実施の形態のリミッタ動作の説明図である。 第３の実施の形態のアンプ／リミッタ回路例の説明図である。 従来例の構成の説明図である。 従来例の動作タイミングの説明図である。 他の従来例の構成の説明図である。 他の従来例のアンプの説明図である。 他の従来例の動作タイミングの説明図である。 アンプのレイアウト及び寄生抵抗の説明図である。 アンプの電流特性の説明図である。

符号の説明

１ 画素アレイ、２ タイミングジェネレータ、３ 垂直走査回路、４ 出力回路、５ カラム読出部、６ 水平走査回路、ＡＰ アンプ、ＬＭ リミッタ、ＧＳ 画素

Claims (2)

1. 行方向及び列方向に撮像画素が配されて成る撮像画素手段と、
   上記撮像画素手段について、選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる垂直転送手段と、
   各列の上記垂直信号線に対して設けられ、各列の撮像画素からの画素信号がそれぞれ入力される複数のアンプ手段と、
   上記各アンプ手段に対応して複数設けられ、上記アンプ手段の出力電圧範囲を、上記アンプ手段での消費電流が一定に保たれる範囲に制限するように、上記アンプ手段の出力を制限するリミッタ手段と、
   上記各アンプ手段から出力される画素信号を水平信号線により転送させる水平転送手段と、
   を備え、
   上記アンプ手段は、その消費電流を決める為の電流源ＭＯＳトランジスタと、該電流源ＭＯＳトランジスタのドレイン端子電圧を抑える為に直列に接続したカスコードＭＯＳトランジスタと、上記電流源ＭＯＳトランジスタのドレイン電圧を検出して、該ドレイン電圧を一定に保つように上記カスコードＭＯＳトランジスタのゲート端子に対してフィードバックをかける補助アンプ部を有する構成とされるとともに、
   上記リミッタ手段は、ソース端子を上記アンプ手段の出力に、ドレイン端子を電源もしくはグランドに、ゲート端子を上記カスコードＭＯＳトランジスタのゲート端子に接続したＭＯＳトランジスタにより形成される
   ことを特徴とする固体撮像装置。
2. 行方向及び列方向に撮像画素が配されて成る撮像画素手段と、上記撮像画素手段について、選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる垂直転送手段と、各列の上記垂直信号線に対して設けられ、各列の撮像画素からの画素信号がそれぞれ入力される複数のアンプ手段と、上記各アンプ手段に対応して複数設けられ、上記アンプ手段の出力電圧範囲を、上記アンプ手段での消費電流が一定に保たれる範囲に制限するように、上記アンプ手段の出力を制限するリミッタ手段と、上記各アンプ手段から出力される画素信号を水平信号線により転送させる水平転送手段とを備え、上記アンプ手段は、その消費電流を決める為の電流源ＭＯＳトランジスタと、該電流源ＭＯＳトランジスタのドレイン端子電圧を抑える為に直列に接続したカスコードＭＯＳトランジスタと、上記電流源ＭＯＳトランジスタのドレイン電圧を検出して、該ドレイン電圧を一定に保つように上記カスコードＭＯＳトランジスタのゲート端子に対してフィードバックをかける補助アンプ部を有する構成とされるとともに、上記リミッタ手段は、ソース端子を上記アンプ手段の出力に、ドレイン端子を電源もしくはグランドに、ゲート端子を上記カスコードＭＯＳトランジスタのゲート端子に接続したＭＯＳトランジスタにより形成される個体撮像装置における画素信号読出方法であって、
   行方向及び列方向に撮像画素が配されて成る撮像画素手段において選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させるステップと、
   上記各列の垂直信号線に設けられたアンプ手段の出力電圧範囲を、上記アンプ手段での消費電流が一定に保たれる範囲に制限しながら、上記垂直信号線にあらわれる画素信号を上記アンプ手段から出力するステップと、
   上記アンプ手段から出力された画素信号を水平信号線により転送するステップと、
   を備えたことを特徴とする画素信号読出方法。

Images