WO2011027508A1 - 固体撮像装置 - Google Patents

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WO2011027508A1
WO2011027508A1 PCT/JP2010/005031 JP2010005031W WO2011027508A1 WO 2011027508 A1 WO2011027508 A1 WO 2011027508A1 JP 2010005031 W JP2010005031 W JP 2010005031W WO 2011027508 A1 WO2011027508 A1 WO 2011027508A1
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transistor
current source
load
gate
line
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PCT/JP2010/005031
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English (en)
French (fr)
Inventor
久人 石本
豊 阿部
Original Assignee
パナソニック株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a MOS type solid-state imaging device that amplifies and outputs a photoelectrically converted signal charge.
  • MOS Metal-Oxide-Semiconductor
  • This solid-state imaging device is configured to amplify and extract signal charges photoelectrically converted by a photoelectric conversion element for each cell.
  • FIG. 10 is a block diagram showing a configuration of a conventional solid-state imaging device described in Patent Document 1.
  • the solid-state imaging device includes an imaging unit 1, a vertical scanning circuit 2 for performing vertical scanning, vertical signal lines V1 to V3, clip circuits 3a to 3c for outputting clip voltages to the vertical signal lines V1 to V3, and each vertical signal.
  • NMOS transistors hereinafter referred to as “transistors” connected to the line, load transistors M51 to M53, GND line 4, voltage input terminal 5, control line 6, power line 7, reference current source circuit 8, CDS
  • the circuit 9 includes a horizontal scanning circuit 10 and the like.
  • pixel cells 110 to 330 are arranged in a matrix.
  • the pixel cells (110 to 130, 210 to 230, 310 to 330) in each column are commonly connected to the vertical signal lines corresponding to the column among the vertical signal lines V1 to V3, and the pixel cells (110 in each row).
  • 310, 120 to 320, and 130 to 330) are common to the row selection line and the reset line corresponding to the row among the row selection lines SEL1 to SEL3 and the reset lines RST1 to RST3 connected to the vertical scanning circuit 2, respectively. It is connected to the.
  • Each pixel cell includes a photodiode, a reset transistor for resetting the photodiode charge, an amplification transistor for amplifying the signal charge accumulated in the photodiode, a selection transistor for selecting a row, and the like.
  • D11 to D33 are photodiodes included in each pixel cell
  • M211 to M233 are reset transistors included in each pixel cell
  • M311 to M333 are amplification transistors included in each pixel cell
  • M411 to M433 are included in each pixel cell.
  • a selection transistor is shown.
  • Each load transistor of the load transistors M51 to M53 is a transistor serving as a load of the amplification transistor connected to the common vertical signal line with the load transistor.
  • Each drain of the load transistors M51 to M53 is connected to a corresponding vertical signal line.
  • M50 is included in the reference current source circuit 8, forms a current mirror with each of the load transistors M51 to M53, and sets a constant current that is fed from the voltage input terminal 5 and flows to the load transistors M51 to M53. This is a reference transistor that serves as a reference for the operation.
  • the sources of the reference transistor M50 and the load transistors M51 to M53 are connected to the common GND line 4.
  • the amplification transistors of the pixel cells of each column are connected in common to the vertical signal line corresponding to the column, and form a load follower circuit and a source follower circuit connected to the amplification transistor and the common vertical signal line.
  • a signal voltage (Vx) corresponding to the signal charge generated by the photodiode of the pixel cell including the amplification transistor is output to the vertical signal line.
  • the clipping circuit 3a connects the clipping transistor M71 for clipping with a constant clipping voltage so that the voltage of the vertical signal line V1 does not become a predetermined voltage or less, and for connecting the clipping transistor M71 to the vertical signal line V1. And a clip connecting transistor M81.
  • the source of the clipping transistor M71 is connected to the vertical signal line V1
  • the gate is connected to the power supply line 7 for setting the clipping voltage
  • the drain is connected to the source of the clipping connection transistor M81.
  • the gate of the clip connection transistor M81 is connected to the control line 6 for controlling the clip operation.
  • the clip circuits 3b and 3c are configured in the same manner as the clip circuit 3a.
  • Each source of the clipping transistors M71 to M73 of the clipping circuits 3a to 3c is connected to the source of the amplification transistor of each pixel cell on the vertical signal line to which the source is connected, and has a differential configuration.
  • the signal voltage (Vx) read out through the amplification transistor to the vertical signal line related to each clipping circuit is a clip in which the gate voltage of the amplification transistor is applied to the gate of the clipping transistor of the clipping circuit.
  • the signal voltage (Vx) corresponding to the gate voltage of the amplification transistor is read to the vertical signal line, and the gate voltage of the amplification transistor.
  • the clipping transistor corresponding to the amplification transistor is turned on, and the signal voltage (Vx) of the vertical signal line is also applied when the gate voltage of the amplification transistor becomes lower than the clipping voltage. ) Is controlled so as not to fall below the clip voltage.
  • each photodiode when light is received by the photodiodes D11 to D33 in each pixel cell, each photodiode generates and accumulates signal charges.
  • the accumulated signal charge is amplified by the amplifying transistor of the pixel cell for each row of each pixel cell while being vertically scanned by the vertical scanning circuit 2, and the source of the amplifying transistor is connected as a signal voltage (Vx). Read out to the vertical signal line.
  • the signal of the row selection line SEL1 to which the gates of the selection transistors M411 to M431 are connected becomes high level, and the amplification transistors M311 to M331 become active.
  • the signal charges of the pixel cells 110 to 310 in the first row are amplified through the amplification transistors M311 to M331, respectively, and read out as signal voltages (Vx) to the vertical signal lines V1 to V3.
  • the signal of the row selection line RST1 to which the gates of the reset transistors M211 to M231 are respectively connected goes high, and the signal charges accumulated in the photodiodes D11 to D31 are reset.
  • the pixel cells 120 to 320 in the second row are selected, and the signal charges of the pixel cells in the second row are similarly amplified and read out to the vertical signal lines V1 to V3 as the signal voltage (Vx). Similarly, the signal voltage (Vx) is sequentially read out to the vertical signal lines V1 to V3 in the third and subsequent rows.
  • the amount of signal charge accumulated in the photodiode increases as the amount of light received by the photodiode increases, and in accordance with the increase, the amount of signal charge of the amplification transistor connected to the photodiode and the gate is increased.
  • the gate potential is lowered from the reset potential, and the signal voltage (Vx) output from the amplification transistor to the vertical signal line is lowered accordingly.
  • Vx the voltage between the drain and source of the load transistor connected to the vertical signal line (hereinafter referred to as “Vds”) becomes 0 V, and the load transistor is turned off. As a result, no current flows between the drain and source of the load transistor.
  • the sources of the load transistors M51 to M53 are connected to the common GND line 4, the signal voltage (Vx) of each pixel cell in a certain row is read to the vertical signal lines V1 to V3.
  • the load transistor connected to any of the vertical signal lines is turned off, the amount of current flowing into the GND line 4 is reduced by the amount that current does not flow through the turned off load transistor, and the wiring impedance of the GND line 4 is reduced. The amount of voltage drop due to is reduced.
  • the clip circuits 3a to 3c are provided, and the voltage of the vertical signal lines V1 to V3 is set to a constant voltage so as not to become a predetermined voltage or less. Even when spot light with very high illuminance is incident on a pixel cell, the load transistor Vds of the vertical signal line to which the pixel cell is connected becomes 0 V so that the load transistor does not turn off. ing.
  • the clip voltage is set so that the Vds of the load transistors M51 to M53 does not fall below the minimum voltage for operating in the saturation region (the lower boundary value of the saturation region). In the saturation region, the clip circuits 3a to 3c are turned off and do not function.
  • the channel length modulation is performed in the case where the selected pixel cell row includes a large number of pixel cells that are irradiated with spot light having an illuminance such that the detected signal voltage is close to the lowest voltage. Due to the effect, the amount of decrease in the amount of current flowing between the drain and source of the load transistor connected to the pixel cell via the vertical signal line is increased.
  • the amount of current flowing into the GND line 4 is reduced, the amount of voltage drop due to the wiring impedance of the GND line 4 is reduced, and the spot image is whitish on the left and right in the photographed image for the same reason as when the load transistor is turned off.
  • the problem of banding occurs.
  • the signal voltage (Vx) read from the pixel cell is set by the clip circuits 3a to 3c so as not to be lower than the minimum voltage, and accordingly, the dynamic range of the signal voltage read from the pixel cell is increased accordingly. Becomes narrow and the detection sensitivity on the high illuminance side becomes low.
  • An object of the present invention is to provide a solid-state imaging device capable of preventing the above-described problem.
  • the present invention is arranged in a matrix including photoelectric conversion elements that generate signal charges according to the amount of received light, and amplification transistors that amplify and output the generated signal charges as signal voltages.
  • Each of the load transistors connected to the vertical signal line of each column and each of the reference transistors is provided with a reference transistor and a plurality of load transistors constituting a current mirror.
  • connection points at which the reference transistor and the load transistor constituting each current mirror are connected to the ground line is a distance between adjacent connection points of the load transistors on the ground line. It can be assumed that there are two or more places shorter than the above.
  • the reference current source circuit is provided for each load transistor connected to the vertical signal line of each column, and the reference transistor and the load transistor included in the reference current source circuit are connected to the ground line, respectively.
  • a distance between connection points to be connected may be shorter than a distance between adjacent connection points of the load transistors on the ground line.
  • each of the reference current source circuits a predetermined one of the reference current source circuits is turned on to supply a constant current to the reference transistors of the reference current source circuits other than the reference current source circuit, A power supply changeover switch for switching off is provided, and each reference current source circuit except the predetermined one includes a reference transistor gate of the reference current source circuit, and a gate of a load transistor that constitutes a current mirror with the reference transistor A first changeover switch for switching on / off of the connection to the second switching switch; and a second changeover switch for switching on / off of the connection between the gate of the load transistor and the gate of the reference transistor of the predetermined one of the reference current source circuits; And is connected in common to the power feed switch and each first switch, and the power feed switch and each first switch.
  • the first control signal line for switching whether all the switches are turned on or all the switches are connected in common to each second switch, and all the second switches are turned on or all are turned off.
  • a second control signal line that performs switching of whether or not to switch the switch using the first and second control signal lines.
  • the reference current source circuit is provided for each load transistor connected to the vertical signal line for each predetermined number of vertical signal lines, and the reference transistor and the load transistor included in the reference current source circuit are respectively provided.
  • a distance between connection points connected to the ground line may be shorter than a distance between adjacent connection points of the load transistors on the ground line.
  • the distance between the connection points at which the reference transistor and the load transistor constituting the current mirror are respectively connected to the ground line is shorter than the distance between adjacent connection points of the load transistors on the connection.
  • the wiring distance between the connection points is short and the wiring impedance at the distance is small, so that the constant current source is supplied from the constant current source to the reference transistor with little influence from the wiring impedance of the ground line.
  • a current having the same magnitude as the current can flow.
  • the load transistor connected via the vertical signal line to the pixel cell to which the spotlight with high illuminance is incident is turned off, or the amount of current flowing through the load transistor is reduced due to the channel length modulation effect. Even when the amount of current flowing into the ground line decreases and the amount of voltage drop due to wiring impedance in the ground line decreases, the distance between the connection points at which the reference transistor and the load transistor constituting the current mirror are connected to the ground line, respectively.
  • the dynamic range of the signal voltage can be prevented from being narrowed.
  • FIG. 1 is a block diagram illustrating a configuration of a solid-state imaging device according to Embodiment 1.
  • FIG. 6 is a block diagram illustrating a configuration of a first modification of the solid-state imaging device according to Embodiment 1.
  • FIG. 6 is a block diagram illustrating a configuration of a second modification of the solid-state imaging device according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a third modification of the solid-state imaging device according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a fourth modification of the solid-state imaging device according to the first embodiment.
  • 6 is a block diagram illustrating a configuration of a solid-state imaging device according to Embodiment 2.
  • FIG. 6 is a diagram for describing a specific example of the operation of the solid-state imaging device according to Embodiment 1.
  • FIG. It is a figure which shows the correspondence of Vds and Ids. It is a figure explaining the specific example of operation
  • each circuit element constituting the solid-state imaging device is formed on a single semiconductor substrate such as single crystal silicon by, for example, a semiconductor integrated circuit manufacturing technique. It is not limited. In the following embodiments, a pixel array of 3 rows and 3 columns is used for the sake of simplicity, but the present invention is not limited to this. Further, in the following embodiments, the NMOS type transistor is simply referred to as “transistor”.
  • FIG. 1 is a block diagram showing a configuration of a solid-state imaging apparatus according to Embodiment 1 of the present invention.
  • the solid-state imaging device according to the first embodiment of the present invention includes an imaging unit 1, a vertical scanning circuit 2 for performing vertical scanning, vertical signal lines V1 to V3, and a drain for each vertical signal line. It is composed of connected load transistors M51 to M53, a GND line 4, a voltage input terminal 5, reference current source circuits 8a to 8c, a CDS circuit 9, a horizontal scanning circuit 10, and the like.
  • pixel cells 110 to 330 are arranged in a matrix.
  • the pixel cells (110 to 130, 210 to 230, 310 to 330) in each column are commonly connected to the vertical signal lines corresponding to the column in the vertical signal lines V1 to V3, and the pixel cells (110 to 110) in each row.
  • 310, 120 to 320, and 130 to 330) are row selection lines SEL1 to SEL3 connected to the vertical scanning circuit 2 and common reset lines RST1 to RST3, respectively, to row selection lines and reset lines corresponding to the row. Commonly connected.
  • Each pixel cell includes a photodiode, a reset transistor for resetting the photodiode charge, an amplification transistor for amplifying the signal charge accumulated in the photodiode, a selection transistor for selecting a row, and the like.
  • D11 to D33 are photodiodes included in each pixel cell
  • M211 to M233 are reset transistors included in each pixel cell
  • M311 to M333 are amplification transistors included in each pixel
  • M411 to M433 are selection included in each pixel. 1 shows a transistor.
  • the amplification transistors M311 to M333 have their sources connected to the vertical signal line, their gates connected to the cathode side of the photodiode of the pixel cell including the amplification transistor and the source of the reset transistor of the pixel cell, respectively. Is connected to the source of the selection transistor of the pixel cell.
  • Each amplification transistor forms a source follower circuit with a load transistor connected to a common vertical signal line with the amplification transistor, and applies a signal voltage (Vx) corresponding to the signal charge generated by the corresponding photodiode to the vertical signal line. Output to.
  • Each of the load transistors M51 to M53 is a transistor serving as a load of the amplification transistor connected to the vertical signal line common to the load transistor.
  • Each source of the load transistors M51 to M53 is connected to the GND line 4, and each gate is connected to the gate of the reference transistor included in the corresponding reference current source circuit among the reference current source circuits 8a to 8c. Are connected to the corresponding vertical signal lines.
  • the reference current source circuit 8a includes a reference transistor 50 and a PMOS transistor M101.
  • the PMOS transistor M101 has a source connected to a constant voltage source, a gate connected to the voltage input terminal 5, a drain connected to the gate and drain of the reference transistor 50, and a constant voltage supplied from the voltage input terminal 5 to the gate. This is a PMOS transistor that supplies a constant current to the reference transistor 50.
  • the reference transistor 50 has a source connected to the GND line 4, a gate connected to the gate of the load transistor 51 and the drain of the PMOS transistor M101, and a drain connected to the drain of the PMOS transistor M101.
  • the reference transistor 50 and the load transistor 51 constitute a current mirror, and both are arranged such that the distance between the connection points connected to the GND line 4 is a nearby distance.
  • the “neighbor distance” is a distance that is greater than 0 and shorter than each distance between adjacent connection points among the connection points where the load transistors M51 to M53 are connected to the GND line 4.
  • the distance between the connection points at which the reference transistor 50 and the load transistor 51 are respectively connected to the GND line 4 is as close to 0 as possible from the viewpoint of minimizing the influence of the wiring impedance of the GND line 4 as much as possible. desirable.
  • the reference current source circuit 8b includes a reference transistor M92 and a PMOS transistor M102
  • the reference current source circuit 8c includes a reference transistor M93 and a PMOS transistor M103.
  • the reference transistor M92 and the load transistor M52 constitute a current mirror, and both are arranged so that the distance between connection points connected to the GND line 4 is a nearby distance.
  • the reference transistor M93 and the load transistor M53 constitute a current mirror, and both are arranged such that the distance between the connection points connected to the GND line 4 is a nearby distance.
  • the CDS (Correlated Double Sampling) circuit 9 is a circuit that samples and holds the signal voltage (Vx) read to the vertical signal lines V1 to V3 and performs correlated double sampling.
  • correlated double sampling refers to two voltage signals input in time series (signal voltages read to the respective vertical signal lines V1 to V3 at the time of resetting and generated by a photodiode. This is a process of sampling (signal voltage read out to the vertical signal line at the time of signal charge reading) and detecting and outputting the difference as a signal voltage caused by the signal charge.
  • each signal voltage outputs the corresponding signal voltage to the outside as the timing signals H1 to H3 indicating the output timing of the signal voltage output from the horizontal scanning circuit 10 sequentially become high level.
  • each photodiode When light is received by the photodiodes D11 to D33 in each pixel cell shown in FIG. 1, each photodiode generates and accumulates signal charges corresponding to the amount of received light. The accumulated signal charges are amplified by the corresponding amplification transistors sequentially for each row while being vertically scanned by the vertical scanning circuit 2, and read out to the vertical signal lines V1 to V3 as signal voltages (Vx).
  • the signal of the row selection line SEL1 to which the gates of the selection transistors M411 to M431 are connected becomes high level, and the amplification transistors M311 to M331 are turned on.
  • the signal charge accumulated by the photodiode of each pixel cell in the first row is amplified by the amplification transistor of the pixel cell and read out as a signal voltage (Vx) to the vertical signal line connected to the amplification transistor.
  • the signal of the row selection line RST1 to which the gates of the reset transistors M211 to M231 are connected becomes a high level, and the signal charges accumulated in the photodiodes of the pixel cells in the first row are reset.
  • the second row is selected.
  • the signal charge accumulated by the photodiode of each pixel cell in the second row is amplified by the amplification transistor of the pixel cell and connected to the amplification transistor.
  • the signal voltage (Vx) is read out on the line.
  • the signal voltage (Vx) is read out to each vertical signal line in the same manner from the third row.
  • Vx the voltage between the drain and source of the load transistor connected to the vertical signal line (hereinafter referred to as “Vds”) becomes 0 V, the load transistor is turned off.
  • Vds the voltage between the drain and source of the load transistor connected to the vertical signal line
  • each load transistor of the load transistors M51 to M53 is connected to a corresponding reference current source circuit, and the PMOS transistor of each reference current source circuit is respectively supplied so that a constant voltage is supplied between the gate and the source.
  • the gate and source are connected to different constant voltage sources. For this reason, a constant voltage is supplied between the gate and source of each PMOS transistor regardless of whether or not the amount of voltage drop in the GND line 4 varies, and the constant voltage is supplied between the source and drain of the PMOS transistor.
  • a current having a magnitude corresponding to the voltage hereinafter referred to as “constant current”) flows.
  • a constant current flows between the drain and source of the reference transistor to which the drain of the PMOS transistor is connected, regardless of whether or not the voltage drop amount in the GND line 4 varies, The voltage between the sources does not vary.
  • each reference transistor and the load transistor corresponding to the reference transistor form a current mirror, so that the voltage between the gate and source of each reference transistor and the gate and source of the load transistor corresponding to the reference transistor When the voltage between them is equal, a constant current can flow between the drain and source of the load transistor regardless of whether or not the voltage drop amount in the GND line 4 varies.
  • each reference transistor and the load transistor corresponding to the reference transistor are connected to each other and the amount of current flowing between the gates is very small, the voltage due to the wiring impedance in the connection line connecting the two gates. The amount of drop is almost equal to 0, and the potentials of both gates are considered to be equal.
  • the solid-state imaging device is configured such that the distance between the connection points on the GND line 4 is the distance between the two.
  • the potential difference between the two sources can be reduced, and in particular, by setting the distance between the connection points of the two so that the wiring impedance is substantially equal to 0, the difference in potential between the two sources can be eliminated.
  • the dynamic range of the signal voltage can be prevented from being narrowed. Can also be obtained.
  • FIG. 7 is a diagram for describing a specific example of the operation of the solid-state imaging device according to the first embodiment.
  • 120a, 220a, and 320a are not constituent elements of the pixel cell in the same figure, the degree of the brightness of light incident on the pixel cells 120, 220, and 320 (pixel cells in the second row of the solid-state imaging device), respectively.
  • Ids 51 in the figure represents a current flowing through the load transistor M51
  • Ids 52 represents a current flowing through the load transistor M52
  • Ids 53 represents a current flowing through the load transistor M53.
  • Vds 51 indicates the Vds of the load transistor M51
  • Vds 52 indicates the Vds of the load transistor M52
  • Vds 53 indicates the Vds of the load transistor M53.
  • 11 indicates the wiring impedance of the GND line 4, and 12 is output from the solid-state imaging device when light indicated by the illustrations 120a, 220a, and 320a is incident on the pixel cells 120 to 320.
  • the image figure which shows the image of a picked-up image is shown.
  • Vx the signal voltage (Vx) read out to the vertical signal lines V2 and V3 is maximized. Accordingly, Vds 52 and Vds 53 each reach the maximum value (V RST ).
  • FIG. 8 is a diagram showing the correspondence between Vds and the current Ids flowing between the drain and source of the load transistor.
  • Vx the signal voltage
  • Vds 51 is reduced accordingly, from the correspondence relation shown in FIG. 8, Ids 51 from I CONST Decrease.
  • Ids 51 the maximum amount of current corresponding to (I CONST ⁇ Ic) decreases, and when Vds 51 is in the non-saturation region, the maximum corresponds to I CONST .
  • the amount of current to be reduced is reduced.
  • the Ids 51 decreases, the amount of current flowing into the GND line 4 decreases as compared with the case where light does not enter the pixel cell 120, and accordingly, the amount of voltage drop in the GND line 4 decreases.
  • the load transistors M52 and M53 are provided with reference current source circuits 8b and 8c connected to the load transistors 52 and 53, respectively, and the load transistors M52 and M53 have constant currents via the reference current source circuits 8b and 8c, respectively. Therefore, even if the amount of voltage drop in the GND line 4 decreases, Vds 52 and Vds 53 do not decrease accordingly. As shown in the image diagram 12 of FIG. The photographed images corresponding to the cells 220 and 320 can be prevented from becoming whitish.
  • FIG. 9 unlike the solid-state imaging device according to the first embodiment, a connection point where the reference transistor M50 is connected to the GND line 4, and a connection point where the load transistors M51 to M53 are connected to the GND line 4, respectively.
  • the solid-state imaging device according to the comparative example having a circuit configuration that is not arranged so that all the distances between the two are in the vicinity of each other, when a spot light with high illuminance is incident on the pixel cell 120, the pixel The captured images corresponding to the cells 220 and 320 cannot be completely prevented from becoming whitish.
  • FIG. 7 the same components as those in FIG. 7 are denoted by the same reference numerals or symbols as those in FIG.
  • FIG. 13 in the figure is an image diagram showing an image of a photographed image output from the solid-state imaging device when light indicated by the illustration figures 120a, 220a, and 320a is incident on the pixel cells 120 to 320.
  • Vx the signal voltage
  • Ids 51 decreases from I CONST .
  • the image corresponding to the pixel cells 220 and 320 can be prevented from becoming whitish. In this respect, the image is superior to the solid-state imaging device according to the comparative example.
  • the clip circuits 3a to 3c for preventing Vds from becoming Vc or less are not provided unlike the solid-state imaging device according to the comparative example shown in FIG. Therefore, as shown at 84 in FIG. 8, the dynamic range of the detectable signal voltage can be widened, and the illuminance difference can be detected even in the range where the signal voltage is Vc or less.
  • the solid-state imaging device according to the first embodiment is superior in detection sensitivity on the high illuminance side as compared with the dynamic range of the signal voltage that can be detected in the solid-state imaging device according to the comparative example (the range indicated by 83 in FIG. 8). ing.
  • the solid-state imaging device according to the second embodiment is different from the first embodiment in that the connection between the reference current source circuit and the load transistor corresponding to the reference current source circuit is switched on and off. This is different from the solid-state imaging device.
  • the frequency of use of the reference current source circuit with high power consumption is controlled so that the power consumption amount does not increase because the reference current source circuit with high power consumption is unnecessarily used when the solid-state imaging device is driven. Can be controlled.
  • the following description will focus on differences from the solid-state imaging device according to the first embodiment.
  • FIG. 6 is a block diagram showing the configuration of the solid-state imaging device according to Embodiment 2 of the present invention.
  • the same numbers are assigned to the same components as those of the solid-state imaging device of the first embodiment.
  • transfer transistors (M111 to M133) are provided between the cathode side of the photodiode of each of the pixel cells 113 to 333 and the gate of the amplification transistor.
  • the pixel cell selection transistor is eliminated.
  • the drains of the amplification transistors (M311 to M313, M321 to M323, M331 to M333) of the pixel cells in each row are respectively row selections of corresponding rows in the row selection lines VDDCELL1 to VDDCELL3 connected to the vertical scanning circuit 2. Commonly connected to the line.
  • the gates of the transfer transistors (M111 to M113, M121 to M123, M131 to M133) of the pixel cells in each row are respectively common to the corresponding row selection lines in the row selection lines TRANS1 to TRANS3 connected to the vertical scanning circuit 2. It is connected to the.
  • the solid-state imaging device includes reference current source circuits 80a to 80c instead of the reference current source circuits 8a to 8c.
  • the reference current source circuit 80a The source is connected to the power supply line, the gate is connected to the voltage input terminal 5, the drain is connected to the gate and drain of the reference transistor 50, and a constant voltage is supplied from the voltage input terminal 5 to the gate.
  • a switching transistor MR2 having a gate connected to the control signal line SW1, a drain connected to the source of the switching transistor MR1, a source connected to the GND line 4, a gate connected to the gate of the load transistor 51, and a PMOS transistor M101.
  • the drain is PMO Comprising a reference transistor 50 which is the drain connection of the transistor M101, it constitutes a load transistor 51 of the current mirror.
  • the reference transistor 50 and the load transistor 51 are arranged such that the distance between the connection points at which the reference transistor 50 and the load transistor 51 are connected to the GND line 4 is a nearby distance.
  • the reference current source circuit 80b has a source connected to the constant voltage source, a gate connected to the source of the switching transistor MR1 and the drain of the switching transistor MR2 of the reference current source circuit 80a, and a drain connected to the drain of the reference transistor M92.
  • the PMOS transistor M102 that receives a constant voltage from the voltage input terminal 5 to the gate through the switching transistor MR2 and supplies a constant current to the reference transistor 92, the source is connected to the gate of the reference transistor M50, and the gate is the control signal line SW2.
  • a switching transistor MR4 whose gate is connected to the control signal line SW1 and whose drain is connected to the drain of the reference transistor M92 is provided, and constitutes a load mirror M52 and a current mirror.
  • the reference transistor M92 and the load transistor M52 are arranged such that the distance between the connection points at which the reference transistor M92 and the load transistor M52 are connected to the GND line 4 is a nearby distance.
  • the reference current source circuit 80c includes the same components as the reference current source circuit 80b, and each component is connected in the same manner as in the case of the reference current source circuit 80b, and constitutes a load mirror M53 and a current mirror.
  • the reference transistor M93 and the load transistor M53 of the reference current source circuit 80c are arranged so that the distance between the connection points at which both of them are connected to the GND line 4 is a nearby distance.
  • the switching transistor MR2 When the control signal line SW1 is turned on, the switching transistor MR2, the switching transistor MR4, and the switching transistor MR7 whose gates are connected to the control signal line SW1 are turned on.
  • the switching transistor MR2 When the switching transistor MR2 is turned on, the voltage input terminal 5 is connected to the gates of the PMOS transistor M102 and the PMOS transistor M103, and a constant voltage is supplied from the voltage input terminal 5 to the gates of the PMOS transistor M102 and the PMOS transistor M103.
  • the switching transistor MR4 and the switching transistor MR7 are turned on, the gate of the reference transistor M92 and the gate of the load transistor M52, and the gate of the reference transistor M93 and the gate of the load transistor M53 are connected to each other.
  • the switching transistor MR1 When the control signal line SW1 is turned on and the control signal line SW2 is turned off, the switching transistor MR1, the switching transistor MR3, the switching transistor MR5, the switching transistor MR6, and the switching transistors whose gates are connected to the control signal line SW2.
  • the transistors MR8 are turned off, and the reference transistor M50 and the transistor M52, and the reference transistor M50 and the load transistor M53 are disconnected.
  • the reference current between the reference current source circuit 80a and the load transistor M51 is the same as in the first embodiment.
  • a current mirror is formed between the source circuit 80b and the load transistor M52, and between the reference current source circuit 80c and the load transistor M53, and a constant current is supplied from each reference current source circuit to the corresponding load transistor. it can.
  • the switching transistor MR2, the switching transistor MR4, and the switching transistor MR7 whose gates are connected to the control signal line SW1 are turned off, and the voltage input terminal 5, the PMOS transistor M102, and the PMOS transistor are turned off.
  • the gate of M103 is disconnected, and the supply of constant voltage from the voltage input terminal 5 to the gates of the PMOS transistor M102 and the PMOS transistor M103 is stopped, and between the gate of the reference transistor M92 and the gate of the load transistor M52, the reference transistor The gate of M93 and the gate of the load transistor M53 are disconnected from each other.
  • the switching transistor MR1 When the control signal line SW2 is turned on when the control signal line SW1 is in the off state, the switching transistor MR1, the switching transistor MR3, the switching transistor MR5, the switching transistor MR6, and the switching transistors whose gates are connected to the control signal line SW2.
  • the transistors MR8 are turned on to connect the gates of the reference transistor M50 and the transistor M52 and the gates of the reference transistor M50 and the load transistor M53, respectively, and receive a voltage from the power supply line via the switching transistor MR1.
  • the gate voltages of the PMOS transistor M102 and the PMOS transistor M103 increase, and the PMOS transistors are turned off.
  • control signal line SW1 is turned off and the control signal line SW2 is turned on, so that the reference current source circuit 80b and the load transistor M52 are connected, and the reference current source circuit 80c and the load transistor M53 are connected.
  • a current mirror is formed between the reference current source circuit 80a and the load transistors M51 to M53, and the reference current source circuit is connected. A constant current can be supplied to the load transistors M51 to M53 from 80a.
  • a detection unit that detects the illuminance of the subject may be provided in the solid-state imaging device, and control may be performed so as to switch the constant current supply method according to the detection result of the illuminance by the detection unit.
  • the constant current supply method is switched to the supply method according to the prior art, and the white band due to spot light is easily noticeable.
  • the control method may be such that the constant current supply method is switched to the supply method according to the first embodiment under the low illuminance condition.
  • the supply method according to the related art with low power consumption is used instead of the supply method according to the first embodiment where the power consumption is large.
  • the power consumption in the solid-state imaging device can be reduced accordingly.
  • a transfer transistor may be provided between the cathode side of the photodiode of each pixel cell and the gate of the amplification transistor. Specifically, it may be configured as shown below.
  • FIG. 2 is a block diagram showing the configuration of the solid-state imaging device according to this modification. As shown in the figure, in this modification, transfer transistors indicated by M111 to M133 are provided between the cathode side of the photodiode of each pixel cell 111 to 331 and the gate of the amplification transistor, respectively. .
  • Each source of the transfer transistors M111 to M133 is connected to the amplification transistor of the pixel cell including the transfer transistor, and each gate of the transfer transistors M111 to M133 is within the row selection lines TRANS1 to TRANS3 connected to the vertical scanning circuit 2.
  • the drains of the transfer transistors M111 to M133 are connected to the cathode side of the photodiode of the pixel cell including the transfer transistor, respectively, connected to the row selection line corresponding to the row to which the pixel cell including the gate belongs.
  • the transfer transistor of the pixel cell of each row transfers the signal charge accumulated in the photodiode of the pixel cell to the amplification transistor of the pixel cell.
  • the drain of the amplification transistor of each pixel cell may be directly connected to the power source. Specifically, it may be configured as shown below.
  • FIG. 3 is a block diagram showing the configuration of the solid-state imaging device according to this modification.
  • the source of the amplification transistor of each pixel cell of the pixel cells 112 to 332 is connected to the drain of the selection transistor of the pixel cell including the amplification transistor, and is connected via the selection transistor.
  • the gate of the amplification transistor connected to the corresponding vertical signal line is connected to the source of the transfer transistor of the pixel cell including the amplification transistor and the source of the reset transistor of the pixel cell including the amplification transistor, respectively.
  • the drain of is directly connected to the power supply.
  • the selection transistor of each pixel cell may be further eliminated. Specifically, it may be configured as shown below.
  • FIG. 4 is a block diagram showing the configuration of the solid-state imaging device according to this modification.
  • the source of the amplification transistor of each pixel cell 113 to 333 is directly connected to the corresponding vertical signal line, and the gate of the amplification transistor is connected to the amplification transistor.
  • the source of the transfer transistor of the pixel cell including the pixel transistor is connected to the source of the reset transistor of the pixel cell including the amplifier transistor.
  • a reference current source circuit constituting a current mirror and a load transistor connected to the vertical signal line may be provided for each predetermined number of vertical signal lines.
  • the predetermined number may be any integer of 2 or more.
  • FIG. 5 shows a specific example of the configuration of the solid-state imaging device when the predetermined number is two. As shown in the figure, the solid-state imaging device has one reference current source circuit (8a and 8c in FIG. 5) for every two vertical signal lines (V1 and V2 and V3 and V4 shown in FIG. 5). Is provided.
  • the number of semiconductor elements can be reduced compared to the case where reference current source circuits are provided for all load transistors.
  • the layout area of the imaging device can be reduced.
  • the present invention can be used for a solid-state imaging device used for an image input device represented by a video camera, a digital camera, a mobile phone with a camera, and the like.

Landscapes

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Abstract

　信号電荷を生成する光電変換素子と、信号電荷を増幅する増幅トランジスタを含む行列状に配された複数の画素セルと、各同一列の画素セルの出力が共通に接続される複数の垂直信号線と、定電流源から定電流の供給を受ける基準トランジスタを含む、2個以上の基準電流源回路と、各垂直信号線に接続され、各ゲートが何れかの基準電流源回路の基準トランジスタのゲートと接続され、カレントミラーを構成する複数の負荷トランジスタを備え、各負荷トランジスタ及び基準トランジスタは、異なる箇所で共通の接地線に接続され、各カレントミラーを構成する基準トランジスタと負荷トランジスタが接地線と接続する接続点間距離が、各負荷トランジスタの隣接する接続点間距離より短い箇所が２箇所以上ある固体撮像装置。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に光電変換された信号電荷を増幅して出力するＭＯＳ型の固体撮像装置に関する。
　近年、ビデオカメラやデジタルスチルカメラ等への応用に適した固体撮像装置として、ＭＯＳ（Meta Oxide Semiconductor）型の固体撮像装置の開発が各所で活発に進められている。この固体撮像装置は、セル毎に光電変換素子で光電変換された信号電荷をトランジスタで増幅して取り出すように構成されている。
　図１０は特許文献１に記載の従来の固体撮像装置の構成を示すブロック図である。固体撮像装置は、撮像部１、垂直走査を行うための垂直走査回路２、垂直信号線Ｖ１～Ｖ３、垂直信号線Ｖ１～Ｖ３にクリップ電圧を出力するためのクリップ回路３ａ～３ｃ、各垂直信号線に接続されたＮＭＯＳ型のトランジスタ（以下、「トランジスタ」という。）である負荷トランジスタＭ５１～Ｍ５３、ＧＮＤライン４、電圧入力端子５、制御線６、電源線７、基準電流源回路８、ＣＤＳ回路９、水平走査回路１０等から構成される。
　撮像部１には、画素セル１１０～３３０が行列状に配置されている。各列の画素セル（１１０～１３０、２１０～２３０、３１０～３３０）は、垂直信号線Ｖ１～Ｖ３の内、当該列に対応する垂直信号線にそれぞれ共通に接続され、各行の画素セル（１１０～３１０、１２０～３２０、１３０～３３０）は、垂直走査回路２にそれぞれ接続する行選択線ＳＥＬ１～ＳＥＬ３及びリセット線ＲＳＴ１～ＲＳＴ３の内、当該行に対応する行選択線及びリセット線にそれぞれ共通に接続されている。
　各画素セルは、フォトダイオード、フォトダイオードの電荷をリセットするためのリセットトランジスタ、フォトダイオードに蓄積された信号電荷を増幅させるための増幅トランジスタ、行を選択するための選択トランジスタ等からなる。
　Ｄ１１～Ｄ３３は各画素セルに含まれるフォトダイオード、Ｍ２１１～Ｍ２３３は各画素セルに含まれるリセットトランジスタ、Ｍ３１１～Ｍ３３３は、各画素セルに含まれる増幅トランジスタ、Ｍ４１１～Ｍ４３３は、各画素セルに含まれる選択トランジスタを示す。
　又、負荷トランジスタＭ５１～Ｍ５３の各負荷トランジスタは当該負荷トランジスタと共通の垂直信号線に接続されている増幅トランジスタの負荷となるトランジスタである。負荷トランジスタＭ５１～Ｍ５３の各ドレインはそれぞれ対応する垂直信号線に接続されている。Ｍ５０は基準電流源回路８に含まれ、負荷トランジスタＭ５１～Ｍ５３の各負荷トランジスタとの間でカレントミラーを構成し、電圧入力端子５から給電を受けて負荷トランジスタＭ５１～Ｍ５３に流す定電流を設定するための基準となる基準トランジスタである。基準トランジスタＭ５０、負荷トランジスタＭ５１～Ｍ５３の各ソースは、共通のＧＮＤライン４に接続されている。
　各列の画素セルの増幅トランジスタは、ソースが当該列に対応する垂直信号線に共通に接続され、当該増幅トランジスタと共通の垂直信号線に接続された負荷トランジスタとソースフォロア回路を形成し、当該増幅トランジスタが含まれる画素セルのフォトダイオードにより生成された信号電荷に応じた信号電圧(Ｖｘ)を当該垂直信号線に出力する。
　又、クリップ回路３ａは、垂直信号線Ｖ１の電圧が所定の電圧以下にならないように一定電圧のクリップ電圧でクリップさせるクリップ用トランジスタＭ７１と、クリップ用トランジスタＭ７１を垂直信号線Ｖ１に接続させるためのクリップ接続用トランジスタＭ８１とから構成される。
　クリップ用トランジスタＭ７１は、ソースが垂直信号線Ｖ１に接続され、ゲートがクリップ電圧を設定するための電源線７に接続され、ドレインがクリップ接続用トランジスタＭ８１のソースに接続されている。クリップ接続用トランジスタＭ８１のゲートは、クリップ動作を制御するための制御線６に接続されている。又、クリップ回路３ｂ及び３ｃは、クリップ回路３ａと同様に構成されている。
　クリップ回路３ａ～３ｃのクリップ用トランジスタＭ７１～Ｍ７３の各ソースは、当該ソースが接続されている垂直信号線において、各画素セルの増幅トランジスタのソースと接続され、差動の構成となっている。
　具体的には、各クリップ回路に係る垂直信号線に増幅トランジスタを介して読み出される信号電圧(Ｖｘ)は、当該増幅トランジスタのゲート電圧が、当該クリップ回路のクリップ用トランジスタのゲートに印加されるクリップ電圧よりも充分高い場合には、当該クリップ用トランジスタは、オフしているため、当該増幅トランジスタのゲート電圧に応じた信号電圧(Ｖｘ)が垂直信号線に読み出され、当該増幅トランジスタのゲート電圧が低下し、クリップ電圧に近づいてくると、当該増幅トランジスタに対応するクリップ用トランジスタがオンして、増幅トランジスタのゲート電圧がクリップ電圧よりも低くなった場合にも垂直信号線の信号電圧(Ｖｘ)が、クリップ電圧以下にならないように制御される。
　次に、図１０に示す従来の固体撮像装置の動作について説明する。まず、各画素セル内のフォトダイオードＤ１１～Ｄ３３に光が受光されると、各々のフォトダイオードは信号電荷を生成し蓄積する。蓄積された信号電荷は、垂直走査回路２によって垂直走査されながら、各画素セルの行毎に順次当該画素セルの増幅トランジスタによって増幅され、信号電圧(Ｖｘ)として当該増幅トランジスタのソースが接続している垂直信号線に読み出される。
　１行目が選択された場合には、選択トランジスタＭ４１１～Ｍ４３１のゲートが接続された行選択線ＳＥＬ１の信号がハイレベルとなり、増幅トランジスタＭ３１１～Ｍ３３１がアクティブとなる。これによって、１行目の画素セル１１０～３１０の各画素セルの信号電荷が増幅トランジスタＭ３１１～Ｍ３３１を介してそれぞれ増幅されて垂直信号線Ｖ１～Ｖ３に信号電圧(Ｖｘ)として読み出される。
　次いで、リセットトランジスタＭ２１１～Ｍ２３１の各ゲートがそれぞれ接続された行選択線ＲＳＴ１の信号がハイレベルとなり、フォトダイオードＤ１１～Ｄ３１に蓄積された信号電荷がリセットされる。
　次に、２行目の画素セル１２０～３２０が選択され、同様にして２行目の各画素セルの信号電荷が増幅されて信号電圧(Ｖｘ)として垂直信号線Ｖ１～Ｖ３に読み出される。３行目以降も同様にして垂直信号線Ｖ１～Ｖ３に信号電圧(Ｖｘ)が順次読み出される。
　ここで、フォトダイオードに蓄積される信号電荷の量は、当該フォトダイオードが受光する光の受光量が大きいほど、増加し、当該増加に応じて当該フォトダイオードとゲートが接続されている増幅トランジスタのゲート電位がリセット時の電位から下がり、それに応じて当該増幅トランジスタから垂直信号線に出力される信号電圧(Ｖｘ)が低下する。
　又、垂直信号線Ｖ１～Ｖ３は、それぞれ対応する負荷トランジスタのドレインに接続されているため、非常に照度が高い光を受光している画素セルと接続している垂直信号線では、当該画素セルから読み出される信号電圧(Ｖｘ)が大きく低下し、当該垂直信号線に接続している負荷トランジスタのドレイン・ソース間の電圧（以下、「Ｖｄｓ」という。）が０Ｖとなり、当該負荷トランジスタがオフしてしまい、当該負荷トランジスタのドレイン・ソース間に電流が流れなくなる。
　さらに、負荷トランジスタＭ５１～Ｍ５３のソースは、それぞれ共通のＧＮＤライン４に接続されているため、ある行の各画素セルの信号電圧(Ｖｘ)が垂直信号線Ｖ１～Ｖ３に読み出されている時に、何れかの垂直信号線に接続されている負荷トランジスタがオフしてしまうと、オフした負荷トランジスタに電流が流れなくなる分だけ、ＧＮＤライン４に流れ込む電流量が少なくなり、ＧＮＤライン４の配線インピダンスに起因する電圧降下量が減少する。
　このＧＮＤライン４上における電圧降下量の減少により、ＧＮＤライン４に接続している、オフしていない負荷トランジスタのソース側の電位が低下するが、当該負荷トランジスタのゲート側の電位は、変動しない。このため、ソース側の電位の低下分だけオフしていない負荷トランジスタのゲート・ソース間電圧が高くなり、それに伴い、当該負荷トランジスタのドレイン・ソース間を流れる電流量が増加し、当該負荷トランジスタのＶｄｓが低下する。
　従って、例えば、負荷トランジスタをオフさせるような照度が非常に高いスポット光が固体撮像装置に入射されたような場合には、当該スポット光が入射された画素セルの左右の、本来光の入射されていない画素セルの信号電圧(Ｖｘ)が、本来の値より低く検出されることになり、その結果、当該スポット光の撮影画像においてスポット光の左右に白っぽい帯が発生するという問題が生じてしまう。
　そこで、図１０に示す従来の固体撮像装置においては、この問題を解消するため、クリップ回路３ａ～３ｃが設けられ、垂直信号線Ｖ１～Ｖ３の各電圧が所定の電圧以下にならないように一定電圧でクリップされ、照度が非常に高いスポット光が画素セルに入射された場合においても、当該画素セルが接続している垂直信号線の負荷トランジスタのＶｄｓが０Ｖになって負荷トランジスタがオフしないようにしている。
　これにより、ＧＮＤライン４の配線インピダンスに起因する電圧降下量の変動をなくし、オフしていない負荷トランジスタを流れる電流量が変動するのを防止し、照度が非常に高いスポット光が画素セルに入射された場合においても、撮影画像において当該スポット光の左右に白っぽい帯が発生しないようにすることができる。
特開２００１－２３０９７４
　従来技術では、クリップ電圧は、負荷トランジスタＭ５１～５３のＶｄｓが飽和領域で動作するための最低電圧（飽和領域の下限の境界値）以下にならないように設定されているため、Ｖｄｓが最低電圧以上となる飽和領域では、クリップ回路３ａ～３ｃは、オフされてしまい、機能しない。
　一方、負荷トランジスタのＶｄｓが飽和領域内に有る場合においても、チャネル長変調効果により、Ｖｄｓの低下とともに、負荷トランジスタのドレイン・ソース間を流れる電流量が徐々に減少する。これにより、選択された画素セルの行において、検出される信号電圧が最低電圧付近になるような照度のスポット光を入射された画素セルが多く含まれているような場合においては、チャネル長変調効果により、当該画素セルに垂直信号線を介して接続される負荷トランジスタのドレイン・ソース間を流れる電流量の低下量が大きくなる。
　その結果、ＧＮＤライン４に流れ込む電流量が少なくなり、ＧＮＤライン４の配線インピダンスに起因する電圧降下量が減少し、負荷トランジスタがオフした場合と同様の理由で撮影画像においてスポット光の左右に白っぽい帯が発生するという問題が生じてしまう。
　さらに、従来技術では、クリップ回路３ａ～３ｃにより、画素セルから読み出される信号電圧(Ｖｘ)が、最低電圧以下にならないように設定されるため、その分、画素セルから読み出される信号電圧のダイナミックレンジが狭くなり、高照度側の検出感度が低くなってしまうという問題が生じる。
　そこで、本願発明は、上記課題を鑑みてなされたものであり、信号電圧のダイナミックレンジを狭めることなく、照度の高いスポット光が入射された画像において、当該スポット光の左右に白っぽい帯が発生するのを防止することが可能な固体撮像装置を提供することを目的とする。
　上記目的を達成するため、本発明は、受光量に応じて信号電荷を生成する光電変換素子と、生成した信号電荷を信号電圧として増幅して出力する増幅トランジスタとを含む行列状に配置された複数の画素セルと、各列において同一列の画素セルの出力が共通に接続されている複数の垂直信号線と、定電流源に接続され、当該定電流源から定電流の供給を受ける基準トランジスタをそれぞれ含む、少なくとも2個以上の基準電流源回路と、各列の垂直信号線に１個ずつ接続され、各ゲートが何れかの基準電流源回路に含まれる基準トランジスタのゲートと接続され、当該基準トランジスタとカレントミラーを構成する複数の負荷トランジスタと、を備え、各列の垂直信号線に接続されている前記各負荷トランジスタ及び前記各基準トランジスタは、それぞれ異なる箇所で共通の接地線に接続され、
　前記接地線上において、各カレントミラーを構成する前記基準トランジスタと前記負荷トランジスタとがそれぞれ前記接地線と接続する接続点間の距離が、前記接地線上における前記各負荷トランジスタの隣接する接続点間の距離よりも短い箇所が２箇所以上あることとすることができる。
　ここで、前記基準電流源回路は、各列の垂直信号線に接続されている負荷トランジスタ毎に設けられ、当該基準電流源回路に含まれる基準トランジスタと当該負荷トランジスタとがそれぞれ前記接地線と接続する接続点間の距離が、前記接地線上における前記各負荷トランジスタの隣接する接続点間の距離よりも短いこととすることができる。
　さらに、前記各基準電流源回路の内、所定の1つの前記基準電流源回路には、当該基準電流源回路以外の前記各基準電流源回路の基準トランジスタに定電流を流すための給電のオン、オフを切替える給電切替スイッチが設けられ、前記所定の１つを除く前記各基準電流源回路には、当該基準電流源回路の基準トランジスタのゲートと当該基準トランジスタとカレントミラーを構成する負荷トランジスタのゲートとの接続のオン、オフを切替える第１切替スイッチと、当該負荷トランジスタのゲートと前記所定の１つの前記基準電流源回路の基準トランジスタのゲートとの接続のオン、オフを切替える第２切替スイッチとが設けられ、前記給電切替スイッチ及び各第１切替スイッチに共通に接続され、前記給電切替スイッチ及び各第１切替スイッチを全てオンにするか、全てオフにするかの切替を行う第１制御信号線と、各第２切替スイッチに共通に接続され、各第２切替スイッチを全てオンにするか、全てオフにするかの切替を行う第２制御信号線と、を備え、第１及び第２制御信号線を用いてスイッチの切替を行わせることが可能なこととすることができる。
　又、前記基準電流源回路は、それぞれ所定数の垂直信号線毎に当該垂直信号線に接続されている負荷トランジスタについて設けられ、当該基準電流源回路に含まれる基準トランジスタと当該負荷トランジスタとがそれぞれ前記接地線と接続する接続点間の距離が、前記接地線上における前記各負荷トランジスタの隣接する接続点間の距離よりも短いこととしてもよい。
　上記構成を備えることにより、カレントミラーを構成する基準トランジスタと負荷トランジスタとがそれぞれ接地線と接続する接続点間の距離が、当該接続上における各負荷トランジスタの隣接する接続点間の距離よりも短い距離にある負荷トランジスタについては、接続点間の配線距離が短く、当該距離における配線インピダンスが小さいので、接地線の配線インピダンスの影響をほとんど受けることなく、定電流源から基準トランジスタに供給される定電流とほぼ同じ大きさの電流を流すことができる。
　これにより、照度の高いスポット光が入射された画素セルと垂直信号線を介して接続される負荷トランジスタがオフしたり、チャネル長変調効果により当該負荷トランジスタを流れる電流量が低下したりすることにより、接地線に流れ込む電流量が減少して接地線における配線インピダンスによる電圧降下量が減少した場合においても、カレントミラーを構成する基準トランジスタと負荷トランジスタとがそれぞれ接地線と接続する接続点間の距離が各負荷トランジスタの隣接する接続点間の距離より短い、当該カレントミラーを構成する負荷トランジスタを流れる電流量は、ほとんど変動せず、当該負荷トランジスタのドレイン・ソース間電圧は、一定に保たれ、当該ドレイン・ソース間電圧の低下により、撮影画像において、スポット光の左右に白っぽい帯が発生するのを有効に防止することができる。
　さらに、上記構成においては、垂直信号線の電圧が所定の電圧以下にならないように一定電圧でクリップされないので、信号電圧のダイナミックレンジが狭くならないようにすることができる。
実施の形態１に係る固体撮像装置の構成を示すブロック図である。 実施の形態１に係る固体撮像装置の変形例１の構成を示すブロック図である。 実施の形態１に係る固体撮像装置の変形例２の構成を示すブロック図である。 実施の形態１に係る固体撮像装置の変形例３の構成を示すブロック図である。 実施の形態１に係る固体撮像装置の変形例４の構成を示すブロック図である。 実施の形態２に係る固体撮像装置の構成を示すブロック図である。 実施の形態１に係る固体撮像装置の動作の具体例を説明するための図である。 ＶｄｓとＩｄｓとの対応関係を示す図である。 比較例に係る固体撮像装置の動作の具体例を説明する図である。 従来の固体撮像装置の構成を示すブロック図である。
　以下、本発明の実施形態について図面を参照して詳細に説明する。なお、以下の実施形態において固体撮像装置を構成する各回路素子は、例えば半導体集積回路の製造技術によって単結晶シリコンのような１個の半導体基板上に形成されているものとするが、これに限定するものではない。また、以下の実施形態においては、簡単のため３行３列の画素アレイとしているが、もちろんこれに限定されるものではない。更に、以下の実施形態においてＮＭＯＳ型のトランジスタは単に「トランジスタ」ということとする。
　なお、以下において、従来技術に係る固体撮像装置の構成要素と同一の構成要素については、同一の番号を付与することとする。
（実施の形態１）
＜構成＞
　図１は本発明の実施の形態１に係る固体撮像装置の構成を示すブロック図である。同図に示すように、本発明の実施の形態１に係る固体撮像装置は、撮像部１、垂直走査を行うための垂直走査回路２、垂直信号線Ｖ１～Ｖ３、ドレインが各垂直信号線に接続された負荷トランジスタＭ５１～Ｍ５３、ＧＮＤライン４、電圧入力端子５、基準電流源回路８ａ～８ｃ、ＣＤＳ回路９、水平走査回路１０等から構成される。
　撮像部１には、画素セル１１０～３３０が行列状に配置されている。各列の画素セル（１１０～１３０、２１０～２３０、３１０～３３０）は、垂直信号線Ｖ１～Ｖ３内、当該列に対応する垂直信号線にそれぞれ共通に接続され、各行の画素セル（１１０～３１０、１２０～３２０、１３０～３３０）は、垂直走査回路２にそれぞれ接続する行選択線ＳＥＬ１～ＳＥＬ３及び共通のリセット線ＲＳＴ１～ＲＳＴ３の内、当該行に対応する行選択線及びリセット線にそれぞれ共通に接続されている。
　各画素セルは、フォトダイオード、フォトダイオードの電荷をリセットするためのリセットトランジスタ、フォトダイオードに蓄積された信号電荷を増幅させるための増幅トランジスタ、行を選択するための選択トランジスタ等からなる。
　Ｄ１１～Ｄ３３は各画素セルに含まれるフォトダイオード、Ｍ２１１～Ｍ２３３は各画素セルに含まれるリセットトランジスタ、Ｍ３１１～Ｍ３３３は、各画素に含まれる増幅トランジスタ、Ｍ４１１～Ｍ４３３は、各画素に含まれる選択トランジスタを示す。
　増幅トランジスタＭ３１１～Ｍ３３３は、各ソースが垂直信号線に接続され、各ゲートが、当該増幅トランジスタを含む画素セルのフォトダイオードのカソード側及び当該画素セルのリセットトランジスタのソースとそれぞれ接続され、各ドレインが当該画素セルの選択トランジスタのソースと接続されている。
　各増幅トランジスタは、当該増幅トランジスタと共通の垂直信号線に接続された負荷トランジスタとソースフォロア回路を形成し、対応するフォトダイオードにより生成された信号電荷に応じた信号電圧（Ｖｘ）を垂直信号線に出力する。
　負荷トランジスタＭ５１～Ｍ５３は、それぞれ、当該負荷トランジスタと共通の垂直信号線に接続されている増幅トランジスタの負荷となるトランジスタである。負荷トランジスタＭ５１～Ｍ５３の各ソースは、ＧＮＤライン４に接続され、各ゲートは、基準電流源回路８ａ～８ｃの内、対応する基準電流源回路に含まれる基準トランジスタのゲートと接続され、各ドレインはそれぞれ対応する垂直信号線に接続されている。
　基準電流源回路８ａ～８ｃは、何れも同一の構成要素を備えているので、以下、主として基準電流源回路８ａについて説明する。基準電流源回路８ａは、基準トランジスタ５０とＰＭＯＳトランジスタＭ１０１とから構成される。
　ＰＭＯＳトランジスタＭ１０１は、ソースが定電圧源に接続され、ゲートが電圧入力端子５に接続され、ドレインが基準トランジスタ５０のゲートとドレインに接続され、電圧入力端子５からゲートに定電圧の供給を受けて基準トランジスタ５０に定電流を流すＰＭＯＳトランジスタである。
　基準トランジスタ５０は、ソースがＧＮＤライン４に接続され、ゲートが負荷トランジスタ５１のゲート及びＰＭＯＳトランジスタＭ１０１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭ１０１のドレイン接続されている。
　そして、基準トランジスタ５０と負荷トランジスタ５１とはカレントミラーを構成し、両者はそれぞれ、ＧＮＤライン４と接続する接続点間の距離が近傍の距離になるように配置されている。
　ここで、「近傍の距離」とは、０よりも大きく、負荷トランジスタＭ５１～Ｍ５３がそれぞれ、ＧＮＤライン４と接続する接続点の内、隣接する接続点間の各距離よりも短い距離のことをいう。基準トランジスタ５０と負荷トランジスタ５１とが、それぞれＧＮＤライン４と接続する接続点間の距離は、ＧＮＤライン４の配線インピダンスの影響をできる限り小さくするという観点から、できるだけ０に近い距離であることが望ましい。
　同様に基準電流源回路８ｂは、基準トランジスタＭ９２とＰＭＯＳトランジスタＭ１０２とから、基準電流源回路８ｃは、基準トランジスタＭ９３とＰＭＯＳトランジスタＭ１０３とからそれぞれ構成される。
　そして、基準トランジスタＭ９２と負荷トランジスタＭ５２とは、カレントミラーを構成し、両者はそれぞれ、ＧＮＤライン４と接続する接続点間の距離が近傍の距離になるように配置されている。
　同様に、基準トランジスタＭ９３と負荷トランジスタＭ５３とはカレントミラーを構成し、両者はそれぞれ、ＧＮＤライン４と接続する接続点間の距離が近傍の距離になるように配置されている。
　ＣＤＳ（Correlated Double Sampling）回路９は、垂直信号線Ｖ１～Ｖ３に読み出される信号電圧（Ｖｘ）をサンプルホールドし、相関二重サンプリングを行う回路である。
　ここで、「相関二重サンプリング」とは、時系列で入力される２つの電圧信号（リセット時に垂直信号線Ｖ１～Ｖ３の各垂直信号線にそれぞれ読み出される信号電圧と、フォトダイオードにより生成された信号電荷の読出し時に当該垂直信号線に読み出される信号電圧）をサンプリングしてその差分を信号電荷に起因する信号電圧として検出して出力する処理のことをいう。
　検出した各信号電圧の出力は、水平走査回路１０から出力される、信号電圧の出力タイミングを示すタイミング信号Ｈ１～Ｈ３が順次ハイレベルになるに従って、対応する信号電圧を外部に出力する。
＜動作＞
　次に本発明の第１の実施の形態に係る固体撮像装置の動作について説明する。
図１に示す各画素セル内のフォトダイオードＤ１１～Ｄ３３に光が受光されると、各々のフォトダイオードは光の受光量に応じた信号電荷を生成し蓄積する。蓄積された信号電荷は、垂直走査回路２によって垂直走査されながら行毎に順次対応する増幅トランジスタによって増幅されて信号電圧（Ｖｘ）として垂直信号線Ｖ１～Ｖ３に読み出される。
　１行目が選択された場合には、選択トランジスタＭ４１１～Ｍ４３１のゲートが接続された行選択線ＳＥＬ１の信号がハイレベルとなり、増幅トランジスタＭ３１１～Ｍ３３１がオン状態となる。これによって、１行目の各画素セルのフォトダイオードによって蓄積された信号電荷が当該画素セルの増幅トランジスタによって増幅されて当該増幅トランジスタと接続している垂直信号線に信号電圧(Ｖｘ)として読み出される。次いで、リセットトランジスタＭ２１１～Ｍ２３１のゲートが接続された行選択線ＲＳＴ１の信号がハイレベルとなり、１行目の各画素セルのフォトダイオードに蓄積された信号電荷がリセットされる。
　次に、２行目が選択され、同様にして２行目の各画素セルのフォトダイオードによって蓄積された信号電荷が当該画素セルの増幅トランジスタによって増幅されて当該増幅トランジスタと接続している垂直信号線に信号電圧(Ｖｘ)が読み出される。３行目以降も同様にして各垂直信号線に信号電圧(Ｖｘ)が読み出される。
　ここで、何れかの行の画素セルにおいて、照度が非常に高いスポット光が入射された場合には、当該画素セルと接続している垂直信号線では、当該画素セルから出力される信号電圧(Ｖｘ)が０Ｖまで大きく低下する。そうすると、当該垂直信号線に接続している負荷トランジスタのドレイン・ソース間の電圧（以下、「Ｖｄｓ」という。）が０Ｖとなるため、当該負荷トランジスタがオフしてしまう。そして、負荷トランジスタがオフすると、当該負荷トランジスタのドレイン・ソース間に電流が流れなくなり、オフした負荷トランジスタに電流が流れなくなる分だけ、ＧＮＤライン４に流れ込む電流量が少なくなり、ＧＮＤライン４の配線インピダンスに起因する電圧降下量が減少する。
　一方、負荷トランジスタＭ５１～Ｍ５３の各負荷トランジスタは、対応する基準電流源回路と接続され、各基準電流源回路のＰＭＯＳトランジスタは、ゲート・ソース間に一定の電圧が供給されるように、それぞれ、ゲート及びソースが異なる定電圧源に接続されている。このため、各ＰＭＯＳトランジスタのゲート・ソース間には、ＧＮＤライン４における電圧降下量の変動の有無に関らず、一定の電圧が供給され、当該ＰＭＯＳトランジスタのソース・ドレイン間には、当該一定の電圧に応じた大きさの電流（以下、「一定電流」という。）が流れる。そして、当該ＰＭＯＳトランジスタのドレインとドレインが接続されている基準トランジスタのドレイン・ソース間にもＧＮＤライン４における電圧降下量の変動の有無に関らず、一定電流が流れ、当該基準トランジスタのゲート・ソース間の電圧は、変動しない。
　さらに、各基準トランジスタと当該基準トランジスタに対応する負荷トランジスタとは、カレントミラーを構成しているため、各基準トランジスタのゲート・ソース間の電圧と、当該基準トランジスタに対応する負荷トランジスタのゲート・ソース間の電圧が等しい場合には、当該負荷トランジスタのドレイン・ソース間にもＧＮＤライン４における電圧降下量の変動の有無に関らず、一定電流を流すことができる。
　ここで、各基準トランジスタと当該基準トランジスタに対応する負荷トランジスタとは、ゲート同士が接続され、両ゲート間を流れる電流量は、微量であることから、両ゲートを結ぶ接続線における配線インピダンスによる電圧降下量は、ほぼ０に等しく、両者のゲートの電位は、等しいと考えられる。
　これに対し、ＧＮＤライン４を流れる電流量は、微量でないため、配線インピダンスに起因する電圧降下の影響で、ＧＮＤライン４上における両者のソースの電位の差は、両者のＧＮＤライン４上における接続点間の距離に応じて大きくなるが、本実施の形態に係る固体撮像装置においては、両者のＧＮＤライン４上における接続点間の距離が近傍の距離になるように構成されているので、両者のソース間の電位差を小さくすることができ、特に、両者の接続点間の距離を配線インピダンスがほぼ０に等しくなるような距離とすることにより、両者のソースの電位の差をなくすことができる。
　その結果、各基準トランジスタのゲート・ソース間の電圧と当該基準トランジスタに対応する負荷トランジスタのゲート・ソース間の電圧との差は小さくなり、対応する負荷トランジスタには、ＧＮＤライン４における電圧降下量の変動の影響を受けることなく、一定電流とほぼ同じ大きさの電流が流れる。
　これにより、何れかの行の画素セルに、照度の高いスポット光が入射された画素セルが有り、当該画素セルと垂直信号線を介して接続される負荷トランジスタがオフしたり、チャネル長変調効果により当該負荷トランジスタを流れる電流量が減少してＧＮＤライン４に流れ込む電流量が減少し、ＧＮＤライン４における配線インピダンスに起因する電圧降下量が減少した場合においても、当該負荷トランジスタを除く負荷トランジスタのドレイン・ソース間には、一定電流とほぼ同じ大きさの電流が流れるので、当該ドレイン・ソース間の電流量は、ほとんど変動せず、当該変動に伴って負荷トランジスタのＶｄｓが低下するのを防ぐことができ、撮影画像において、スポット光の左右に白っぽい帯が発生するのを有効に防止することができるという効果が得られる。
　さらに、本固体撮像装置においては、垂直信号線Ｖ１～Ｖ３の各電圧が所定の電圧以下にならないように一定電圧でクリップされないので、信号電圧のダイナミックレンジが狭くならないようにすることができるという効果も得られる。
　以下、上記の効果について、具体例を挙げてさらに説明する。図７は、実施の形態１に係る固体撮像装置の動作の具体例を説明するための図である。同図において１２０ａ、２２０ａ、３２０ａは、画素セルの構成要素ではないが、画素セル１２０、２２０、３２０（当該固体撮像装置の２行目の画素セル）にそれぞれ入射された光の明るさの程度を示したイラスト図形を表す。ここでは、画素セル１２０には、照度の高い明るい光が入射され、画素セル２２０及び３２０には、光が全く入射されていないことを各対応するイラスト図形によって示している。
　さらに、同図のＩｄｓ51は、負荷トランジスタＭ５１を流れる電流を、Ｉｄｓ52は、負荷トランジスタＭ５２を流れる電流を、Ｉｄｓ53は、負荷トランジスタＭ５３を流れる電流を、それぞれ示す。そして、同図のＶｄｓ51は、負荷トランジスタＭ５１のＶｄｓを、Ｖｄｓ52は、負荷トランジスタＭ５２のＶｄｓを、Ｖｄｓ53は、負荷トランジスタＭ５３のＶｄｓをそれぞれ示す。
　又、同図の１１は、ＧＮＤライン４の配線インピダンスを示し、１２は、イラスト図形１２０ａ、２２０ａ、３２０ａによって示す光が画素セル１２０～３２０に入射された場合に、固体撮像装置から出力される撮影画像のイメージを示すイメージ図を示す。
　この場合、光が全く入射されなかった画素セル２２０及び３２０のフォトダイオードＤ２２、Ｄ３２では、信号電荷が生成されないため、垂直信号線Ｖ２、Ｖ３に読み出される信号電圧(Ｖｘ)は最大となり、これに応じてＶｄｓ52、Ｖｄｓ53は、それぞれ、最大値（ＶRST）に達する。
　図８は、Ｖｄｓと負荷トランジスタのドレイン・ソース間を流れる電流Ｉｄｓとの対応関係を示す図である。同図に示すように、Ｖｄｓが、８２で示す飽和領域の範囲内にある場合には、チャネル長変調効果により、Ｖｄｓが、最大値であるＶRSTから飽和領域の下限の境界値（Ｖｃ）まで減少するのに応じて、Ｉｄｓは、ＩCONST（ＶｄｓがＶRSTの時に負荷トランジスタに流れる電流値）からＩｃ（ＶｄｓがＶｃの時に負荷トランジスタに流れる電流値、Ｉｃ＜ＩCONST）までなだらかに減少する。そして、ＶｄｓがＶｃよりさらに減少し、８１で示す非飽和領域に入ると、Ｉｄｓが急激に減少し、最終的に電流が流れなくなり（Ｉｄｓ＝０となる）、負荷トランジスタがオフする。
　画素セル１２０に入射される光の照度が高くなる程、その信号電圧(Ｖｘ)は、低下し、それに伴いＶｄｓ51は減少するので、図８に示す対応関係から、Ｉｄｓ51は、ＩCONSTから減少する。例えば、Ｖｄｓ51が飽和領域にある場合には、最大で、（ＩCONST―Ｉｃ）に相当する電流量が減少し、Ｖｄｓ51が非飽和領域にある場合には、最大で、ＩCONSTに相当する電流量が減少する。
　そして、Ｉｄｓ51が減少すると、画素セル１２０に光が入射されなかった場合に比べ、ＧＮＤライン４に流れ込む電流量が減少し、それに伴い、ＧＮＤライン４における電圧降下量が減少する。
　しかしながら、負荷トランジスタＭ５２、Ｍ５３には、負荷トランジスタ５２、５３とそれぞれ接続する基準電流源回路８ｂ、８ｃが設けられ、負荷トランジスタＭ５２、Ｍ５３には基準電流源回路８ｂ、８ｃを介してそれぞれ一定電流とほぼ同じ大きさの電流が流されるので、ＧＮＤライン４における電圧降下量が減少しても、それに伴い、Ｖｄｓ52、Ｖｄｓ53は低下せず、図７の１２のイメージ図に示すように、画素セル２２０及び３２０に対応する撮影画像が、白っぽくなるのを防止することができる。
　一方、図９に示すように、実施の形態１に係る固体撮像装置と異なり、基準トランジスタＭ５０がＧＮＤライン４と接続する接続点と、負荷トランジスタＭ５１～Ｍ５３がそれぞれＧＮＤライン４と接続する接続点との間の各距離が全て近傍の距離になるように配置されていない回路構成を有する比較例に係る固体撮像装置においては、画素セル１２０に照度の高いスポット光が入射された場合に、画素セル２２０及び３２０に対応する撮影画像が白っぽくなるのを完全に防止することができない。以下、図９を参照して比較例について説明する。同図において図７と同一の構成要素については、図７と同一の番号又は符号を付している。
　同図の１３は、イラスト図形１２０ａ、２２０ａ、３２０ａによって示す光が画素セル１２０～３２０に入射された場合に、固体撮像装置から出力される撮影画像のイメージを示すイメージ図である。
　この場合も、図７に示す具体例の場合と同様に、画素セル１２０に入射される光の照度が高くなる程、その信号電圧(Ｖｘ)は、画素セル１２０に光が入射されなかった場合に比べ、低下し、それに伴いＶｄｓ51は減少するので、図８に示す対応関係から、Ｉｄｓ51は、ＩCONSTから減少する。
　そして、Ｉｄｓ51が減少すると、画素セル１２０に光が入射されなかった場合に比べ、ＧＮＤライン４に流れ込む電流量が減少し、ＧＮＤライン４における電圧降下量が小さくなる。
　比較例に係る固体撮像装置においては、図９に示すように、クリップ回路３ａ～３ｃが設けられているため、画素セル１２０に入射される光の照度が、高くなっても、Ｖｄｓ51は、Ｖｃ以下にならないように設定されるが、飽和領域内ではクリップ回路３ａ～３ｃは機能しないため、飽和領域内においては、Ｉｄｓ51は、画素セル１２０の照度が高くなるほど、チャネル長変調効果により低下し、それに伴い、ＧＮＤライン４における電圧降下量が減少する。この影響により、負荷トランジスタがオフした場合と同様の理由により、Ｖｄｓ52、Ｖｄｓ53が低下し、撮影画像において、画素セル２２０及び３２０に対応する画像が白っぽくなってしまう。
　具体的には、画素セル１２０の照度が低く、画素セル２２０及び３２０との照度差が小さい場合には、チャネル長変調効果によるＩｄｓ51の低下量は無視できるため、ＧＮＤライン４における電圧降下量の減少はほとんどないが、画素セル１２０の照度が高くなるに従って、チャネル長変調効果によるＩｄｓ51の低下量を無視しえなくなり、これにより、ＧＮＤライン４における電圧降下量が減少し、それに伴い、Ｖｄｓ52、Ｖｄｓ53が低下し、撮影画像において、画素セル２２０及び３２０に対応する画像が白っぽくなってしまう。
　一方、上述したように、実施の形態１に係る固体撮像装置においては、飽和領域内においてＩｄｓ51が低下しても、それに伴い、Ｖｄｓ52、Ｖｄｓ53が低下することはないので、飽和領域内においても画素セル２２０及び３２０に対応する画像が白っぽくなるのを防止することができ、この点において、比較例に係る固体撮像装置よりもすぐれている。
　さらに、実施の形態１に係る固体撮像装置においては、図９に示す比較例に係る固体撮像装置のように、ＶｄｓがＶｃ以下にならないようにするためのクリップ回路３ａ～３ｃが設けられていないので、図８の８４に示すように、検出可能な信号電圧のダイナミックレンジを広くとることができ、信号電圧がＶｃ以下の範囲においても照度差を検出することができる。
　従って、実施の形態１に係る固体撮像装置は、比較例に係る固体撮像装置において検出可能な信号電圧のダイナミックレンジ（図８において、８３で示す範囲）に比べ、高照度側の検出感度がすぐれている。
（実施の形態２）
　本実施の形態２に係る固体撮像装置は、基準電流源回路と当該基準電流源回路に対応する負荷トランジスタとの接続のオン・オフが切替えられる構成となっている点において、実施の形態１に係る固体撮像装置と相違する。これにより、電力消費の大きい基準電流源回路の使用頻度を制御し、固体撮像装置の駆動時において、電力消費の大きい基準電流源回路が不必要に多く利用されて電力消費量が大きくならないように制御することができる。以下、実施の形態１に係る固体撮像装置と異なる点を中心に説明する。
　図６は、本発明の実施の形態２に係る固体撮像装置の構成を示すブロック図である。同図において、実施の形態１の固体撮像装置と同一の構成要素については、同一の番号が付与されている。
　本実施の形態２に係る固体撮像装置においては、画素セル１１３～３３３の各画素セルのフォトダイオードのカソード側と増幅トランジスタのゲートとの間に転送トランジスタ（Ｍ１１１～Ｍ１３３）が設けられ、さらに各画素セルの選択トランジスタをなくした構成としている。
　そして、各行の画素セルの増幅トランジスタ（Ｍ３１１～Ｍ３１３、Ｍ３２１～Ｍ３２３、Ｍ３３１～Ｍ３３３）のドレインは、それぞれ、垂直走査回路２に接続する行選択線ＶＤＤＣＥＬＬ１～ＶＤＤＣＥＬＬ３の内の対応する行の行選択線に共通に接続されている。
　各行の画素セルの転送トランジスタ（Ｍ１１１～Ｍ１１３、Ｍ１２１～Ｍ１２３、Ｍ１３１～Ｍ１３３）の各ゲートは、それぞれ、垂直走査回路２に接続する行選択線ＴＲＡＮＳ１～ＴＲＡＮＳ３の内の対応する行選択線に共通に接続されている。
　さらに、本実施の形態２に係る固体撮像装置は、基準電流源回路８ａ～８ｃの代わりに、基準電流源回路８０ａ～８０ｃを備える。基準電流源回路８０ａは、
ソースが電源線に接続され、ゲートが電圧入力端子５に接続され、ドレインが基準トランジスタ５０のゲートとドレインに接続され、電圧入力端子５からゲートに定電圧の供給を受けて基準トランジスタ５０に定電流を流すＰＭＯＳトランジスタＭ１０１と、ソースが切替トランジスタＭＲ２のドレインと接続され、ゲートが制御信号線ＳＷ２に接続され、ドレインが電源線に接続されている切替トランジスタＭＲ１と、ソースが電圧入力端子５に接続され、ゲートが制御信号線ＳＷ１に接続され、ドレインが切替トランジスタＭＲ１のソースに接続された切替トランジスタＭＲ２と、ソースがＧＮＤライン４に接続され、ゲートが負荷トランジスタ５１のゲート及びＰＭＯＳトランジスタＭ１０１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭ１０１のドレイン接続されている基準トランジスタ５０を備え、負荷トランジスタ５１とカレントミラーを構成している。
　基準トランジスタ５０と負荷トランジスタ５１は、両者がそれぞれ、ＧＮＤライン４と接続する接続点間の距離が近傍の距離になるように配置されている。
　基準電流源回路８０ｂ、８０ｃは、何れも同一の構成要素を備えているので、以下、主として基準電流源回路８０ｂについて説明する。基準電流源回路８０ｂは、ソースが定電圧源に接続され、ゲートが基準電流源回路８０ａの切替トランジスタＭＲ１のソースと切替トランジスタＭＲ２のドレインに接続され、ドレインが基準トランジスタＭ９２のドレインに接続され、切替トランジスタＭＲ２を介して電圧入力端子５からゲートに定電圧の供給を受けて基準トランジスタ９２に定電流を流すＰＭＯＳトランジスタＭ１０２と、ソースが基準トランジスタＭ５０のゲートに接続され、ゲートが制御信号線ＳＷ２に接続され、ドレインが基準トランジスタＭ９２のドレインに接続された切替トランジスタＭＲ３と、ソースがＧＮＤライン４に接続され、ゲートが切替トランジスタＭＲ５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭ１０２のドレイン接続された基準トランジスタＭ９２と、ソースがＧＮＤライン４に接続され、ゲートが制御信号線ＳＷ２に接続され、ドレインが基準トランジスタＭ９２のゲートに接続された切替トランジスタＭＲ５と、ソースが切替トランジスタＭＲ５のドレインに接続され、ゲートが制御信号線ＳＷ１に接続され、ドレインが基準トランジスタＭ９２のドレインに接続された切替トランジスタＭＲ４とを備え、負荷トランジスタＭ５２とカレントミラーを構成している。
　基準トランジスタＭ９２と負荷トランジスタＭ５２は、両者がそれぞれ、ＧＮＤライン４と接続する接続点間の距離が近傍の距離になるように配置されている。
　基準電流源回路８０ｃは、基準電流源回路８０ｂと同一の構成要素を備え、各構成要素は、基準電流源回路８０ｂの場合と同様に接続され、負荷トランジスタＭ５３とカレントミラーを構成している。基準電流源回路８０ｃの基準トランジスタＭ９３と負荷トランジスタＭ５３は、両者がそれぞれ、ＧＮＤライン４と接続する接続点間の距離が近傍の距離になるように配置されている。
　制御信号線ＳＷ１がオン状態になると、制御信号線ＳＷ１にゲートが接続されている切替トランジスタＭＲ２、切替トランジスタＭＲ４、切替トランジスタＭＲ７がそれぞれオンする。切替トランジスタＭＲ２がオンすることにより、電圧入力端子５とＰＭＯＳトランジスタＭ１０２及びＰＭＯＳトランジスタＭ１０３の各ゲートとが接続され、電圧入力端子５からＰＭＯＳトランジスタＭ１０２及びＰＭＯＳトランジスタＭ１０３の各ゲートに定電圧が供給される。
　さらに切替トランジスタＭＲ４、切替トランジスタＭＲ７がそれぞれオンすることにより、基準トランジスタＭ９２のゲートと負荷トランジスタＭ５２のゲート、基準トランジスタＭ９３のゲートと負荷トランジスタＭ５３のゲートがそれぞれ接続される。
　そして制御信号線ＳＷ１がオン状態のときに、制御信号線ＳＷ２がオフ状態になると、制御信号線ＳＷ２にゲートが接続されている切替トランジスタＭＲ１、切替トランジスタＭＲ３、切替トランジスタＭＲ５、切替トランジスタＭＲ６、切替トランジスタＭＲ８がそれぞれオフされ、基準トランジスタＭ５０とトランジスタＭ５２、基準トランジスタＭ５０と負荷トランジスタＭ５３とがそれぞれ、非接続になる。
　このように、制御信号線ＳＷ１をオン状態とし、制御信号線ＳＷ２をオフ状態にすることにより、実施の形態１の場合と同様に、基準電流源回路８０ａと負荷トランジスタＭ５１との間、基準電流源回路８０ｂと負荷トランジスタＭ５２との間、及び基準電流源回路８０ｃと負荷トランジスタＭ５３との間でそれぞれカレントミラーを構成し、各基準電流源回路から対応する負荷トランジスタに定電流を供給することができる。
　一方、制御信号線ＳＷ１がオフ状態になると、制御信号線ＳＷ１にゲートが接続されている切替トランジスタＭＲ２、切替トランジスタＭＲ４、切替トランジスタＭＲ７がそれぞれオフし、電圧入力端子５とＰＭＯＳトランジスタＭ１０２及びＰＭＯＳトランジスタＭ１０３の各ゲートとが非接続となり、電圧入力端子５からＰＭＯＳトランジスタＭ１０２及びＰＭＯＳトランジスタＭ１０３の各ゲートへの定電圧の供給が停止され、基準トランジスタＭ９２のゲートと負荷トランジスタＭ５２のゲート間、基準トランジスタＭ９３のゲートと負荷トランジスタＭ５３のゲート間がそれぞれ非接続になる。
　そして制御信号線ＳＷ１がオフ状態のときに、制御信号線ＳＷ２がオン状態になると、制御信号線ＳＷ２にゲートが接続されている切替トランジスタＭＲ１、切替トランジスタＭＲ３、切替トランジスタＭＲ５、切替トランジスタＭＲ６、切替トランジスタＭＲ８がそれぞれオン状態になり、基準トランジスタＭ５０とトランジスタＭ５２のゲート間、基準トランジスタＭ５０と負荷トランジスタＭ５３のゲート間がそれぞれ接続されるとともに、切替トランジスタＭＲ１を介して電源線から電圧の供給を受けてＰＭＯＳトランジスタＭ１０２、ＰＭＯＳトランジスタＭ１０３の各ゲート電圧が上昇し、各ＰＭＯＳトランジスタがオフする。
　このように、制御信号線ＳＷ１をオフ状態とし、制御信号線ＳＷ２をオン状態にすることにより、基準電流源回路８０ｂと負荷トランジスタＭ５２との間、及び基準電流源回路８０ｃと負荷トランジスタＭ５３との間のカレントミラーの接続がそれぞれ、非接続となり、従来技術の場合と同様に、基準電流源回路８０ａと負荷トランジスタＭ５１～Ｍ５３の各負荷トランジスタとの間でカレントミラーを構成し、基準電流源回路８０ａから負荷トランジスタＭ５１～Ｍ５３に定電流を供給することができる。
　従って、制御信号線ＳＷ1及び制御信号線ＳＷ２のオン・オフを上記のように切替えることにより、負荷トランジスタＭ５１～Ｍ５３の各負荷トランジスタへの定電流の供給方式を、実施の形態１に係る供給方式と従来技術に係る供給方式との何れかに切替えることが可能となる。
　例えば、固体撮像装置に被写体の照度を検出する検出部を設け、当該検出部による照度の検出結果に応じて、定電流の供給方式を切替えるように制御することとしてもよい。
　具体的には、スポット光による白い帯が目立ちにくい、被写体の照度が高い高照度条件下では、定電流の供給方式を従来技術に係る供給方式に切り替え、スポット光による白い帯が目立ちやすい、被写体の照度が低い低照度条件下では、定電流の供給方式を実施の形態1に係る供給方式に切替えるように制御することとしてもよい。
　このように制御することにより、スポット光による白い帯が目立ちにくい高照度条件下では、電力消費量の大きい実施の形態１に係る供給方式の代わりに電力消費量の少ない従来技術に係る供給方式で定電流を供給し、その分、固体撮像装置における電力消費量を少なくすることができる。
　以上、本発明を実施の形態に基づいて説明してきたが、本発明が上述の実施の形態に限定されないのは勿論であり、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施した各変形例や、異なる実施形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。例えば、以下のような変形例を実施することができる。
（１）実施の形態１に係る固体撮像装置において、各画素セルのフォトダイオードのカソード側と増幅トランジスタのゲートとの間に転送トランジスタを設けることとしてもよい。具体的には、以下に示すように構成することとしてもよい。
　図２は、本変形例に係る固体撮像装置の構成を示すブロック図である。同図に示すように、本変形例では、画素セル１１１～３３１の各画素セルのフォトダイオードのカソード側と増幅トランジスタのゲートとの間に、Ｍ１１１～Ｍ１３３で示す転送トランジスタがそれぞれ設けられている。
　転送トランジスタＭ１１１～Ｍ１３３の各ソースは、当該転送トランジスタを含む画素セルの増幅トランジスタにそれぞれ接続され、転送トランジスタＭ１１１～Ｍ１３３の各ゲートは、垂直走査回路２に接続する行選択線ＴＲＡＮＳ１～ＴＲＡＮＳ３の内、当該ゲートを含む画素セルが属する行に対応する行選択線に接続され、転送トランジスタＭ１１１～Ｍ１３３の各ドレインは、当該転送トランジスタを含む画素セルのフォトダイオードのカソード側とそれぞれ接続されている。
　各行の画素セルの転送トランジスタは、当該行の行選択線が選択されると、当該画素セルのフォトダイオードに蓄積された信号電荷を、当該画素セルの増幅トランジスタに転送する。
（２）（１）の変形例に係る固体撮像装置において、各画素セルの増幅トランジスタのドレインを直接、電源に接続する構成とすることとしてもよい。具体的には、以下に示すように構成することとしてもよい。
　図３は、本変形例に係る固体撮像装置の構成を示すブロック図である。同図に示すように、本変形例では、画素セル１１２～３３２の各画素セルの増幅トランジスタのソースは、当該増幅トランジスタを含む画素セルの選択トランジスタのドレインに接続されて当該選択トランジスタを介して対応する垂直信号線に接続され、当該増幅トランジスタのゲートは、当該増幅トランジスタを含む画素セルの転送トランジスタのソース及び、当該増幅トランジスタを含む画素セルのリセットトランジスタのソースにそれぞれ接続され、当該増幅トランジスタのドレインは、直接、電源に接続されている。
（３）（２）の変形例に係る固体撮像装置において、さらに各画素セルの選択トランジスタをなくす構成とすることとしてもよい。具体的には、以下に示すように構成することとしてもよい。
　図４は、本変形例に係る固体撮像装置の構成を示すブロック図である。同図に示すように、本変形例では、画素セル１１３～３３３の各画素セルの増幅トランジスタのソースは、対応する垂直信号線に直接、接続され、当該増幅トランジスタのゲートは、当該増幅トランジスタを含む画素セルの転送トランジスタのソース及び、当該増幅トランジスタを含む画素セルのリセットトランジスタのソースにそれぞれ接続され、当該増幅トランジスタのドレインは、それぞれ、垂直走査回路２に接続する行選択線ＶＤＤＣＥＬＬ１～ＶＤＤＣＥＬＬ３の内の当該ドレインを含む画素セルが属する行に対応する行選択線に接続されている。
（４）実施の形態１及び（２）、（３）の変形例に係る固体撮像装置においては、各垂直信号線に接続されている負荷トランジスタ毎に、当該負荷トランジスタとカレントミラーを構成する基準電流源回路を設けることとしたが、基準電流源回路を、各垂直信号線に接続されている負荷トランジスタ毎に設けることは、必須要件ではなく、少なくとも２箇所以上に設けることとすればよい。
　例えば、所定数の垂直信号線毎に当該垂直信号線に接続されている負荷トランジスタとカレントミラーを構成する基準電流源回路を設けることとしてもよい。
所定数は、２以上の何れかの整数であればよい。図５は、所定数が２の場合の固体撮像装置の構成の具体例を示す。同図に示すように、固体撮像装置には、２本の垂直信号線毎（図５に示すＶ１とＶ２、Ｖ３とＶ４）に各１つの基準電流源回路（図５の８ａ、８ｃ）が設けられている。
　このように、基準電流源回路の数を適正な数にすることにより、全ての負荷トランジスタについて基準電流源回路を設けた場合に比べ、半導体素子の数を少なくすることができ、その分、固体撮像装置のレイアウト面積を小さくすることができる。
　本発明は、ビデオカメラ、デジタルカメラ及びカメラ付き携帯電話等を代表とする画像入力装置などに用いられる固体撮像装置に利用することができる。
１　　　　　　　　　　　　　　　撮像部
２　　　　　　　　　　　　　　　垂直走査回路
３ａ～３ｃ　　　　　　　　　　　クリップ回路
４　　　　　　　　　　　　　　　ＧＮＤライン
５　　　　　　　　　　　　　　　電圧入力端子
６　　　　　　　　　　　　　　　制御線
７　　　　　　　　　　　　　　　電源線
８、８ａ～８ｃ、８０ａ～８０ｃ　基準電流源回路
９　　　　　　　　　　　　　　　ＣＤＳ回路
１０　　　　　　　　　　　　　　水平走査回路
１１０～３３３　　　　　　　　　画素セル
Ｄ１１～Ｄ３３　　　　　　　　　フォトダイオード
Ｍ１１１～Ｍ１３３　　　　　　　転送トランジスタ
Ｍ２１１～Ｍ２３３　　　　　　　リセットトランジスタ
Ｍ３１１～Ｍ３３３　　　　　　　増幅トランジスタ
Ｍ４１１～Ｍ４３３　　　　　　　選択トランジスタ
Ｍ５０、Ｍ９２、Ｍ９３　　　　　基準トランジスタ
Ｍ５１～Ｍ５３　　　　　　　　　負荷トランジスタ
Ｍ１０１～Ｍ１０３　　　　　　　ＰＭＯＳトランジスタ
ＭＲ１～ＭＲ８　　　　　　　　　切替トランジスタ
Ｖ１～Ｖ４　　　　　　　　　　　垂直信号線
ＳＥＬ１～ＳＥＬ３　　　　　　　　　　行選択線
ＲＳＴ１～ＲＳＴ３　　　　　　　　　　リセット信号線
ＴＲＡＮＳ１～ＴＲＡＮＳ３　　　　　　行選択線
ＶＤＤＣＥＬＬ１～ＶＤＤＣＥＬＬ３　　行選択線

Claims (4)

  1. 　受光量に応じて信号電荷を生成する光電変換素子と、生成した信号電荷を信号電圧として増幅して出力する増幅トランジスタとを含む行列状に配置された複数の画素セルと、
    　各列において同一列の画素セルの出力が共通に接続されている複数の垂直信号線と、
    　定電流源に接続され、当該定電流源から定電流の供給を受ける基準トランジスタをそれぞれ含む、少なくとも2個以上の基準電流源回路と、
    　各列の垂直信号線に１個ずつ接続され、各ゲートが何れかの基準電流源回路に含まれる基準トランジスタのゲートと接続され、当該基準トランジスタとカレントミラーを構成する複数の負荷トランジスタと、
    　を備え、
    　各列の垂直信号線に接続されている前記各負荷トランジスタ及び前記各基準トランジスタは、それぞれ異なる箇所で共通の接地線に接続され、
    　前記接地線上において、各カレントミラーを構成する前記基準トランジスタと前記負荷トランジスタとがそれぞれ前記接地線と接続する接続点間の距離が、前記接地線上における前記各負荷トランジスタの隣接する接続点間の距離よりも短い箇所が２箇所以上ある
    　ことを特徴とする固体撮像装置。
  2. 　前記基準電流源回路は、各列の垂直信号線に接続されている負荷トランジスタ毎に設けられ、当該基準電流源回路に含まれる基準トランジスタと当該負荷トランジスタとがそれぞれ前記接地線と接続する接続点間の距離が、前記接地線上における前記各負荷トランジスタの隣接する接続点間の距離よりも短い
    　ことを特徴とする請求項１記載の固体撮像装置。
  3. 　前記各基準電流源回路の内、所定の1つの前記基準電流源回路には、当該基準電流源回路以外の前記各基準電流源回路の基準トランジスタに定電流を流すための給電のオン、オフを切替える給電切替スイッチが設けられ、
    　前記所定の１つを除く前記各基準電流源回路には、当該基準電流源回路の基準トランジスタのゲートと当該基準トランジスタとカレントミラーを構成する負荷トランジスタのゲートとの接続のオン、オフを切替える第１切替スイッチと、当該負荷トランジスタのゲートと前記所定の１つの前記基準電流源回路の基準トランジスタのゲートとの接続のオン、オフを切替える第２切替スイッチとが設けられ、
    　前記給電切替スイッチ及び各第１切替スイッチに共通に接続され、前記給電切替スイッチ及び各第１切替スイッチを全てオンにするか、全てオフにするかの切替を行う第１制御信号線と、
    　各第２切替スイッチに共通に接続され、各第２切替スイッチを全てオンにするか、全てオフにするかの切替を行う第２制御信号線と、
    　を備え、
    　第１及び第２制御信号線を用いてスイッチの切替を行わせることが可能な
    　ことを特徴とする請求項２記載の固体撮像装置。
  4. 　前記基準電流源回路は、それぞれ所定数の垂直信号線毎に当該垂直信号線に接続されている負荷トランジスタについて設けられ、当該基準電流源回路に含まれる基準トランジスタと当該負荷トランジスタとがそれぞれ前記接地線と接続する接続点間の距離が、前記接地線上における前記各負荷トランジスタの隣接する接続点間の距離よりも短い
    　ことを特徴とする請求項１記載の固体撮像装置。
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