JP2008124527A - 固体撮像装置及び撮像装置 - Google Patents

Abstract

【課題】 回路規模の拡大を招くことなく、太陽黒化補正と縦筋補正を有効に行う。
【解決手段】 有効画素領域１００の各画素列に対応して１ライン分の画素ダミーアンプトランジスタ１２１、及び画素ダミー選択トランジスタ１２２を設けて画素ダミー領域を構成し、さらに、各画素ダミーアンプトランジスタ１２１にバイアス電圧を印加する補正バイアス回路１２３を設け、ブランキング期間に縦筋の補正を行う機能と、リセット時の電圧をクランプする太陽黒化補正の機能とを具備した補正部１２０を構成する。ここで、画素ダミーのアンプトランジスタ１２１及び画素ダミー選択トランジスタ１２２として、有効画素領域１００におけるアンプトランジスタ１０３及び選択トランジスタ１０５と同種類のトランジスタを用いる。
【選択図】図１

Description

本発明は、画像に生じる縦筋補正用と太陽黒化補正用の回路を有する固体撮像装置及び、その固体撮像装置を用いた撮像装置に関する。

従来より、複数の画素を２次元配列で設けた画素アレイ部を有し、この画素アレイ部の各画素で読み取った画素信号を各画素列毎に順次読み出し、各列信号にＣＤＳ処理等を施して画像信号に変換して出力するＣＭＯＳイメージセンサが提供されている。
このＣＭＯＳイメージセンサでは出力信号が列毎、あるいは出力信号経路毎にばらつきをもつことで、筋状の固定パターンノイズが発生し易い。
そのためフォトダイオードと接続されない画素外アンプトランジスタを利用して縦筋ノイズ補正用のデータを得る手法が提案されている（例えば特許文献１参照）。
この画素外アンプトランジスタは、有効画素の画素内アンプトランジスタとペアで動作するものであり、画素内アンプトランジスタに対して画素外アンプトランジスタのサイズを大きくすることにより、見かけ上のアンプトランジスタのサイズを拡大して閾値のばらつきを抑え、かつ動作点を任意に変更できることにより、ゲイン性の縦筋の補正を可能としたものである。

また、ＣＭＯＳイメージセンサの別の問題として、非常に大きな光が入射された際に出力信号が急激に低下し、その部分が黒く見えるという黒化現象がある。この対策としては、画素内にフォトダイオードを持たないアンプ（以下、画素ダミーアンプトランジスタという）を形成するとともに、画素から出力されるリセット電圧が超大光量入射を示す異常値であることを検知する手段を設け、超大光量入射の検出時に、リセット電圧を画素ダミーアンプトランジスタの出力電圧で置き換えるようにする方法が提案されている（例えば特許文献２参照）。
ここで、画素ダミーアンプトランジスタはリセット信号期間にのみに動作し、必要に応じてリセット電圧を置き換えるというクランプ手法である。

図１９は、このような従来技術を適用した固体撮像装置（ＣＭＯＳイメージセンサ）の全体構成を示す回路図である。
図示のように、このイメージセンサにおいて、有効画素領域２００には、複数の画素が２次元マトリクス状に配列されている。各画素には、光電変換を行うフォトダイオード２０１と、転送トランジスタ２０２、アンプトランジスタ２０３、リセットトランジスタ２０４、及び選択トランジスタ２０５といった画素トランジスタが設けられている。
また、垂直駆動回路２１０は、各画素トランジスタに対し、転送パルス（ＴＲＧ）、選択パルス（ＳＥＬ）、リセットパルス（ＲＳＥ）等を供給し、フォトダイオード２０１によって得られた信号電荷を画素信号（ＳＩＧ）に変換して垂直信号線２２０に出力するよう制御する。なお、垂直信号線２２０は画素列毎に設けられ、それぞれ電流源２２１が接続され、出力端が画素信号読み出し回路２２２に接続されている。
また、縦筋補正部２３０は、画素外アンプトランジスタ２３１、画素外選択トランジスタ２３２、縦筋補正用バイアス回路２３３より構成され、垂直駆動回路２１０からの選択パルスによって有効画素のアンプトランジスタとペアで動作する。
また、太陽黒化補正部２４０は、画素ダミーアンプトランジスタ２４１、画素ダミー選択トランジスタ２４２、太陽黒化補正バイアス回路２４３より構成され、垂直駆動回路２１０からの選択パルスによってリセット期間に必要によってクランプ用電圧を出力する。

また、画素信号読み出し回路２２２は、垂直駆動回路２１０から出力される１ライン分の画素信号を保持し、水平シフトレジスタ２２３の制御によって１ライン分の画素信号を順次水平方向に転送し、アナログフロントエンド（ＡＦＥ）２５０に出力する。
アナログフロントエンド（ＡＦＥ）２５０には、ＣＤＳ（相関二重サンプリング）、ＡＧＣ（ゲインコントロール）等が設けられ、画素信号読み出し回路２２２から出力される画素信号に必要に応じてゲイン調整や高周波成分の除去等を行い、アナログ画像信号を生成してＡ／Ｄコンバータ（ＡＤＣ）２６０に出力する。Ａ／Ｄコンバータ（ＡＤＣ）２６０は、アナログフロントエンド（ＡＦＥ）２５０からの画像信号をデジタルデータに変換して出力処理部２７０に供給し、出力処理部２７０では、デジタルデータを出力用の信号に変換する信号処理を行い、さらに後段のＤＳＰ（デジタルシグナルプロセッサ）等を含む信号処理回路に出力する。
また、タイミング制御回路２８０は、以上の各部に必要なタイミング信号を供給する。
特開２００５−２２３８６０号公報 特許３５１７６１４号公報

しかしながら、上述した図１９に示す従来技術では、縦筋ノイズ補正用としての画素外アンプトランジスタと、太陽黒化補正用としての画素ダミーアンプトランジスタとを独立の回路構成によって実現しており、回路の大規模化を招いている。
また、画素トランジスタと画素ダミーアンプトランジスタが同じトランジスタでないため、閾値など、プロセスバラツキの影響が結果として補正のばらつきになる問題がある。
また、別の問題として従来構成では黒化現象の対策として用いられる補正用トランジスタが列毎に用いられていることにより、画素ダミーの閾値ばらつきにより補正部の動作時に新たに固定パターンノイズが生じてしまうという問題がある。

そこで本発明は、回路規模の拡大を招くことなく、太陽黒化補正と縦筋補正を有効に行うことが可能な固体撮像装置及び撮像装置を提供することを目的とする。

上述の目的を達成するため、本発明の固体撮像装置は、光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路とを有し、前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備したことを特徴とする。

また本発明の固体撮像装置は、光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路と、前記垂直信号線を画素行方向に短絡・分離するスイッチ手段とを有し、前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に、前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備し、前記縦筋補正手段によって決定された補正量を前記太陽黒化補正手段のバイアス電圧発生器にフィードバックすることにより、前記画素ダミー増幅トランジスタに対するバイアス電圧のばらつきを補正し、前記リセット電圧を置き換えて太陽黒化補正を行うことを特徴とする。

また本発明の撮像装置は、被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、前記固体撮像装置は、光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路とを有し、前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備したことを特徴とする。

また本発明の撮像装置は、被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、前記固体撮像装置は、光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路と、前記垂直信号線を画素行方向に短絡・分離するスイッチ手段とを有し、前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に、前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備し、前記縦筋補正手段によって決定された補正量を前記太陽黒化補正手段のバイアス電圧発生器にフィードバックすることにより、前記画素ダミー増幅トランジスタに対するバイアス電圧のばらつきを補正し、前記リセット電圧を置き換えて太陽黒化補正を行うことを特徴とする。

本発明の固体撮像装置によれば、太陽黒化補正手段と縦筋補正手段とで共通の画素ダミートランジスタを用いることにより、従来に比べレイアウト面積の縮小化、回路削減による低消費電力化を実現することができる。
また、従来の固体撮像装置では対応できていない太陽黒化補正手段のトランジスタばらつきによる固定パターンノイズを低減する縦筋補正手段を実現でき、画質の向上を実現できる。

また、本発明の撮像装置によれば、固体撮像装置の太陽黒化補正手段と縦筋補正手段とで共通の画素ダミートランジスタを用いることにより、従来に比べレイアウト面積の縮小化、回路削減による低消費電力化を実現することができる。
また、従来の固体撮像装置では対応できていない太陽黒化補正手段のトランジスタばらつきによる固定パターンノイズを低減する縦筋補正手段を実現でき、画質の向上を実現できる。

図１は本発明の実施の形態による固体撮像装置（ＣＭＯＳイメージセンサ）の全体構成を示すブロック図である。
図示のように、本実施の形態によるＣＭＯＳイメージセンサは、複数の画素を２次元方向に配列した有効画素領域１００と、画素を選択する垂直駆動回路１１０と、太陽黒化補正部及び縦筋補正部を共通化した補正部１２０と、画素信号読み出し回路１３０と、水平シフトレジスタ１４０と、アナログフロントエンド（ＡＦＥ）１５０と、Ａ／Ｄコンバータ（ＡＤＣ）１６０と、出力処理部１７０と、タイミング制御回路１８０とを有する。

このような構成において、有効画素領域１００の各画素には、光電変換を行うフォトダイオード１０１と、転送トランジスタ１０２、アンプトランジスタ１０３、リセットトランジスタ１０４、及び選択トランジスタ１０５といった画素トランジスタが設けられている。
また、垂直駆動回路１１０は、各画素トランジスタに対し、転送パルス（ＴＲＧ）、選択パルス（ＳＥＬ）、リセットパルス（ＲＳＥ）等を供給し、フォトダイオード１０１によって得られた信号電荷を画素信号（ＳＩＧ）に変換して垂直信号線１９０に出力するよう制御する。なお、垂直信号線１９０は画素列毎に設けられ、それぞれ電流源１９１が接続され、出力端が画素信号読み出し回路１３０に接続されている。
また、補正部１２０は、１ライン分の画素ダミーアンプトランジスタ１２１、及び画素ダミー選択トランジスタ１２２と、各画素ダミーアンプトランジスタ１２１に共通のバイアス電圧を印加する補正バイアス回路１２３等より構成され、縦筋補正と太陽黒化補正の動作を行う。なお、画素ダミーアンプトランジスタ１２１と画素ダミー選択トランジスタ１２２をまとめて画素ダミーまたは画素ダミートランジスタという。
そして、本例では、画素ダミーのアンプトランジスタ１２１及び画素ダミー選択トランジスタ１２２として、有効画素領域におけるアンプトランジスタ１０３及び選択トランジスタ１０５と同種類のトランジスタを用いている。なお、その詳細については後述する。

また、画素信号読み出し回路１３０は、垂直駆動回路１１０から出力される１ライン分の画素信号を保持し、水平シフトレジスタ１４０の制御によって１ライン分の画素信号を順次水平方向に転送し、アナログフロントエンド（ＡＦＥ）１５０に出力する。
アナログフロントエンド（ＡＦＥ）１５０には、ＣＤＳ（相関二重サンプリング）、ＡＧＣ（ゲインコントロール）等が設けられ、画素信号読み出し回路１３０から出力される画素信号に必要に応じてゲイン調整や高周波成分の除去等を行い、Ａ／Ｄコンバータ（ＡＤＣ）１６０に出力する。Ａ／Ｄコンバータ（ＡＤＣ）１６０は、アナログフロントエンド（ＡＦＥ）１５０からの画像信号をデジタルデータに変換して出力処理部１７０に供給し、出力処理部１７０では、デジタルデータを出力用の信号に変換する信号処理を行い、さらに後段のＤＳＰ（デジタルシグナルプロセッサ）等を含む信号処理回路に出力する。
また、タイミング制御回路１８０は、以上の各部に必要なタイミング信号を供給する。

次に、本実施の形態で特徴となる補正部１２０の画素ダミートランジスの構成について説明する。
図２は有効画素領域の画素トランジスタと補正部の画素ダミートランジスタの第１の実施例を示す回路図である。ここでは、図２を用いて各トランジスタの電圧降下について説明する。
まず、フォトダイオード１０１で蓄積された信号は転送トランジスタ１０２を介してアンプトランジスタ１０３のゲートに入力される。このアンプトランジスタ１０３はソースフォロア回路になっているため、アンプトランジスタ１０３のソース電位はゲートレベルＶＧより約Ｖｔｈ分降下したレベルになり、出力信号（ＳＩＧ）としては選択トランジスタ１０５のＶＤＳ分をさらに差し引いた電位となる。
ここで選択トランジスタ１０５は線形領域（スイッチ）動作をしているため、プロセスのバラツキとしてはアンプトランジスタ１０３のＶｔｈがバラツキの主要因である。太陽黒化補正として用いられるクランプ電圧レベルは画素ダミーアンプトランジスタ１２１の電圧のゲート電圧から約Ｖｔｈ分を差し引いた値であるため、画素トランジスタと画素ダミートランジスタが同じ種類でない場合、プロセスがばらついたときに、クランプレベルが所望の値とならない問題が起こる。

よって、本例のように、画素ダミーアンプトランジスタ１２１として有効画素領域におけるアンプトランジスタ１０３、選択トランジスタ１０５と同種類のトランジスタを用いることにより、プロセスばらつきの影響を低減することができる。ここでの同種類とは、プロセス工程が同一であることであり、例えば注入イオン種などが同一であるようなトランジスタを意味する。
また、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることによってソースフォロアでの電圧降下分、及び選択トランジスタでのＶＤＳ分も同じにすることができる。サイズ比を同じくすることにより、巨大光量時においてのクランプ電位を与えるために有効画素でのフローティングディフュージョン（ＦＤ）の電位（アンプのゲート電位に相当）とほぼ同電位で画素ダミートランジスタのゲートにバイアスを行うことができ、プロセス変動に強い構成となる。
トランジスタサイズの大きさとしては縦筋補正時でのばらつき低減のために画素ピッチに収まる最大のサイズを選ぶのが望ましい。さらに画素ダミーを複数回読み出すことによりランダムノイズを削減することも可能である。

図３は有効画素領域の画素トランジスタと補正部の画素ダミートランジスタの第２の実施例を示す回路図である。なお、図２に示す実施例と共通の要素については同一符号を付して説明する。
図２に示した実施例では、アンプトランジスタ１０３、１２１が垂直信号線側に接続され、選択トランジスタ１０５、１２２が電源電圧側に接続されていたが、図３に示すように、この実施例では、選択トランジスタ１０５、１２２が垂直信号線側に接続され、アンプトランジスタ１０３、１２１が電源電圧側に接続されている。本実施例の構成は、ＦＤレベルを選択トランジスタのスイッチングによるカップリングで持ち上げることで、ダイナミックレンジを広くしたい場合に考えられる。この場合においては、選択トランジスタはＳＩＧレベルを決める要因ではなくなり、画素アンプトランジスタと画素ダミーのアンプトランジスタを同種類のものを用いるだけでもバラツキに強い回路構成をとることができる。

図４は本例で用いる縦筋補正回路の構成例を示すブロック図である。
図示のように、この縦筋補正回路は、例えば出力処理部２７０内に設けられており、ＡＤＣ２６０からの回路ばらつき信号を加算平均する加算平均回路２９１と、この出力を保持するラインメモリ２９２と、ＡＤＣ２６０からの有効画素信号とラインメモリ２９２の信号とを減算して信号処理部２９０に出力する減算器２９３とを有する。
この縦筋補正回路では、１フレームでのブランキング期間（有効領域の画素は未選択）に、画素ダミーアンプトランジスタのゲートに黒信号出力レベル（電源電圧ＶＤＤ付近）、またはある一定の電圧レベルを入力することで、各カラムでの回路ばらつき信号を出力する。ここで複数回、画素ダミーアンプトランジスタから信号出力させ、加算平均回路２９１で加算平均することで、ランダムノイズを除去する。この出力を補正データとしてラインメモリ２９２に記憶する。そして、有効画素の読み出しの際にＡ／Ｄ変換後の有効画素信号から補正信号を減算器２９３によって差し引くことにより、画素信号読み出し回路の列毎のばらつきに起因した縦筋ノイズ（固定パターンノイズ）を除去する。
すなわち、本例では、画素ダミーは縦筋の検出に用い、その補正については後段の縦筋補正回路における信号処理により行うようにしたものである。

次にＣＭＯＳイメージセンサの１Ｖ期間動作を図１０に示す。まず、垂直同期信号をＸＶＳ、水平同期信号をＸＨＳとすると、センサ出力として有効画素出力の前後にブランキング期間が続く動作になる。このブランキング期間内に黒基準出力を出力する。
そして、本例の補正部１２０は、有効画素出力期間には太陽黒化部として動作し、ブランキング期間には縦筋補正部として補正用の信号を後段の縦筋補正回路に出力する。これにより、１Ｖ期間内に同一回路で２つの機能をもたせることが可能となる。
従来技術の縦筋補正として図１１、図１２に示すようなオフセット性、ゲイン性起因の縦筋補正が必要になる。すなわち、図１１、図１２は任意のＭ列とＮ列における入力信号出力信号の関係を示しており、図１１に示すＭ列とＮ列の間の黒レベルに基づくオフセット性によって縦筋が発生し、図１２に示すＭ列とＮ列の間のゲイン特性の差異によって縦筋が発生する。
このため画素ダミーアンプトランジスタのゲート電位はオフセット性の場合、黒レベル、ゲイン性を補正する場合は白レベルの電位を与える必要がある。

図６は、このような画素ダミーアンプトランジスタのゲート電位を制御するバイアス回路を示すブロック図である。
図示のように、本例のバイアス回路１２３は、縦筋補正用と太陽黒化補正用の複数のバイアス電圧を得るための分圧抵抗器１２３１と、このバイアス電圧を選択するためのセレクタ１２３２と、このセレクタ１２３２を制御するバイアス制御回路１２３３とを有する。
バイアス電圧の生成にあたって、電源とＧＮＤとの間を分圧抵抗器１２３１で分割し、バイアス制御回路１２３３によってセレクタ１２３２を制御し、所望の電圧値を画素ダミーアンプトランジスタのゲートに印加する。

図８はセレクタ１２３２の構成を示す回路図である。
図示のように、このセレクタ１２３２は、４つの分割電圧を無信号時と信号出力時とで個別に選択する４×２組のスイッチ群１２３２Ａと、無信号時と信号出力時とで選択するスイッチ群を切り換える選択回路１２３２Ｂとを有する。
バイアス制御回路１２３３の制御信号PDSELは無信号時と信号出力時とで選択するバイアス電圧を切り替えるための信号であり、制御信号BIASSELはセレクタ１２３２によって選択する電圧を指示するための出力信号である。
このように本実施の形態におけるバイアス回路は、従来は個別に設けた縦筋補正用と太陽黒化補正用のバイアス回路を１つの回路で実現することができる。

図７はバイアス回路の他の例としてＤ／Ａコンバータを用いた例を示す回路図である。
図示のように、本例のバイアス回路１２３は、縦筋補正用と太陽黒化補正用の複数のバイアス電圧を得るためのＤ／Ａコンバータ（ＤＡＣ）１２３４と、このＤ／Ａコンバータ１２３４のアナログバイアス電圧を画素ダミーアンプトランジスタのゲートに印加するバッファ１２３５と、Ｄ／Ａコンバータ１２３４にバイアス電圧を指示するデジタル信号を出力するバイアス制御回路１２３６とを有する。
このような構成により、バイアス制御回路１２３６によって与えられるデジタル値BIASSELをＤ／Ａコンバータ１２３４を介して所望のバイアス値を生成し、バッファ１２３５を介して画素ダミーアンプトランジスタのゲートに印加することにより、図６と同様の制御が可能である。

次に図１３〜図１５に基づいて、図６に示した回路による画素ダミーアンプトランジスタへのバイアス電圧の印加動作について説明する。
図１３はゲイン性の縦筋を補正する場合の水平期間タイミングを示している。
まず、画素ダミー選択トランジスタ（DummySEL）１２２により画素ダミー行が選択された後、リセット信号（RST）が入り、無信号期間となる。このときPDSELは無信号時でのバイアス設定値（ＶＤＤ付近）を選択し、画素ダミーアンプトランジスタ（DummyAMP）１２１のゲートへ出力する。
次に転送ゲート（TRG）がオンすることで信号出力期間になる。このときPDSELは補正対象である明時でのバイアス設定値を選択し、画素ダミーアンプトランジスタ１２１のゲートへ出力する。この動作は図１０でのブランキング期間の一部で出力され、ゲイン性の縦筋補正に用いられる。

次は図１４にオフセット性の縦筋を補正する場合の水平期間タイミングを示している。
ここでPDSELは無信号時でのバイアス設定値のみを選択し、画素ダミーアンプトランジスタ１２１のゲートにＶＤＤ付近が印加される。これにより、黒レベルでの縦筋補正が可能となる。

図１５は本実施の形態の有効期間での太陽黒化補正としての水平期間タイミングを示している。
無信号期間にのみクランプ動作するためPDSELがHigh出力の際に画素ダミーアンプトランジスタ１２１のゲートレベルに画素信号ＳＩＧでのクランプ電圧＋ソースフォロアによる電圧落ち分（約Ｖｔｈ）の電圧が印加される。電圧落ち分は画素ダミーアンプトランジスタ１２１の基板バイアスによるＶｔｈ変化であるため、約Ｖｔｈレベルとする。
また、信号出力期間では、この太陽黒化補正部をオフするために図１５では画素ダミーアンプトランジスタ１２１のゲートレベルとしてトランジスタがオフするようなレベル（例えばＧＮＤレベル）がかかる。また、補正部をオフする別の方法としては、画素ダミー選択トランジスタ１２２の選択信号SELをLowとすることでも同様な制御は可能である。
図１６は実際の太陽黒化補正部の動作を示す説明図である。
太陽光のような巨大光が入射されると、ＳＩＧレベルは破線のように電圧降下するが、太陽黒化補正部により無信号時のＳＩＧレベルがクランプされ、黒化現象を防ぐことができます。

図５は本実施の形態の第３の実施例における縦筋補正回路の構成を示す回路図である。
また、図９は図５に示す第３の実施例で用いるラッチ機能つき補正用バイアス回路の構成を示すブロック図である。
上述した第１の実施例では、画素ダミーで縦筋検出を行い、後段の演算処理によって縦筋補正を行うようにしたが、この第３の実施例では、この縦筋補正回路の機能を用いて太陽黒化補正用の補正値を算出し、この補正値を太陽黒化補正部のバイアス制御回路にフィードバックし、太陽黒化補正時における画素ダミートランジスタのばらつきを補正し、固定パターンノイズを低減するようにしたものである。

まず、図５に示す縦筋補正回路は、ＡＤＣ１６０からの回路ばらつき信号を加算平均する加算平均回路３０１と、加算平均回路３０１によって加算平均された画素ダミーアンプトランジスタの出力信号の平均値を保持する保持回路３０２と、加算平均回路３０１によって加算平均された画素ダミーアンプトランジスタのショート時の出力信号の平均値を保持する保持回路３０３と、後述するシャントトランジスタのオン時およびオフ時における演算指示を加算平均回路３０１及び各保持回路３０２、３０３に入力するＯＲ回路３０４と、各保持回路３０２、３０３の出力を減算する減算器３０５と、減算器３０５の出力を格納してバイアス制御回路３１３に出力するラインメモリ３０６とを有する。なお、ラインメモリ３０６は、図４に示した縦筋補正時のデータを格納するためのラインメモリと、太陽黒化補正時の補正値を格納するためのラインメモリを兼用するものである。

次に図９おいて、各列の画素ダミー選択トランジスタ１２２と垂直信号線１９０との間にはシャントトランジスタ３２０が設けられ、各列の画素ダミーアンプトランジスタ１２１及び画素ダミー選択トランジスタ１２２の間の分離・短絡を制御する構成となっている。
補正用バイアス回路は、各列に対応するバイアス回路３１０Ａ、３１０Ｂ、……を有している。各バイアス回路３１０Ａ、３１０Ｂ……は、分圧抵抗器３１１Ａ、３１１Ｂ……、セレクタ３１２Ａ、３１２Ｂ……、バイアス制御回路３１３Ａ、３１３Ｂ……を有する。
すなわち、本例では、シャントトランジスタ３２０によって各列の画素ダミーを分離した状態では、各画素ダミーアンプトランジスタに個別のバイアスを印加して出力させ、逆にシャントトランジスタ３２０によって各列の画素ダミーを短絡した状態で、各列で共通の画素ダミーアンプトランジスタ出力を得るようになっている。

以下、図９に示す回路の動作について説明する。
まず図９における画素ダミーアンプトランジスタ１２１の入力として全ての列に同電位を入力した状態にする。そこでシャントトランジスタ３２０をオフとして、各列毎にオフセット性の縦筋補正を行う。
ここで通常はオフセット性の補正として黒レベルを出力するが、太陽黒化補正として入力される電位も無信号時の信号レベルを黒レベルに補正するという考え方よりほぼ同電位になる。
そこで本例では、オフセット性の縦筋補正の際に、ゲート電圧にクランプ電圧＋約Ｖｔｈのバイアスを印加し、画素ダミーを含む各カラムでの回路バラツキ信号を出力する。ここで複数回、画素ダミーを出力させ、加算平均回路３０１によって加算平均することで、ランダムノイズを除去し、その出力を保持回路３０２に保持する。

次に列間を横つなぎするシャントトランジスタ３２０をオンとし、各列の画素ダミーをショートする。このショート時の出力を同様に加算平均回路３０１によって加算平均し、保持回路３０３に保持した後、両保持回路３０２、３０３に保持した値を減算器３０５によって減算し、ダミー平均値とショート平均値の差をとり、ラインメモリ３０６に記憶する。
このように各列の画素ダミーをショートすることで、各画素ダミーの特性ばらつきは平均化され、各列での回路による縦筋の成分が出力される一方、各列の画素ダミーをショートしないときは画素ダミーを含む各列での縦筋成分が出力される。よって、ラインメモリ３０６に記憶された差分は画素ダミートランジスタによるバラツキを意味している。なお、ここでシャントトランジスタ３２０のオン／オフはブランキング期間に行うものとする。

次に、この出力差をバイアス制御回路３１３にフィードバックし、その値をラッチすることで、各画素列での画素ダミーアンプトランジスタ１２１へのバイアス電圧から差し引いた値を有効期間に印加する構成とする。
これにより、有効期間における画素ダミートランジスタ間のばらつきを補正することができ、従来の構成では補正しきれていない太陽黒化補正部での明時の固定パターンノイズも除去することが可能になる。
なお、この補正値をラッチする動作はスタートアップ時にのみ行ってもよいし、数フレーム毎のブランキング期間の一部で行うことにより、環境の変化等に対応する構成にしてもよい。また、本動作でのラインメモリを従来の縦筋補正で使用するラインメモリと兼用することで、レイアウト面積を削減することも可能である。
また、本例では時系列の出力信号をＡＦＥに入力し、ＡＤＣによりデジタル化し、デジタル信号として出力される方式をもって説明したが、列毎にＡ／Ｄ変換をする方式でも同様な構成で実現することができる。

以上のように本実施の形態では、太陽黒化補正部と縦筋補正部とで共通の要素を用いることにより、従来に比べレイアウト面積の縮小化、回路削減による低消費電力化を実現することができる。
また、従来では対応できていない太陽黒化補正部のトランジスタばらつきによる固定パターンノイズを低減する縦筋補正回路を実現できる。
さらに画素ダミートランジスタとして有効画素のトランジスタと同種類のトランジスタを用いることにより、補正部での閾値ばらつき自体を低減することも可能である。

なお、上述した実施の形態では、１画素内にフォトダイオードと、転送トランジスタ、アンプトランジスタと、リセットトランジスタと、選択トランジスタとを具備した４トランジスタ構成のイメージセンサについて説明したが、本発明は４トランジスタ構成のイメージセンサに限らず、他の画素構成を用いたイメージセンサにも適用できるものである。
例えば、選択トランジスタを除去した３トランジスタ構成のものが提供されており、この場合にも、画素ダミー領域を設けて上記と同様の効果を得ることが可能である。
図１７は、この場合の構成例を示す回路図である。
このイメージセンサは、いわゆるＦＤdriving方式と呼ばれるものであり、図示のように、アンプトランジスタ１０３とリセットトランジスタ１０４のドレインに接続したＤＲＮ信号の制御により、選択トランジスタのない３トランジスタ構成でアンプトランジスタの選択動作を行うものである。
したがって、このイメージセンサでは、図１に示す構成から、有効画素領域の各画素における選択トランジスタを削除し、それと同様の構成で画素ダミー領域の画素ダミー選択トランジスタを削除したものである。
このような構成においても、有効画素領域の各画素におけるアンプトランジスタ１０３と画素ダミー領域の画素ダミーアンプトランジスタ１２１に同一の種類のトランジスタを用いることにより、上記実施例と同様の効果を得ることが可能となる。
なお、その他は、図１に示すものと同様であるので、共通する構成に同一符号を付して説明は省略する。

また、本発明において、固体撮像装置は１チップ上にＣＭＯＳイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、ＣＭＯＳイメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素（制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等）と一体化された構成を撮像装置というものとする。

以下、本発明を適用した撮像装置の具体例を説明する。
図１８は本例のＣＭＯＳイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図１８において、撮像部４１０は、例えば図１に示したＣＭＯＳイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部４２０に出力する。
すなわち、撮像部４１０では、上述したＣＭＯＳイメージセンサの出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、デジタル撮像信号を生成して出力する。

また、撮像光学系４００は、鏡筒内に配置されたズームレンズ４０１や絞り機構４０２等を含み、ＣＭＯＳイメージセンサの受光部に被写体像を結像させるものであり、システムコントロール部４２０の指示に基づく駆動制御部４３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。

また、システムコントロール部４２０には、ＣＰＵ４２１、ＲＯＭ４２２、ＲＡＭ４２３、ＤＳＰ４２４、外部インターフェース４２５等が設けられている。
ＣＰＵ４２１は、ＲＯＭ４２２及びＲＡＭ４２３を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ４２４は、撮像部４１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース４２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部４２０に接続される外部要素（本例では、ディスプレイ４３０、メモリ媒体４４０、操作パネル部４５０）との間で、各種制御信号やデータをやり取りする。

ディスプレイ４３０は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体４４０は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ４４１に対してメモリ媒体を交換可能なものとなっている。メモリ媒体４４０としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部４５０は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ４２１は、この操作パネル部４５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。

このようなカメラ装置に、本発明を適用することにより、有効な縦筋補正や太陽黒化補正を可能とした高画質で、小型かつ低コストのカメラ装置を実現することができ、高品位の撮像装置を提供できる。なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。

また、本発明の固体撮像装置及び撮像装置において、撮像対象（被写体）としては、人や景色等の一般的な映像に限らず、偽札検出器や指紋検出器等の特殊な微細画像パターンの撮像にも適用できるものである。この場合の装置構成としては、図１８に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。

本発明の実施の形態による固体撮像装置を示す回路図である。 図１に示す固体撮像装置における有効画素領域の画素トランジスタと補正部の画素ダミートランジスタの第１の実施例を示す回路図である。 図１に示す固体撮像装置における有効画素領域の画素トランジスタと補正部の画素ダミートランジスタの第２の実施例を示す回路図である。 図１に示す固体撮像装置で利用可能な縦筋補正回路の構成例を示すブロック図である。 図１に示す実施の形態の第３の実施例における縦筋補正回路の構成を示す回路図である。 画素ダミーアンプトランジスタのゲート電位を制御するバイアス回路の一例を示すブロック図である。 画素ダミーアンプトランジスタのゲート電位を制御するバイアス回路の他の例を示すブロック図である。 図６に示すバイアス回路のセレクタ回路を示す回路図である。 図５に示す第３の実施例で用いるラッチ機能つき補正用バイアス回路の構成を示すブロック図である。 図１に示す固体撮像装置における１Ｖ期間動作を示すタイミングチャートである。 オフセット性の縦筋補正の例を示す説明図である。 ゲイン性の縦筋補正の例を示す説明図である。 ゲイン性の縦筋を補正する場合の水平期間タイミングを示すタイミングチャートである。 オフセット性の縦筋を補正する場合の水平期間タイミングを示すタイミングチャートである。 有効期間での太陽黒化補正の水平期間タイミングを示すタイミングチャートである。 実際の太陽黒化補正部の動作を示すタイミングチャートである。 本発明の他の実施の形態による固体撮像装置を示す回路図である。 本発明を適用した撮像装置の構成例を示すブロック図である。 従来技術を適用した固体撮像装置の全体構成を示す回路図である。

符号の説明

１００……有効画素領域、１１０……垂直駆動回路、１２０……補正部、１３０……画素信号読み出し回路、１４０……水平シフトレジスタ、１５０……アナログフロントエンド（ＡＦＥ）、１６０……Ａ／Ｄコンバータ（ＡＤＣ）、１７０……出力処理部、１８０……タイミング制御回路。

Claims (26)

1. 光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、
   前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、
   前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路とを有し、
   前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、
   前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備した、
   ことを特徴とする固体撮像装置。
2. 前記有効画素領域の増幅トランジスタと前記画素ダミー領域の増幅トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項１記載の固体撮像装置。
3. 前記有効画素領域の各画素に選択トランジスタが設けられるとともに、前記画素ダミー領域に画素ダミー増幅トランジスタに対応して画素ダミー選択トランジスタが設けられ、前記有効画素領域の選択トランジスタと前記画素ダミー領域の選択トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項２記載の固体撮像装置。
4. 前記太陽黒化補正手段で用いるバイアス電圧発生器と縦筋補正手段で用いるバイアス電圧発生器とを同一のバイアス電圧発生器としたことを特徴とする請求項１記載の固体撮像装置。
5. 前記縦筋補正手段は、画素ダミー増幅トランジスタの出力信号に基づいて縦筋補正を行う補正回路を有することを特徴とする請求項１記載の固体撮像装置。
6. 前記垂直信号線を画素行方向に短絡・分離するスイッチ手段を有することを特徴とする請求項１記載の固体撮像装置。
7. 前記バイアス制御回路は各画素列の画素ダミー増幅トランジスタに同一のバイアス電圧を供給することを特徴とする請求項１記載の固体撮像装置。
8. 前記バイアス制御回路は各画素列の画素ダミー増幅トランジスタ毎に個別のバイアス電圧を供給することを特徴とする請求項１記載の固体撮像装置。
9. 光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、
   前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、
   前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路と、
   前記垂直信号線を画素行方向に短絡・分離するスイッチ手段とを有し、
   前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に、前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、
   前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備し、
   前記縦筋補正手段によって決定された補正量を前記太陽黒化補正手段のバイアス電圧発生器にフィードバックすることにより、前記画素ダミー増幅トランジスタに対するバイアス電圧のばらつきを補正し、前記リセット電圧を置き換えて太陽黒化補正を行う、
   ことを特徴とする固体撮像装置。
10. 前記有効画素領域の増幅トランジスタと前記画素ダミー領域の増幅トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項９記載の固体撮像装置。
11. 前記有効画素領域の各画素に選択トランジスタが設けられるとともに、前記画素ダミー領域に画素ダミー増幅トランジスタと対応して画素ダミー選択トランジスタが設けられ、前記有効画素領域の選択トランジスタと前記画素ダミー領域の選択トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項１０記載の固体撮像装置。
12. 前記太陽黒化補正手段で用いるバイアス電圧発生器と縦筋補正手段で用いるバイアス電圧発生器とを同一のバイアス電圧発生器としたことを特徴とする請求項９記載の固体撮像装置。
13. 前記縦筋補正手段の縦筋検出による誤差信号を保持するラインメモリと、前記太陽黒化補正手段で用いる前記補正値を保持するラインメモリとを同一のラインメモリとしたことを特徴とする請求項９記載の固体撮像装置。
14. 被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、
    前記固体撮像装置は、
    光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、
    前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、
    前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路とを有し、
    前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、
    前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備した、
    ことを特徴とする撮像装置。
15. 前記有効画素領域の増幅トランジスタと前記画素ダミー領域の増幅トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項１４記載の撮像装置。
16. 前記有効画素領域の各画素に選択トランジスタが設けられるとともに、前記画素ダミー領域に画素ダミー増幅トランジスタと対応して画素ダミー選択トランジスタが設けられ、前記有効画素領域の選択トランジスタと前記画素ダミー領域の選択トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項１５記載の撮像装置。
17. 前記太陽黒化補正手段で用いるバイアス電圧発生器と縦筋補正手段で用いるバイアス電圧発生器とを同一のバイアス電圧発生器としたことを特徴とする請求項１４記載の撮像装置。
18. 前記縦筋補正手段は、画素ダミー増幅トランジスタの出力信号に基づいて縦筋補正を行う補正回路を有することを特徴とする請求項１４記載の撮像装置。
19. 前記垂直信号線を画素行方向に短絡・分離するスイッチ手段を有することを特徴とする請求項１４記載の撮像装置。
20. 前記バイアス制御回路は各画素列の画素ダミー増幅トランジスタに同一のバイアス電圧を供給することを特徴とする請求項１４記載の撮像装置。
21. 前記バイアス制御回路は各画素列の画素ダミー増幅トランジスタ毎に個別のバイアス電圧を供給することを特徴とする請求項１４記載の撮像装置。
22. 被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、
    前記固体撮像装置は、
    光電変換部、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタを含む複数の画素が２次元方向に配列され、各画素列毎に設けた垂直信号線に画素信号を出力する有効画素領域と、
    前記有効画素領域の各画素列に対応して画素ダミー増幅トランジスタが設けられ、前記垂直信号線に画素ダミー信号を出力する画素ダミー領域と、
    前記画素ダミー増幅トランジスタに印加するバイアス電圧を制御するバイアス制御回路と、
    前記垂直信号線を画素行方向に短絡・分離するスイッチ手段とを有し、
    前記有効画素領域の増幅トランジスタがリセットされた後に、前記有効画素領域から出力されるリセット電圧を検知し、予め決められた無信号期間における電圧範囲よりも大きい電圧範囲である場合に、前記画素ダミー増幅トランジスタによってリセット電圧を置き換える太陽黒化補正手段と、
    前記有効画素領域の非選択時に前記画素ダミー増幅トランジスタによって画素列毎の縦筋検出を行い、各画素列間の誤差を補正する縦筋補正手段とを具備し、
    前記縦筋補正手段によって決定された補正量を前記太陽黒化補正手段のバイアス電圧発生器にフィードバックすることにより、前記画素ダミー増幅トランジスタに対するバイアス電圧のばらつきを補正し、前記リセット電圧を置き換えて太陽黒化補正を行う、
    ことを特徴とする撮像装置。
23. 前記有効画素領域の増幅トランジスタと前記画素ダミー領域の増幅トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項２２記載の撮像装置。
24. 前記有効画素領域の各画素に選択トランジスタが設けられるとともに、前記画素ダミー領域に画素ダミー増幅トランジスタと対応して画素ダミー選択トランジスタが設けられ、前記有効画素領域の選択トランジスタと前記画素ダミー領域の選択トランジスタに同じ種類のトランジスタを用いたことを特徴とする請求項２３記載の撮像装置。
25. 前記太陽黒化補正手段で用いるバイアス電圧発生器と縦筋補正手段で用いるバイアス電圧発生器とを同一のバイアス電圧発生器としたことを特徴とする請求項２２記載の撮像装置。
26. 前記縦筋補正手段の縦筋検出による誤差信号を保持するラインメモリと、前記太陽黒化補正手段で用いる前記補正値を保持するラインメモリとを同一のラインメモリとしたことを特徴とする請求項２２記載の撮像装置。

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