WO2011104781A1 - 固体撮像装置およびカメラ - Google Patents

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WO2011104781A1
WO2011104781A1 PCT/JP2010/005378 JP2010005378W WO2011104781A1 WO 2011104781 A1 WO2011104781 A1 WO 2011104781A1 JP 2010005378 W JP2010005378 W JP 2010005378W WO 2011104781 A1 WO2011104781 A1 WO 2011104781A1
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WO
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signal
pixel
column
transistor
circuit
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PCT/JP2010/005378
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琢磨 中川
雅史 村上
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パナソニック株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device and a camera.
  • Patent Document 1 discloses a conventional technique for correcting vertical lines and blackouts with the same circuit.
  • FIG. 19 is a block diagram showing a conventional solid-state imaging device disclosed in Patent Document 1. As shown in FIG.
  • the solid-state imaging device 800 shown in the figure includes an effective pixel region 800A in which a plurality of pixels are arranged in a two-dimensional direction, a vertical drive circuit 810 that selects pixels, a blackout and vertical line correction unit 820, and a correction purpose.
  • a bias circuit 823, a column signal line 890 for reading out pixel signals for each pixel column, a current source 891 for each pixel column, a pixel signal readout circuit 830, a horizontal shift register 840, an analog front end (AFE) 850, An AD converter (ADC) 860, an output processing unit 870, and a timing control circuit 880 are included.
  • each pixel portion of the effective pixel region 800A includes a pixel transistor such as a photodiode 801 that performs photoelectric conversion, a transfer transistor 802, an amplification transistor 803, a reset transistor 804, and a selection transistor 805, and a photodiode 801.
  • a floating diffusion (FD) 806 that converts the photoelectrically converted signal charge into a signal voltage is provided.
  • the vertical drive circuit 810 supplies a transfer pulse (TRG), a selection pulse (SEL), a reset pulse (RST), and the like to each pixel transistor.
  • the floating diffusion 806 is at a reset level.
  • TRG is applied to the transfer transistor 802
  • the optical signal charge accumulated in the photodiode 801 is transferred to the floating diffusion 806, and the voltage of the floating diffusion 806 decreases from the reset level according to the amount of optical signal charge.
  • This voltage drop is amplified by a source follower circuit composed of an amplification transistor 803 and a current source 891, and the vertical drive circuit 810 applies SEL to the selection transistor 805 so that the pixel signal (V SIG ) is applied to the column signal line 890. Output to.
  • the pixel signal readout circuit 830 to which the output terminal of the column signal line 890 for each pixel column is connected holds the pixel signal for one line output from the column signal line 890 and controls the horizontal shift register 840.
  • the pixel signal for one line and the correction signal are sequentially transferred in the horizontal direction and output to the analog front end (AFE) 850.
  • the blackout / vertical line correction unit 820 includes a pixel dummy amplifier transistor 821 and a pixel dummy selection transistor 822.
  • the solid-state imaging device 800 of the related art disclosed in Patent Document 1 applies a bias voltage (pixel power supply voltage) for vertical line correction from the correction bias circuit 823 to the gate electrode of the pixel dummy amplifier transistor 821 provided in each column.
  • the output of the pixel dummy amplifier transistor 821 is read out to the column signal line 890 as a vertical line correction signal.
  • the wiring for supplying the pixel power supply voltage to each pixel portion in the effective pixel region 800A has a resistance component. Further, since a constant current flows through the column signal line 890 of each column from the current source 891, the pixel power supply voltage is changed between the pixel columns due to the so-called IR drop due to the wiring resistance of the wiring and the constant current. Has a potential difference.
  • FIG. 20 is a diagram for explaining an example of the voltage drop of the pixel power supply voltage.
  • a pixel power supply voltage is supplied from the pixel power supply bias circuit 910 provided at one end of the pixel region to each pixel unit, the mth column and nth as shown in the above figure due to the influence of the IR drop.
  • a potential difference occurs in the pixel power supply voltage between the columns. Therefore, the pixel signal output to the column signal line 990 has a shading component whose reset level varies from column to column due to the IR drop of the pixel power supply voltage.
  • a bias voltage corresponding to the pixel signal voltage is applied from the correction bias circuit 923 to the vertical line of each pixel column and the gate electrode of the pixel dummy amplifier transistor 921 of the blackout correction unit. Is done. However, since the bias voltage is commonly applied to all the columns, a vertical line correction signal having the same potential is output to the column signal line 990 in the m-th column and the n-th column.
  • the present invention provides a solid-state imaging device capable of obtaining excellent image characteristics by performing more accurate vertical line correction without causing shading caused by pixel power supply voltage fluctuations in each pixel column. And to provide a camera.
  • a solid-state imaging device includes a plurality of pixel portions arranged in a matrix, a plurality of column signal lines provided for each pixel column, A voltage generation circuit for generating a correction signal for correcting a pixel signal output from each of the pixel units, and a vertical line by calculating the pixel signal and the correction signal input via the plurality of column signal lines An output circuit that outputs a corrected pixel signal, and each of the plurality of pixel units applies a signal light according to the signal charge to a light receiving element that generates a signal charge according to a light reception intensity and a gate electrode.
  • the signal voltage is amplified and the pixel signal is output to the corresponding column signal line, and the reset signal is disposed between the gate electrode of the pixel signal amplification transistor and the pixel power supply voltage.
  • a correction signal amplification transistor provided corresponding to each of the plurality of column signal lines, and amplifying a gate voltage to generate the correction signal corresponding to the gate voltage; , Provided corresponding to each of the plurality of column signal lines, provided between the correction signal amplification transistor and the corresponding column signal line, and outputs or does not output the correction signal to the column signal line.
  • the voltage generation circuit is supplied to the gate electrode of the correction signal amplification transistor to the reset transistor of the pixel portion arranged in the same pixel column as the correction signal amplification transistor. When a pixel power supply voltage is supplied, a correction signal is output to a column signal line provided in the pixel column.
  • the pixel power supply voltage that is the reset component and the potential component of the pixel signal can be made equal to the pixel power supply voltage that is the potential component of the vertical line correction signal for each pixel column.
  • the shading component due to the influence of the pixel power supply voltage fluctuation can be suppressed, and effective vertical line correction can be realized.
  • the gate electrode of the correction signal amplification transistor and one of the source electrode and the drain electrode of the correction signal amplification transistor are a reset transistor in a pixel portion arranged in the same pixel column as the correction signal amplification transistor, and a pixel power supply
  • the other of the source electrode and the drain electrode of the correction signal amplification transistor may be connected to the correction signal switch transistor.
  • the gate electrode of the correction signal amplifying transistor that determines the magnitude of the correction signal is connected to the wiring connecting the reset transistor and the power supply line of the same pixel column, the potential component of the pixel signal It is possible to accurately match a certain pixel power supply voltage and a pixel power supply voltage that is a potential component of the vertical line correction signal. Therefore, the shading component due to the influence of the pixel power supply voltage fluctuation for each pixel column can be suppressed, and effective vertical line correction can be realized.
  • the pixel signal amplification transistor and the correction signal amplification transistor are preferably the same type of transistor.
  • the process steps of the pixel signal amplifying transistor and the correction signal amplifying transistor are the same, for example, the ion species are the same, and the channel width (W) and length (L ) To be equal, it is possible to cancel out variations in the voltage drop component between the gate and source of the amplification transistor. Therefore, in addition to the suppression of the shading component due to the influence of the pixel power supply voltage fluctuation described above, it is also possible to exclude the voltage drop component between the gate and the source of the amplification transistor from the corrected pixel signal.
  • a current source transistor provided corresponding to each of the plurality of column signal lines, for supplying a current to the pixel signal amplification transistor and the correction signal amplification transistor, and each of the plurality of column signal lines
  • a pixel signal selection transistor provided between the pixel signal amplification transistor and the corresponding column signal line, and controlling the timing of outputting the pixel signal to the column signal line,
  • the pixel signal selection transistor and the correction signal selection transistor are preferably the same type of transistor.
  • the process steps of the pixel signal selection transistor and the correction signal selection transistor are the same, for example, the ion species are the same, and the channel width (W) and length (L ) To be the same, it is possible to cancel out variations in the voltage drop component between the gate and the source of the selection transistor. Therefore, in addition to the suppression of the shading component due to the influence of the pixel power supply voltage fluctuation described above, it is also possible to exclude the voltage drop component between the gate and the source of the selection transistor from the corrected pixel signal.
  • a plurality of correction signal amplification transistors are arranged in parallel with respect to each of the plurality of column signal lines.
  • the pixel signal and the correction signal for one row output from the plurality of column signal lines are provided between the voltage generation circuit and the output circuit, and are stored for one row at a predetermined timing.
  • a column signal processing circuit that outputs the pixel signal and the correction signal to the output circuit, and the column signal processing circuit is provided corresponding to each of the plurality of column signal lines, and the pixel for each pixel column It is preferable to provide a column AD converter that AD converts the signal and the correction signal.
  • the vertical line correction signal for each pixel column can be AD-converted simultaneously in parallel, the readout period of the vertical line correction signal can be shortened.
  • a bias circuit for supplying a bias voltage to the gate electrode of the correction signal amplification transistor, and a switch circuit for switching a voltage to be supplied to the gate electrode of the correction signal amplification transistor between the pixel power supply voltage and the bias voltage;
  • the column signal processing circuit is provided between the voltage generation circuit and the output circuit corresponding to each of the plurality of column signal lines, and the gate of the correction signal amplification transistor is switched by switching the switch circuit.
  • a signal comparison circuit that compares a blackout determination signal, which is a correction signal generated by the correction signal amplification transistor, with a pixel signal output from the pixel signal amplification transistor during a period in which the bias voltage is applied to the electrode. And the signal comparison circuit is provided corresponding to each of the plurality of column signal lines.
  • the pixel signal On the basis of the result, it is determined whether or not the pixel portion corresponding to the pixel signal is in a black-out state, and if it is determined that the black portion is not in a black-out state, the pixel signal is output to the output circuit, If it is determined that the pixel is in a generated state, the pixel signal may be replaced with a blackout correction signal, and a signal replacement circuit that outputs the blackout correction signal to the output circuit may be provided.
  • the pixel power supply voltage that is the reset component and the potential component of the pixel signal can be made equal to the pixel power supply voltage that is the potential component of the blackout determination signal for each pixel column, and vertical line correction is performed.
  • blackout correction can be achieved with high accuracy.
  • the signal comparison circuit compares the voltage of the pixel signal output from the pixel signal amplification transistor by subtracting the voltage of the blackout determination signal generated by the correction signal amplification transistor, the signal replacement circuit is A difference value that is a result of subtraction by the signal comparison circuit is input, and when the difference value is equal to or less than a predetermined threshold, it is determined that the pixel portion corresponding to the pixel signal is not in a blackout occurrence state, When the pixel signal is output to the output circuit and the difference value is larger than a predetermined threshold value, it is determined that the pixel portion corresponding to the pixel signal is in a state where blackout occurs, and the pixel signal is corrected for blackout Instead of the signal, the blackout correction signal may be output to the output circuit.
  • a blackout occurrence state is obtained by using a difference value between a pixel signal including a pixel power supply voltage component that varies for each column signal line and a blackout determination signal including a pixel power supply voltage component that varies for each column signal line.
  • a blackout correction since the fluctuation component for each column of the pixel power supply voltage is canceled out in the difference value, it is possible to perform blackout correction with high accuracy.
  • the present invention can be realized not only as a solid-state imaging device having the above-described features, but also as a camera equipped with such a solid-state imaging device, has the same configuration and effects as described above.
  • the pixel power supply voltage that is the potential component of the pixel signal and the pixel power supply voltage that is the potential component of the vertical line correction signal can be made equal for each pixel column. Therefore, shading caused by pixel power supply voltage fluctuations for each pixel column can be suppressed, more accurate vertical line correction can be realized, and image quality can be improved.
  • FIG. 1 is a configuration block diagram of a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit configuration diagram of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram showing the configuration of the output circuit according to the embodiment of the present invention.
  • FIG. 4 is a timing chart of the synchronization signal of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 5 is a timing chart of each control signal in the pixel signal output period.
  • FIG. 6 is a timing chart of each control signal in the blanking period.
  • FIG. 7 is a circuit configuration diagram of a solid-state imaging device showing a first modification according to Embodiment 1 of the present invention.
  • FIG. 1 is a configuration block diagram of a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit configuration diagram of the solid-state imaging device according to Embodiment 1
  • FIG. 8 is a circuit configuration diagram of a solid-state imaging device showing a second modification example according to Embodiment 1 of the present invention.
  • FIG. 9 is a block diagram showing the configuration of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 10 is a circuit configuration diagram of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 11 is a circuit configuration diagram of the column circuit and the column signal processing circuit of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 12 is a diagram illustrating an example of a circuit configuration of an inverting amplifier included in the column circuit.
  • FIG. 13 is a timing chart of the synchronization signal of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 14 is a timing chart of each control signal in a blanking period in which vertical line correction is performed.
  • FIG. 15 is a timing chart of each control signal in a pixel signal output period in which blackout correction is performed.
  • FIG. 16 is a circuit configuration diagram of a solid-state imaging device showing a modification of the second embodiment of the present invention.
  • FIG. 17 is a configuration block diagram of a solid-state imaging device according to Embodiment 3 of the present invention.
  • FIG. 18 is a block diagram showing a configuration of an imaging apparatus (camera) according to Embodiment 4 of the present invention.
  • FIG. 19 is a block diagram illustrating a conventional solid-state imaging device disclosed in Patent Document 1.
  • FIG. 20 is a diagram illustrating an example of the voltage drop of the pixel power supply voltage.
  • FIG. 1 is a configuration block diagram of the solid-state imaging device according to Embodiment 1 of the present invention.
  • the solid-state imaging device 300 shown in the figure includes a pixel array 100 in which a plurality of pixel units 1 are arranged in a matrix, a pixel power supply bias circuit 10, a column signal line 190, a voltage generation circuit 231, a current source.
  • a circuit 191, a column signal processing circuit 250, a horizontal scanning circuit 140, a vertical scanning circuit 110, and an output circuit 200 are provided.
  • the pixel power supply bias circuit 10 has a function of supplying a power supply voltage to the pixel unit 1.
  • the column signal line 190 has a function of reading out a pixel signal and a vertical line correction signal for each column.
  • the voltage generation circuit 231 has a function of generating a vertical line correction signal, which is a correction signal for performing vertical line correction, for each pixel column and outputting it to the column signal line 190.
  • the current source circuit 191 includes an amplification unit that amplifies the pixel signal generated by each pixel unit 1 of the pixel array 100 and the vertical line correction signal generated by the voltage generation circuit 231 for each column.
  • the column signal processing circuit 250 has a function of subtracting offset variation for each pixel column and holding a pixel signal and a vertical line correction signal for one row.
  • the horizontal scanning circuit 140 has a function of sequentially selecting one row of pixel signals and vertical line correction signals held in the column signal processing circuit 250 and reading them to the output circuit 200.
  • the vertical scanning circuit 110 has a function of controlling a pixel reset operation, a charge accumulation operation, and a readout operation in units of rows.
  • the output circuit 200 includes an analog front end (AFE), an A / D converter (ADC), a vertical line correction circuit, and an output signal processing circuit, and subtracts the vertical line correction signal from the pixel signal to perform vertical line correction. Has the function to perform.
  • AFE analog front end
  • ADC A / D converter
  • ADC A / D converter
  • FIG. 2 is a circuit configuration diagram of the solid-state imaging device according to Embodiment 1 of the present invention.
  • the pixel power supply voltage is supplied from the pixel power supply bias circuit 10 to all the pixel units 1 in the pixel array 100.
  • the pixel unit 1 includes a photodiode (pixel) 101 that is a light receiving element that generates an optical signal charge by photoelectric conversion, a floating diffusion (FD) 106 that converts the optical signal charge of the photodiode 101 into a signal voltage, and a photodiode 101.
  • pixel photodiode
  • FD floating diffusion
  • a transfer transistor 102 for transferring the optical signal charge of the floating diffusion 106, a reset transistor 104 for resetting the signal voltage of the floating diffusion 106, an amplification transistor 103 for amplifying the signal voltage of the floating diffusion 106, and the pixel row
  • a selection transistor 105 that is a pixel signal selection transistor that selects a pixel and outputs a pixel signal to the column signal line 190 is provided.
  • a reset pulse signal (hereinafter sometimes referred to as RST), a transfer pulse signal (hereinafter sometimes referred to as TRAN), and a selection pulse signal (hereinafter sometimes referred to as SEL) are shown in FIG. 1 is supplied from the vertical scanning circuit 110 described in 1 to each pixel unit 1.
  • the floating diffusion 106 is set to the reset level.
  • the vertical scanning circuit 110 applies TRAN to the transfer transistor 102, the optical signal charge accumulated in the photodiode 101 is transferred to the floating diffusion 106, and the voltage of the floating diffusion 106 decreases in accordance with the amount of optical signal charge. To do.
  • this voltage drop is amplified by a source follower circuit composed of an amplification transistor 103 which is a pixel signal amplification transistor and a current source transistor 150, and the vertical scanning circuit 110 applies SEL to the selection transistor 105,
  • the pixel signal (V SIG ) is output to the column signal line 190.
  • the voltage generation circuit 231 generates a vertical line correction signal for each pixel column and outputs the vertical line correction signal to the column signal line 190.
  • the voltage generation circuit 231 is provided corresponding to the column signal line 190 for each pixel column, the amplification transistor 108 serving as a correction signal amplification transistor that outputs a vertical line correction signal, and the vertical line correction signal to the column signal line 190.
  • a selection transistor 109 that is a correction signal selection transistor that electrically switches between output and non-output.
  • a pixel power supply voltage Vs (k) for each pixel portion applied to the reset transistor 104 provided in the pixel portion 1 of each column is applied to the gate electrode of the amplification transistor 108 as a vertical line correction bias. For example, in FIG.
  • the gate electrode of the amplification transistor 108 in the k column is connected to the drain electrode of the reset transistor 104 in the same k column.
  • the pixel power supply voltage Vs (k) supplied to the pixels in the k column is directly applied to the gate electrodes of the amplification transistors 108 in the k column.
  • the column signal processing circuit 250 holds one row of pixel signals and vertical line correction signals output from the column signal line 190, and one row of pixel signals is controlled by the horizontal scanning circuit 140 shown in FIG.
  • the vertical line correction signal is transferred to the output circuit 200.
  • the output circuit 200 performs vertical line correction by subtracting a vertical line correction signal from the pixel signal for each pixel column.
  • the pixel unit 1 has a structure including one photodiode, a transfer transistor, a floating diffusion, a reset transistor, and an amplification transistor, that is, a so-called one-pixel one-cell structure.
  • the solid-state imaging device of the present invention includes a plurality of photodiodes in addition to the one-pixel / one-cell structure, and further shares any one or all of the floating diffusion, the reset transistor, and the amplification transistor in the unit cell.
  • a structure, a so-called multi-pixel 1-cell structure can be used.
  • the solid-state imaging device of the present invention may have a structure in which the photodiode is formed on the surface of the semiconductor substrate, that is, on the same side as the surface on which the gate terminal and the wiring of the transistor are formed.
  • a so-called back-illuminated image sensor (back-illuminated solid-state imaging device) structure formed on the back surface of the semiconductor substrate, that is, on the back surface side with respect to the surface on which the gate terminal and the wiring of the transistor are formed can also be used.
  • FIG. 3 is a block diagram showing the configuration of the output circuit according to the embodiment of the present invention.
  • the output circuit shown in the figure includes an analog front-end circuit (hereinafter referred to as AFE) 202, an analog-digital converter (hereinafter referred to as ADC) 203, a vertical line correction circuit 206, and an output signal processing circuit. 207.
  • AFE analog front-end circuit
  • ADC analog-digital converter
  • the AFE 202 adjusts the gain of the pixel signal and the vertical line correction signal transferred from the column signal processing circuit 250 shown in FIG. 1 as necessary, and outputs them to the ADC 203.
  • the ADC 203 converts the pixel signal and vertical line correction signal from the AFE 202 into digital data and outputs the digital data to the vertical line correction circuit 206.
  • the vertical line correction circuit 206 includes a column memory 204 and a subtracter 205.
  • the vertical line correction signal converted into digital data is stored in the column memory 204.
  • the pixel signal converted into digital data is subjected to vertical line correction of the pixel signal by subtracting the vertical line correction signal stored in the column memory 204 by the subtractor 205.
  • the pixel signal subjected to the vertical line correction is output to the output signal processing circuit 207 and converted into an external output signal by the output signal processing circuit 207.
  • FIG. 4 is a timing chart of the synchronization signal of the solid-state imaging device according to Embodiment 1 of the present invention.
  • the figure shows a time change in one frame period of the vertical synchronizing signal and the horizontal synchronizing signal.
  • one frame period is a period from when the pulse rises from the LOW state to the HIGH state until the next pulse rises.
  • the horizontal signal output period for one row is from when the pulse rises from the LOW state to the HIGH state until the next rise of the pulse.
  • the vertical line correction signal generated by the voltage generation circuit 231 is output to the column signal line 190 during the blanking period shown in FIG. 4 when the pixel signal is not selected.
  • the vertical scanning circuit 110 sets the selection correction pulse signal (SEL_CORRECT) of the voltage generation circuit 231 to the HIGH state to turn on the selection transistor 109, sets the SEL of the pixel unit 1 to the LOW state, and sets the selection transistor 105. By turning off, the vertical line correction signal is output to the column signal line 190.
  • the vertical scanning circuit 110 sets the SEL_CORRECT of the voltage generation circuit 231 to the LOW state to turn off the selection transistor 109, and sets the SEL of the pixel unit 1 to the HIGH state to turn on the selection transistor 105.
  • the pixel signal is output to the column signal line 190.
  • FIG. 5 is a timing chart of each control signal in the pixel signal output period. Specifically, it shows temporal changes in the potential of the reset pulse signal, transfer pulse signal, selection pulse signal, selection correction pulse signal, and column signal line 190 in the horizontal signal output period for one row in the pixel signal output period. .
  • the vertical scanning circuit 110 turns on the selection transistor 105 and turns off the selection transistor 109, so that SEL is fixed to HIGH and SEL_CORRECT is fixed to LOW.
  • the pixel power supply voltage is V DDCELL
  • the pixel signal is V SIG
  • the variation signal generated in the source follower circuit including the amplification transistor 103 and the current source circuit 191 is V ⁇
  • the voltage drop between the drain and source of the selection transistor 105 is calculated.
  • V DS1 is a voltage drop between the gate and the source of the amplification transistor 103 due to the source follower operation, and is V TH1 .
  • the column signal line 190 is set to a high state by setting the RST applied to the reset transistor 104 of the pixel portion 1 to the HIGH state.
  • the TRAN applied to the transfer transistor 102 is set to the HIGH state, so that the signal of the column signal line 190 is equivalent to the signal V SIG corresponding to the optical signal charge accumulated in the photodiode 101.
  • the voltage drops. Therefore, the pixel signal potential of the column signal line 190 is V DDCELL -V SIG -V ⁇ -V TH1 -V DS1 (Formula 2) It can be expressed as.
  • FIG. 6 is a timing chart of each control signal in the blanking period. Specifically, a time change in the potential of the reset pulse signal, the transfer pulse signal, the selection pulse signal, the selection correction pulse signal, and the column signal line 190 in the horizontal signal output period for one row in the blanking period is shown.
  • the vertical scanning circuit 110 turns off the selection transistor 105 and turns on the selection transistor 109, so that SEL is fixed LOW and SEL_CORRECT is fixed HIGH.
  • RST and TRAN are each fixed to LOW.
  • the variation signal generated in the source follower circuit including the amplification transistor 108 and the current source circuit 191 is V ⁇
  • the voltage drop between the drain and source of the selection transistor 109 is V DS2
  • the gate of the amplification transistor 108 by the source follower operation ⁇ Let V TH2 be the voltage drop across the source.
  • the vertical line correction signal potential of the column signal line 190 during the blanking period is V DDCELL -V ⁇ -V TH2 -V DS2 (Formula 3) It can be expressed as.
  • the potential of the pixel signal subjected to vertical line correction can be obtained by subtracting the vertical line correction signal potential (Equation 3) from the pixel output signal potential (Equation 2) for each column in the output circuit 200 in the subsequent stage.
  • V SIG- (V ⁇ -V ⁇ ) (Formula 5) It becomes.
  • the pixel power supply voltage V DDCELL component is erased.
  • V DDCELL supplied to the pixel unit 1 FIG. 2, wherein the Vs (k)), the pixel portion 1 and the same row on the arranged amplifying transistor 108 pixel source voltage V DDCELL supplied to ( 2 (Vs (k)) shown in FIG. 2 has the same value, the connection point between the common power supply line connected to the pixel power supply bias circuit 10 and the reset transistor 104, and the common power supply line and the amplification transistor 108 This is because a connection point is provided for each column.
  • V DDCELL that is the component of the pixel signal potential expressed by Equation 2 and V DDCELL that is the component of the vertical line correction signal potential expressed by Equation 3 can be made equal, and pixel power supply voltage fluctuations can be reduced . Shading components due to influence can be suppressed, and effective vertical line correction can be realized.
  • the voltage drop V DS1 component between the drain and source of the selection transistor and the voltage drop V TH1 component between the gate and source of the amplification transistor 103 are eliminated.
  • the same type means that the process steps are the same, for example, the ionic species and the like are the same, and the channel width (W) and length (L) size ratio is the same in the shape plane. That is.
  • the vertical line correction in which the variation component of the pixel signal is suppressed is performed by subtracting the vertical line correction signal from the pixel signal by the output circuit 200. That is, the variation component V ⁇ of the pixel signal for each pixel column included in the signal output to the column signal line 190 can be reduced. Further, since the pixel power supply voltage for each pixel column is applied to the gate electrode of the amplification transistor 108, the component of the pixel power supply voltage V DDCELL is excluded from the corrected pixel signal expressed by Equation 5. Therefore, the vertical line correction signal output to the column signal line 190 can reduce the shading component of the pixel signal due to the fluctuation of the pixel power supply voltage in addition to the reduction of the variation component V ⁇ of the pixel signal for each pixel column. .
  • the output circuit 200 has been described as including the AFE 202, the ADC 203, the vertical line correction circuit 206, and the output signal processing circuit 207.
  • the ADC 203 is not incorporated. In this case, only an output processing circuit including an analog amplifier may be provided, and an AFE, ADC, and vertical line correction circuit 206 may be provided in another external IC.
  • FIG. 7 is a circuit configuration diagram of a solid-state imaging device showing a first modification according to Embodiment 1 of the present invention.
  • the solid-state imaging device 301 shown in the figure includes a pixel array 100 in which the pixel portions 1 are two-dimensionally arranged (the pixel portions 1 for one row are depicted in FIG. 7), and the pixel power supply bias circuit 10.
  • the solid-state imaging device 301 illustrated in the figure is different from the solid-state imaging device 300 illustrated in FIG. 2 only in the configuration of the amplification transistor 118 included in the voltage generation circuit 232.
  • description of the same points as those of the solid-state imaging device 300 will be omitted, and only different points will be described.
  • the voltage generation circuit 232 includes an amplification transistor 118 provided with a plurality of amplification transistors in parallel in one pixel column, and a selection transistor 109. With this configuration, it is possible to suppress variations among the columns of the amplification transistors that output the vertical line correction signal, and to further improve the accuracy of the vertical line correction. The larger the number of transistors arranged in parallel, the higher the effect of suppressing variation. However, since there are restrictions on the pixel pitch width, a parallel arrangement of several to several tens is preferable.
  • FIG. 8 is a circuit configuration diagram of a solid-state imaging device showing a second modification according to Embodiment 1 of the present invention.
  • the solid-state imaging device 302 shown in the figure includes a pixel array 121 in which a plurality of pixel units 2 are arranged in a matrix, a pixel power supply bias circuit 10, a column signal line 190, a column selection switch 220, and voltage generation.
  • a circuit 231, a current source circuit 191, a column signal processing circuit 250, and an output circuit 200 are provided.
  • the solid-state imaging device 302 shown in the figure is different from the solid-state imaging device 300 shown in FIG. 3 in that the pixel unit 2 does not have a selection transistor and a column selection switch 220 is added. .
  • description of the same points as those of the solid-state imaging device 300 will be omitted, and only different points will be described.
  • the pixel unit 2 does not include a selection transistor.
  • the column selection switch 220 is disposed between the pixel portion 2 provided in each column and the voltage generation circuit 231.
  • the column selection switch 220 includes a selection transistor 221 that is inserted into the column signal line 190 and arranged for each column.
  • the selection transistor 221 a transistor of the same type as the selection transistor 109 is preferably used.
  • the same type means that the process steps are the same, for example, the ionic species and the like are the same, and the channel width (W) and length (L) size ratio is the same in the shape plane. That is.
  • V TH of the amplification transistor 108 and the amplification transistor 103 and the V DS of the selection transistor 109 and the selection transistor 221 can be made the same, and V TH can be calculated from the corrected pixel signal shown in Expression 5. And the V DS component can be eliminated. Note that during the blanking period, SEL_A is fixed to LOW and the selection transistor 221 is controlled to be turned off so that the pixel signal is not output to the column signal line 190.
  • the selection transistor is not provided for each pixel portion, thereby suppressing variation in on-resistance between the selection transistors and further improving the accuracy of vertical line correction. Can do.
  • a solid-state imaging device including both characteristic parts of the first modification and the second modification of the present embodiment is also included in the first embodiment of the present invention. That is, even if the selection transistor is not provided in the pixel portion as in the second modification example, the amplification transistor 118 according to the first modification example illustrated in FIG. 7 may be provided. As a result, it is possible to suppress variations among the columns of the amplification transistors that output the vertical line correction signal, and to further improve the accuracy of the vertical line correction. However, the larger the number of transistors arranged in parallel, the higher the effect of suppressing variation. However, since there are restrictions on the pixel pitch width, a parallel arrangement of several to several tens is preferable.
  • Embodiment 2 a solid-state imaging device according to Embodiment 2 of the present invention will be described with reference to the drawings. In the following description, the description will focus on the differences from the first embodiment of the present invention.
  • FIG. 9 is a block diagram showing the configuration of the solid-state imaging device according to Embodiment 2 of the present invention.
  • the solid-state imaging device 400 shown in the figure includes a pixel array 100 in which a plurality of pixel portions 1 are arranged in a matrix, a pixel power supply bias circuit 10, a column signal line 192, generation of a vertical line correction voltage, and blackness.
  • a voltage generation circuit 233 that performs squashing determination, a current source circuit 191, a black squash correction bias circuit 125, a column circuit 241 that performs column signal amplification and black squaring determination, a column signal processing circuit 251, and a horizontal scanning circuit 140
  • a vertical scanning circuit 110, and an output circuit 200 A vertical scanning circuit 110, and an output circuit 200.
  • the pixel array 100, the current source circuit 191, the horizontal scanning circuit 140, the vertical scanning circuit 110, and the output circuit 200 are the same as those shown in FIG.
  • the voltage generation circuit 233 has a function of generating a blackout determination signal for each pixel column in addition to the vertical line correction signal described in the first embodiment.
  • the blackout correction bias circuit 125 has a function of generating a bias voltage necessary for blackout determination signal generation.
  • the column circuit 241 further amplifies the pixel signal amplified by the source follower circuit configured by the amplification transistor 103 of the pixel unit 1 and the current source transistor 150 of the current source circuit 191 for each pixel column, and the pixel It has a function of determining whether or not blackening of a signal has occurred.
  • the column signal processing circuit 251 subtracts the offset variation for each pixel column and holds the pixel signal for one row and the vertical line correction signal, and replaces the pixel signal with a blackout correction signal when blackout occurs. It has the function to do.
  • FIG. 10 is a circuit configuration diagram of the solid-state imaging device according to Embodiment 2 of the present invention. This figure shows a circuit configuration diagram of the pixel array 100, the voltage generation circuit 233, and the current source circuit 191 for one row.
  • the pixel power supply voltage is supplied from the pixel power supply bias circuit 10 to all the pixel units 1 in the pixel array 100.
  • the pixel unit 1 transfers a photodiode 101 that generates an optical signal charge by photoelectric conversion, a floating diffusion 106 that converts the optical signal charge of the photodiode 101 into a signal voltage, and an optical signal charge of the photodiode 101 to the floating diffusion 106.
  • a selection transistor 105 that outputs to a line 192.
  • RST, TRAN, and SEL are supplied to each pixel unit 1 from the vertical scanning circuit 110 shown in FIG. 9 for each pixel.
  • the vertical scanning circuit 110 applies RST to the reset transistor 104.
  • the floating diffusion 106 is at the reset level.
  • the vertical scanning circuit 110 applies TRAN to the transfer transistor 102. If it does so, the optical signal charge accumulate
  • this voltage drop is amplified by the source follower circuit composed of the amplification transistor 103 and the current source transistor 150, and the vertical scanning circuit 110 applies SEL to the selection transistor 105, thereby generating the pixel signal (V SIG ). Output to the column signal line 192.
  • the voltage generation circuit 233 has a function of generating a blackout determination signal for each pixel column and outputting it to the column signal line 192. .
  • the configuration and operation of the voltage generation circuit 232 will be described later.
  • the column circuit 241 has a function of further amplifying the pixel signal amplified by the source follower circuit including the amplification transistor 103 and the current source transistor 150 for each pixel column. Further, it has a function of comparing and calculating the pixel signal and the blackout determination signal. Therefore, the column circuit 241 includes a comparison circuit having the above function for each pixel column. The configuration and operation of this column circuit 241 will be described later.
  • the column signal processing circuit 251 subtracts the offset variation for each pixel column and retains the pixel signal and vertical line correction signal for one row, and replaces the pixel signal with a blackout correction signal when blackout occurs. It has the function to do. The configuration and operation of the column signal processing circuit 251 will be described later.
  • the pixel signals and vertical line correction signals held in the column signal processing circuit 251 are transferred to the output circuit 200 for each row under the control of the horizontal scanning circuit 140 shown in FIG.
  • the output circuit 200 performs vertical line correction by subtracting a vertical line correction signal from the pixel signal for each pixel column.
  • the voltage generation circuit 233 includes the amplification transistor 108 that is provided corresponding to the column signal line 192 for each pixel column and outputs a vertical line correction signal and a blackout determination signal.
  • the correction signal and the blackout correction signal are output to the column signal line 192.
  • the selection transistor 109, the switch transistor 112, and the switch transistor 111 are configured to electrically switch between output and non-output.
  • the switch transistor 112 and the switch transistor 111 constitute a switch circuit that switches the voltage supplied to the gate electrode of the amplification transistor 108 between the pixel power supply voltage and the bias voltage.
  • the switch transistor 112 is turned on when SEL_VDDCELL is in the LOW state, and the switch transistor 111 is turned off when SEL_BIAS is in the LOW state, whereby the vertical line correction operation is executed.
  • the voltage supplied to the gate of the amplification transistor 108 becomes equal to the pixel power supply voltage, and the vertical line correction accuracy can be improved.
  • a pixel power supply voltage for each pixel column is applied to the gate electrode of the amplification transistor 108, and a vertical line correction signal is output to the column signal line 192.
  • the details of the operation for vertical line correction are the same as those in the first embodiment.
  • the switch transistor 112 is turned off when SEL_VDDCELL is in a HIGH state, and the blackout correction operation is executed when the switch transistor 111 is turned on when SEL_BIAS is in a HIGH state.
  • a blackout correction bias is applied from the blackout correction bias circuit 125 to the gate electrode of the amplification transistor 108, and a blackout determination signal is output to the column signal line 192.
  • the correction voltage output from the voltage generation circuit 233 to the column signal line 192 can be switched in each period of vertical line correction and blackout correction.
  • the same type of transistors for the amplification transistor 108 and the amplification transistor 103, and for the selection transistor 109 and the selection transistor 105, respectively.
  • the same type means that the process steps are the same, for example, the ionic species and the like are the same, and the channel width (W) and length (L) size ratio is the same in the shape plane. That is.
  • V TH of the amplification transistor 108 and the amplification transistor 103 and V DS of the selection transistor 109 and the selection transistor 105 can be made the same.
  • the blackout determination signal is generated by the voltage generation circuit 233, and the column circuit 241 determines whether blackout has occurred.
  • the pixel signal is read to the output circuit 200.
  • the pixel signal is replaced with a blackout correction signal in the column signal processing circuit 251 and read out to the output circuit 200. That is, the blackout correction according to the conventional technique replaces the reset voltage of the column signal line 192 with the output voltage of the correction transistor, whereas the blackout correction according to the present embodiment uses the column signal processing circuit 251.
  • the pixel signal is replaced with a blackout correction signal.
  • the pixel power supply voltage is V DDCELL
  • the pixel signal is V SIG
  • the voltage drop between the drain and source of the selection transistor 105 is V DS3
  • the voltage drop between the gate and source of the amplification transistor 103 due to the source follower operation is V TH1.
  • the pixel output signal potential of the column signal line 192 when the pixel signal is output is V DDCELL -V SIG -V TH1 -V DS3 (Formula 6) It can be expressed as.
  • the blackout determination signal potential of the column signal line 192 is V DDCELL -V BIAS -V TH2 -V DS4 (Formula 7) It can be expressed as.
  • Blackout determination is performed by comparing the pixel output signal output from the pixel portion to the column signal line 192 and the blackout determination signal of the column signal line 192 at the time of blackout determination in time series. The presence or absence of collapse is determined.
  • the collapse determination signal potential is V SIG -V BIAS (Formula 9) It can be expressed.
  • V SIG V SAT + V BLACK (Formula 10) It can be expressed.
  • V BIAS by setting a range of V SAT ⁇ V BIAS ⁇ (V SAT + V BLACK), can be carried out underexposure determination.
  • VSAT ⁇ VBIAS When blackout has not occurred, VSAT ⁇ VBIAS, and the blackout determination signal is (V SIG -VBIAS )> 0.
  • VSAT > VBIAS is satisfied, so that the blackout determination signal becomes (V SIG -V BIAS ) ⁇ 0.
  • blackout determination can be performed without generating a potential difference between the column signal lines at the time of pixel reset and pixel readout. Since there is no influence of the blackout determination operation at the time of pixel reset and pixel readout, it is possible to suppress the occurrence of vertical lines due to potential fluctuations in the column signal lines.
  • FIG. 11 is a circuit configuration diagram of the column circuit and the column signal processing circuit of the solid-state imaging device according to Embodiment 2 of the present invention.
  • the blackout determination operation is performed by determining the positive / negative of (V SIG -V BIAS ) in the column circuit 241 as described above.
  • the column circuit 241 is a signal comparison circuit that compares the blackout determination signal, which is a correction signal generated by the amplification transistor 108, with the pixel signal output from the amplification transistor 103.
  • the column circuit 241 selects the output of the inverting amplifier 242, the amplifier input capacitor 243, the amplifier feedback capacitor 244, the amplifier reset transistor 245, the switch transistor 246 that switches between column signal amplification and blackout determination operation, and the output of the inverting amplifier 242, and column signal processing A switch transistor 259 for outputting to the circuit 251 is formed.
  • FIG. 12 is a diagram illustrating an example of a circuit configuration of an inverting amplifier included in the column circuit.
  • the inverting amplifier 242 shown in the figure is the simplest circuit configuration example, and generally has a cascode connection for high gain. Note that the inverting amplifier 242 may take a circuit configuration of a differential transistor.
  • the column circuit 241 When the pixel signal is read out, the amplifier reset transistor 245 is always turned on because AMPCL is in a HIGH state. The pixel reset signal is read in a state where the unpreset transistor 245 is turned on and the reset voltage is clamped, and then the pixel signal is read after the amplifier reset transistor 245 is turned off due to the AMPCL being in the LOW state. As a result, the difference between the reset signal and the pixel signal is output. If the amplifier input capacitor 243 is C1 and the amplifier feedback capacitor 244 is C2, the gain of the amplifier is determined by this capacitance ratio C1 / C2.
  • the signal replacement circuit 253 that performs the replacement of the blackout signal corresponds to a signal potential held by the signal holding capacitor 252 equal to or higher than the saturation signal V SAT of the photodiode when the blackout determination circuit determines that the blackout is black. This is a circuit to replace with a blackout correction signal (V CLIP potential).
  • the switch transistor 254 and the switch transistor 255 are transistors that control the operation / non-operation of the signal replacement circuit 253. During the operation of the signal replacement circuit 253, the switch transistor 255 is turned off and the switch transistor 254 is turned on when RS1 is in a HIGH state.
  • the switch transistor 255 When the signal replacement circuit 253 is not operating, the switch transistor 255 is turned on when the RS1 is in the LOW state, and the replacement transistor 256 is always turned off when the switch transistor 254 is turned off, so that the replacement operation is performed. Do not. Thus, the signal replacement circuit 253 determines whether or not to output the replacement signal V CLIP to the signal holding capacitor 252 according to the gate voltage of the replacement transistor 256.
  • the signal replacement circuit 253 is an example, and is not particularly limited to this circuit configuration.
  • the blackout determination signal may be held in another signal holding unit. Further, as a means to be held, it may be held in the capacity as an analog signal, or it may be converted into a digital signal and blackout determination information may be held.
  • FIG. 13 is a timing chart of the synchronization signal of the solid-state imaging device according to Embodiment 2 of the present invention.
  • the figure shows a time change in one frame period of the vertical synchronizing signal and the horizontal synchronizing signal.
  • one frame period is a period from when the pulse rises from the LOW state to the HIGH state until the next pulse rises.
  • the horizontal signal output period for one row is from when the pulse rises from the LOW state to the HIGH state until the next rise of the pulse.
  • vertical line correction is performed during the blanking period
  • blackout correction is performed during the pixel signal output period.
  • FIG. 14 is a timing chart of each control signal in a blanking period in which vertical line correction is performed. Specifically, a reset pulse signal (hereinafter referred to as RST), a transfer pulse signal (hereinafter referred to as TRAN), a selection pulse signal (hereinafter referred to as SEL) in the horizontal signal output period for one row in the blanking period. ), A selection correction pulse signal (hereinafter referred to as SEL_CORRECT), a selection bias pulse signal (hereinafter referred to as SEL_BIAS), a selection power supply pulse signal (hereinafter referred to as SEL_VDDCELL), and the potential of the column signal line 192. The time change is shown. In FIG.
  • the period from time t21 to time t22 is a horizontal signal output period for one row in the blanking period.
  • RST and TRAN are each fixed to LOW.
  • SEL_VDDCELL is set to a LOW state to turn on the switch transistor 112
  • SEL_BIAS is set to a LOW state to turn off the switch transistor 111, whereby a pixel serving as a vertical line correction bias is applied to the gate electrode of the amplification transistor 103.
  • a pixel power supply voltage for each column is applied.
  • the vertical line correction signal is output to the column signal line 192 by setting SEL_CORRECT to the HIGH state to turn on the selection transistor 109 and setting SEL to the LOW state to turn off the selection transistor 105. Since the detailed description of the vertical line correction has been described in Embodiment 1, it is omitted here.
  • FIG. 15 is a timing chart of each control signal in a pixel signal output period in which blackout correction is performed.
  • the switch transistor 112 is turned off when SEL_VDDCELL is in a HIGH state, and the switch transistor 111 is turned on when SEL_BIAS is in a HIGH state.
  • a biased black correction bias is applied from the bias circuit 125.
  • the voltage of the column signal line 192 decreases by the amount of the signal V SIG corresponding to the signal accumulated in the photodiode 101, and the column signal line 192
  • the potential is (V DDCELL -V TH -V DS -V SIG ).
  • the signal potential of the output terminal 260 of the inverting amplifier 242 is held in the signal holding capacitor 252 via the switch transistor 259 that cuts the amplifier load.
  • the period from time t33 to time t35 is a blackout determination period.
  • the switch transistor 246 is turned off, and the inverting amplifier 242 has a high gain of several tens to several hundred times.
  • AMPCL in the HIGH state in this state, the potential state of the column signal line 192 is clamped, and the potential of the output terminal 260 of the inverting amplifier 242 is clamped to the reset potential of the inverting amplifier 242 again.
  • the potential of the column signal line 192 is a voltage obtained by adding the voltage of (V SIG ⁇ V BIAS ) ⁇ GAIN 2 to the reset level of the inverting amplifier 242.
  • GAIN2 has a high gain of several tens to several hundred times.
  • the signal replacement circuit 253 operates when RS1 is in a HIGH state. Since the potential of the output terminal 260 of the inverting amplifier 242 takes a voltage close to V DDCELL , the substitution transistor 256 of the PMOS transistor remains off, and the signal potential held in the signal holding capacitor 252 is changed by the signal substitution circuit 253. Not replaced.
  • SELB is controlled to the LOW potential, so that the switch transistor 259 that cuts off the amplifier load is in the OFF state. Since the switch transistor 259 is in the OFF state, the load capacity of the inverting amplifier 242 is reduced, and a blackout determination signal can be output from the inverting amplifier 242 to the signal replacement circuit 253 in a short period.
  • the signal potential held in the signal holding capacitor 252 is sequentially horizontally transferred through the switch transistor 257 under the control of the horizontal scanning circuit 140, and is output to the output circuit 200 to the inverting amplifier 242 to V SIG.
  • a signal corresponding to V SIG0 multiplied by the gain is output.
  • the pixel readout operation is performed, but the potential of the column signal line 192 does not change because the potential of the column signal line 192 is lowered to close to GND.
  • This phenomenon indicates blackout, and since the potential of the column signal line 192 does not change, the potential of the output terminal 260 of the inverting amplifier 242 does not change from the reset potential of the inverting amplifier 242. That is, the reset potential of the inverting amplifier 242 corresponding to the black signal is held in the signal holding capacitor 252.
  • the potential of the output terminal 260 of the inverting amplifier 242 is a voltage obtained by adding a voltage of (V SIG ⁇ V BIAS ) ⁇ GAIN 2 to the reset level of the inverting amplifier 242.
  • GAIN2 has a high gain of several tens to several hundred times.
  • V SIG ⁇ V BIAS the differential voltage is amplified by several tens to several hundreds of times by the inverting amplifier 242, and is output to the output terminal 260 of the inverting amplifier 242 to be GND.
  • the potential is close to.
  • the signal replacement circuit 253 operates when RS1 is in a HIGH state. Since the potential of the output terminal 260 of the inverting amplifier 242 takes a potential close to GND, the replacement transistor 256 of the PMOS transistor is turned on, and the signal replacement is performed to a blackout correction signal (potential of V CLIP ) corresponding to a signal higher than saturation. Operation is performed. That is, the signal potential corresponding to the black signal held in the signal holding capacitor 252 is replaced with a blackout correction signal (V CLIP potential) corresponding to a signal equal to or higher than saturation.
  • V CLIP potential blackout correction signal
  • the blackout correction signal held in the signal holding capacitor 252 is sequentially transferred horizontally, and a signal corresponding to a signal above saturation is output to the output circuit 200. In this way, blackout correction can be performed.
  • the solid-state imaging device according to Embodiment 2 of the present invention can achieve both black line correction with high accuracy in addition to the vertical line correction described in Embodiment 1. .
  • a plurality of amplification transistors 108 that output correction signals may be provided in parallel in one row. By doing so, it is possible to suppress variations in the amplification transistors that output the correction signal, and to further improve the accuracy of the vertical line correction and the blackout correction.
  • a parallel arrangement of several to several tens is preferable.
  • the pixel portion 1 illustrated in FIG. 10 includes the selection transistor 105, a configuration without the selection transistor 105 may be employed.
  • FIG. 16 is a circuit configuration diagram of a solid-state imaging device showing a modification of the second embodiment of the present invention.
  • a selection transistor is not provided in a pixel as in the solid-state imaging device 401 illustrated in FIG. 6, a column is provided between the pixel unit 2 provided in each column and the vertical line correction voltage and blackout determination voltage generation circuit.
  • a selection switch 220 is provided.
  • the selection transistor 221 included in the column selection switch 220 a transistor of the same type as the selection transistor 109 is used.
  • the same type means that the process steps are the same, for example, the ionic species and the like are the same, and the channel width (W) and length (L) size ratio is the same in the shape plane. That is.
  • V TH of the amplification transistor 108 and the amplification transistor 103 and V DS of the selection transistor 109 and the selection transistor 221 can be made the same.
  • SEL_A is controlled so that the selection transistor 221 is turned off so that the pixel output signal is not output to the column signal line.
  • a plurality of amplification transistors 108 that output correction signals may be provided in parallel in one column. By doing so, it is possible to suppress variations among the columns of the amplification transistors that output the correction signal, and to further improve the accuracy of the vertical line correction and the blackout correction.
  • FIG. 17 is a configuration block diagram of a solid-state imaging device according to Embodiment 3 of the present invention.
  • the solid-state imaging device according to the first and second embodiments has been described with respect to the case where the ADC is provided in the output circuit 200 or in another IC, the solid-state imaging device 500 illustrated in FIG. A circuit is provided, and signals in the same row can be AD converted simultaneously.
  • the solid-state imaging device 500 is provided with the vertical line correction function of the present invention or both the vertical line correction function and the blackout correction function in the above circuit configuration.
  • the solid-state imaging device 500 illustrated in FIG. 17 includes a voltage generation circuit 232 between the column signal line 192 and the current source circuit 191, and supplies a blackout correction bias to the voltage generation circuit 232. 125, and a column circuit 241 is provided between the current source circuit 191 and the column signal processing unit 326. Further, by providing the vertical line correction circuit 206 in the output circuit 201, vertical line correction and blackout correction similar to those of the present invention can be performed.
  • the column signal processing unit 326 is a column signal processing circuit including a column AD conversion circuit 325 for each pixel column, holds a pixel signal for one row and a vertical line correction signal output from the column signal line 190, and a horizontal scanning circuit. Under the control of 140, the pixel signals and vertical line correction signals for one row are transferred to the output circuit 201.
  • the column signal processing unit 326 has a function of the column signal processing circuit 250 described in FIG. 2 or the column signal processing circuit 251 described in FIG. 10, and further, a function of AD converting the pixel signal and the vertical line correction signal.
  • the column AD conversion circuit 325 is a column AD converter including a voltage comparator 352, a counter unit 354, a switch 358, and a data storage unit 356.
  • the replacement transistor 256 in the signal replacement circuit 253 is not necessarily provided.
  • the blackout determination signal can be easily output as an AD conversion. Can be substituted.
  • the vertical line correction signal for each pixel column can be AD-converted simultaneously in parallel, so the readout period of the vertical line correction signal can be shortened.
  • the blackout of the present invention has the configuration shown in FIG. By adopting a configuration to which a correction function is added, AD conversion of pixel signals and blackout determination operations can be performed in parallel, and the blackout determination period can be shortened.
  • FIG. 18 is a block diagram showing a configuration of an imaging apparatus (camera) according to Embodiment 4 of the present invention.
  • the imaging apparatus includes an optical system 600, an image signal processing unit 620, and the solid-state imaging apparatus 610 according to the above-described embodiment of the present invention.
  • the optical system 600 a lens 601 that collects light from a subject and forms an image on an imaging region of the solid-state imaging device 610 is positioned on the optical path.
  • the imaging device can provide an image that has been subjected to high-precision vertical line correction and blackout correction due to the characteristics of the solid-state imaging device 610.
  • the solid-state imaging device according to the present invention is not limited to the above embodiment.
  • the solid-state imaging device and camera according to the present invention can be used in digital still cameras, video cameras, in-vehicle cameras, surveillance cameras, medical cameras, etc. is there.
  • Pixel power supply bias circuit 100 121 Pixel array 101, 801 Photodiode 102, 802 Transfer transistor 103, 108, 118, 803 Amplification transistor 104, 804 Reset transistor 105, 109, 221, 805 Selection transistor 106, 806 Floating diffusion 111, 112, 246, 254, 255, 257, 259 Switch transistor 110 Vertical scanning circuit 125 Blackout correction bias circuit 140 Horizontal scanning circuit 150 Current source transistor 190, 192, 890, 990 Column signal line 191 Current source circuit 200, 201 Output circuit 202, 850 Analog front end (AFE) 203,860 AD converter (ADC) 204 column memory 205 subtractor 206 vertical line correction circuit 207 output signal processing circuit 220 column selection switch 231 232 233 voltage generation circuit 241 column circuit 242 inverting amplifier 243 amplifier input capacitance 244 amplifier feedback capacitance 245 unpreset transistor 250 251 column Signal processing circuit 252 Signal holding capacitor 253 Signal replacement circuit 256 Replacement transistor 300, 301

Abstract

　複数の画素部（１）と、複数の列信号線（１９０）と、補正信号を生成する電圧生成回路（２３１）と、画素信号と補正信号とを演算して縦線補正された画素信号を出力する出力回路（２００）とを備え、画素部（１）は、フォトダイオード（１０１）と、増幅トランジスタ（１０３）と、リセットトランジスタ（１０４）とを有し、電圧生成回路（２３１）は、列ごとに設けられた増幅トランジスタ（１０８）と、増幅トランジスタ（１０８）と列信号線（１９０）との間に設けられた選択トランジスタ（１０９）とを有し、増幅トランジスタ（１０８）のゲート電極に、増幅トランジスタ（１０８）と同じ画素列に配置されたリセットトランジスタ（１０４）に供給される画素電源電圧が供給されることにより、画素部（１）に設けられた列信号線に補正信号を出力する固体撮像装置（３００）である。

Description

固体撮像装置およびカメラ
　本発明は、固体撮像装置およびカメラに関するものである。
　近年、ＭＯＳイメージセンサは、出力信号が列毎や信号処理経路毎にばらつくことで、縦筋状の固定パターンノイズである縦線が発生しやすいという問題がある。また別の問題として、太陽光など非常に大きな光が入射された際に出力信号が急激に低下し、その部分が黒く見えるという黒つぶれ（太陽黒化）現象がある。そこで、特許文献１には、縦線、黒つぶれを同一の回路で補正する従来技術を開示している。
　図１９は、特許文献１に開示された従来技術の固体撮像装置を示すブロック図である。
　同図に記載された固体撮像装置８００は、複数の画素を２次元方向に配列した有効画素領域８００Ａと、画素を選択する垂直駆動回路８１０と、黒つぶれ及び縦線補正部８２０と、補正用バイアス回路８２３と、画素信号を画素列ごとに読み出す列信号線８９０と、画素列ごとの電流源８９１と、画素信号読み出し回路８３０と、水平シフトレジスタ８４０と、アナログフロントエンド（ＡＦＥ）８５０と、ＡＤコンバータ（ＡＤＣ）８６０と、出力処理部８７０と、タイミング制御回路８８０とを有する。
　このような構成において、有効画素領域８００Ａの各画素部には、光電変換を行うフォトダイオード８０１、転送トランジスタ８０２、増幅トランジスタ８０３、リセットトランジスタ８０４、及び選択トランジスタ８０５といった画素トランジスタと、フォトダイオード８０１で光電変換された信号電荷を信号電圧に変換するフローティングディフュージョン（ＦＤ）８０６が設けられている。垂直駆動回路８１０は、各画素トランジスタに対し、転送パルス（ＴＲＧ）、選択パルス（ＳＥＬ）、リセットパルス（ＲＳＴ）等を供給する。
　まず、リセットトランジスタ８０４にＲＳＴが印加されると、フローティングディフュージョン８０６はリセットレベルとなる。次に、ＴＲＧを転送トランジスタ８０２に印加すると、フォトダイオード８０１に蓄積された光信号電荷がフローティングディフュージョン８０６に転送され、フローティングディフュージョン８０６の電圧はリセットレベルから光信号電荷量に応じて低下する。この電圧低下が増幅トランジスタ８０３と電流源８９１で構成されるソースフォロア回路により増幅され、垂直駆動回路８１０は、ＳＥＬを選択トランジスタ８０５に印加することで、画素信号（ＶSIG）を列信号線８９０に出力する。次に、画素列ごとの列信号線８９０の出力端が接続されている画素信号読み出し回路８３０は、列信号線８９０から出力される１ライン分の画素信号を保持し、水平シフトレジスタ８４０の制御によって１ライン分の画素信号と補正用信号を順次水平方向に転送し、アナログフロントエンド（ＡＦＥ）８５０に出力する。
　黒つぶれ及び縦線補正部８２０は、画素ダミーアンプトランジスタ８２１と画素ダミー選択トランジスタ８２２から構成されている。
特開２００８－１２４５２７号公報
　特許文献１で開示した従来技術の固体撮像装置８００は、補正用バイアス回路８２３から、各列に備えた画素ダミーアンプトランジスタ８２１のゲート電極に縦線補正用のバイアス電圧（画素電源電圧）を印加し、この画素ダミーアンプトランジスタ８２１の出力を縦線補正用信号として、列信号線８９０に読み出している。
　しかしながら、有効画素領域８００Ａの各画素部に画素電源電圧を供給する配線は抵抗成分を有する。また、各列の列信号線８９０には電流源８９１により定電流が流れているため、上記配線の配線抵抗と当該定電流による、いわゆるＩＲドロップの影響により、画素電源電圧は、画素列間で電位差を有する。
　図２０は、画素電源電圧の電圧降下の一例を説明する図である。同図のように、画素電源電圧が、画素領域の一端に備えた画素電源バイアス回路９１０から各画素部へ供給されると、上記ＩＲドロップの影響により、上図のようにｍ列目とｎ列目とで画素電源電圧に電位差が生じる。そのため、列信号線９９０に出力される画素信号は、画素電源電圧の上記ＩＲドロップにより、リセットレベルが列ごとにばらついたシェーディング成分を有する。
　一方、画素信号を縦線補正するため、補正用バイアス回路９２３から各画素列の縦線及び黒つぶれ補正部の画素ダミーアンプトランジスタ９２１のゲート電極に対し、画素信号電圧に対応したバイアス電圧が印加される。しかし、上記バイアス電圧は、全列に対して共通に印加されるため、ｍ列目とｎ列目とで同電位の縦線補正用信号が列信号線９９０へ出力される。
　よって、特許文献１で開示した従来技術では、後段の出力処理部８７０にて、画素列ごとに、画素信号から縦線補正用信号を減算しても、画素電源電圧のＩＲドロップによるシェーディング成分を除去することができない。このため、より高精度な縦線補正を行うことが出来ないという課題を有している。
　上記課題を鑑み、本発明は、各画素列での画素電源電圧変動に起因するシェーディングを発生させず、より高精度な縦線補正を行うことにより優れた画像特性を得ることが出来る固体撮像装置及びカメラを提供することを目的とする。
　上記の課題を解決するために、本発明の一態様に係る固体撮像装置は、行列状に配置された複数の画素部と、画素列ごとに設けられた複数の列信号線と、前記複数の画素部のそれぞれから出力された画素信号を補正する補正信号を生成する電圧生成回路と、前記複数の列信号線を経由して入力された前記画素信号と前記補正信号とを演算して縦線補正された画素信号を出力する出力回路とを備え、前記複数の画素部のそれぞれは、受光強度に応じた信号電荷を発生する受光素子と、ゲート電極に前記信号電荷に応じた信号電圧が印加されることにより当該信号電圧を増幅して、対応する列信号線に前記画素信号を出力する画素信号増幅トランジスタと、前記画素信号増幅トランジスタのゲート電極と画素電源電圧との間に配置されたリセットトランジスタとを有し、前記電圧生成回路は、前記複数の列信号線のそれぞれに対応して設けられ、ゲート電圧を増幅して当該ゲート電圧に応じた前記補正信号を生成する補正信号増幅トランジスタと、前記複数の列信号線のそれぞれに対応して設けられ、前記補正信号増幅トランジスタと、対応する列信号線との間に設けられ、前記補正信号を当該列信号線に出力する、または出力しないを選択する補正信号選択トランジスタとを有し、前記電圧生成回路は、前記補正信号増幅トランジスタのゲート電極に、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタに供給される画素電源電圧が供給されることにより、前記画素列に設けられた列信号線に補正信号を出力することを特徴とする。
　本態様によれば、画素信号の電位成分でありリセット電圧である画素電源電圧と、縦線補正信号の電位成分である画素電源電圧とを、画素列ごとに等しくすることができ、画素列ごとの画素電源電圧変動の影響によるシェーディング成分を抑制でき、効果的な縦線補正を実現することができる。
　また、前記補正信号増幅トランジスタのゲート電極と、前記補正信号増幅トランジスタのソース電極及びドレイン電極の一方とは、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタと、画素電源電圧を供給する電源線とを接続する配線上に接続されており、前記補正信号増幅トランジスタのソース電極及びドレイン電極の他方は、前記補正信号スイッチトランジスタに接続されていてもよい。
　本態様によれば、補正信号の大きさを決定する補正信号増幅トランジスタのゲート電極が、同画素列のリセットトランジスタと電源線とを接続する配線上に接続されるので、画素信号の電位成分である画素電源電圧と縦線補正信号の電位成分である画素電源電圧とを精度よく一致させることが可能となる。よって、画素列ごとの画素電源電圧変動の影響によるシェーディング成分を抑制でき、効果的な縦線補正を実現することができる。
　また、前記画素信号増幅トランジスタと前記補正信号増幅トランジスタとは、同じ種類のトランジスタであることが好ましい。
　本態様では、例えば、画素信号増幅トランジスタ及び補正信号増幅トランジスタのプロセス工程が同一であること、例えばイオン種などが同一であること、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすること、により、増幅トランジスタのゲート－ソース間の電圧降下成分のばらつきを相殺することが可能となる。よって、上述した、画素電源電圧変動の影響によるシェーディング成分の抑制に加え、補正後の画素信号から増幅トランジスタのゲート－ソース間の電圧降下成分を排除することも可能となる。
　また、さらに、前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタ及び前記補正信号増幅トランジスタに電流を供給するための電流源トランジスタと、前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタと、対応する列信号線との間に設けられ、前記画素信号を当該列信号線に出力するタイミングを制御する画素信号選択トランジスタとを備え、前記画素信号選択トランジスタと前記補正信号選択トランジスタとは、同じ種類のトランジスタであることが好ましい。
　本態様では、例えば、画素信号選択トランジスタ及び補正信号選択トランジスタのプロセス工程が同一であること、例えばイオン種などが同一であること、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすること、により、選択トランジスタのゲート－ソース間の電圧降下成分のばらつきを相殺することが可能となる。よって、上述した、画素電源電圧変動の影響によるシェーディング成分の抑制に加え、補正後の画素信号から選択トランジスタのゲート－ソース間の電圧降下成分を排除することも可能となる。
　また、前記補正信号増幅トランジスタは、前記複数の列信号線のそれぞれに対して、複数個並列に配置されていることが好ましい。
　本態様によれば、補正信号増幅トランジスタの列ごとのばらつきを抑制し、縦線補正の精度を一層高めることができる。
　また、さらに、前記電圧生成回路と前記出力回路との間に設けられ、前記複数の列信号線から出力される一行分の前記画素信号及び前記補正信号を保持し、所定のタイミングで前記一行分の前記画素信号及び前記補正信号を前記出力回路へ出力する列信号処理回路を備え、前記列信号処理回路は、前記複数の列信号線のそれぞれに対応して設けられ、画素列ごとの前記画素信号及び前記補正信号をＡＤ変換する列ＡＤ変換器を備えることが好ましい。
　本態様によれば、画素列ごとの縦線補正信号を同時並列にＡＤ変換できるため、縦線補正信号の読み出し期間を短縮することが可能となる。
　また、さらに、前記補正信号増幅トランジスタのゲート電極にバイアス電圧を供給するバイアス回路と、前記補正信号増幅トランジスタのゲート電極に供給する電圧を、前記画素電源電圧と前記バイアス電圧とで切り替えるスイッチ回路とを備え、前記列信号処理回路は、前記複数の列信号線のそれぞれに対応して前記電圧生成回路と前記出力回路との間に設けられ、前記スイッチ回路の切り替えにより前記補正信号増幅トランジスタのゲート電極に前記バイアス電圧が印加されている期間に、前記補正信号増幅トランジスタで生成された補正信号である黒つぶれ判定信号と、前記画素信号増幅トランジスタから出力された画素信号とを比較する信号比較回路と、前記複数の列信号線のそれぞれに対応して設けられ、前記信号比較回路が比較した結果に基づいて、前記画素信号に対応した画素部が黒つぶれ発生状態か否かを判定し、黒つぶれ発生状態でないと判定した場合は、前記画素信号を前記出力回路に出力し、黒つぶれ発生状態であると判定した場合は、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力する信号置換回路とを備えてもよい。
　本態様によれば、画素信号の電位成分でありリセット電圧である画素電源電圧と、黒つぶれ判定信号の電位成分である画素電源電圧とを、画素列ごとに等しくすることができ、縦線補正に加え、黒つぶれ補正も高い精度で両立させることが出来る。
　また、前記信号比較回路は、前記画素信号増幅トランジスタから出力された画素信号の電圧から前記補正信号増幅トランジスタで生成された黒つぶれ判定信号の電圧を減算することにより比較し、前記信号置換回路は、前記信号比較回路により減算された結果である差分値を入力し、前記差分値が所定の閾値以下である場合には、前記画素信号に対応した画素部が黒つぶれ発生状態でないと判定し、当該画素信号を前記出力回路に出力し、前記差分値が所定の閾値より大きい場合には、前記画素信号に対応した画素部が黒つぶれ発生状態であると判定し、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力してもよい。
　本態様によれば、列信号線ごとに変動する画素電源電圧成分を含む画素信号と、列信号線ごとに変動する画素電源電圧成分を含む黒つぶれ判定信号との差分値をもって、黒つぶれ発生状態を判断する場合、当該差分値には画素電源電圧の列ごとの変動成分が相殺されているので、高精度な黒つぶれ補正を行うことが可能となる。
　また、本発明は、上記のような特徴を有する固体撮像装置として実現することができるだけでなく、このような固体撮像装置を備えるカメラとしても、上記と同様の構成と効果がある。
　本発明の固体撮像装置によれば、画素信号の電位成分である画素電源電圧と、縦線補正信号の電位成分である画素電源電圧とを、画素列ごとに等しくすることができる。よって、画素列ごとの画素電源電圧変動に起因するシェーディングを抑制でき、より高精度な縦線補正を実現し、画質の向上を図ることができる。
図１は、本発明の実施の形態１に係る固体撮像装置の構成ブロック図である。 図２は、本発明の実施の形態１に係る固体撮像装置の回路構成図である。 図３は、本発明の実施の形態に係る出力回路の構成ブロック図である。 図４は、本発明の実施の形態１に係る固体撮像装置の同期信号のタイミングチャートである。 図５は、画素信号出力期間における各制御信号のタイミングチャートである。 図６は、ブランキング期間における各制御信号のタイミングチャートである。 図７は、本発明の実施の形態１に係る第１の変形例を示す固体撮像装置の回路構成図である。 図８は、本発明の実施の形態１に係る第２の変形例を示す固体撮像装置の回路構成図である。 図９は、本発明の実施の形態２に係る固体撮像装置の構成ブロック図である。 図１０は、本発明の実施の形態２に係る固体撮像装置の回路構成図である。 図１１は、本発明の実施の形態２に係る固体撮像装置の列回路及び列信号処理回路の回路構成図である。 図１２は、列回路の有する反転増幅器の回路構成の一例を示す図である。 図１３は、本発明の実施の形態２に係る固体撮像装置の同期信号のタイミングチャートである。 図１４は、縦線補正を実施するブランキング期間における各制御信号のタイミングチャートである。 図１５は、黒つぶれ補正を実施する画素信号出力期間における各制御信号のタイミングチャートである。 図１６は、本発明の実施の形態２の変形例を示す固体撮像装置の回路構成図である。 図１７は、本発明の実施の形態３に係る固体撮像装置の構成ブロック図である。 図１８は、本発明の実施の形態４に係る撮像装置（カメラ）の構成を示すブロック図である。 図１９は、特許文献１に開示された従来技術の固体撮像装置を示すブロック図である。 図２０は、画素電源電圧の電圧降下の一例を説明する図である。
　（実施の形態１）
　以下、本発明の実施の形態１に係る固体撮像装置について、図面を参照して詳細に説明する。
　図１は、本発明の実施の形態１に係る固体撮像装置の構成ブロック図である。
　同図に記載された固体撮像装置３００は、複数の画素部１が行列状に配置された画素アレイ１００と、画素電源バイアス回路１０と、列信号線１９０と、電圧生成回路２３１と、電流源回路１９１と、列信号処理回路２５０と、水平走査回路１４０と、垂直走査回路１１０と、出力回路２００とを備える。
　画素電源バイアス回路１０は、画素部１に電源電圧を供給する機能を有する。
　列信号線１９０は、列毎に画素信号と縦線補正信号を読み出す機能を有する。
　電圧生成回路２３１は、縦線補正を行うための補正信号である縦線補正信号を画素列ごとに生成し、列信号線１９０に出力する機能を有する。
　電流源回路１９１は、画素アレイ１００の各画素部１で生成された画素信号と、電圧生成回路２３１で生成された縦線補正信号とを、列毎に増幅する増幅部を含む。
　列信号処理回路２５０は、画素列ごとのオフセットばらつきを減算し、１行分の画素信号及び縦線補正信号を保持する機能を有する。
　水平走査回路１４０は、列信号処理回路２５０に保持された一行分の画素信号及び縦線補正信号を順次選択し、出力回路２００へ読み出す機能を有する。
　垂直走査回路１１０は、行単位で画素のリセット動作、電荷の蓄積動作、及び読み出し動作を制御する機能を有する。
　また、出力回路２００は、アナログフロントエンド（ＡＦＥ）、Ａ／Ｄコンバータ（ＡＤＣ）、縦線補正回路、出力信号処理回路で構成され、画素信号から縦線補正信号を減算し、縦線補正を行う機能を有する。
　図２は、本発明の実施の形態１に係る固体撮像装置の回路構成図である。同図には、２次元状に画素部１が配置された（図２には一行分の画素部１が描かれている）画素アレイ１００、電圧生成回路２３１、及び電流源回路１９１の回路構成が示されている。
　画素アレイ１００内の全ての画素部１には、画素電源バイアス回路１０より、画素電源電圧が供給される。画素部１は、光電変換により光信号電荷を生成する受光素子であるフォトダイオード（画素）１０１と、フォトダイオード１０１の光信号電荷を信号電圧に変換するフローティングディフュージョン（ＦＤ）１０６と、フォトダイオード１０１の光信号電荷をフローティングディフュージョン１０６に転送する転送トランジスタ１０２と、フローティングディフュージョン１０６の信号電圧をリセットするためのリセットトランジスタ１０４と、フローティングディフュージョン１０６の信号電圧を増幅する増幅トランジスタ１０３と、画素行ごとに画素を選択して画素信号を列信号線１９０に出力する画素信号選択トランジスタである選択トランジスタ１０５とを備える。
　また、リセットパルス信号（以下、ＲＳＴと記すことがある。）、転送パルス信号（以下、ＴＲＡＮと記すことがある。）、及び選択パルス信号（以下、ＳＥＬと記すことがある。）は、図１に記載された垂直走査回路１１０から各画素部１へ供給される。
　ここで、画素部１の受光動作から画素信号出力動作までを説明する。
　まず、垂直走査回路１１０は、リセットトランジスタ１０４にＲＳＴを印加することにより、フローティングディフュージョン１０６はリセットレベルとなる。
　次に、垂直走査回路１１０は、ＴＲＡＮを転送トランジスタ１０２に印加すると、フォトダイオード１０１に蓄積された光信号電荷がフローティングディフュージョン１０６に転送され、フローティングディフュージョン１０６の電圧は光信号電荷量に応じて低下する。
　最後に、この電圧低下が、画素信号増幅トランジスタである増幅トランジスタ１０３と電流源トランジスタ１５０で構成されるソースフォロア回路により増幅され、垂直走査回路１１０は、ＳＥＬを選択トランジスタ１０５に印加することで、画素信号（ＶSIG）を列信号線１９０に出力する。
　また、電圧生成回路２３１は、画素列ごとに縦線補正信号を生成し、当該縦線補正信号を列信号線１９０に出力する。電圧生成回路２３１は、画素列ごとの列信号線１９０に対応して設けられた、縦線補正信号を出力する補正信号増幅トランジスタである増幅トランジスタ１０８と、当該縦線補正信号を列信号線１９０に出力する、または、出力しないを電気的に切り替える補正信号選択トランジスタである選択トランジスタ１０９とで構成されている。増幅トランジスタ１０８のゲート電極には、各列の画素部１に備えたリセットトランジスタ１０４に印加される画素部ごとの画素電源電圧Ｖｓ（ｋ）が、縦線補正用バイアスとして印加される。例えば、図２では、ｋ列の増幅トランジスタ１０８のゲート電極は、同じｋ列のリセットトランジスタ１０４のドレイン電極に接続されている。これにより、ｋ列の増幅トランジスタ１０８のゲート電極には、ｋ列の画素に供給される画素電源電圧Ｖｓ（ｋ）が直接印加される。
　また、列信号処理回路２５０は、列信号線１９０から出力される一行分の画素信号及び縦線補正信号を保持し、図１に記載された水平走査回路１４０の制御によって１行分の画素信号及び縦線補正信号を出力回路２００へ転送する。出力回路２００は、画素信号から縦線補正信号を画素列ごとに減算し、縦線補正を行う。
　なお、本実施の形態に係る固体撮像装置３００において、画素部１は、それぞれ１つのフォトダイオード、転送トランジスタ、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタを有する構造、いわゆる１画素１セル構造をとっている。しかし、本発明の固体撮像装置は、上記１画素１セル構造のほか、複数のフォトダイオードを含み、さらに、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタのいずれか、あるいは、すべてを単位セル内で共有する構造、いわゆる多画素１セル構造を用いることが出来る。
　また、本発明の固体撮像装置は、フォトダイオードが半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造であってもよいし、フォトダイオードが半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。
　次に、図３を用いて出力回路２００の詳細を説明する。
　図３は、本発明の実施の形態に係る出力回路の構成ブロック図である。同図に記載された出力回路は、アナログフロントエンド回路（以下、ＡＦＥと記す。）２０２と、アナログデジタルコンバータ（以下、ＡＤＣと記す。）２０３と、縦線補正回路２０６と、出力信号処理回路２０７とを備える。
　ＡＦＥ２０２は、図１に記載された列信号処理回路２５０から転送された画素信号及び縦線補正信号を、必要に応じてゲイン調整し、ＡＤＣ２０３へ出力する。ＡＤＣ２０３は、ＡＦＥ２０２からの画素信号及び縦線補正信号をデジタルデータに変換し、縦線補正回路２０６へ出力する。縦線補正回路２０６は、列メモリ２０４と減算器２０５から構成される。デジタルデータに変換された縦線補正信号は列メモリ２０４に記憶される。また、デジタルデータに変換された画素信号は、列メモリ２０４に記憶された縦線補正信号を減算器２０５にて減算されることにより、画素信号の縦線補正が実行される。縦線補正された画素信号は出力信号処理回路２０７へ出力され、出力信号処理回路２０７にて外部出力用の信号に変換される。
　次に、本実施の形態に係る固体撮像装置の駆動方法を説明する。
　図４は、本発明の実施の形態１に係る固体撮像装置の同期信号のタイミングチャートである。同図は、垂直同期信号及び水平同期信号の１フレーム期間における時間変化を表している。ここで、１フレーム期間は、垂直同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでの期間である。また、水平同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでを一行分の水平信号出力期間とする。
　電圧生成回路２３１で生成された縦線補正信号は、図４に記載された、画素信号が選択されていないブランキング期間中に列信号線１９０へ出力される。ブランキング期間中は、垂直走査回路１１０は、電圧生成回路２３１の選択補正パルス信号（ＳＥＬ＿ＣＯＲＲＥＣＴ）をＨＩＧＨ状態にして選択トランジスタ１０９をオンし、画素部１のＳＥＬをＬＯＷ状態にして選択トランジスタ１０５をオフすることで、縦線補正用信号を列信号線１９０へ出力する。一方、画素信号出力期間中は、垂直走査回路１１０は、電圧生成回路２３１のＳＥＬ＿ＣＯＲＲＥＣＴをＬＯＷ状態にして選択トランジスタ１０９をオフし、画素部１のＳＥＬをＨＩＧＨ状態にして選択トランジスタ１０５をオンすることで、画素信号を列信号線１９０へ出力する。
　図５は、画素信号出力期間における各制御信号のタイミングチャートである。具体的には、画素信号出力期間における一行分の水平信号出力期間の、リセットパルス信号、転送パルス信号、選択パルス信号、選択補正パルス信号、及び列信号線１９０の電位の時間変化を示している。同図において、画素信号出力期間中は、垂直走査回路１１０は、選択トランジスタ１０５をオンとし、選択トランジスタ１０９をオフとするため、ＳＥＬはＨＩＧＨ固定、ＳＥＬ＿ＣＯＲＲＥＣＴはＬＯＷ固定としている。
　ここで、画素電源電圧をＶDDCELL、画素信号をＶSIG、増幅トランジスタ１０３及び電流源回路１９１からなるソースフォロア回路で発生するばらつき信号をＶα、選択トランジスタ１０５のドレイン－ソース間の電圧降下分をＶDS1、ソースフォロア動作による増幅トランジスタ１０３のゲート－ソース間の電圧降下分をＶTH1とする。図５に記載された時刻ｔ０１から時刻ｔ０２の期間では、画素部１のリセットトランジスタ１０４に印加されるＲＳＴをＨＩＧＨ状態とすることにより、列信号線１９０は、
 
　ＶDDCELL－Ｖα－ＶTH1－ＶDS1　　　　　　　（式１）
 
　の電位にリセットされる。
　時刻ｔ０２から時刻ｔ０３の期間では、転送トランジスタ１０２に印加されるＴＲＡＮをＨＩＧＨ状態にすることにより、フォトダイオード１０１に蓄積された光信号電荷に相当する信号ＶSIGの分だけ、列信号線１９０の電圧は下がる。よって、列信号線１９０の画素信号電位は、
 
　ＶDDCELL－ＶSIG－Ｖα－ＶTH1－ＶDS1　　　　　　（式２）
 
と表すことができる。
　図６は、ブランキング期間における各制御信号のタイミングチャートである。具体的には、ブランキング期間における一行分の水平信号出力期間の、リセットパルス信号、転送パルス信号、選択パルス信号、選択補正パルス信号、及び列信号線１９０の電位の時間変化を示している。同図において、ブランキング期間中は、垂直走査回路１１０は、選択トランジスタ１０５をオフとし、選択トランジスタ１０９をオンとするため、ＳＥＬはＬＯＷ固定、ＳＥＬ＿ＣＯＲＲＥＣＴはＨＩＧＨ固定としている。また、ＲＳＴ、ＴＲＡＮは、各々ＬＯＷ固定としている。
　ここで、増幅トランジスタ１０８と電流源回路１９１からなるソースフォロア回路で発生するばらつき信号をＶβ、選択トランジスタ１０９のドレイン－ソース間の電圧降下分をＶDS2、ソースフォロア動作による増幅トランジスタ１０８のゲート－ソース間の電圧降下分をＶTH2とする。ブランキング期間中における列信号線１９０の縦線補正用信号電位は、
 
　ＶDDCELL－Ｖβ－ＶTH2－ＶDS2　　　　　　　　　（式３）
 
と表すことができる。
　よって、縦線補正された画素信号の電位は、後段の出力回路２００にて、上記画素出力信号電位（式２）から上記縦線補正用信号電位（式３）を、列ごとに減算すればよく、
 
　（ＶDDCELL－ＶSIG－Ｖα－ＶTH1－ＶDS1）－（ＶDDCELL－Ｖβ－ＶTH2－ＶDS2）　　　（式４）
 
と表わされる。ここで、増幅トランジスタ１０８と増幅トランジスタ１０３、及び、選択トランジスタ１０９と選択トランジスタ１０５に、それぞれ同種のトランジスタを用いる場合、ＶTH1＝ＶTH2、ＶDS1＝ＶDS2となり、式４で表された、縦線補正された画素信号の電位は、
 
　ＶSIG－（Ｖα－Ｖβ）　　　　　　　　（式５）
 
となる。ここで、式５では、画素電源電圧ＶDDCELL成分が消去されている。これは、画素部１に供給される画素電源電圧ＶDDCELL（図２記載のＶｓ（ｋ））と、当該画素部１と同列に配置された増幅トランジスタ１０８に供給される画素電源電圧ＶDDCELL（図２記載のＶｓ（ｋ））とが、同じ値を有するように、画素電源バイアス回路１０に接続された共通電源線とリセットトランジスタ１０４との接続点、及び共通電源線と増幅トランジスタ１０８との接続点を列毎に設けていることによるものである。この結果、式２で表された画素信号電位の成分であるＶDDCELLと、式３で表された縦線補正信号電位の成分であるＶDDCELLとを等しくすることができ、画素電源電圧変動の影響によるシェーディング成分を抑制でき、効果的な縦線補正を実現することができる。
　また、式５では、選択トランジスタのドレイン－ソース間の電圧降下分ＶDS1成分、及び増幅トランジスタ１０３のゲート－ソース間の電圧降下分ＶTH1成分が消去されている。これは、増幅トランジスタ１０８と増幅トランジスタ１０３、及び選択トランジスタ１０９と選択トランジスタ１０５に、各々同種のトランジスタを用いることにより実現される。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、上述した、画素電源電圧変動の影響によるシェーディング成分の抑制に加え、補正後の画素信号からＶTH及びＶDS成分を排除することも可能となる。
　上述したように、本実施の形態では、画素信号から縦線補正信号を出力回路２００にて減算することにより、画素信号のばらつき成分が抑制された縦線補正が実行される。すなわち、列信号線１９０に出力される信号が含んでいる、画素列ごとの画素信号のばらつき成分Ｖαを低減することが出来る。また、増幅トランジスタ１０８のゲート電極に画素列ごとの画素電源電圧が印加されるので、式５で示される補正後の画素信号から画素電源電圧ＶDDCELLの成分が排除される。よって、列信号線１９０に出力される縦線補正信号により、画素列ごとの画素信号のばらつき成分Ｖαの低減に加えて、画素電源電圧変動による画素信号のシェーディング成分を低減することが可能となる。
　これによって、縦線の画像不良の主な原因である増幅トランジスタ１０３と電流源トランジスタ１５０で構成されるソースフォロア回路の画素列ごとの出力信号ばらつきを改善し、さらに、画素信号から縦線補正信号を出力回路２００で列ごとに減算することにより、従来技術では対応できていなかった、画素電源電圧変動によるシェーディング成分を除去し、従来技術よりも高精度な縦線補正を実現することができる。
　なお、本発明の実施の形態１に係る固体撮像装置において、出力回路２００は、ＡＦＥ２０２、ＡＤＣ２０３、縦線補正回路２０６、及び出力信号処理回路２０７から構成されると説明したが、ＡＤＣ２０３を内蔵しない場合には、アナログアンプを含む出力処理回路のみを備え、外部の別ＩＣにＡＦＥ、ＡＤＣ、及び縦線補正回路２０６を備えても良い。
　図７は、本発明の実施の形態１に係る第１の変形例を示す固体撮像装置の回路構成図である。同図に記載された固体撮像装置３０１は、２次元状に画素部１が配置された（図７には一行分の画素部１が描かれている）画素アレイ１００と、画素電源バイアス回路１０と、列信号線１９０と、電圧生成回路２３２と、電流源回路１９１と、列信号処理回路２５０と、出力回路２００とを備える。同図に記載された固体撮像装置３０１は、図２に記載された固体撮像装置３００と比較して、電圧生成回路２３２の有する増幅トランジスタ１１８の構成のみが異なる。以下、固体撮像装置３００と同じ点は説明を省略し、異なる点のみ説明する。
　電圧生成回路２３２は、増幅トランジスタを一画素列内に複数個並列に備えた増幅トランジスタ１１８と、選択トランジスタ１０９とを備える。この構成により、縦線補正信号を出力する増幅トランジスタの列ごとのばらつきを抑制し、縦線補正の精度を一層高めることができる。並列に配置するトランジスタ数が多いほど、ばらつき抑制効果は高いが、画素ピッチ幅の制約があるため、数個～数十個程度の並列配置が好ましい。
　図８は、本発明の実施の形態１に係る第２の変形例を示す固体撮像装置の回路構成図である。同図に記載された固体撮像装置３０２は、複数の画素部２が行列状に配置された画素アレイ１２１と、画素電源バイアス回路１０と、列信号線１９０と、列選択スイッチ２２０と、電圧生成回路２３１と、電流源回路１９１と、列信号処理回路２５０と、出力回路２００とを備える。同図に記載された固体撮像装置３０２は、図３に記載された固体撮像装置３００と比較して、画素部２が選択トランジスタを有さず、列選択スイッチ２２０が付加されている点が異なる。以下、固体撮像装置３００と同じ点は説明を省略し、異なる点のみ説明する。
　画素部２は、選択トランジスタを備えていない。このように、画素部内に選択トランジスタを備えない場合、各列に備えた画素部２と電圧生成回路２３１との間に列選択スイッチ２２０が配置されている。列選択スイッチ２２０は、列信号線１９０に挿入され列ごとに配置された選択トランジスタ２２１を有する。選択トランジスタ２２１には、選択トランジスタ１０９と同種のトランジスタを用いることが好ましい。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、増幅トランジスタ１０８と増幅トランジスタ１０３とのＶTH、及び選択トランジスタ１０９と選択トランジスタ２２１とのＶDSを同じにすることができ、式５で示された、補正後の画素信号からＶTH及びＶDS成分を排除することが可能となる。なお、ブランキング期間中は、ＳＥＬ＿ＡをＬＯＷ固定にして選択トランジスタ２２１をオフするよう制御し、画素信号が列信号線１９０に出力されないようにする。
　上述した本実施の形態の第２の変形例の構成によれば、画素部ごとに選択トランジスタを備えないことで、選択トランジスタ間のオン抵抗ばらつきを抑制し、縦線補正の精度を一層高めることができる。
　なお、本実施の形態の第１の変形例と第２の変形例との特徴的な部分の双方を備えた固体撮像装置も本発明の実施の形態１に含まれる。つまり、上記第２の変形例のように、画素部内に選択トランジスタを備えない場合であっても、図７に記載された、上記第１の変形例に係る増幅トランジスタ１１８を備えてもよい。これにより、縦線補正信号を出力する増幅トランジスタの列ごとのばらつきを抑制し、縦線補正の精度を一層高めることができる。ただし、並列に配置するトランジスタ数が多いほど、ばらつき抑制効果は高いが、画素ピッチ幅の制約があるため、数個～数十個程度の並列配置が好ましい。
　（実施の形態２）
　以下、図面を参照しながら、本発明の実施の形態２に係る固体撮像装置を説明する。なお、以下の説明では本発明の実施の形態１と異なる部分を中心に説明する。
　図９は、本発明の実施の形態２に係る固体撮像装置の構成ブロック図である。同図に記載された固体撮像装置４００は、複数の画素部１が行列状に配置された画素アレイ１００と、画素電源バイアス回路１０と、列信号線１９２と、縦線補正電圧の生成及び黒つぶれ判定を行う電圧生成回路２３３と、電流源回路１９１と、黒つぶれ補正用バイアス回路１２５と、列信号増幅及び黒つぶれ判定を行う列回路２４１と、列信号処理回路２５１と、水平走査回路１４０と、垂直走査回路１１０と、出力回路２００とを備える。画素アレイ１００と、電流源回路１９１と、水平走査回路１４０と、垂直走査回路１１０と、出力回路２００とは図１記載のものと同一である。
　電圧生成回路２３３は、実施の形態１で述べた縦線補正用信号に加え、黒つぶれ判定信号を画素列ごとに生成する機能を有する。
　黒つぶれ補正用バイアス回路１２５は、黒つぶれ判定信号生成に必要となるバイアス電圧を生成する機能を有する。
　列回路２４１は、画素部１の増幅トランジスタ１０３と電流源回路１９１の電流源トランジスタ１５０で構成されるソースフォロア回路で増幅された画素信号を、画素列ごとに、さらに増幅する機能、及び、画素信号の黒つぶれ発生有無を判定する機能を有する。
　列信号処理回路２５１は、画素列ごとのオフセットばらつきを減算し、１行分の画素信号と縦線補正信号を保持する機能と、黒つぶれが発生した場合、画素信号を黒つぶれ補正信号に置換する機能を有する。
　図１０は、本発明の実施の形態２に係る固体撮像装置の回路構成図である。同図には、一行分の画素アレイ１００、電圧生成回路２３３、及び電流源回路１９１の回路構成図が示されている。
　画素アレイ１００内の全ての画素部１は、画素電源バイアス回路１０より、画素電源電圧が供給される。画素部１は、光電変換により光信号電荷を生成するフォトダイオード１０１と、フォトダイオード１０１の光信号電荷を信号電圧に変換するフローティングディフュージョン１０６と、フォトダイオード１０１の光信号電荷をフローティングディフュージョン１０６に転送する転送トランジスタ１０２と、フローティングディフュージョン１０６の信号電圧をリセットするためのリセットトランジスタ１０４と、フローティングディフュージョン１０６の信号電圧を増幅する増幅トランジスタ１０３と、画素行ごとに画素を選択して画素信号を列信号線１９２に出力する選択トランジスタ１０５とを備える。
　また、各画素に対してＲＳＴ、ＴＲＡＮ、及びＳＥＬが図９に記載の垂直走査回路１１０から各画素部１へ供給される。
　ここで、画素部１の受光動作から画素信号出力動作までを説明する。
　まず、垂直走査回路１１０は、リセットトランジスタ１０４にＲＳＴを印加する。これにより、フローティングディフュージョン１０６はリセットレベルとなる。
　次に、垂直走査回路１１０は、ＴＲＡＮを転送トランジスタ１０２に印加する。そうすると、フォトダイオード１０１に蓄積された光信号電荷がフローティングディフュージョン１０６に転送され、フローティングディフュージョン１０６の電圧は光信号電荷量に応じて低下する。
　最後に、この電圧低下が増幅トランジスタ１０３及び電流源トランジスタ１５０で構成されるソースフォロア回路により増幅され、垂直走査回路１１０は、ＳＥＬを選択トランジスタ１０５に印加することで、画素信号（ＶSIG）を列信号線１９２に出力する。
　電圧生成回路２３３は、実施の形態１で述べた縦線補正信号を画素列ごとに生成するのに加え、黒つぶれ判定信号を画素列ごとに生成し、列信号線１９２に出力する機能を有する。この電圧生成回路２３２の構成、動作については後述する。
　列回路２４１は、増幅トランジスタ１０３と電流源トランジスタ１５０とで構成されるソースフォロア回路により増幅された画素信号を画素列ごとに、さらに増幅する機能を有する。さらに、画素信号と黒つぶれ判定信号とを比較演算する機能とを有する。よって、列回路２４１は、画素列ごとに上記機能を有する比較回路を有する。この列回路２４１の構成、動作については後述する。
　列信号処理回路２５１は、画素列ごとのオフセットばらつきを減算し、１行分の画素信号及び縦線補正信号を保持する機能と、黒つぶれが発生した場合、画素信号を黒つぶれ補正信号に置換する機能とを有する。この列信号処理回路２５１の構成、動作については後述する。
　列信号処理回路２５１に保持された画素信号及び縦線補正信号は、図９記載の水平走査回路１４０の制御により１行ごとに出力回路２００へ転送される。出力回路２００は、画素信号から縦線補正信号を画素列ごとに減算し、縦線補正を行う。
　次に、電圧生成回路２３３の構成、動作について説明する。図１０に記載されたように、電圧生成回路２３３は、画素列ごとの列信号線１９２に対応して設けられた、縦線補正信号及び黒つぶれ判定信号を出力する増幅トランジスタ１０８と、縦線補正信号および黒つぶれ補正信号を列信号線１９２に出力する、出力しないを電気的に切り替える選択トランジスタ１０９と、スイッチトランジスタ１１２と、スイッチトランジスタ１１１とで構成されている。
　本実施の形態では、スイッチトランジスタ１１２及びスイッチトランジスタ１１１のオンオフが制御されることにより、増幅トランジスタ１０８のゲート電極に印加する電圧を縦線補正時と黒つぶれ補正時とで切り替え、縦線補正と黒つぶれ補正の両方を実現している。スイッチトランジスタ１１２及びスイッチトランジスタ１１１は、増幅トランジスタ１０８のゲート電極に供給する電圧を、画素電源電圧とバイアス電圧とで切り替えるスイッチ回路を構成する。
　縦線補正時には、ＳＥＬ＿ＶＤＤＣＥＬＬがＬＯＷ状態となることでスイッチトランジスタ１１２がオンとなり、ＳＥＬ＿ＢＩＡＳがＬＯＷ状態となることでスイッチトランジスタ１１１がオフとなることにより、縦線補正動作が実行される。スイッチトランジスタ１１２にはＰＭＯＳ型のトランジスタを用いることにより、増幅トランジスタ１０８のゲートに供給される電圧が画素電源電圧と等しくなり、縦線補正精度を高めることができる。
　すなわち、この動作により、増幅トランジスタ１０８のゲート電極には画素列ごとの画素電源電圧が印加され、列信号線１９２に縦線補正用信号が出力される。なお、縦線補正についての動作詳細については実施の形態１と同じである。
　一方、黒つぶれ補正時には、ＳＥＬ＿ＶＤＤＣＥＬＬがＨＩＧＨ状態となることでスイッチトランジスタ１１２がオフとなり、ＳＥＬ＿ＢＩＡＳがＨＩＧＨ状態となることでスイッチトランジスタ１１１がオンとなることにより黒つぶれ補正動作が実行される。このように動作させることで、増幅トランジスタ１０８のゲート電極には黒つぶれ補正用バイアスが黒つぶれ補正用バイアス回路１２５から印加され、列信号線１９２に黒つぶれ判定信号が出力される。
　このように駆動させることで、縦線補正時と黒つぶれ補正時の各々の期間において、電圧生成回路２３３から列信号線１９２に出力する補正電圧を切り替えることができる。
　また、増幅トランジスタ１０８と増幅トランジスタ１０３、及び選択トランジスタ１０９と選択トランジスタ１０５は各々同種のトランジスタを用いることが好ましい。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、増幅トランジスタ１０８と増幅トランジスタ１０３とのＶTH、及び選択トランジスタ１０９と選択トランジスタ１０５とのＶDSを同じにすることができる。
　次に、本実施の形態に係る黒つぶれ補正の詳細について説明する。黒つぶれ判定信号は、電圧生成回路２３３にて生成され、列回路２４１にて黒つぶれ発生有無の判定が実行される。黒つぶれが発生していない場合、画素信号は出力回路２００に読み出される。一方、黒つぶれが発生した場合、画素信号は列信号処理回路２５１にて黒つぶれ補正信号に置換され、出力回路２００に読み出される。つまり、従来技術での黒つぶれ補正は、列信号線１９２のリセット電圧を補正用トランジスタの出力電圧で置換するのに対し、本実施の形態に係る黒つぶれ補正では、列信号処理回路２５１にて画素信号が、黒つぶれ補正信号に置換される。
　ここで、黒つぶれ判定電圧の生成について説明する。画素電源電圧をＶDDCELL、画素信号をＶSIG、選択トランジスタ１０５のドレイン－ソース間の電圧降下分をＶDS3、ソースフォロア動作による増幅トランジスタ１０３のゲート－ソース間の電圧降下分をＶTH1とすると、画素信号出力時における列信号線１９２の画素出力信号電位は、
 
　ＶDDCELL－ＶSIG－ＶTH1－ＶDS3　　　　　（式６）
 
と表すことができる。また、黒つぶれ補正用バイアス回路１２５から増幅トランジスタ１０８のゲートに供給される電圧を（ＶDDCELL－ＶBIAS）、選択トランジスタ１０９のドレイン－ソース間の電圧降下分をＶDS4とすると、黒つぶれ判定時における列信号線１９２の黒つぶれ判定信号電位は、
 
　ＶDDCELL－ＶBIAS－ＶTH2－ＶDS4　　　　　（式７）
 
と表すことができる。
　次に、黒つぶれ判定動作について説明する。黒つぶれ判定は画素部から列信号線１９２に出力される画素出力信号と、黒つぶれ判定時における列信号線１９２の黒つぶれ判定信号とを時系列に比較することで行われ、画素部の黒つぶれ有無が判定される。ここで、式６と式７との電圧差分は、
 
　ＶSIG＋ＶTH1＋ＶDS3－（ＶBIAS＋ＶTH2＋ＶDS4）（式８）
 
と表すことができる。また、増幅トランジスタ１０８と増幅トランジスタ１０３、及び選択トランジスタ１０９と選択トランジスタ１０５は、各々同種のトランジスタを用いているため、ＶTH1＝ＶTH2、ＶDS3＝ＶDS4となり、式８で表された黒つぶれ判定信号電位は、
 
　ＶSIG－ＶBIAS　　　　　　　　　　　　　（式９）
 
と表せる。黒つぶれが発生していない時、フォトダイオードから出力される最大飽和信号をＶSATとすると、ＶSIGの範囲は０≦ＶSIG≦ＶSATとなる。一方、黒つぶれが発生している時、ＶSATに加え、高輝度光による信号成分がＶSATに加算されるため、高輝度光による信号成分をＶBLACKとすると、
 
　ＶSIG＝ＶSAT＋ＶBLACK　　　　　　　　（式１０）
 
と表せる。
　したがって、ＶBIASを、ＶSAT＜ＶBIAS＜（ＶSAT＋ＶBLACK）の範囲で設定することで、黒つぶれ判定を実施できる。黒つぶれが発生していない場合、ＶSAT＜ＶBIASとなるため、黒つぶれ判定信号は（ＶSIG－ＶBIAS）＞０となる。一方、黒つぶれが発生した場合、ＶSAT＞ＶBIASとなるため、黒つぶれ判定信号は（ＶSIG－ＶBIAS）＜０となる。
　また、本発明の構成では、画素信号の読み出しと黒つぶれ判定を時系列に行うため、画素リセット時、および画素読み出し時の列信号線の電位差を発生させず黒つぶれ判定を実施できる。画素リセット時、および画素読み出し時に黒つぶれ判定動作の影響がないため、列信号線の電位変動に起因する縦線の発生を抑制することができる。
　図１１は、本発明の実施の形態２に係る固体撮像装置の列回路及び列信号処理回路の回路構成図である。同図より、黒つぶれ判定動作は、前述したように、列回路２４１にて（ＶSIG－ＶBIAS）の正負を判定することで行う。列回路２４１は、増幅トランジスタ１０８で生成された補正信号である黒つぶれ判定信号と、増幅トランジスタ１０３から出力された画素信号とを比較する信号比較回路である。列回路２４１は反転増幅器２４２、アンプ入力容量２４３、アンプフィードバック容量２４４、アンプリセットトランジスタ２４５、列信号増幅と黒つぶれ判定動作を切り替えるスイッチトランジスタ２４６と、反転増幅器２４２の出力を選択し、列信号処理回路２５１へ出力するスイッチトランジスタ２５９から構成される。
　図１２は、列回路の有する反転増幅器の回路構成の一例を示す図である。同図に記載された反転増幅器２４２は、最も簡単な回路構成例であり、一般的に高利得のためのカスコード接続がなされる。なお、反転増幅器２４２は、差動トランジスタの回路構成をとってもよい。
　図１１に戻って列回路２４１の説明をする。画素信号読み出し時は、ＡＭＰＣＬがＨＩＧＨ状態となることでアンプリセットトランジスタ２４５が常にオンとなる。アンプリセットトランジスタ２４５がオン状態となりリセット電圧がクランプされた状態で、画素のリセット信号が読み出され、その後、ＡＭＰＣＬがＬＯＷ状態となることでアンプリセットトランジスタ２４５がオフとなった後に画素信号が読み出されることにより、リセット信号と画素信号の差分が出力される。また、アンプ入力容量２４３をＣ１、アンプフィードバック容量２４４をＣ２とすると、アンプのゲインはこの容量比Ｃ１／Ｃ２で決まる。一方、黒つぶれ判定時は、ＲＳ２がＬＯＷ状態となりスイッチトランジスタ２４６が常にオフとなる。これによりアンプのフィードバック動作ができなくなり、アンプの利得はＣ１／０となる。ただし、アンプ利得は反転増幅器２４２のオープンループゲイン以下となるため、数十倍～数百倍までの有限の高利得を得ることができる。つまり、列回路２４１は、黒つぶれ判定として（ＶSIG－ＶBIAS）にわずかな電位差が生じても、その電位差を数十倍～数百倍することにより、黒つぶれが発生していない場合と（ＶSIG－ＶBIAS＜０）、黒つぶれが発生した場合と（ＶSIG－ＶBIAS＞０）を精度よく判定する比較器として動作する。
　次に、列信号処理回路２５１における黒つぶれ信号置換動作について説明する。黒つぶれ信号の置換を行う信号置換回路２５３は、黒つぶれ判定回路が黒つぶれと判定した場合に、信号保持容量２５２で保持された信号電位をフォトダイオードの飽和信号ＶSAT以上の信号に相当する黒つぶれ補正信号（ＶCLIP電位）に置き換える回路である。スイッチトランジスタ２５４およびスイッチトランジスタ２５５は信号置換回路２５３の動作／非動作を制御するトランジスタである。信号置換回路２５３の動作時はＲＳ１がＨＩＧＨ状態となることでスイッチトランジスタ２５５がオフとなり、かつ、スイッチトランジスタ２５４がオンとなる。信号置換回路２５３の非動作時は、ＲＳ１がＬＯＷ状態となることでスイッチトランジスタ２５５がオンとなり、かつ、スイッチトランジスタ２５４をオフとなることにより、置換トランジスタ２５６が常にオフとなり、置換動作が行われないようにする。このように、信号置換回路２５３は、置換トランジスタ２５６のゲート電圧に応じて置換信号ＶCLIPを信号保持容量２５２に出力するか否かを判定する。
　また、非動作時には、スイッチトランジスタ２５５がオン状態となることで、置換トランジスタ２５６はオフとなる。一方、置換動作時には、スイッチトランジスタ２５４がオンとなり、黒つぶれ判定回路の判定信号がゲートに入力される。黒つぶれが発生している場合、（ＶSIG－ＶBIAS）＞０となる。反転増幅器２４２は反転アンプであるため、出力端２６０はＧＮＤ電位に近い値となる。すると、置換トランジスタ２５６はオンし、信号保持容量部の信号は飽和信号以上に相当する黒つぶれ補正信号（ＶCLIP電位）に置換される。黒つぶれが発生していない状況では、（ＶSIG－ＶBIAS）＜０となることで、出力端２６０はＶDD電位付近になるため、置換トランジスタ２５６はオフした状態であり、置換動作は行われない。
　なお、信号置換回路２５３は、一例であり、特にこの回路構成に限定されるわけではない。例えば、信号保持容量２５２の信号が置換されるのではなく、黒つぶれ判定信号が別の信号保持手段に保持されてもよい。また保持される手段としてはアナログ信号として容量に保持されてもよいし、デジタル信号に変換して黒つぶれ判定情報が保持されてもよい。
　次に、図１３～図１５を用いて本実施の形態に係る固体撮像装置の駆動方法、具体的には、縦線補正と黒つぶれ補正の両方を実施する動作について説明する。
　図１３は、本発明の実施の形態２に係る固体撮像装置の同期信号のタイミングチャートである。同図は、垂直同期信号及び水平同期信号の１フレーム期間における時間変化を表している。ここで、１フレーム期間は、垂直同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでの期間である。また、水平同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでを一行分の水平信号出力期間とする。本実施の形態では、ブランキング期間に縦線補正を実施し、画素信号出力期間に黒つぶれ補正を実施する。
　図１４は、縦線補正を実施するブランキング期間における各制御信号のタイミングチャートである。具体的には、ブランキング期間における一行分の水平信号出力期間の、リセットパルス信号（以下、ＲＳＴと記す。）、転送パルス信号（以下、ＴＲＡＮと記す。）、選択パルス信号（以下、ＳＥＬと記す。）、選択補正パルス信号（以下、ＳＥＬ＿ＣＯＲＲＥＣＴと記す。）、選択バイアスパルス信号（以下、ＳＥＬ＿ＢＩＡＳと記す。）、選択電源パルス信号（以下、ＳＥＬ＿ＶＤＤＣＥＬＬと記す。）及び列信号線１９２の電位の時間変化を示している。図１４では、時刻ｔ２１から時刻ｔ２２の期間がブランキング期間中の１行分の水平信号出力期間である。また、ＲＳＴ、ＴＲＡＮは各々ＬＯＷ固定としている。ブランキング期間中は、ＳＥＬ＿ＶＤＤＣＥＬＬをＬＯＷ状態にしてスイッチトランジスタ１１２をオンし、ＳＥＬ＿ＢＩＡＳをＬＯＷ状態にしてスイッチトランジスタ１１１をオフすることで、増幅トランジスタ１０３のゲート電極には縦線補正用バイアスである画素列ごとの画素電源電圧が印加される。また、ＳＥＬ＿ＣＯＲＲＥＣＴをＨＩＧＨ状態にして選択トランジスタ１０９をオンし、ＳＥＬをＬＯＷ状態にして選択トランジスタ１０５をオフすることで、縦線補正信号を列信号線１９２へ出力する。縦線補正の詳細説明については、実施の形態１にて説明しているので、ここでは省略する。
　図１５は、黒つぶれ補正を実施する画素信号出力期間における各制御信号のタイミングチャートである。黒つぶれ補正時は、ＳＥＬ＿ＶＤＤＣＥＬＬがＨＩＧＨ状態となることでスイッチトランジスタ１１２がオフとなり、ＳＥＬ＿ＢＩＡＳがＨＩＧＨ状態となることでスイッチトランジスタ１１１がオンとなることにより、増幅トランジスタ１０８のゲートには、黒つぶれ補正用バイアス回路１２５より黒つぶれ補正用バイアスが印加される。
　まず、黒つぶれが発生しない状態の駆動タイミングについて説明する。
　時刻ｔ３１から時刻ｔ３２の期間では、ＲＳＴがＨＩＧＨ状態となり、電流源出力の列信号線１９２の電位は電源電圧（ＶDDCELL－ＶTH－ＶDS）の電圧にリセットされる。この期間はＡＭＰＣＬがＨＩＧＨ状態であることから、反転増幅器２４２の出力端２６０の電位は反転増幅器２４２のリセット電圧にクランプされている。
　次に、時刻ｔ３２から時刻ｔ３３の期間では、ＴＲＡＮがＨＩＧＨ状態となり、フォトダイオード１０１に蓄積された信号に相当する信号ＶSIGの分だけ、列信号線１９２の電圧が下がり、列信号線１９２の電位は（ＶDDCELL－ＶTH－ＶDS－ＶSIG）となる。一方、反転増幅器２４２はリセット読み出し時にリセット電圧にクランプされていることから、反転増幅器２４２の出力端２６０の電位は反転増幅器２４２のリセット電位に対してＶSIGにアンプゲインを乗じたＶSIG×ＧＡＩＮ＝ＶSIG0の分だけ高い電位状態となる。
　反転増幅器２４２の出力端の２６０の信号電位はアンプ負荷をカットするスイッチトランジスタ２５９を介して信号保持容量２５２に保持される。
　時刻ｔ３３から時刻ｔ３５の期間は、黒つぶれ判定期間である。ＲＳ２をＬＯＷ状態にすることで、スイッチトランジスタ２４６がオフし、反転増幅器２４２は数十から数百倍の高いゲインとなる。この状態でＡＭＰＣＬをＨＩＧＨ状態にすることで、列信号線１９２の電位状態をクランプし、反転増幅器２４２の出力端２６０の電位は再び反転増幅器２４２のリセット電位にクランプされる。
　時刻ｔ３４のタイミングでＳＥＬがＬＯＷ状態となることで、黒つぶれ判定出力を列信号線１９２に出力することが可能となる。ＳＥＬがＬＯＷ状態となるとほぼ同時に、ＳＥＬ＿ＣＯＲＲＥＣＴがＨＩＧＨ状態となることで、選択トランジスタ１０９をオンとする。選択トランジスタ１０９がオンとなることで、黒つぶれ判定電圧（ＶDDCELL－ＶBIAS－ＶTH－ＶDS）の電位が列信号線１９２に読み出される。
　ここで、時刻ｔ３３から時刻ｔ３４の期間にて、列信号線１９２には（ＶDDCELL－ＶTH－ＶDS－ＶSIG）の電位がクランプされていることから、（ＶDDCELL－ＶTH－ＶDS－ＶSIG）と（ＶDDCELL－ＶBIAS－ＶTH－ＶDS）との差分電圧（ＶSIG－ＶBIAS）の電圧振幅に反転増幅器２４２のゲインを乗じた電位が反転増幅器２４２から出力される。列信号線１９２の電位は反転増幅器２４２のリセットレベルに（ＶSIG－ＶBIAS）×ＧＡＩＮ２の電圧が付与された電圧となる。ＧＡＩＮ２は数十から数百倍の高いゲインをとる。
　黒つぶれが発生していない状態では、（ＶSIG－ＶBIAS）＜０より、その差分電圧は反転増幅器２４２で数十倍から数百倍増幅されて反転増幅器２４２の出力端２６０に出力される。出力端２６０の電位は電源電圧ＶDDCELLに近い電位となる。
　次にＲＳ１がＨＩＧＨ状態となることで、信号置換回路２５３が動作する。反転増幅器２４２の出力端２６０の電位はＶDDCELLに近い電圧をとることから、ＰＭＯＳトランジスタの置換トランジスタ２５６はオフしたままであり、信号保持容量２５２に保持された信号電位は、信号置換回路２５３により置換されない。
　また、黒つぶれ判定期間である時刻ｔ３３から時刻ｔ３５の期間、ＳＥＬＢはＬＯＷ電位に制御されることから、アンプ負荷をカットするスイッチトランジスタ２５９はオフ状態である。スイッチトランジスタ２５９がオフ状態であることから、反転増幅器２４２の負荷容量が低減され、短期間で反転増幅器２４２から信号置換回路２５３に黒つぶれ判定信号を出力することができる。
　時刻ｔ３５から時刻ｔ３６の期間では、信号保持容量２５２に保持された信号電位は、水平走査回路１４０の制御によりスイッチトランジスタ２５７を介して順次水平転送され、出力回路２００へ、ＶSIGに反転増幅器２４２のゲインを乗じたＶSIG0に相当する信号が出力される。
　次に、黒つぶれが発生する状態のタイミングについて説明する。
　時刻ｔ４１から時刻ｔ４２の期間では、リセット信号の読み出し動作が行われるが、黒つぶれにより、ＲＳＴをＨＩＧＨ状態にした後に大量の光信号電荷がフォトダイオード１０１からフローティングディフュージョン１０６へ溢れるため、増幅トランジスタ１０３のゲート電圧が大幅に下がる。リセット信号の読み出し動作が終わる時刻ｔ４２の時点で列信号線１９２の電位はＧＮＤ近くまで下がる。
　時刻ｔ４２から時刻ｔ４３の期間では、画素読み出し動作が行われるが、列信号線１９２の電位はＧＮＤ近くに下がっていることから、列信号線１９２の電位は変化しない。本現象が黒つぶれを示すものであり、列信号線１９２の電位が変化しないため、反転増幅器２４２の出力端の２６０の電位は反転増幅器２４２のリセット電位から変化しない。つまり黒信号に相当する反転増幅器２４２のリセット電位が信号保持容量２５２に保持される。
　次に、時刻ｔ４３から時刻ｔ４５の期間で黒つぶれ判定が行われる。時刻ｔ４３から時刻ｔ４４の期間では列信号線１９２には（ＶDDCELL－ＶTH－ＶDS－ＶSIG）の電位がクランプされていることから、（ＶDDCELL－ＶTH－ＶDS－ＶSIG）と（ＶDDCELL－ＶBIAS－ＶTH－ＶDS）との差分電圧（ＶSIG－ＶBIAS）の電圧振幅に反転増幅器２４２のゲインを乗じた電位が反転増幅器２４２から出力される。反転増幅器２４２の出力端２６０の電位は反転増幅器２４２のリセットレベルに（ＶSIG－ＶBIAS）×ＧＡＩＮ２の電圧が付与された電圧となる。ＧＡＩＮ２は数十から数百倍の高いゲインをとる。
　黒つぶれが発生している状態では（ＶSIG－ＶBIAS）＞０より、その差分電圧は反転増幅器２４２で数十倍から数百倍増幅され、反転増幅器２４２の出力端２６０に出力されてＧＮＤに近い電位となる。
　次にＲＳ１がＨＩＧＨ状態となることで、信号置換回路２５３が動作する。反転増幅器２４２の出力端２６０の電位はＧＮＤに近い電位をとることから、ＰＭＯＳトランジスタの置換トランジスタ２５６はオン状態となり、飽和以上の信号に相当する黒つぶれ補正信号（ＶCLIPの電位）へ信号置換動作が行われる。つまり、信号保持容量２５２に保持された黒信号に相当する信号電位が飽和以上の信号に相当する黒つぶれ補正信号（ＶCLIP電位）に置き換えられる。
　時刻ｔ４５から時刻ｔ４６の期間では、信号保持容量２５２に保持された黒つぶれ補正信号が順次水平転送され、出力回路２００へ飽和以上の信号に相当する信号が出力される。このようにして黒つぶれ補正を行うことができる。
　以上、図面を用いて説明したように、本発明の実施の形態２に係る固体撮像装置は、実施の形態１で説明した縦線補正に加え、黒つぶれ補正も高い精度で両立させることが出来る。
　なお、本実施の形態では、補正信号を出力する増幅トランジスタ１０８は、一列内に複数個並列に備えてもよい。このようにすることで、補正信号を出力する増幅トランジスタのばらつきを抑制し、縦線補正と黒つぶれ補正の精度を一層高めることができる。並列に配置するトランジスタ数が多いほど、ばらつき抑制効果は高いが、画素ピッチ幅の制約があるため、数個～数十個程度の並列配置が好ましい。
　なお、図１０記載の画素部１は選択トランジスタ１０５を備えているが、選択トランジスタ１０５を持たない構成としても良い。
　図１６は、本発明の実施の形態２の変形例を示す固体撮像装置の回路構成図である。同図に記載された固体撮像装置４０１のように、画素内に選択トランジスタを備えない場合、各列に備えた画素部２と縦線補正電圧及び黒つぶれ判定電圧生成回路との間に、列選択スイッチ２２０を設ける。列選択スイッチ２２０に備えた選択トランジスタ２２１には、選択トランジスタ１０９と同種のトランジスタを用いる。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、増幅トランジスタ１０８と増幅トランジスタ１０３とのＶTH、及び選択トランジスタ１０９と選択トランジスタ２２１とのＶDSを同じにすることができる。縦線補正および黒つぶれ判定時には、選択トランジスタ２２１がオフとなるようＳＥＬ＿Ａを制御し、画素出力信号が列信号線に出力されないようにする。このように、各画素に選択トランジスタを備えないことで、選択トランジスタごとのオン抵抗ばらつきを抑制でき、縦線補正と黒つぶれ補正の精度を一層高めることができる。
　なお、画素内に選択トランジスタを備えない場合であっても、補正信号を出力する増幅トランジスタ１０８を１列内に複数個並列に備えてもよい。このようにすることで、補正信号を出力する増幅トランジスタの列ごとのばらつきを抑制し、縦線補正と黒つぶれ補正の精度を一層高めることができる。
　（実施の形態３）
　図１７は、本発明の実施の形態３に係る固体撮像装置の構成ブロック図である。実施の形態１及び２に係る固体撮像装置は、出力回路２００の内部、もしくは別ＩＣにＡＤＣを備える場合について説明したが、図１７に記載された固体撮像装置５００は、画素列ごとにＡＤ変換回路を備え、同一行の信号を同時にＡＤ変換動作することが可能である。固体撮像装置５００は、上記回路構成に、本発明の縦線補正機能、もしくは縦線補正と黒つぶれ補正両方の機能を備えている。
　図１７に記載された固体撮像装置５００は、列信号線１９２と電流源回路１９１の間に電圧生成回路２３２を備え、電圧生成回路２３２に黒つぶれ補正用バイアスを供給する黒つぶれ補正用バイアス回路１２５を備え、電流源回路１９１と列信号処理部３２６の間に列回路２４１を備える。また、縦線補正回路２０６を出力回路２０１に備えることで本発明と同様な縦線補正と黒つぶれ補正を行うことができる。
　列信号処理部３２６は、画素列ごとに列ＡＤ変換回路３２５を備える列信号処理回路であり、列信号線１９０から出力される一行分の画素信号及び縦線補正信号を保持し、水平走査回路１４０の制御によって１行分の画素信号及び縦線補正信号を出力回路２０１へ転送する。列信号処理部３２６は、図２に記載された列信号処理回路２５０または図１０に記載された列信号処理回路２５１の機能を有し、さらに、画素信号及び縦線補正信号をＡＤ変換する機能を有する。
　列ＡＤ変換回路３２５は、電圧比較器３５２と、カウンタ部３５４と、スイッチ３５８とデータ記憶部３５６とを備える列ＡＤ変換器である。
　なお、画素列ごとに列ＡＤ変換回路３２５を備えた場合、信号置換回路２５３内の置換トランジスタ２５６は必ずしも備える必要はない。黒つぶれ判定ビットを１ビット設けるか、または黒つぶれ判定信号が出力された場合にＡＤ変換されたデジタル信号を全てＨＩＧＨに置き換えるようなデジタル回路を設けることで容易に黒つぶれ判定信号をＡＤ変換出力に置換することができる。
　上記構成により、画素列ごとの縦線補正信号を同時並列にＡＤ変換できるため、縦線補正信号の読み出し期間を短縮することができる。また、本発明での黒つぶれ判定を行う時点では、すでに画素信号は信号保持容量２５２に保持され、画素信号の読み出し動作は完了していることから、図１７に示す構成に本発明の黒つぶれ補正機能を付与した構成とすることで、画素信号のＡＤ変換と黒つぶれ判定動作を同時並行して行うことができ、黒つぶれ判定期間を短縮することができる。
　（実施の形態４）
　次に、本発明の実施の形態４に係る撮像装置について図１８を用いて説明する。図１８は、本発明の実施の形態４に係る撮像装置（カメラ）の構成を示すブロック図である。
　図１８に示すように、本実施の形態に係る撮像装置は、光学系６００と、画像信号処理部６２０と、上記の本発明の実施の形態に係る固体撮像装置６１０とを備える。光学系６００は、被写体からの光を集光して固体撮像装置６１０の撮像領域上に画像イメージを形成するレンズ６０１が光路上に位置する。ここで、上記撮像装置は、固体撮像装置６１０の有する特徴により、高精度な縦線補正及び黒つぶれ補正がされた画像を提供することが可能となる。
　なお、本発明に係る固体撮像装置は、上記実施の形態に限定されるものではない。実施の形態１～４における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１～４に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。
　本発明に係る固体撮像装置及びカメラは、縦筋状の画像不良を抑制し、高画質なカメラを実現できるため、デジタルスチルカメラ、ビデオカメラ、車載カメラ、監視カメラ、医療用カメラ等に有用である。
　１、２　　画素部
　１０、９１０　　画素電源バイアス回路
　１００、１２１　　画素アレイ
　１０１、８０１　　フォトダイオード
　１０２、８０２　　転送トランジスタ
　１０３、１０８、１１８、８０３　　増幅トランジスタ
　１０４、８０４　　リセットトランジスタ
　１０５、１０９、２２１、８０５　　選択トランジスタ
　１０６、８０６　　フローティングディフュージョン
　１１１、１１２、２４６、２５４、２５５、２５７、２５９　　スイッチトランジスタ
　１１０　　垂直走査回路
　１２５　　黒つぶれ補正用バイアス回路
　１４０　　水平走査回路
　１５０　　電流源トランジスタ
　１９０、１９２、８９０、９９０　　列信号線
　１９１　　電流源回路
　２００、２０１　　出力回路
　２０２、８５０　　アナログフロントエンド（ＡＦＥ）
　２０３、８６０　　ＡＤコンバータ（ＡＤＣ）
　２０４　　列メモリ
　２０５　　減算器
　２０６　　縦線補正回路
　２０７　　出力信号処理回路
　２２０　　列選択スイッチ
　２３１、２３２、２３３　　電圧生成回路
　２４１　　列回路
　２４２　　反転増幅器
　２４３　　アンプ入力容量
　２４４　　アンプフィードバック容量
　２４５　　アンプリセットトランジスタ
　２５０、２５１　　列信号処理回路
　２５２　　信号保持容量
　２５３　　信号置換回路
　２５６　　置換トランジスタ
　３００、３０１、３０２、４００、４０１、６１０、５００、８００　　固体撮像装置
　３２５　　列ＡＤ変換回路
　３２６　　列信号処理部
　６００　　光学系
　６０１　　レンズ
　６２０　　画像信号処理部
　８００Ａ　　有効画素領域
　８１０　　垂直駆動回路
　８２０　　黒つぶれ及び縦線補正部
　８２１　　画素ダミーアンプトランジスタ
　８２３、９２３　　補正用バイアス回路
　８９１　　電流源
　８３０　　画素信号読み出し回路
　８４０　　水平シフトレジスタ
　８７０　　出力処理部
　８８０　　タイミング制御回路
　９２１　　画素ダミーアンプトランジスタ

Claims (9)

  1. 　行列状に配置された複数の画素部と、
    　画素列ごとに設けられた複数の列信号線と、
    　前記複数の画素部のそれぞれから出力された画素信号を補正する補正信号を生成する電圧生成回路と、
    　前記複数の列信号線を経由して入力された前記画素信号と前記補正信号とを演算して縦線補正された画素信号を出力する出力回路とを備え、
    　前記複数の画素部のそれぞれは、
    　受光強度に応じた信号電荷を発生する受光素子と、
    　ゲート電極に前記信号電荷に応じた信号電圧が印加されることにより当該信号電圧を増幅して、対応する列信号線に前記画素信号を出力する画素信号増幅トランジスタと、
    　前記画素信号増幅トランジスタのゲート電極と画素電源電圧との間に配置されたリセットトランジスタとを有し、
    　前記電圧生成回路は、
    　前記複数の列信号線のそれぞれに対応して設けられ、ゲート電圧を増幅して当該ゲート電圧に応じた前記補正信号を生成する補正信号増幅トランジスタと、
    　前記複数の列信号線のそれぞれに対応して設けられ、前記補正信号増幅トランジスタと、対応する列信号線との間に設けられ、前記補正信号を当該列信号線に出力する、または出力しないを選択する補正信号選択トランジスタとを有し、
    　前記電圧生成回路は、前記補正信号増幅トランジスタのゲート電極に、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタに供給される画素電源電圧が供給されることにより、前記画素列に設けられた列信号線に補正信号を出力する
    　固体撮像装置。
  2. 　前記補正信号増幅トランジスタのゲート電極と、前記補正信号増幅トランジスタのソース電極及びドレイン電極の一方とは、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタと、画素電源電圧を供給する電源線とを接続する配線上に接続されており、
    　前記補正信号増幅トランジスタのソース電極及びドレイン電極の他方は、前記補正信号スイッチトランジスタに接続されている
    　請求項１に記載の固体撮像装置。
  3. 　前記画素信号増幅トランジスタと前記補正信号増幅トランジスタとは、同じ種類のトランジスタである
    　請求項１または２に記載の固体撮像装置。
  4. 　さらに、
    　前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタ及び前記補正信号増幅トランジスタに電流を供給するための電流源トランジスタと、
    　前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタと、対応する列信号線との間に設けられ、前記画素信号を当該列信号線に出力するタイミングを制御する画素信号選択トランジスタとを備え、
    　前記画素信号選択トランジスタと前記補正信号選択トランジスタとは、同じ種類のトランジスタである
    　請求項１～３のうちいずれか１項に記載の固体撮像装置。
  5. 　前記補正信号増幅トランジスタは、前記複数の列信号線のそれぞれに対して、複数個並列に配置されている
    　請求項１～４のうちいずれか１項に記載の固体撮像装置。
  6. 　さらに、
    　前記電圧生成回路と前記出力回路との間に設けられ、前記複数の列信号線から出力される一行分の前記画素信号及び前記補正信号を保持し、所定のタイミングで前記一行分の前記画素信号及び前記補正信号を前記出力回路へ出力する列信号処理回路を備え、
    　前記列信号処理回路は、
    　前記複数の列信号線のそれぞれに対応して設けられ、画素列ごとの前記画素信号及び前記補正信号をＡＤ変換する列ＡＤ変換器を備える
    　請求項１～５のうちいずれか１項に記載の固体撮像装置。
  7. 　さらに、
    　前記補正信号増幅トランジスタのゲート電極にバイアス電圧を供給するバイアス回路と、
    　前記補正信号増幅トランジスタのゲート電極に供給する電圧を、前記画素電源電圧と前記バイアス電圧とで切り替えるスイッチ回路とを備え、
    　前記列信号処理回路は、
    　前記複数の列信号線のそれぞれに対応して前記電圧生成回路と前記出力回路との間に設けられ、前記スイッチ回路の切り替えにより前記補正信号増幅トランジスタのゲート電極に前記バイアス電圧が印加されている期間に、前記補正信号増幅トランジスタで生成された補正信号である黒つぶれ判定信号と、前記画素信号増幅トランジスタから出力された画素信号とを比較する信号比較回路と、
    　前記複数の列信号線のそれぞれに対応して設けられ、前記信号比較回路が比較した結果に基づいて、前記画素信号に対応した画素部が黒つぶれ発生状態か否かを判定し、
    　黒つぶれ発生状態でないと判定した場合は、前記画素信号を前記出力回路に出力し、
    　黒つぶれ発生状態であると判定した場合は、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力する信号置換回路とを備える
    　請求項１～６のうちいずれか１項に記載の固体撮像装置。
  8. 　前記信号比較回路は、前記画素信号増幅トランジスタから出力された画素信号の電圧から前記補正信号増幅トランジスタで生成された黒つぶれ判定信号の電圧を減算することにより比較し、
    　前記信号置換回路は、前記信号比較回路により減算された結果である差分値を入力し、
    　前記差分値が所定の閾値以下である場合には、前記画素信号に対応した画素部が黒つぶれ発生状態でないと判定し、当該画素信号を前記出力回路に出力し、
    　前記差分値が所定の閾値より大きい場合には、前記画素信号に対応した画素部が黒つぶれ発生状態であると判定し、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力する
    　請求項７に記載の固体撮像装置。
  9. 　請求項１～８のうちいずれか１項に記載の固体撮像装置を備えたカメラ。
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