WO2016121353A1 - 固体撮像装置およびカメラ - Google Patents

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transistor
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生熊　誠
勝 加東
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device and a camera.
  • Patent Document 1 connects a capacitive element between a signal line in a comparator and a power supply line, and reduces circuit noise due to potential fluctuations of the power supply line by the action of the capacitive element. It is disclosed.
  • Patent Document 1 does not function effectively against disturbance noise such as power supply noise. That is, in the CMOS solid-state imaging device, if noise is present in the power supply of the pixel supplied from the outside, the noise may be mixed into the readout signal from the pixel.
  • Patent Document 2 discloses a solid-state imaging device including a pixel power supply circuit that generates a power supply voltage of a pixel by attenuating the noise so that the noise of the power supply voltage is not transmitted to the pixel signal.
  • Patent Document 3 includes a pixel power supply regulator that reduces the external power supply voltage and generates a pixel power supply voltage to be supplied to each pixel of the pixel array.
  • This pixel power supply regulator has a driver transistor that supplies a pixel power supply voltage from an external power supply voltage, and the driver transistor operates in a saturated state. As a result, even if noise is superimposed on the external power supply, the influence of this noise is prevented from reaching the output side of the driver transistor.
  • power supply voltage is supplied from the outside to a power supply line connected to a pixel, and external noise is superimposed on the power supply voltage, and internal noise is generated in other columns.
  • a solid-state imaging device and a camera that reduce image quality deterioration due to wrapping around.
  • a solid-state imaging device generates a second power supply voltage from a first power supply voltage based on a plurality of pixel circuits arranged in a matrix and a reference voltage, and a plurality of pixels
  • a plurality of unit power supply circuits for supplying a second power supply voltage to the amplification transistors in the circuit; and a regulator circuit for generating a constant reference voltage, the unit power supply circuit for each column of the plurality of pixel circuits or the pixel circuit
  • the second power supply voltage is supplied to the amplification transistors in the pixel circuits belonging to the corresponding columns or to the amplification transistors in the corresponding pixel circuits.
  • the solid-state imaging device and camera according to the present disclosure can reduce image quality deterioration due to external noise in a power line connected to a pixel circuit and image quality deterioration due to noise wraparound between columns.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the power supply circuit and the pixel circuit according to the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the regulator circuit according to the first embodiment.
  • FIG. 4 is a time chart illustrating an operation example of a plurality of frame periods of the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a time chart illustrating an operation example in one horizontal scanning period of the solid-state imaging device according to the first embodiment.
  • FIG. 6 is a time chart illustrating an operation example of one horizontal scanning period of the solid-state imaging device in the comparative example.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the power supply circuit and the pixel circuit according to the first embodiment.
  • FIG. 3 is
  • FIG. 7 is a block diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • FIG. 8 is a circuit diagram illustrating a configuration example of the unit power supply circuit and the pixel circuit according to the second embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration example of the vertical scanning circuit according to the second embodiment.
  • FIG. 10 is a block diagram illustrating a configuration example of the camera.
  • the solid-state imaging device includes a plurality of unit power supply circuits that generate the second power supply voltage from the first power supply voltage.
  • the unit power supply circuit is provided for each column of a plurality of pixel circuits (unit cell, unit pixel cell) or for each pixel circuit.
  • the unit power supply circuit is connected to the amplification transistor in the pixel circuit belonging to the corresponding column or in the corresponding pixel circuit.
  • a second power supply voltage is supplied to the amplification transistor.
  • the solid-state imaging device reduces image quality degradation due to external noise in the power supply line connected to the pixel circuit and image quality degradation due to noise wraparound between columns.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 shown in FIG. 1 includes a pixel array unit 10, a horizontal scanning circuit 12, a vertical scanning circuit 14, a plurality of vertical signal lines 19, a control unit 20, a column processing unit 26, a reference signal generation unit 27, and an output circuit 28.
  • the solid-state imaging device 1 also includes an MCLK terminal that receives an input of a master clock signal from the outside, a DATA terminal for transmitting / receiving commands or data to / from the outside, a D1 terminal for transmitting video data to the outside, and the like. In addition to this, terminals for supplying a power supply voltage and a ground voltage are provided.
  • the pixel array unit 10 has a plurality of pixel circuits 3 arranged in a matrix.
  • the plurality of pixel circuits 3 are arranged in n rows and m columns in FIG.
  • the horizontal scanning circuit 12 scans the memories 256 in the plurality of column AD circuits in order, and outputs the AD-converted pixel signal to the output circuit 28 via the horizontal signal line 18.
  • the vertical scanning circuit 14 scans a horizontal scanning line group 15 (also referred to as a row control line group) provided for each row of the pixel circuit 3 in the pixel array unit 10 in units of rows. As a result, the vertical scanning circuit 14 selects the pixel circuits 3 in units of rows, and simultaneously outputs pixel signals from the pixel circuits 3 belonging to the selected row to m vertical signal lines 19.
  • the horizontal scanning line groups 15 are provided in the same number as the rows of the pixel circuits 3. In FIG. 1, n horizontal scanning line groups 15 (V1, V2,..., Vn in FIG. 1) are provided.
  • Each of the horizontal scanning line groups 15 includes a reset control line ⁇ RS, a read control line ⁇ TR, and a selection control line ⁇ SEL.
  • the vertical signal line 19 is provided for each column of the pixel circuits 3 in the pixel array unit 10, and propagates pixel signals from the pixel circuits 3 belonging to the selected row to the column AD circuit 25.
  • the plurality of vertical signal lines 19 are composed of m vertical signal lines H0 to Hm in FIG.
  • a downstream portion of the vertical signal line 19, that is, a portion connected to the negative input terminal of the column AD circuit 25 is referred to as an ADC input line 40.
  • the plurality of ADC input lines 40 are composed of m ADC input lines ADIN0 to ADINm.
  • the control unit 20 controls the entire solid-state imaging device 1 by generating various control signal groups.
  • the various control signal groups include control signal groups CN1, CN2, CN5, CN8, CN10, CN10, and count clock CK0.
  • the control unit 20 receives the master clock MCLK via the terminal 5a, generates various internal clocks, and controls the horizontal scanning circuit 12, the vertical scanning circuit 14, and the like.
  • the column processing unit 26 includes a column AD circuit 25 provided for each column.
  • Each column AD circuit 25 AD converts the pixel signal from the vertical signal line 19.
  • Each column AD circuit 25 includes a voltage comparator 252, a counter unit 254, and a memory 256.
  • the voltage comparator 252 compares the analog pixel signal from the vertical signal line 19 with the reference signal RAMP including the triangular wave generated by the reference signal generation unit 27, for example, when the former becomes larger than the latter. Invert the output signal indicating the result.
  • the counter unit 254 counts the time from the start of the change of the triangular wave in the reference signal RAMP until the output signal of the voltage comparator 252 is inverted. Since the time until inversion is determined according to the value of the analog pixel signal, the count value becomes the value of the digitized pixel signal.
  • the memory 256 holds a count value of the counter unit 254, that is, a digital pixel signal.
  • the reference signal generation unit 27 generates a reference signal RAMP including a triangular wave, and outputs the reference signal RAMP to the plus input terminal of the voltage comparator 252 in each column AD circuit 25.
  • the output circuit 28 outputs a digital pixel signal read from the memory 256 through the horizontal signal line 18 by scanning of the horizontal scanning circuit 12 to the video data terminal D1.
  • the load current source 30 is a load circuit that is provided for each vertical signal line 19 and supplies a load current to the vertical signal line 19. That is, the load current source 30 supplies the load current to the amplification transistor in the selected pixel circuit 3 via the vertical signal line 19 and forms a source follower circuit together with the amplification transistor.
  • the power supply circuit 50 includes a plurality of unit power supply circuits 50a.
  • the unit power supply circuit 50 a generates a second power supply voltage from the first power supply voltage of the first power supply line 51 based on the reference voltage of the reference voltage line 52, and supplies the second power supply voltage to the amplification transistors in the plurality of pixel circuits 3. 2 power supply voltage is supplied.
  • the unit power supply circuit 50 a is provided for each column of the plurality of pixel circuits 3, and the second power supply line 53 is connected to the amplification transistor in the pixel circuit 3 belonging to the corresponding column. Supply power supply voltage independently.
  • the regulator circuit 55 generates the reference voltage and supplies it to the reference voltage line 52.
  • FIG. 2 is a circuit diagram showing a configuration example of the power supply circuit 50 and the pixel circuit 3 according to the first embodiment.
  • the power supply circuit 50 and the pixel circuit 3 corresponding to 2 rows and 2 columns are shown.
  • the power supply circuit 50 includes a plurality of unit power supply circuits 50a.
  • the unit power supply circuit 50a is provided for each column of pixel circuits.
  • Each unit power supply circuit 50a has an NMOS transistor T50.
  • the transistor T50 is cascode-connected via the second power supply line 53 to the amplification transistor T12 in the pixel circuit 3 belonging to the same column.
  • the reference voltage line 52 is connected to the gate terminal of the transistor T50, and the reference voltage is supplied from the regulator circuit 55 via the reference voltage line 52.
  • the reference voltage is preferably slightly higher than the first power supply voltage.
  • the first power supply line 51 is connected to the drain terminal of the transistor T50, and the first power supply voltage of the first power supply line 51 is supplied.
  • the source terminal of the transistor T50 is connected to the second power supply line 53, outputs the second power supply voltage, and is connected to the drain terminal of the amplification transistor in the pixel circuit 3 belonging to the same column.
  • the reference voltage is determined so that the transistor T50 and the amplification transistor T12 constituting the unit power supply circuit 50a operate in the saturation region. That is, the first power supply voltage, so that the transistor T50 operates in a region where the drain-source voltage VDS in the transistor T50 and the amplification transistor T12 is equal to or larger than the value obtained by subtracting the threshold voltage Vt from the gate-source voltage VGS.
  • a second power supply voltage and a reference voltage are set. The reason why the transistor T50 is set to operate in the saturation region is to increase the impedance between the drain terminal and the source terminal. Since the transistor T50 operates in the saturation region, it is difficult to be affected by fluctuations in the first power supply voltage, so that the influence of external power supply noise can be reduced.
  • the pixel circuit 3 includes a photodiode PD which is a pixel (light receiving unit), a floating diffusion layer FD, a read transistor T10, a reset transistor T11, an amplification transistor T12, and a selection transistor T13.
  • the photodiode PD is a light receiving element that performs photoelectric conversion, and generates a charge corresponding to the amount of light received.
  • the floating diffusion layer FD temporarily holds charges read from the photodiode PD via the read transistor T10.
  • Read transistor T10 reads (i.e., transfers) charges from photodiode PD to floating diffusion layer FD in accordance with a read control signal on read control line ⁇ TR.
  • the reset transistor T11 resets the charge of the floating diffusion layer FD in accordance with the reset control signal of the reset control line ⁇ RS.
  • the drain terminal of the reset transistor T11 is connected to the first power supply line 51 so as to ensure the maximum signal level of the floating diffusion layer FD without a slight voltage drop.
  • the amplification transistor T12 converts and amplifies the electric charge of the floating diffusion layer FD into a voltage, and outputs the amplified signal as a pixel signal to the vertical signal line 19 via the selection transistor T13.
  • the power of the amplification transistor T12 is supplied from the output terminal of the unit power supply circuit 50a.
  • the selection transistor T13 selects whether to output the pixel signal of the amplification transistor to the vertical signal line according to the selection control signal of the selection control line ⁇ SEL.
  • the pixel circuit 3 shows an example of the pixel circuit 3 having a so-called 1-pixel 1-cell structure
  • the pixel circuit 3 may have a so-called multi-pixel 1-cell structure.
  • the pixel circuit 3 having a multi-pixel 1-cell structure includes, for example, a plurality of photodiodes PD, and any or all of the floating diffusion layer FD, the reset transistor T11, the amplification transistor T12, and the selection transistor T13 are included in the unit cell.
  • a shared structure may be used.
  • FIG. 3 is a circuit diagram showing a configuration example of the regulator circuit 55.
  • the regulator circuit 55 shown in the figure includes an operational amplifier OP, an output transistor To, and load resistors R1 and R2.
  • the boosted voltage 4 having a voltage higher than the first power supply voltage is supplied to the output transistor To.
  • the operational amplifier OP operates with the first power supply voltage of the first power supply line 51, detects an error between the reference voltage A and the feedback signal generated by the voltage division by the load resistors R1 and R2, and this error is zero.
  • the gate terminal of the output transistor To is controlled so that
  • the reference voltage output from the output transistor To to the reference voltage line 52 is generated based on GND. For this reason, even if the first power supply voltage and the boosted voltage 4 fluctuate, the effect of suppressing the fluctuation is very high.
  • the reference voltage of the reference voltage line 52 can be further stabilized by connecting an external capacitor.
  • the regulator circuit 55 outputs a constant reference voltage to the power supply circuit 50 via the reference voltage line 52.
  • FIG. 4 is a time chart showing an operation example of the solid-state imaging device 1 in a plurality of frame periods.
  • the waveform of the reference signal RAMP from the kth frame to the (k + 2) th frame is schematically shown.
  • One frame is composed of n horizontal scanning periods (1H period in the figure) corresponding to the first to nth rows of the pixel circuit 3.
  • FIG. 5 is a time chart showing an operation example in one horizontal scanning period of the solid-state imaging device.
  • the reference signal RAMP becomes a triangular wave in each of the down-count period and the up-count period as shown in FIGS.
  • the down count period is a period for AD converting the first pixel signal indicating the level of the reset component Vrst output from the amplification transistor T12.
  • the counter unit 254 counts down the time from the start of the down count period (start of change of the triangular wave) until the output of the voltage comparator 252 is inverted. This count value is the AD conversion result itself of the analog reset component Vrst.
  • the up-count period is a period for performing AD conversion on the second pixel signal indicating the level of the data component (signal component Vsig + reset component Vrst) output from the amplification transistor T12.
  • the counter unit 254 up-counts the time from the start of the up-count period (start of change of the triangular wave) until the output of the voltage comparator 252 is inverted. This up-count converts an analog data component (Vsig + Vrst) into a digital value.
  • the count value at the end of the up-count period is a CDS (Correlated Sampling: correlation) that subtracts the reset component Vrst from the data component (Vsig + Vrst). Represents the result of double detection. That is, the count value at the end of the up-count period is the signal component Vsig itself.
  • the column AD circuit 25 eliminates variations such as clock skew and counter delay of each column that cause an error, and extracts only the true signal level Vsig, that is, performs digital CDS.
  • An image of one frame can be obtained by sequentially performing such an operation in one horizontal scanning period for n rows.
  • FIG. 5 Next, the operation of FIG. 5 will be described using a comparative reference example that does not have the power supply circuit 50.
  • FIG. 6 is a time chart showing an example of movement during one horizontal scanning period of the solid-state imaging device in the comparative reference example. This figure shows a time chart in the solid-state imaging device in which the power supply circuit 50 and the regulator circuit 55 of FIG. 1 are not provided and the first power supply line 51 and the second power supply line 53 are directly connected.
  • the FD section is interlocked by parasitic components such as Cgd of the amplification transistor T12.
  • the power supply circuit 50 is not provided, fluctuations in the pixel output can be suppressed.
  • the voltage comparator 252 compares the signal input from the vertical signal line 19 with the reference signal RAMP, which is a ramp waveform output from the reference signal generation unit 27, and determines the time until the voltage comparator 252 performs comparison inversion.
  • the counter unit 254 counts time to perform AD conversion of the input signal.
  • the voltage comparator 252 is accompanied by a large current change at the time of the comparison inversion, and as a result, the potential change of the comparator power supply voltage occurs, but the power supply voltage of the voltage comparator 252 and the output of the voltage comparator 252 If the capacitor element of Patent Document 1 is provided between the two, the gate-source voltage of the latter-source grounded amplifier circuit is maintained, and the comparison result of the voltage comparator 252 varies due to the potential change of the power supply voltage of the voltage comparator 252. It is possible to prevent that.
  • the floating diffusion layer FD has a parasitic capacitance with respect to the power supply voltage line due to, for example, the parasitic capacitance Cgd of the amplification transistor T12 and the parasitic capacitance between the floating diffusion layer FD and the power supply voltage line. It has Cp1.
  • the floating diffusion layer FD When the potential of the first power supply voltage has a variation of ⁇ Vdd due to disturbance noise such as power supply noise, the floating diffusion layer FD also varies at a ratio determined by the ratio between the parasitic capacitance Cp1 and the parasitic capacitance Cfd of the floating diffusion layer FD. To do. That is, fluctuations in the floating diffusion layer FD are mixed in the signal transferred from the photodiode PD, and image quality degradation occurs.
  • a parasitic capacitance Cp1 exists as a drain-gate capacitance due to an overlap capacitance of the gate and a parasitic capacitance of the wiring between the drain electrode and the gate electrode of the amplification transistor T12.
  • the pixel signal is read while the amplification transistor T12 outputs the reset signal to the vertical signal line 19 and further outputs the potential of the floating diffusion layer FD after the signal charge is transferred to the vertical signal line 19 as the signal level.
  • the first power supply voltage fluctuates at a different period from the pixel signal readout period, it propagates as noise to the floating diffusion layer FD via the parasitic capacitance Cp1 as the drain-gate capacitance.
  • noise propagates to the vertical signal line 19 by the amplification transistor T12, and the image quality is deteriorated.
  • the fluctuation of the floating diffusion layer FD described above is output to the vertical signal line 19 and input to the voltage comparator 252.
  • the capacitive element of Patent Document 1 is effective for the fluctuation of the power supply voltage of the voltage comparator 252, but the noise caused by the fluctuation of the first power supply voltage of the pixel circuit 3 is also from the pixel circuit 3. Since it cannot be distinguished from the output signal (image signal), noise cannot be deleted.
  • the general solid-state imaging device of the comparative reference example cannot suppress image quality deterioration due to disturbance noise such as power supply noise even if the capacitive element of Patent Document 1 is used.
  • the solid-state imaging device 1 includes a unit power supply circuit 50 a for each column. If the unit power supply circuit 50a is not directly connected to each column but the power supply wiring is directly connected to all the columns as in Patent Document 3, the following problem occurs. For example, assuming that a high illuminance signal is input to a certain column, the voltage of the vertical signal line 19 greatly varies at this time, the load current source 30 varies, and as a result, the power supply voltage of the corresponding column varies. .
  • this power supply noise affects the power supply voltage of the column that does not correspond to the power supply voltage, and the power supply noise flows into the floating diffusion layer FD via the parasitic capacitance Cp1, resulting in deterioration of the power supply noise. .
  • the second power supply line 53 as shown in FIG.
  • the second power supply voltage is stable, the pixel signal propagated by the vertical signal line 19 is stabilized, and the effect of reducing the noise of the first power supply voltage is obtained.
  • the power supply circuit 50 is disposed outside the pixel array unit 10 including the pixel circuit 3, the characteristics of the pixel circuit 3 are not affected.
  • the second power supply voltage in FIG. 5 is smooth and stable. Since the second power supply voltage is stable, the pixel signal voltage propagated by the vertical signal line 19 is stabilized, and the noise removal effect of the first power supply voltage is obtained.
  • the control unit 20 resets the count value of the counter unit 254 to the set initial value and sets the counter unit 254 to the down-count mode.
  • the initial value of the count value may be “0” or an arbitrary value.
  • the reset control line ⁇ RS is at a high level at time t4 to turn on the reset transistor T11, and the voltage of the floating diffusion layer FD of each pixel circuit 3 Is reset to the first power supply voltage.
  • the reset control line ⁇ RS becomes Low level, and the reset transistor T11 is turned off.
  • the voltage of the floating diffusion layer FD of each pixel circuit 3 is amplified by the amplification transistor T12, and the reset component VRSt is read through the vertical signal line 19. In this state, the noise component from the first power supply voltage is removed.
  • the control unit 20 supplies the reference signal RAMP generation control signal CN4 to the reference signal generation unit 27.
  • the reference signal generator 27 inputs a reference signal RAMP having a triangular wave that is time-varying in a ramp shape as a comparison voltage to one input terminal (+) of the voltage comparator 252.
  • the voltage comparator 252 includes the voltage of the reference signal RAMP and the voltage indicating the reset component (VRSt) propagated from the ADC input line 40 (ADINx) of each column from which the noise component from the first power supply voltage has been removed. Compare
  • the reference time for the comparison time in the voltage comparator 252 is measured by the counter unit 254 arranged for each column.
  • the count clock CK0 is input from the control unit 20 to the clock terminal of the counter unit 254, and the initial count value is set as the first count operation. Start down-counting.
  • the voltage comparator 252 compares the reference signal RAMP from the reference signal generator 27 with the voltage (VRSt) of the pixel reset component in the selected Vx row input via the ADC input line 40, and both When the voltages become the same, the output of the voltage comparator 252 is inverted from the H level to the L level (time t12). That is, the voltage corresponding to the reset component VRSt and the reference signal RAMP are compared, and the magnitude in the time axis direction corresponding to the magnitude of the reset component VRSt is counted (counted) by the count clock CK0, so that the reset component VRSt A count value corresponding to the size is obtained.
  • the counter unit 254 counts the reset component VRSt by down-counting until the output of the voltage comparator 252 is inverted with the start point of the change of the triangular waveform in the reference signal RAMP as the down-count start point of the counter unit 254. A count value corresponding to the size of is obtained.
  • the control unit 20 stops supplying control data to the voltage comparator 252 and supplying a count clock CK0 to the counter unit 254 when a predetermined down-count period has elapsed (t14). As a result, the voltage comparator 252 stops generating the triangular wave of the reference signal RAMP.
  • the reset component VRSt in the pixel signal voltage of the selected Vx row is detected by the voltage comparator 252, and the count operation is performed. Therefore, the reset component VRSt of the pixel circuit 3 is read. become.
  • the operation is performed so that the output signal of the vertical signal line 19 is read by the column AD circuit 25 which is the CDS means (time t14).
  • the second pixel signal reading operation is started.
  • the second reading in addition to the reset component VRSt, an operation of reading the signal component Vsig corresponding to the amount of incident light for each pixel circuit 3 is performed.
  • the difference from the first reading is that the counter unit 254 is set to the up-count mode.
  • the read control line ⁇ TR becomes a high level at time t16 and the read transistor T10 is turned on, all the photocharges accumulated in the photodiode PD are transmitted to the floating diffusion layer FD. Thereafter, the read control line ⁇ TR becomes a low level, and the read transistor T10 is turned off.
  • the noise component from the first power supply voltage is removed.
  • the counter unit 254 counts up.
  • a reference signal RAMP that is time-changed stepwise so as to have a ramp shape is input by the reference signal generation unit 27, and is input via the ADC input line 40 of each column, and the pixels in the selected row Vx
  • the voltage comparator 252 compares the signal component with the voltage.
  • the reference signal generator In synchronization with the ramp waveform voltage emitted from the counter 27 (time t20), the counter unit 24 starts up-counting from the count value at which the down-counting is stopped as the second count operation.
  • the voltage comparator 252 receives the ramp-like reference signal RAMP from the reference signal generator 27 and the ADC input line 40 of each column, and the data component (VRSt + Vsig) of the pixel signal component of the selected Vx row. And when both voltages become the same, the comparator output is inverted from the H level to the L level (time t22).
  • the operation is performed so that the output signal of the vertical signal line 19 is read by the column AD circuit 25 which is the CDS means (time t24).
  • the voltage signal corresponding to the data component (VRSt + Vsig) is compared with the reference signal RAMP, and the magnitude in the time axis direction corresponding to the magnitude of the signal component Vsig is counted (counted) by the count clock CK0.
  • a count value corresponding to the magnitude of the component Vsig can be obtained.
  • the counter unit 254 uses the start time of the change of the triangular wave in the reference signal RAMP as the up-count start time of the counter unit 254, and counts up until the output of the voltage comparator 252 is inverted, whereby the data component (VRSt + Vsig ) To obtain a count value corresponding to the magnitude of.
  • the digital CDS automatically sets the counter unit 254 in the counter unit 254 by setting a down-count when reading the reset component (VRSt) and an up-count when reading the data component (VRSt + Vsig).
  • the signal component Vsig is obtained by obtaining a corresponding count value.
  • the AD converted data (signal component Vsig) is held in the memory 256. That is, before the operation of the counter unit 254 (time t30), the count result of Vx ⁇ 1 of the previous row is transferred from the control unit 20 to the memory 256 based on the memory transfer instruction pulse control signal CN8.
  • the column AD circuit 25 executes digital CDS at the time of pixel reading of all the rows Vx.
  • one horizontal scanning period for reading out the pixel circuits 3 in each row Vx that is, down-converting AD conversion is performed. It consists of a count period and an up-count period. By executing the horizontal scanning period in each row, one frame of video data is output to the video data terminal D1.
  • the unit power supply circuit 50a for each column, it is possible to reduce the influence of the power supply noise of the first power supply line 51 especially when the pixel signal fluctuates. It is possible to improve noise superimposed on the amplification transistor T12.
  • the solid-state imaging device 1 generates a second power supply voltage from a first power supply voltage based on a plurality of pixel circuits 3 arranged in a matrix and a reference voltage.
  • the unit power supply circuit 50a is provided for each column of the plurality of pixel circuits 3.
  • the second power supply voltage is supplied to the amplification transistor in the pixel circuit 3 belonging to the corresponding column and provided to each pixel circuit 3 or to the amplification transistor in the corresponding pixel circuit.
  • the unit power supply circuit when the first power supply voltage is a power supply supplied from the outside, the unit power supply circuit can operate as the second power supply voltage even if noise from the outside is superimposed on the first power supply voltage. Can be stably supplied to reduce noise, and image quality degradation caused by fluctuations in the first power supply voltage can be reduced. Furthermore, since the power supply line of the second power supply voltage connected to the pixel circuit is independent for each column or each pixel circuit by the unit power supply circuit, it is possible to reduce the occurrence of internally generated noise in the column ring. Degradation of image quality (for example, horizontal line noise) due to noise wraparound between columns can be reduced.
  • each of the plurality of pixel circuits 3 includes a photodiode PD that generates charges according to the amount of received light, a floating diffusion layer FD that accumulates charges, and a read transistor that reads charges from the photodiode PD to the floating diffusion layer FD.
  • T10 a reset transistor T11 that resets the floating diffusion layer FD
  • an amplification transistor T12 that converts and amplifies the charge of the floating diffusion layer FD into a voltage, and whether to output the output of the amplification transistor T12 to the vertical signal line 19
  • a first power supply voltage is supplied to the drain terminal of the reset transistor T11.
  • the second power supply voltage is not easily affected by noise (power supply fluctuation) that may occur due to the operation of the reset transistor T11. Since noise generated internally by the operation of the reset transistor T11 wraps around other columns is further reduced, image quality deterioration due to noise wrapping between columns can be reduced.
  • the unit power supply circuit 50a is provided for each column of the plurality of pixel circuits 3, and each unit power supply circuit 50a has a transistor T50 connected to the amplification transistor T12 in the pixel circuit 3 belonging to the same column.
  • the reference voltage is supplied to the gate terminal of the transistor T50, the first power supply voltage is supplied to the drain terminal of the transistor T50, and the source terminal of the transistor T50 outputs the second power supply voltage and belongs to the same column.
  • the transistor T50 Connected to the drain terminal of the amplifying transistor T12, the transistor T50 operates in the saturation region.
  • This unit power supply circuit 50a has a simple configuration consisting of one transistor T50, eliminates unnecessary wraparound of power supply noise, and improves noise characteristics particularly in low-light imaging such as important night vision cameras. can do.
  • FIG. 7 is a block diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • the figure shows that the unit power supply circuit 50 a is provided for each pixel circuit 3 instead of for each column, and that the reference voltage is not directly supplied from the regulator circuit 55 to the unit power supply circuit 50 a.
  • the difference is that it is indirectly supplied via the vertical scanning circuit 14.
  • different points will be mainly described.
  • the unit power supply circuit 50a is configured as shown in FIG. 8, for example.
  • FIG. 8 is a diagram illustrating a configuration example of the unit power supply circuit 50a and the pixel circuit 3 according to the second embodiment.
  • the pixel circuit 3 in FIG. 2 has a cascode connection order of the selection transistor T13 and the amplification transistor T12 between the second power supply line 53 (or the first power supply line 51) and the vertical signal line 19.
  • the selection transistor T13 serves both as the selection transistor of the pixel circuit 3 and as the unit power supply circuit 50a (that is, the transistor T50 in FIG. 2).
  • the selection transistor T13 serves both as the selection transistor of the pixel circuit 3 and as the unit power supply circuit 50a (that is, the transistor T50 in FIG. 2).
  • different points will be mainly described.
  • the unit power supply circuit 50a is provided for each pixel circuit 3.
  • Each of the unit power supply circuits 50a shares the selection transistor T13 with the pixel circuit 3.
  • the order of the cascode connection between the selection transistor T13 and the amplification transistor T12 is reversed compared to FIG. 2 in order to supply the second power supply voltage from the selection transistor T13 to the amplification transistor T12.
  • a selection control signal having a high level as a reference voltage is supplied from a selection control line ⁇ SEL to the gate terminal of the selection transistor T13.
  • the first power supply voltage is supplied to the drain terminal of the selection transistor T13.
  • the source terminal of the selection transistor T13 generates a second power supply voltage and supplies the second power supply voltage to the drain terminal of the amplification transistor T12.
  • the selection transistor T13 operates in a saturation region when the selection control signal of the selection control signal line ⁇ SEL is at a high level (here, a reference voltage).
  • the drain terminal of the reset transistor T11 is connected to the first power supply line 51 so as to ensure the maximum signal level of the pixel without a slight voltage drop.
  • the power of the amplification transistor T12 is supplied from the output terminal of the cascode-connected selection transistor T13.
  • the high level of the selection control signal (here, the reference voltage) is set so that the transistors constituting the power supply circuit 50 and the amplification transistor T12 operate in the saturation region. This is due to the influence of the threshold voltage Vth of the selection transistor T13 and the amplification transistor T12, and further, the potential of the floating diffusion layer FD is lowered due to the influence of Cgs of the reset transistor T11 at the timing t5 after reset release shown in FIG. It can be realized by adjusting the effect.
  • the threshold voltage Vth of the amplification transistor T12 is often a depletion type for the purpose of noise reduction or the like.
  • the unit power supply circuit 50a that is, the selection transistor T13 is also of a depletion type.
  • the reference voltage is slightly higher than the first power supply voltage.
  • FIG. 9 is a circuit diagram showing a configuration example of the vertical scanning circuit 14 according to the second embodiment.
  • the vertical scanning circuit 14 includes a selection circuit 14a, a drive circuit 14b, and selection circuits 14d and 14e.
  • Each of the selection circuits 14a, 14d, and 14e operates at a power supply voltage 1 (for example, a first power supply voltage), and generates a selection control signal, a reset control signal, and a read control signal, respectively.
  • the selection circuits 14d and 14e leak and output the reset control signal for setting the power supply voltage 1 to the high level and the read control signal to the reset control line ⁇ RS and the read control line ⁇ TR, respectively.
  • the drive circuit 14b has a buffer 14c (or driver) for each row that operates with the reference voltage from the regulator circuit 55, and converts the voltage level of the selection control signal generated by the selection circuit 14a, that is, a high level. Is converted into a selection control signal which is a reference voltage and output to the selection control line ⁇ SEL.
  • the reference voltage of the regulator circuit 55 is indirectly supplied to the unit power supply circuit 50a via the drive circuit 14b in the vertical scanning circuit 14.
  • the unit power supply circuit 50a supplies power to the amplification transistor as a common power supply connected to all columns, not for each column or for each pixel circuit 3, the problem described in the first embodiment occurs. . That is, assuming that a high illuminance signal is input to a certain column, the voltage of the vertical signal line 19 greatly varies at this time, the load current source 30 varies, and as a result, the power supply voltage of the corresponding column varies. . For this reason, this power supply noise affects the power supply voltage of the column that does not correspond to the power supply voltage, and the power supply noise flows into the floating diffusion layer FD via the parasitic capacitance Cp1, resulting in deterioration of the power supply noise. .
  • the output terminal of the unit power supply circuit 50a that is, the output terminal of the selection transistor T13 is connected independently for each pixel circuit 3, and the current of the other column that is performing AD conversion. This has the effect of eliminating the influence of fluctuations.
  • the unit power supply circuit 50a is also used as the selection transistor T13. Absent.
  • the unit power supply circuit 50a is provided for each pixel circuit 3, and each unit power supply circuit 50a shares the selection transistor T13 with the pixel circuit 3.
  • the selection control signal having a high level as a reference voltage is supplied to the gate terminal of the selection transistor T13, the first power supply is supplied to the drain terminal of the selection transistor T13, and the source terminal of the selection transistor T13 is 2 is connected to the drain terminal of the amplification transistor T12, and the selection transistor T13 operates in the saturation region when the selection control signal is at a high level.
  • the unit power supply circuit 50a and the pixel circuit 3 share the selection transistor, it is not necessary to add a large circuit for forming the unit power supply circuit 50a.
  • a reset control signal ( ⁇ RS) is supplied to the gate terminal of the reset transistor T11
  • a read control signal ( ⁇ TR) is supplied to the gate terminal of the read transistor T10
  • the reset control signal ( ⁇ RS) and the read control signal may be higher than the reference voltage.
  • the solid-state imaging device 1 includes a vertical scanning circuit 14 that supplies a selection control signal ( ⁇ SEL) for each row of the plurality of pixel circuits 3, and the vertical scanning circuit 14 selects a selection control signal that indicates selection or non-selection. May be provided for each row, and a drive circuit 14b for outputting a selection control signal to the selection control line ⁇ SEL for each row by driving the high level of the selection control signal with a reference voltage.
  • ⁇ SEL selection control signal
  • the drive circuit 14b in the vertical scanning circuit 14 the high level of the selection control signal can be used as the reference voltage.
  • FIG. 10 is a block diagram illustrating a configuration example of the camera.
  • the camera shown in the figure includes a solid-state imaging device 1, a lens 61, a signal processing unit 63, and a system controller 64.
  • the pixel circuit 3 is formed on the surface of the semiconductor substrate, that is, on the same side as the surface on which the gate terminal and the wiring of the transistor are formed. That is, a so-called back-illuminated image sensor (back-illuminated solid-state imaging device) structure formed on the back surface side with respect to the surface on which the gate terminal and the wiring of the transistor are formed may be used.
  • the present disclosure can be suitably used for a solid-state imaging device and a camera.
  • Solid-state imaging device 3 Pixel circuit 10 Pixel array part 12 Horizontal scanning circuit 14 Vertical scanning circuit 14a, 14d, 14e Selection circuit 14b Drive circuit 14c Buffer 15 Horizontal scanning line group 18 Horizontal signal line 19 Vertical signal line 20 Control part 25 Column AD Circuit 26 Column processor 27 Reference signal generator 28 Output circuit 30 Load current source 40 ADC input line 50 Power supply circuit 50a Unit power supply circuit 51 First power supply line 52 Reference voltage line 53 Second power supply line 55 Regulator circuit 252 Voltage comparison 254 Counter unit 256 Memory FD Floating diffusion layer PD Photodiode T10 Read transistor T11 Reset transistor T12 Amplify transistor T13 Select transistor T50 Transistor MCLK Master clock RAMP Reference signal

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Abstract

　固体撮像装置（１）は、行列状に配置された複数の画素回路（３）と、基準電圧をもとに第１の電源電圧から第２の電源電圧を生成し、複数の画素回路（３）内の増幅トランジスタ（Ｔ１２）に第２の電源電圧を供給する複数の単位電源回路（５０ａ）と、一定の基準電圧を生成するレギュレータ回路（５５）とを備え、単位電源回路（５０ａ）は、複数の画素回路（３）の列毎にまたは画素回路（３）毎に設けられ、対応する列に属する画素回路（３）内の増幅トランジスタ（Ｔ１２）に、または、対応する画素回路（３）内の増幅トランジスタ（Ｔ１２）に第２の電源電圧を供給する。

Description

固体撮像装置およびカメラ
　本開示は、固体撮像装置およびカメラに関する。
　従来、列並列型ＡＤ変換器搭載のＣＭＯＳ固体撮像装置では、列毎に設けられたＡＤ変換器内の比較器が一斉に反転したときに電源線の電圧ドロップが大きくなり、ノイズとして問題となる。この問題に対して、例えば特許文献１は、比較器内の信号線と、電源線との間に容量素子を接続し、当該容量素子の作用により、電源線の電位変動による回路ノイズを低減することを開示している。
　ところが、特許文献１の容量素子は、電源ノイズ等の外乱ノイズに対しては有効に機能しない。すなわち、ＣＭＯＳ固体撮像装置では、外部から供給される画素の電源そのものにノイズがのっていると、画素からの読み出し信号にノイズが混入するおそれがある。これに対して、特許文献２は、電源電圧のノイズが画素信号に伝達しないようにノイズを減衰させて画素の電源電圧を生成する画素電源回路を含む固体撮像装置を開示している。
　また、ＣＭＯＳイメージセンサでは、外部から供給された電源電圧を直接画素及び垂直駆動回路に入力すると、電源電圧に重畳しているノイズの影響にて横線状ノイズが生じる。これに対して、特許文献３は、外部電源電圧を降圧して、画素アレイの各画素に供給する画素電源電圧を生成する画素電源レギュレータを備える。この画素電源レギュレータは、外部電源電圧から画素電源電圧を供給するドライバトランジスタを有し、ドライバトランジスタが飽和状態で動作するようにしている。これにより、外部電源にノイズが重畳されていても、このノイズの影響がドライバトランジスタの出力側に及ぶのを回避している。
特開２００７－２８１５４０号公報 特開２０１３－６２６１１号公報 特開２００９－２５３５５９号公報
　しかしながら、上記の背景技術によれば、例えば、画素から大きなレベルの画素信号が出力される場合、または、ＡＤ変換器の動作に伴い電圧が変動する場合に、垂直信号線にノイズが生じることがある。このノイズがさらに他の列に回り込んでしまい、その結果、画質劣化（例えば横線状ノイズによる画質劣化）が生じることがあるという問題がある。
　本開示は、画素に接続された電源線に外部から電源電圧が供給され、この電源電圧に外部からのノイズが重畳されている場合に生じる画質劣化、および内部で生じたノイズが他の列に回りこむことによる画質劣化を低減する固体撮像装置およびカメラを提供する。
　上記課題を解決するため本開示における固体撮像装置は、行列状に配置された複数の画素回路と、基準電圧をもとに第１の電源電圧から第２の電源電圧を生成し、複数の画素回路内の増幅トランジスタに第２の電源電圧を供給する複数の単位電源回路と、一定の基準電圧を生成するレギュレータ回路とを備え、単位電源回路は、複数の画素回路の列毎にまたは画素回路毎に設けられ、対応する列に属する画素回路内の増幅トランジスタに、または、対応する画素回路内の増幅トランジスタに第２の電源電圧を供給する。
　本開示における固体撮像装置およびカメラは、画素回路に接続された電源線における外部からのノイズによる画質劣化、および列間のノイズの回りこみによる画質劣化を低減することができる。
図１は、第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、第１の実施形態に係る電源回路および画素回路の構成例を示す回路図である。 図３は、第１の実施形態に係るレギュレータ回路の構成例を示す回路図である。 図４は、第１の実施形態に係る固体撮像装置の複数フレーム期間の動作例を示すタイムチャートである。 図５は、第１の実施形態に係る固体撮像装置の１水平走査期間の動作例を示すタイムチャートである。 図６は、比較例における固体撮像装置の１水平走査期間の動作例を示すタイムチャートである。 図７は、第２の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図８は、第２の実施形態に係る単位電源回路および画素回路の構成例を示す回路図である。 図９は、第２の実施形態に係る垂直走査回路の構成例を示す回路図である。 図１０は、カメラの構成例を示すブロック図である。
　以下、本開示を実施するための形態に係る固体撮像装置を、図面を参照しながら説明する。
　但し、必要以上に詳細な説明は省略する場合がある。
　例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　まず、本開示における固体撮像装置の概要について説明する。
　本開示における固体撮像装置は、第１の電源電圧から第２の電源電圧を生成する複数の単位電源回路を備える。単位電源回路は、複数の画素回路（単位セル、単位画素セル）の列毎にまたは画素回路毎に設けられ、対応する列に属する画素回路内の増幅トランジスタに、または、対応する画素回路内の増幅トランジスタに第２の電源電圧を供給する。
　これにより、固体撮像装置は、画素回路に接続された電源線における外部からのノイズによる画質劣化、および列間のノイズの回りこみによる画質劣化を低減する。
　（第１の実施形態）
　第１の実施形態では、単位電源回路を、画素回路毎ではなく、画素回路の列毎に備える固体撮像装置について説明する。
　［固体撮像装置の構成例］
　図１は、第１の実施形態に係る固体撮像装置１の構成例を示すブロック図である。同図に示す固体撮像装置１は、画素アレイ部１０、水平走査回路１２、垂直走査回路１４、複数の垂直信号線１９、制御部２０、カラム処理部２６、参照信号生成部２７、出力回路２８、複数のロード電流源３０、電源回路５０およびレギュレータ回路５５を備える。また、固体撮像装置１は、外部からマスタークロック信号の入力を受けるＭＣＬＫ端子、外部との間でコマンドまたはデータを送受信するためのＤＡＴＡ端子、外部へ映像データを送信するためのＤ１端子等を備え、これ以外にも電源電圧、グラウンド電圧が供給される端子類を備える。
　画素アレイ部１０は、行列状に配置された複数の画素回路３を有する。複数の画素回路３は、図１ではｎ行ｍ列に配置されている。
　水平走査回路１２は、複数のカラムＡＤ回路内のメモリ２５６を順に走査することにより、ＡＤ変換された画素信号を、水平信号線１８を介して出力回路２８に出力する。
　垂直走査回路１４は、画素アレイ部１０内の画素回路３の行毎に設けられた水平走査線群１５（行制御線群とも呼ぶ）を行単位に走査する。これにより、垂直走査回路１４は、画素回路３を行単位に選択し、選択した行に属する画素回路３から画素信号をｍ本の垂直信号線１９に同時に出力させる。水平走査線群１５は、画素回路３の行と同数設けられる。図１では、ｎ個の水平走査線群１５（図１ではＶ１、Ｖ２、・・・、Ｖｎ）が設けられている。水平走査線群１５のそれぞれは、リセット制御線φＲＳ、読み出し制御線φＴＲ、選択制御線φＳＥＬを含む。
　垂直信号線１９は、画素アレイ部１０内の画素回路３の列毎に設けられ、選択された行に属する画素回路３からの画素信号をカラムＡＤ回路２５に伝播する。複数の垂直信号線１９は、図１では垂直信号線Ｈ０～Ｈｍのｍ本からなる。垂直信号線１９のうちの下流側の部分、つまりカラムＡＤ回路２５のマイナス入力端子に接続される部分をＡＤＣ入力線４０と呼ぶ。複数のＡＤＣ入力線４０は、図１ではＡＤＣ入力線ＡＤＩＮ０～ＡＤＩＮｍのｍ本からなる。
　制御部２０は、種々の制御信号群を生成することにより、固体撮像装置１の全体を制御する。種々の制御信号群には、制御信号群ＣＮ１、ＣＮ２、ＣＮ５、ＣＮ８、ＣＮ１０、ＣＮ１０、カウントクロックＣＫ０が含まれる。例えば、制御部２０は、端子５ａを介してマスタークロックＭＣＬＫを受け取り、種々の内部クロックを生成し水平走査回路１２や垂直走査回路１４などを制御する。
　カラム処理部２６は、列毎に設けられたカラムＡＤ回路２５を備える。各カラムＡＤ回路２５は、垂直信号線１９からの画素信号をＡＤ変換する。
　カラムＡＤ回路２５のそれぞれは、電圧比較器２５２、カウンタ部２５４、およびメモリ２５６を備える。
　電圧比較器２５２は、垂直信号線１９からのアナログの画素信号と、参照信号生成部２７で生成される、三角波を含む参照信号ＲＡＭＰとを比較し、例えば、前者が後者より大きくなった時に比較結果を示す出力信号を反転する。
　カウンタ部２５４は、参照信号ＲＡＭＰ中の三角波の変化開始から電圧比較器２５２の出力信号が反転するまでの時間をカウントする。反転するまでの時間は、アナログ画素信号の値に応じて定まるので、カウント値はデジタル化された画素信号の値になる。
　メモリ２５６は、カウンタ部２５４のカウント値つまりデジタルの画素信号を保持する。
　参照信号生成部２７は、三角波を含む参照信号ＲＡＭＰを生成し、各カラムＡＤ回路２５内の電圧比較器２５２のプラス入力端子に参照信号ＲＡＭＰを出力する。
　出力回路２８は、水平走査回路１２の走査によってメモリ２５６から水平信号線１８を介して読み出されたデジタルの画素信号を映像データ端子Ｄ１に出力する。
　ロード電流源３０は、垂直信号線１９毎に設けられ、垂直信号線１９に負荷電流を供給する負荷回路である。つまり、ロード電流源３０は、選択された画素回路３内の増幅トランジスタに垂直信号線１９を介して負荷電流を供給し、当該増幅トランジスタと共にソースフォロア回路を形成する。
　電源回路５０は、複数の単位電源回路５０ａを備える。単位電源回路５０ａは、基準電圧線５２の基準電圧をもとに第１の電源線５１の第１の電源電圧から第２の電源電圧を生成し、複数の画素回路３内の増幅トランジスタに第２の電源電圧を供給する。第１の実施形態では、単位電源回路５０ａは、複数の画素回路３の列毎に設けられ、対応する列に属する画素回路３内の増幅トランジスタに第２の電源線５３を介して第２の電源電圧を独立に供給する。
　レギュレータ回路５５は、上記の基準電圧を生成し基準電圧線５２に供給する。
　［電源回路の構成例］
　次に、電源回路５０および画素回路３の具体例について説明する。
　図２は、第１の実施形態に係る電源回路５０および画素回路３の構成例を示す回路図である。同図では、便宜上２行２列に対応する、電源回路５０および画素回路３を示している。
　電源回路５０は、複数の単位電源回路５０ａを備える。単位電源回路５０ａは、画素回路の列毎に設けられている。
　単位電源回路５０ａのそれぞれは、ＮＭＯＳ型のトランジスタＴ５０を有する。トランジスタＴ５０は、同一列に属する画素回路３内の増幅トランジスタＴ１２に第２の電源線５３を介してカスコード接続される。
　トランジスタＴ５０のゲート端子には基準電圧線５２が接続され、レギュレータ回路５５から基準電圧線５２を介して基準電圧が供給される。基準電圧の電圧は、第１の電源電圧よりも、わずかに高い電圧であることが好ましい。
　トランジスタＴ５０のドレイン端子には第１の電源線５１が接続され、第１の電源線５１の第１の電源電圧が供給される。
　トランジスタＴ５０のソース端子は、第２の電源線５３に接続され、第２の電源電圧を出力し、同一列に属する画素回路３内の増幅トランジスタのドレイン端子に接続される。
　上記の基準電圧は、単位電源回路５０ａを構成するトランジスタＴ５０と増幅トランジスタＴ１２とが飽和領域で動作するように定められる。すなわち、トランジスタＴ５０、増幅トランジスタＴ１２におけるドレイン－ソース間電圧ＶＤＳが、ゲート－ソース間電圧ＶＧＳから閾値電圧Ｖｔを減じた値以上になる領域でトランジスタＴ５０が動作するように、第１の電源電圧、第２の電源電圧および基準電圧が設定される。トランジスタＴ５０が飽和領域で動作するように設定されるのは、ドレイン端子とソース端子間のインピーダンスを高めるためである。トランジスタＴ５０が飽和領域で動作することにより、第１の電源電圧の変動の影響を受けにくいため、外部の電源ノイズの影響を低減することができる。
　画素回路３は、画素（受光部）であるフォトダイオードＰＤ、浮遊拡散層ＦＤ、読み出しトランジスタＴ１０、リセットトランジスタＴ１１、増幅トランジスタＴ１２および選択トランジスタＴ１３を備える。
　フォトダイオードＰＤは、光電変換する受光素子であり、受光量に応じた電荷を生成する。
　浮遊拡散層ＦＤは、フォトダイオードＰＤから読み出しトランジスタＴ１０を介して読み出された電荷を一時的に保持する。
　読み出しトランジスタＴ１０は、読み出し制御線φＴＲの読み出し制御信号に従って、フォトダイオードＰＤから浮遊拡散層ＦＤに電荷を読み出す（つまり転送する）。
　リセットトランジスタＴ１１は、リセット制御線φＲＳのリセット制御信号に従って、浮遊拡散層ＦＤの電荷をリセットする。リセットトランジスタＴ１１のドレイン端子は第１の電源線５１に接続され、わずかな電圧降下もなくして、浮遊拡散層ＦＤの信号レベルを最大限に確保するようにする。
　増幅トランジスタＴ１２は、浮遊拡散層ＦＤの電荷を電圧に変換および増幅し、増幅した信号を画素信号として選択トランジスタＴ１３を介して垂直信号線１９に出力する。増幅トランジスタＴ１２の電源は、単位電源回路５０ａの出力端子から供給される。
　選択トランジスタＴ１３は、選択制御線φＳＥＬの選択制御信号に従って、増幅トランジスタの画素信号を垂直信号線に出力するか否かを選択する。
　なお、図３では、いわゆる１画素１セル構造の画素回路３の例を示したが、画素回路３は、いわゆる多画素１セル構造であってもよい。多画素１セル構造の画素回路３は、例えば、複数のフォトダイオードＰＤを有し、浮遊拡散層ＦＤ、リセットトランジスタＴ１１、増幅トランジスタＴ１２および選択トランジスタＴ１３のいずれか、あるいは、すべてを単位セル内で共有する構造であってもよい。
　［レギュレータ回路の構成例］
　次に、レギュレータ回路５５の構成例について説明する。
　図３は、レギュレータ回路５５の構成例を示す回路図である。同図のレギュレータ回路５５は、オペアンプＯＰ、出力トランジスタＴｏ、負荷抵抗Ｒ１、Ｒ２を備える。
　出力トランジスタＴｏには、第１の電源電圧よりも高い電圧の昇圧電圧４が供給される。
　オペアンプＯＰは、第１の電源線５１の第１の電源電圧で動作し、基準電圧Ａと、負荷抵抗Ｒ１、Ｒ２による分圧で生成されたフィードバック信号との誤差を検出し、この誤差がゼロになるように出力トランジスタＴｏのゲート端子を制御する。
　出力トランジスタＴｏから基準電圧線５２に出力される基準電圧はＧＮＤ基準で生成されている。このため、第１の電源電圧や昇圧電圧４が変動しても、変動を抑制する効果は非常に高いという特徴を有している。ここで、基準電圧線５２の基準電圧は外部容量を接続するなどして、さらに安定化を増すことも可能である。このように、レギュレータ回路５５は一定の基準電圧を、基準電圧線５２を介して電源回路５０に出力する。
　［固体撮像装置の動作］
　以上のように構成された第１の実施形態における固体撮像装置１について、以下その動作を説明する。
　図４は、固体撮像装置１の複数フレーム期間の動作例を示すタイムチャートである。同図のでは、第ｋフレームから第ｋ＋２フレームにおける参照信号ＲＡＭＰの波形を模式的に表している。１フレームは、画素回路３の第１行から第ｎ行に対応するｎ個の水平走査期間（同図中の１Ｈの期間）からなる。また、図５は、固体撮像装置の１水平走査期間の動作例を示すタイムチャートである。
　１水平走査期間のそれぞれにおいて参照信号ＲＡＭＰは、図４および図５に示すようにダウンカウント期間およびアップカウント期間のそれぞれにおいて三角波となる。
　ダウンカウント期間は、増幅トランジスタＴ１２から出力されるリセット成分Ｖｒｓｔのレベルを示す第１の画素信号をＡＤ変換するための期間である。ダウンカウント期間の開始(三角波の変化開始)から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりダウンカウントされる。このカウント値はアナログのリセット成分ＶｒｓｔのＡＤ変換結果そのものである。
　アップカウント期間は、増幅トランジスタＴ１２から出力される、データ成分（信号成分Ｖｓｉｇ＋リセット成分Ｖｒｓｔ）のレベルを示す第２の画素信号をＡＤ変換するための期間である。アップカウント期間の開始(三角波の変化開始)から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりアップカウントされる。このアップカウントは、アナログのデータ成分（Ｖｓｉｇ＋Ｖｒｓｔ）をデジタル値に変換する。このアップカウントは、リセット成分Ｖｒｓｔを示すダウンカウント値を初期値とするので、アップカウント期間の終了時のカウント値は、データ成分（Ｖｓｉｇ＋Ｖｒｓｔ）からリセット成分Ｖｒｓｔを減算するＣＤＳ（Correlated Double Sampling：相関二重検出）の結果を表す。つまり、アップカウント期間の終了時のカウント値は、信号成分Ｖｓｉｇそのものである。このように、カラムＡＤ回路２５は、誤差となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号レベルＶｓｉｇのみを取り出す、つまり、デジタルＣＤＳを行う。
　このような１水平走査期間の動作をｎ行に対して順次行うことにより１フレームの画像が得られる。
　次に、電源回路５０を有しない比較参照例を用いて、図５の動作について説明する。
　図６は、比較参照例における固体撮像装置の１水平走査期間の動例を示すタイムチャートである。同図は、図１の電源回路５０およびレギュレータ回路５５を備えず、第１の電源線５１と第２の電源線５３が直結されている固体撮像装置におけるタイムチャートを示す。
　図６の比較参照例では、第１の電源線５１の変動ΔＶｄｄを模式的に図示してある。
　第１の電源電圧が変動する場合、増幅トランジスタＴ１２のＣｇｄなどの寄生成分によりＦＤ部が連動することとなるこの場合、電源回路５０を有しなければ、画素出力の変動を抑制することは出来ず、全列共通のノイズ混入を回避できず、電源変動の大きい環境下では、電源変動起因の横線ノイズが発生し、著しく画質劣化することとなる。
　以下、詳細に説明する。
　電圧比較器２５２は、垂直信号線１９から入力された信号と、参照信号生成部２７から出力するランプ波形である参照信号ＲＡＭＰと、を比較し、電圧比較器２５２が比較反転するまでの時間を、カウンタ部２５４にて計時することで、入力された信号のＡＤ変換を行う。
　ここで、電圧比較器２５２は、比較反転の際、大きな電流変化を伴い、その結果、比較器電源電圧の電位変化が生じるが、電圧比較器２５２の電源電圧と、電圧比較器２５２の出力との間に特許文献１の容量素子を設ければ、後段のソース接地増幅回路のゲート・ソース間電圧を維持し、電圧比較器２５２の電源電圧の電位変化による電圧比較器２５２の比較結果が変動することを防ぐことが可能である。しかし、一般的な固体撮像装置では、例えば、増幅トランジスタＴ１２の寄生容量Ｃｇｄや、浮遊拡散層ＦＤと電源電圧線間の寄生容量などにより、電源電圧線に対して、浮遊拡散層ＦＤは寄生容量Ｃｐ１を有する。
　また、電源ノイズ等の外乱ノイズにより第１の電源電圧の電位がΔＶｄｄの変動を有する場合、浮遊拡散層ＦＤの寄生容量Ｃｐ１と寄生容量Ｃｆｄとの比によって定まる比率で、浮遊拡散層ＦＤも変動する。つまり、浮遊拡散層ＦＤの変動はフォトダイオードＰＤから転送された信号に混入し、画質劣化が発生する。
　この外乱ノイズについて更に説明すると、画素回路３では、増幅トランジスタＴ１２のドレイン電極とゲート電極間にゲートのオーバーラップ容量や配線の寄生容量により、ドレイン－ゲート間容量として寄生容量Ｃｐ１が存在する。
　ここで、増幅トランジスタＴ１２がリセットレベルとして垂直信号線１９へ出力し、さらに、信号電荷が転送された後の浮遊拡散層ＦＤの電位を信号レベルとして垂直信号線１９へ出力する間を画素信号読み出し期間とした場合、画素信号読み出し期間と異なる周期で第１の電源電圧が変動すると、ドレイン－ゲート間容量としての寄生容量Ｃｐ１を介して浮遊拡散層ＦＤにノイズとして伝播する。
　このため、図６に示すように、増幅トランジスタＴ１２により垂直信号線１９にノイズが伝搬し、画質劣化が起きる。
　第１の電源線５１の電圧変動をΔＶｄｄ、浮遊拡散層ＦＤの全容量をＣｆｄ、増幅トランジスタＴ１２のゲインをＧＳＦとした場合、垂直信号線１９に出力されるノイズΔＶｎを計算式で表すと下記になる。
ΔＶｎ＝Ｃｐ１／（Ｃｆｄ＋Ｃｐ１）×ΔＶｄｄ×ＧＳＦ　・・・（式１）
　上記した浮遊拡散層ＦＤの変動は垂直信号線１９へ出力されて、電圧比較器２５２に入力する。
　このとき、例えば特許文献１の容量素子は、電圧比較器２５２の電源電圧の変動には有効であるが、画素回路３の第１の電源電圧の変動に起因したノイズは、同じく画素回路３から出力する信号（画像信号）と区別が出来ないため、ノイズを削除することができない。
　つまり、比較参照例の一般的な固体撮像装置は、特許文献１の容量素子を用いても電源ノイズ等の外乱ノイズに対しての画質劣化を抑制出来ない。
　このような図６の比較参照例に対して、本実施形態における固体撮像装置１は、単位電源回路５０ａを列毎に備える。もし、単位電源回路５０ａが列毎ではなく、特許文献３のように全列に共通に電源配線が直結されているならば、次の問題が生じる。例えば、ある列に高照度の信号が入った場合を想定すると、このとき垂直信号線１９の電圧が大きく変動し、ロード電流源３０が変動し、この結果、該当する列の電源電圧が変動する。このため、この電源ノイズが該当しない列の電源電圧に回り込むことにより影響を及ぼすことになり、寄生容量Ｃｐ１を介して浮遊拡散層ＦＤに回り込んでしまい、結果的に電源ノイズが悪化してしまう。
　これに対して、第１の実施形態では、電源回路５０内の単位電源回路５０ａの出力端子は列ごとに独立に接続しているので、ＡＤ変換を実施している他列の電流変動の影響を排除できるという効果を有する。
　第１の実施形態における、第２の電源電圧の変動をΔＶｄｄ、浮遊拡散層ＦＤの全容量をＣｆｄ、増幅トランジスタＴ１２のゲインをＧＳＦとした場合、図５に示すように第２の電源線５３の第２の電源電圧は影響を受けない。つまり、垂直信号線１９に出力されるノイズΔＶｎは、ΔＶｄｄ＝０であるため下記になる。
ΔＶｎ＝＝Ｃｐ１／（Ｃｆｄ＋Ｃｐ１）×ΔＶｄｄ×ＧＳＦ
　　　＝０　　　　　　　　　　　　　　　　　・・・（式２）
　このように、第２の電源電圧が安定しているため、垂直信号線１９により伝播される画素信号が安定化し、第１の電源電圧のノイズの影響を低減する効果を有する。
　本実施形態では、電源回路５０は画素回路３からなる画素アレイ部１０の外側に配置されるため画素回路３の特性への影響はない。
　上記のように、図５における第２の電源電圧は平滑され安定している。第２の電源電圧が安定しているために、垂直信号線１９により伝播される画素信号電圧が安定化し、第１の電源電圧のノイズ除去効果を有している。
　以下、固体撮像装置１の図５における動作を説明する。
　まず、１回目の読み出しのため、制御部２０は、カウンタ部２５４のカウント値を設定された初期値にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。ここで、カウント値の初期値は“０”であっても、任意の値であってもよいものとする。
　次に、選択制御線ΦＳＥＬが時刻ｔ４でＨｉｇｈレベルとなり画素回路３の選択トランジスタＴ１３をオンさせると選択された行Ｖｘが選択されることになる。
　次に、読み出し制御線ΦＴＲがＬｏｗレベルとなり読み出しトランジスタＴ１０がオフされた状態で、時刻ｔ４でリセット制御線ΦＲＳがＨｉｇｈレベルとなりリセットトランジスタＴ１１をオンさせ、各画素回路３の浮遊拡散層ＦＤの電圧を第１の電源電圧にリセットする。
　次に、一定時間が過ぎてから浮遊拡散層ＦＤの電圧がリセットされた状態で、リセット制御線ΦＲＳがＬｏｗレベルとなりリセットトランジスタＴ１１をオフする。
　そして、各画素回路３の浮遊拡散層ＦＤの電圧が増幅トランジスタＴ１２によって増幅され、リセット成分ＶＲＳｔが垂直信号線１９を介して読み出される。この状態で、第１の電源電圧からのノイズ成分は除去されている。
　このダウンカウント時には、制御部２０は、参照信号生成部２７に向けて、参照信号ＲＡＭＰ生成用の制御信号ＣＮ４を供給する。これを受けて、参照信号生成部２７は、電圧比較器２５２の一方の入力端子（＋）への比較電圧として、ランプ状に時間変化させた三角波を有する参照信号ＲＡＭＰを入力する。電圧比較器２５２は、この参照信号ＲＡＭＰの電圧と、第１の電源電圧からのノイズ成分を除去された各列のＡＤＣ入力線４０（ＡＤＩＮｘ）から伝播されるリセット成分（ＶＲＳｔ）を示す電圧とを比較する。
　また、電圧比較器２５２の入力端子（＋）への参照信号ＲＡＭＰの三角波の変化開始と同時に、電圧比較器２５２における比較時間を、列ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（時刻ｔ１０）、カウンタ部２５４のクロック端子に制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、設定された初期値からダウンカウントを開始する。
　また、電圧比較器２５２は、参照信号生成部２７からの参照信号ＲＡＭＰとＡＤＣ入力線４０を介して入力される選択されたＶｘ行の画素リセット成分の電圧（ＶＲＳｔ）とを比較し、双方の電圧が同じになったときに、電圧比較器２５２の出力をＨレベルからＬレベルへ反転させる（時刻ｔ１２）。つまり、リセット成分ＶＲＳｔに応じた電圧と参照信号ＲＡＭＰを比較して、リセット成分ＶＲＳｔの大きさに対応した時間軸方向の大きさをカウントクロックＣＫ０でカウント（計数）することで、リセット成分ＶＲＳｔの大きさに対応したカウント値を得る。言い換えれば、カウンタ部２５４は、参照信号ＲＡＭＰ中の三角波形の変化の開始時点をカウンタ部２５４のダウンカウント開始時点として、電圧比較器２５２の出力が反転するまでダウンカウントすることにより、リセット成分ＶＲＳｔの大きさに対応したカウント値を得る。
　また、制御部２０は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較器２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較器２５２は、参照信号ＲＡＭＰの三角波生成を停止する。
　この１回目の読み出し時は、選択されたＶｘ行の画素信号電圧におけるリセット成分ＶＲＳｔを電圧比較器２５２で検知してカウント動作を行っているので、画素回路３のリセット成分ＶＲＳｔを読み出していることになる。
　このように、垂直信号線１９の出力信号をＣＤＳ手段であるカラムＡＤ回路２５で読み取る（時刻ｔ１４）ように動作するようになる。
　そして、この画素リセット成分のＡＤ変換が終了すると、続いて２回目の画素信号読み出し動作を開始する。また、２回目の読み出し時には、リセット成分ＶＲＳｔに加えて、画素回路３ごとの入射光量に応じた信号成分Ｖｓｉｇを読み出す動作を行う。１回目の読み出しと異なる点は、カウンタ部２５４をアップカウントモードに設定する点である。
　具体的には、時刻ｔ１６で、読み出し制御線ΦＴＲがＨｉｇｈレベルとなり読み出しトランジスタＴ１０をオンさせれば、フォトダイオードＰＤに蓄積された全ての光電荷は、浮遊拡散層ＦＤに伝達される。その後、読み出し制御線ΦＴＲがＬｏｗレベルとなり読み出しトランジスタＴ１０をオフする。
　そして、増幅トランジスタＴ１２のデータ成分（ＶＲＳｔ＋Ｖｓｉｇ）が垂直信号線１９を介して読み出される。
　このときも上記と同様に、この状態では、第１の電源電圧からのノイズ成分が除去される。このとき、カウンタ部２５４はアップカウントする。
　アップカウント時には、参照信号生成部２７によりランプ状となるように階段状に時間変化させた参照信号ＲＡＭＰを入力し、各列のＡＤＣ入力線４０を介して入力され、選択された行Ｖｘの画素信号成分の電圧との比較を電圧比較器２５２にて行う。
　このとき、電圧比較器２５２の一方の入力端子（＋）への参照信号ＲＡＭＰの入力と同時に、電圧比較器２５２における比較時間を、カウンタ部２４を利用して計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（時刻ｔ２０）、カウンタ部２４は、２回目のカウント動作として、ダウンカウントが停止したカウント値から、アップカウントを開始する。
　また、電圧比較器２５２は、参照信号生成部２７からのランプ状の参照信号ＲＡＭＰと各列のＡＤＣ入力線４０を介して入力され、選択されたＶｘ行の画素信号成分のデータ成分（ＶＲＳｔ＋Ｖｓｉｇ）とを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（時刻ｔ２２）。
　このように、垂直信号線１９の出力信号をＣＤＳ手段であるカラムＡＤ回路２５で読み取る（時刻ｔ２４）ように動作するようになる。
　つまり、データ成分（ＶＲＳｔ＋Ｖｓｉｇ）に応じた電圧信号と参照信号ＲＡＭＰを比較して、信号成分Ｖｓｉｇの大きさに対応した時間軸方向の大きさをカウントクロックＣＫ０でカウント（計数）することで、信号成分Ｖｓｉｇの大きさに対応したカウント値を得ることが出来る。言い換えれば、カウンタ部２５４は、参照信号ＲＡＭＰ中の三角波の変化の開始時点をカウンタ部２５４のアップカウント開始時点として、電圧比較器２５２の出力が反転するまでアップカウントすることにより、データ成分（ＶＲＳｔ＋Ｖｓｉｇ）の大きさに対応したカウント値を得る。このように、デジタルＣＤＳは、例えば、カウンタ部２５４の設定を、リセット成分（ＶＲＳｔ）を読み出すときにはダウンカウント、データ成分（ＶＲＳｔ＋Ｖｓｉｇ）を読み出すときにはアップカウントとすることにより、カウンタ部２５４内で自動的に減算が行われ、信号成分Ｖｓｉｇは相当するカウント値を得ることによって行っている。
　そして、ＡＤ変換されたデータ（信号成分Ｖｓｉｇ）はメモリ２５６に保持される。つまり、カウンタ部２５４の動作前（時刻ｔ３０）に、制御部２０からメモリ転送指示パルス制御信号ＣＮ８に基づき、前行のＶｘ－１のカウント結果をメモリ２５６に転送される。
　以上より、カラムＡＤ回路２５は全ての行Ｖｘの画素読み出し時に対してデジタルＣＤＳを実行している。
　このように、本発明の第１の実施形態に示された固体撮像装置１では、図４に示すように各行Ｖｘの画素回路３の読み出しを行う１水平走査期間は、つまり、ＡＤ変換するダウンカウント期間とアップカウント期間で構成される。上記水平走査期間を各行で実行することで１フレームの映像データを映像データ端子Ｄ１に出力している。
　以上説明した通り、本実施形態では、単位電源回路５０ａを列ごとに設けることにより、特に画素信号の変動時における第１の電源線５１の電源ノイズの影響を低減することができ、画素回路３内の増幅トランジスタＴ１２に重畳するノイズなどを改善することが可能になる。
　以下、第１の実施形態における固体撮像装置について、さらにまとめて説明する。
　本実施形態における固体撮像装置１は、行列状に配置された複数の画素回路３と、基準電圧をもとに第１の電源電圧から第２の電源電圧を生成し、複数の画素回路３内の増幅トランジスタＴ１２に第２の電源電圧を供給する複数の単位電源回路５０ａと、一定の基準電圧を生成するレギュレータ回路５５とを備え、単位電源回路５０ａは、複数の画素回路３の列毎にまたは画素回路３毎に設けられ、対応する列に属する画素回路３内の増幅トランジスタに、または、対応する画素回路内の増幅トランジスタに第２の電源電圧を供給する。
　この構成によれば、第１の電源電圧が外部から供給される電源である場合に、第１の電源電圧に外部からのノイズが重畳されていたとしても、単位電源回路は第２の電源電圧を安定的に供給してノイズを低減するので、第１の電源電圧の変動によって生じる画質劣化を低減することができる。さらに、画素回路に接続された第２の電源電圧の電源線は、単位電源回路によって列毎または画素回路毎に独立しているので、内部で生じたノイズが列環で回り込むことを低減するので、列間でのノイズの回り込みによる画質劣化（例えば横線状ノイズ）を低減することができる。
　ここで、複数の画素回路３のそれぞれは、受光量に応じた電荷を生成するフォトダイオードＰＤと、電荷を蓄積する浮遊拡散層ＦＤと、フォトダイオードＰＤから浮遊拡散層ＦＤに電荷を読み出す読み出しトランジスタＴ１０と、浮遊拡散層ＦＤをリセットするリセットトランジスタＴ１１と、浮遊拡散層ＦＤの電荷を電圧に変換および増幅する増幅トランジスタＴ１２と、増幅トランジスタＴ１２の出力を垂直信号線１９に出力するか否かを選択する選択トランジスタＴ１３とを備え、リセットトランジスタＴ１１のドレイン端子には第１の電源電圧が供給される。
　この構成によれば、リセットトランジスタＴ１１は第１の電源電圧が供給されるので、第２の電源電圧は、リセットトランジスタＴ１１の動作によって生じる得るノイズ（電源変動）の影響を受けにくい。リセットトランジスタＴ１１の動作によって内部で生じたノイズが他の列に回り込むことを、さらに低減するので、列間でのノイズの回り込みによる画質劣化を低減することができる。
　ここで、単位電源回路５０ａは、複数の画素回路３の列毎に設けられ、単位電源回路５０ａのそれぞれは、同一列に属する画素回路３内の増幅トランジスタＴ１２に接続されたトランジスタＴ５０を有し、トランジスタＴ５０のゲート端子には基準電圧が供給され、トランジスタＴ５０のドレイン端子には第１の電源電圧が供給され、トランジスタＴ５０のソース端子は、第２の電源電圧を出力し、同一列に属する増幅トランジスタＴ１２のドレイン端子に接続され、トランジスタＴ５０は飽和領域で動作する。
　この構成によれば、トランジスタＴ５０のドレイン端子とソース端子間のインピーダンスを高めることにより、第１の電源電圧の変動を第２の電源電圧に及ぼさないだけでなく、内部で生じたノイズが列間で回り込むことを低減し、さらに、行間で回り込むことも低減するので画質劣化をさらに低減することができる。この単位電源回路５０ａは１つのトランジスタＴ５０からなる単純な構成とし、電源ノイズの不必要な回りこみを排除して、重要な暗視カメラなどのように特に低照度での撮像におけるノイズ特性を改善することができる。
　（第２の実施形態）
　第２の実施形態は、単位電源回路５０ａを列毎ではなく、画素回路３毎に配置した固体撮像装置１の例について説明する。
　図７は、第２の実施形態に係る固体撮像装置の構成例を示すブロック図である。同図は、図１と比べて、単位電源回路５０ａが列毎に設けられる代わりに画素回路３毎に設けられる点と、レギュレータ回路５５から単位電源回路５０ａに基準電圧が直接供給される代わりに垂直走査回路１４を介して間接的に供給される点とが異なっている。以下異なる点を中心に説明する。
　単位電源回路５０ａは、例えば図８のように構成される。
　図８は、第２の実施形態に係る単位電源回路５０ａおよび画素回路３の構成例を示す図である。同図の画素回路３は、図２と比べて、第２の電源線５３（または第１の電源線５１）と垂直信号線１９との間で選択トランジスタＴ１３と増幅トランジスタＴ１２のカスコード接続の順序が逆になっている点と、選択トランジスタＴ１３が画素回路３の選択トランジスタとしての機能および単位電源回路５０ａ（つまり図２のトランジスタＴ５０）としての機能の両者を兼用する点とが異なっている。以下異なる点を中心に説明する。
　図８において単位電源回路５０ａは、画素回路３毎に設けられる。単位電源回路５０ａのそれぞれは、選択トランジスタＴ１３を、画素回路３と共有する。
　選択トランジスタＴ１３と増幅トランジスタＴ１２のカスコード接続の順序が図２と比べて逆になっているのは、選択トランジスタＴ１３から増幅トランジスタＴ１２に第２の電源電圧を供給するためである。
　選択トランジスタＴ１３のゲート端子には、ハイレベルを基準電圧とする選択制御信号が選択制御線φＳＥＬから供給される。
　選択トランジスタＴ１３のドレイン端子には第１の電源電圧が供給される。
　選択トランジスタＴ１３のソース端子は、第２の電源電圧を生成し、増幅トランジスタＴ１２のドレイン端子に第２の電源電圧を供給する。
　選択トランジスタＴ１３は、選択制御信号線φＳＥＬの選択制御信号がハイレベル（ここでは基準電圧）であるとき、飽和領域で動作する。
　リセットトランジスタＴ１１のドレイン端子は第１の電源線５１に接続され、わずかな電圧降下もなくして、画素の信号レベルを最大限に確保するようにする。
　増幅トランジスタＴ１２の電源は、カスコード接続された選択トランジスタＴ１３の出力端子から供給される。
　選択制御信号のハイレベル（ここでは基準電圧）は、電源回路５０を構成するトランジスタと、増幅トランジスタＴ１２とが飽和領域で動作するように設定される。これは、選択トランジスタＴ１３および増幅トランジスタＴ１２の閾値電圧Ｖｔｈの影響、さらに、浮遊拡散層ＦＤの電位が、図５で示すリセット解除後のタイミングｔ５にて、リセットトランジスタＴ１１のＣｇｓの影響によって低下による影響、を含めて調整することによって実現できる。
　例えば、増幅トランジスタＴ１２の閾値電圧Ｖｔｈはノイズ低減などの目的のためにデプレッション型にすることが多い。この場合には、単位電源回路５０ａ、つまり、選択トランジスタＴ１３も同様にデプレッション型にするのがよい。さらに、基準電圧は、第１の電源電圧よりも、わずかに高い電圧であることが好ましい。
　図９は、第２の実施形態に係る垂直走査回路１４の構成例を示す回路図である。同図のように、垂直走査回路１４は、選択回路１４ａ、駆動回路１４ｂ、選択回路１４ｄ、１４ｅを備える。
　選択回路１４ａ、１４ｄ、１４ｅはそれぞれ、電源電圧１（例えば第１の電源電圧）で動作し、選択制御信号、リセット制御信号、読み出し制御信号をそれぞれ生成する。このうち、選択回路１４ｄ、１４ｅはれ、電源電圧１をハイレベルとするリセット制御信号、読み出し制御信号をリセット制御線ΦＲＳ、読み出し制御線ΦＴＲにそれぞれ出力する。
　駆動回路１４ｂは、レギュレータ回路５５からの基準電圧で動作する、行毎のバッファ１４ｃ（またはドライバ）を有し、選択回路１４ａで生成された選択制御信号の電圧レベルを変換して、つまりハイレベルが基準電圧である選択制御信号に変換して選択制御線ΦＳＥＬに出力する。
　これにより、レギュレータ回路５５の基準電圧は、垂直走査回路１４内の駆動回路１４ｂを介して単位電源回路５０ａに間接的に供給される。
　もし、単位電源回路５０ａが列毎でもなく画素回路３毎でもなく、全列相互に接続された共通の電源として増幅トランジスタに供給していれば、第１の実施形態で説明した課題が発生する。すなわち、ある列に高照度の信号が入った場合を想定すると、このとき垂直信号線１９の電圧が大きく変動し、ロード電流源３０が変動し、この結果、該当する列の電源電圧が変動する。このため、この電源ノイズが該当しない列の電源電圧に回り込むことにより影響を及ぼすことになり、寄生容量Ｃｐ１を介して浮遊拡散層ＦＤに回り込んでしまい、結果的に電源ノイズが悪化してしまう。
　これに対して、第２の実施形態では、単位電源回路５０ａの出力端子、つまり、選択トランジスタＴ１３の出力端子は画素回路３ごとに独立に接続され、ＡＤ変換を実施している他列の電流変動の影響を排除できるという効果を有する。
　第１の実施形態と同様に、第１の電源電圧の変動をΔＶｄｄ、浮遊拡散層ＦＤの全容量をＣｆｄ、増幅トランジスタＴ１２のゲインをＧＳＦとした場合、垂直信号線１９に出力されるノイズΔＶｎは、ΔＶｄｄ＝０であるため下記になる。
ΔＶｎ＝＝Ｃｐ１／（Ｃｆｄ＋Ｃｐ１）×ΔＶｄｄ×ＧＳＦ
　　　＝０　　　　　　　　　　　　　　　　　・・・（式３）
　画素回路３の中に新たなトランジスタを追加すれば、画素特性に影響を及ぼす可能性はあるが、本実施形態では、単位電源回路５０ａは選択トランジスタＴ１３と兼用するため、画素特性への影響はない。
　以上説明してきたように、本実施形態における固体撮像装置１において、単位電源回路５０ａは、画素回路３毎に設けられ、単位電源回路５０ａのそれぞれは、選択トランジスタＴ１３を、画素回路３と共有し、選択トランジスタＴ１３のゲート端子には、ハイレベルを基準電圧とする選択制御信号が供給され、選択トランジスタＴ１３のドレイン端子には第１の電源電が供給され、選択トランジスタＴ１３のソース端子は、第２の電源電圧を生成し、増幅トランジスタＴ１２のドレイン端子に接続され、選択トランジスタＴ１３は、選択制御信号がハイレベルであるとき、飽和領域で動作する。
　この構成によれば、単位電源回路５０ａと画素回路３とが選択トランジスタを共用するので、単位電源回路５０ａの形成のために回路を大きく追加することを要しない。
　ここで、リセットトランジスタＴ１１のゲート端子にはリセット制御信号（φＲＳ）が供給され、読み出しトランジスタＴ１０のゲート端子には読み出し制御信号（φＴＲ）が供給され、リセット制御信号（φＲＳ）および読み出し制御信号（φＴＲ）の少なくとも一方のハイレベル電圧は、基準電圧よりも高くしてもよい。
　この構成によれば、リセットトランジスタおよび読み出しトランジスタの不完全なオン状態を容易に回避することができる。
　ここで、固体撮像装置１は、複数の画素回路３の行毎に選択制御信号（ΦＳＥＬ）を供給する垂直走査回路１４を備え、垂直走査回路１４は、選択か非選択かを示す選択制御信号を前記行毎に生成する選択回路１４ａと、選択制御信号のハイレベルを基準電圧でドライブすることにより選択制御信号を行毎の選択制御線ΦＳＥＬに出力する駆動回路１４ｂとを備えてもよい。
　この構成によれば、垂直走査回路１４内に駆動回路１４ｂを設けることにより、選択制御信号のハイレベルを基準電圧とすることができる。
　なお、上記の各実施形態で説明した固体撮像装置１は、カメラに用いられる。図１０は、カメラの構成例を示すブロック図である。同図のカメラは、固体撮像装置１、レンズ６１、信号処理部６３、およびシステムコントローラ６４を備える。
　また、固体撮像装置１において、画素回路３は半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成されているが、画素回路３が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いてもよい。
　以上、例示的な各実施形態について説明したが、本願の請求の範囲は、これらの実施形態に限定されるものではない。添付の請求の範囲に記載された主題の新規な教示および利点から逸脱することなく、上記各実施形態においてさまざまな変形を施してもよく、上記各実施形態の構成要素を任意に組み合わせて他の実施形態を得てもよいことを、当業者であれば容易に理解するであろう。したがって、そのような変形例や他の実施形態も本開示に含まれる。
　本開示は、固体撮像装置およびカメラに好適に利用可能である。
１　固体撮像装置
３　画素回路
１０　画素アレイ部
１２　水平走査回路
１４　垂直走査回路
１４ａ、１４ｄ、１４ｅ　選択回路
１４ｂ　駆動回路
１４ｃ　バッファ
１５　水平走査線群
１８　水平信号線
１９　垂直信号線
２０　制御部
２５　カラムＡＤ回路
２６　カラム処理部
２７　参照信号生成部
２８　出力回路
３０　ロード電流源
４０　ＡＤＣ入力線
５０　電源回路
５０ａ　単位電源回路
５１　第１の電源線
５２　基準電圧線
５３　第２の電源線
５５　レギュレータ回路
２５２　電圧比較器
２５４　カウンタ部
２５６　メモリ
ＦＤ　浮遊拡散層
ＰＤ　フォトダイオード
Ｔ１０　読み出しトランジスタ
Ｔ１１　リセットトランジスタ
Ｔ１２　増幅トランジスタ
Ｔ１３　選択トランジスタ
Ｔ５０　トランジスタ
ＭＣＬＫ　マスタークロック
ＲＡＭＰ　参照信号

Claims (7)

  1. 　行列状に配置された複数の画素回路と、
    　基準電圧をもとに第１の電源電圧から第２の電源電圧を生成し、前記複数の画素回路内の増幅トランジスタに前記第２の電源電圧を供給する複数の単位電源回路と、
    　一定の前記基準電圧を生成するレギュレータ回路とを備え、
    　前記単位電源回路は、前記複数の画素回路の列毎にまたは前記画素回路毎に設けられ、対応する列に属する前記画素回路内の前記増幅トランジスタに、または、対応する画素回路内の前記増幅トランジスタに前記第２の電源電圧を供給する
    固体撮像装置。
  2. 　前記複数の画素回路のそれぞれは、
    　受光量に応じた電荷を生成するフォトダイオードと、
    　電荷を蓄積する浮遊拡散層と、
    　前記フォトダイオードから前記浮遊拡散層に電荷を読み出す読み出しトランジスタと、
    　前記浮遊拡散層をリセットするリセットトランジスタと、
    　前記浮遊拡散層の電荷を電圧に変換および増幅する前記増幅トランジスタと、
    　前記増幅トランジスタの出力を垂直信号線に出力するか否かを選択する選択トランジスタと
    を備え、
    　前記リセットトランジスタのドレイン端子には前記第１の電源電圧が供給される
    請求項１に記載の固体撮像装置。
  3. 　前記単位電源回路は、前記複数の画素回路の列毎に設けられ、
    　前記単位電源回路のそれぞれは、同一列に属する前記画素回路内の前記増幅トランジスタに接続されたトランジスタを有し、
    　前記トランジスタのゲート端子には前記基準電圧が供給され、
    　前記トランジスタのドレイン端子には前記第１の電源電圧が供給され、
    　前記トランジスタのソース端子は、前記第２の電源電圧を出力し、同一列に属する前記増幅トランジスタのドレイン端子に接続され、
    　前記トランジスタは飽和領域で動作する
    請求項１または２に記載の固体撮像装置。
  4. 　前記単位電源回路は、前記画素回路毎に設けられ、
    　前記単位電源回路のそれぞれは、前記選択トランジスタを、前記画素回路と共有し、
    　前記選択トランジスタのゲート端子には、ハイレベルを前記基準電圧とする選択制御信号が供給され、
    　前記選択トランジスタのドレイン端子には前記第１の電源電圧が供給され、
    　前記選択トランジスタのソース端子は、前記第２の電源電圧を生成し、前記増幅トランジスタのドレイン端子に接続され、
    　前記選択トランジスタは、前記選択制御信号がハイレベルであるとき、飽和領域で動作する
    請求項２に記載の固体撮像装置。
  5. 　前記リセットトランジスタのゲート端子にはリセット制御信号が供給され、
    　前記読み出しトランジスタのゲート端子には読み出し制御信号が供給され、
    　前記リセット制御信号および前記読み出し制御信号の少なくとも一方のハイレベル電圧は、前記基準電圧よりも高い
    請求項４に記載の固体撮像装置。
  6. 　前記固体撮像装置は、前記複数の画素回路の行毎に前記選択制御信号を供給する垂直走査回路を備え、
    　前記垂直走査回路は、
    　選択か非選択かを示す選択制御信号を前記行毎に出力する選択回路と、
    　選択制御信号のハイレベルを基準電圧でドライブすることにより選択制御信号を行毎の選択制御線に出力する駆動回路と
    を備える
    請求項４または５に記載の固体撮像装置。
  7. 　請求項１～６の何れか１項に記載の固体撮像装置を備えるカメラ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016908A (ja) * 2017-07-06 2019-01-31 株式会社リコー 固体撮像素子および撮像装置
WO2020189166A1 (ja) * 2019-03-19 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 光学測定装置及び光学測定システム
WO2020203036A1 (ja) * 2019-03-29 2020-10-08 ソニーセミコンダクタソリューションズ株式会社 光検出装置および電子機器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017098698A (ja) * 2015-11-20 2017-06-01 セイコーエプソン株式会社 撮像装置、電子機器および撮像方法
CN107195650B (zh) * 2017-06-13 2024-05-03 江苏城讯成联网络科技有限公司 多光谱摄像装置
JP7314061B2 (ja) * 2018-01-24 2023-07-25 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
FR3089682B1 (fr) * 2018-12-05 2020-12-25 Commissariat Energie Atomique Matrice de pixels munie d’un suiveur de tension inversé
CN111010517B (zh) * 2019-12-04 2022-04-05 北京贯月芯通科技有限责任公司 一种读出电路以及包括这种读出电路的探测设备
CN114694591B (zh) * 2020-12-30 2024-06-28 乐金显示有限公司 显示装置及其控制方法以及反馈装置
CN114778573A (zh) * 2021-01-06 2022-07-22 京东方科技集团股份有限公司 像素传感电路及其驱动方法、探测面板及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011104781A1 (ja) * 2010-02-25 2011-09-01 パナソニック株式会社 固体撮像装置およびカメラ
WO2013031097A1 (ja) * 2011-08-30 2013-03-07 パナソニック株式会社 固体撮像装置及び撮像装置
JP2013051527A (ja) * 2011-08-30 2013-03-14 Panasonic Corp 固体撮像装置及び撮像装置
WO2014156028A1 (ja) * 2013-03-29 2014-10-02 パナソニック株式会社 固体撮像装置及び撮像装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006090565A1 (ja) * 2005-02-22 2006-08-31 Matsushita Electric Industrial Co., Ltd. 固体撮像装置の駆動方法及び固体撮像装置
JP4442515B2 (ja) * 2005-06-02 2010-03-31 ソニー株式会社 固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置
JP4615472B2 (ja) 2006-04-03 2011-01-19 ソニー株式会社 物理量分布検出装置および撮像装置
JP2009253559A (ja) 2008-04-03 2009-10-29 Sharp Corp 固体撮像装置および電子情報機器
JP4605261B2 (ja) * 2008-06-23 2011-01-05 ソニー株式会社 表示装置、表示装置の駆動方法および電子機器
JP5058090B2 (ja) * 2008-07-18 2012-10-24 株式会社東芝 固体撮像装置
JP5426220B2 (ja) * 2009-04-13 2014-02-26 株式会社東芝 電源ノイズ除去回路
JP2010273158A (ja) * 2009-05-22 2010-12-02 Toshiba Corp 電源ノイズ除去回路
JP5506450B2 (ja) * 2010-02-24 2014-05-28 キヤノン株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP5500007B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 固体撮像素子およびカメラシステム
JP2012248953A (ja) * 2011-05-25 2012-12-13 Olympus Corp 固体撮像装置、撮像装置、および信号読み出し方法
JP2013062611A (ja) * 2011-09-12 2013-04-04 Sony Corp 固体撮像素子およびカメラシステム
WO2014104781A1 (ko) 2012-12-28 2014-07-03 미래나노텍 주식회사 변형된 구조의 큐브 코너를 이용하는 재귀반사 시트
JP6037873B2 (ja) * 2013-02-06 2016-12-07 オリンパス株式会社 固体撮像装置および撮像装置
EP2988492B1 (en) * 2013-04-18 2017-12-13 Olympus Corporation Image-capturing element, image-capturing device, and endoscope system
TWI659652B (zh) * 2013-08-05 2019-05-11 新力股份有限公司 攝像裝置、電子機器
JP6249881B2 (ja) * 2014-05-22 2017-12-20 オリンパス株式会社 固体撮像装置および撮像装置
US10212372B2 (en) * 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
US10348991B2 (en) * 2015-03-17 2019-07-09 Sony Corporation Solid-state image pickup device with load transistors, method for controlling the same, and electronic apparatus
CN105632440B (zh) * 2016-01-12 2018-10-23 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011104781A1 (ja) * 2010-02-25 2011-09-01 パナソニック株式会社 固体撮像装置およびカメラ
WO2013031097A1 (ja) * 2011-08-30 2013-03-07 パナソニック株式会社 固体撮像装置及び撮像装置
JP2013051527A (ja) * 2011-08-30 2013-03-14 Panasonic Corp 固体撮像装置及び撮像装置
WO2014156028A1 (ja) * 2013-03-29 2014-10-02 パナソニック株式会社 固体撮像装置及び撮像装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016908A (ja) * 2017-07-06 2019-01-31 株式会社リコー 固体撮像素子および撮像装置
WO2020189166A1 (ja) * 2019-03-19 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 光学測定装置及び光学測定システム
WO2020203036A1 (ja) * 2019-03-29 2020-10-08 ソニーセミコンダクタソリューションズ株式会社 光検出装置および電子機器
US12063446B2 (en) 2019-03-29 2024-08-13 Sony Semiconductor Solutions Corporation Photodetection device and electronic apparatus
JP7535999B2 (ja) 2019-03-29 2024-08-19 ソニーセミコンダクタソリューションズ株式会社 光検出装置および電子機器

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