WO2006090565A1 - 固体撮像装置の駆動方法及び固体撮像装置 - Google Patents

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reset transistor
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Hisato Ishimoto
Atsushi Ueta
Shinsuke Nezaki
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Matsushita Electric Industrial Co., Ltd.
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    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power

Definitions

  • the present invention relates to a method of driving a solid-state imaging device and a solid-state imaging device, and more particularly to a technique for suppressing a decrease in dynamic range of a small, high-resolution MOS type solid-state imaging device.
  • CCD-type and MOS-type solid-state imaging devices There are two types of solid-state imaging devices that have become widespread in recent years: CCD-type and MOS-type, and in particular, MOS-type solid-state imaging devices have many advantages such as high sensitivity and low power consumption. It is viewed.
  • FIG. 1 is a circuit diagram showing the main configuration of a MOS type solid-state imaging device according to the prior art.
  • the solid-state imaging device 1 includes an imaging unit, a load circuit, a row scanning circuit, a signal processing unit, and a column scanning circuit.
  • the imaging unit includes a plurality of pixel cells 10, and each pixel cell 10 includes a photoelectric conversion element 101, a read transistor 102, a reset transistor 103, an amplification transistor 104, a charge holding unit 105, and an output unit 106.
  • the read transistor 102, the reset transistor 103, and the amplification transistor 104 are MOS-FETs (MOS Field Effect Transistors). Further, the charge holding portion 105 corresponds to a PN junction portion in a force integrated circuit which is a simple connection point in the circuit diagram, and can hold a constant charge.
  • Each pixel cell is sequentially selected row by row by the read pulse and reset pulse of the row scanning circuit, and transmits the pixel signal to the signal processing unit through the output signal line.
  • the pixel signal processed by the signal processing unit is output for each column by the scanning pulse of the column scanning circuit.
  • FIG. 2 is a timing chart showing the operation of the solid-state imaging device 1.
  • the reset pulse n becomes the Hi potential
  • the reset transistor 103 is turned on. It becomes a state.
  • the potential of the charge holding portion 105 reaches the Hi potential
  • the potential corresponding to that is output from the output portion 106 of the amplification transistor 104 and the potential of the output signal line rises. (Fig. 2, point a).
  • the reset pulse n is at the Lo potential, and the reset transistor 103 is turned off. During this time, the charge holding unit 105 holds the Hi potential (FIG. 2, point b).
  • the read pulse n becomes the Hi potential, and the read transistor 102 is turned on.
  • the charge stored in the photoelectric conversion element 101 according to the light information is read out to the charge holding unit 105, and as a result, the potential of the charge holding unit 105 drops.
  • the potential of the output portion 106 of the amplification transistor 104 drops according to the drop of the potential of the charge holding portion 105, and the potential of the output signal line drops (point c in FIG. 2).
  • the read pulse n is at the Lo potential, and the read transistor 102 is turned off (point d in FIG. 2).
  • the signal processing unit detects the potential of the output signal line at point b and the potential of the output signal line at point d, and measures the potential difference as a pixel signal. After that, VDDCELL becomes Lo potential (Fig. 2, (2 point).
  • the reset pulse n becomes the Hi potential, and the reset transistor 103 is turned on.
  • the potential of the charge holding unit 105 becomes the Lo potential of SVDDCELL, and the amplification transistor 104 enters the SOFF state.
  • the pixel signal output operation of the pixel cell 10 is completed (FIG. 2, point e), then the n-th row becomes a non-selected row and the n + 1-th row becomes a selected row (FIG. 2, f point).
  • the solid-state imaging device 1 applies the reset pulse only to the pixel cells 10 in the selected row at point a in FIG. 2 and sets the potential of the charge storage unit 105 in the selected row to the Hi potential.
  • the amplification transistor 104 is turned on to output a pixel signal.
  • the amplification transistor 104 is turned off, and the pixel signal is not output.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-044684
  • the drive frequency must be increased. For example, to achieve a frame rate of 5 frames Z seconds, the drive frequency should be 18 MHz for 1.3 million pixels and 25 MHz for 3 million pixels! /.
  • the present invention has been made in view of the problems as described above, and a method of driving a solid-state imaging device and a solid-state imaging device in which the dynamic range does not decrease even if the number of pixels is increased and the driving frequency is increased. Intended to be provided.
  • a photoelectric conversion element that generates a signal charge according to an amount of received light, and a charge holding that holds a signal charge generated by the photoelectric conversion element.
  • a lead transistor that opens and closes the connection between the photoelectric conversion element and the charge storage unit, a reference voltage source that supplies a reference voltage and a ground voltage, and a reset transistor that opens and closes the connection between the reference voltage source and the charge storage unit
  • a amplification transistor connected to the reference voltage source and outputting a voltage according to the potential of the charge holding portion, which is a driving method of a MOS type solid-state imaging device provided with each pixel cell.
  • the reset transistor is opened and the output voltage of the amplification transistor is measured, and after the second step.
  • the third step of measuring the output voltage of the amplification transistor and after the third step close the reset transistor and set the charge holding portion to the reference voltage.
  • a fifth step of opening the reset transistor with the ground voltage supplied from the reference power supply to the voltage holding unit after the fourth step, and the fifth step includes the voltage from the reference power supply.
  • the charge holding portion can be reliably set to the Lo potential, so that the output signal line can be held at the reference voltage even if the reference power supply is restored to the reference voltage. Therefore, it is possible to prevent the reduction of the dynamic range due to the increased coupling capacity with the increase in the number of pixels.
  • the reset transistor is opened after a predetermined time has elapsed since the voltage supplied from the reference power supply to the voltage holding unit changes from the reference voltage to the ground voltage. And the product of the coupling capacitance between the signal line connecting the amplification transistor and the reference voltage source and the gate input line of the reset transistor, and the gate input impedance of the reset transistor.
  • the solid-state imaging device is a MOS type solid-state imaging device including a plurality of pixel cells arranged in a matrix, and generates signal charges according to the amount of light received for each pixel cell.
  • a photoelectric conversion element a charge holding portion for holding a signal charge generated by the photoelectric conversion element, a read transistor for opening and closing a connection between the photoelectric conversion element and the charge holding portion, and a reference voltage and a ground voltage.
  • a reset transistor comprising: a reference voltage source; a reset transistor for opening and closing the connection between the reference voltage source and the charge holding portion; and an amplification transistor connected to the reference voltage source and outputting a voltage according to the potential of the charge holding portion.
  • Closing the charge holding unit as a reference voltage then opening the reset transistor, measuring the output voltage of the amplification transistor, and closing the read transistor to charge the signal charge. While holding in the holding unit, measure the output voltage of the amplification transistor, then close the reset transistor to use the charge holding unit as the reference voltage, and then start to supply the ground voltage from the reference power supply to the voltage holding unit. After the reset transistor moves from closed to open, the reset transistor is opened again after the reset transistor is closed.
  • a row scanning circuit which generates a read pulse signal input to the read transistor and a reset pulse signal input to the reset transistor.
  • the row scanning circuit is a clock signal which is a pulse signal, and a reset signal.
  • Output signal and read signal A pulse generation unit, a shift register that sequentially outputs each pulse of a clock signal for each row of pixel cells, and a reset signal of an output signal of the shift register and a reset signal for each row of pixel cells. It is preferable to include an AND circuit which inputs to the electrode and inputs the logical product of the output signal of the shift register and the read signal to the gate electrode of the read transistor.
  • FIG. 1 is a circuit diagram showing a main configuration of a MOS type solid-state imaging device according to a prior art.
  • FIG. 2 is a timing chart showing the operation of a MOS type solid-state imaging device according to the prior art.
  • FIG. 3 is a circuit diagram showing the main configuration of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a row operation circuit according to an embodiment of the present invention.
  • FIG. 5 is a timing chart showing the operation of the row operation circuit according to the embodiment of the present invention.
  • FIG. 6 is a timing chart showing the operation of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 7 is a flowchart showing an operation of the solid-state imaging device when the time for holding the reset pulse n at the Hi potential is insufficient.
  • FIG. 8 is a diagram showing the relationship between the timing of the potential of the VDDCELL and the reset pulse n and the saturation output of the pixel cell 30, wherein (a) is a timing chart showing the VDDCELL and the reset pulse n. (B) is a graph showing the relationship between the time during which the reset pulse n is held at the Hi potential during the period when the VDDCELL is at the Lo potential (hereinafter referred to as "retention time") t and the saturation output of the pixel cell. .
  • the solid-state imaging device according to the present embodiment has substantially the same configuration as that of the solid-state imaging device according to the above-described conventional technology.
  • FIG. 3 is a circuit diagram showing a main configuration of a solid-state imaging device according to the present embodiment.
  • the solid-state imaging device 3 includes a row scanning circuit, a load circuit, an imaging unit, a signal processing unit, and a column scanning circuit.
  • a large number of pixel cells 30 are two-dimensionally arranged in the imaging unit, and the pixel signal is transmitted to the signal processing unit through an output signal line.
  • the row scanning circuit inputs a read pulse and a reset pulse to the imaging unit, and outputs pixel signals for each row.
  • the pixel signal is a signal based on the potential difference between the reference potential and the signal potential.
  • the reference potential is a potential output to the output unit 306 through the amplification transistor 304 when the Hi potential of the power supply unit (VDDCELL) in the pixel cell 30 is applied to the charge holding unit 305.
  • the signal potential is a potential output to the output unit 306 through the amplification transistor 304 when the electrons released from the photoelectric conversion element 301 are given to the charge holding unit 305 according to the amount of light received.
  • the signal processing unit reads out the reference potential and the signal potential at different timings, and obtains a pixel signal by the potential difference of the output signal line at two points in time.
  • the signal processing unit When it receives a signal, it processes and outputs a signal.
  • the column operation circuit inputs an operation pulse to the signal processing unit to output an image signal subjected to signal processing for each column.
  • FIG. 4 is a block diagram showing a configuration of a row scanning circuit according to the present embodiment.
  • the row scanning circuit 4 has a pulse generation unit, a shift register, and an AND circuit, and inputs a drive pulse to the imaging unit.
  • the pulse generation unit generates a clock signal Clk, which is a periodic pulse signal, and inputs the clock signal Clk to the shift register.
  • the pulse generation unit also generates a read signal Read and a reset signal Reset, and inputs the read signal Read and the reset signal Reset to the AND circuit.
  • the shift register sequentially generates the output signals Outl, Out2, ⁇ for each cell based on the clock signal Clk, and inputs the output signals Outl, Out2, ⁇ to the corresponding cells of the AND circuit.
  • the AND circuit performs an AND operation of the output signals Outl, Out2, ⁇ ⁇ ⁇ with the read signal Read for each cell, and an AND operation of the output signals Outl, Out2, ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ reset signal Reset with the read signal.
  • Pulses Readal, Read2, ⁇ and 'and reset pulses Resetl, Reset2, ⁇ are output to the lead signal line and reset signal line of each line of the imaging unit.
  • Each pixel cell 30 of the imaging unit is sequentially selected by read pulses Readl, Read2,... 'And reset pulses Resetl, Reset2, ... from the row scanning circuit, and pixel signals are output through output signal lines. Transmit to the signal processor.
  • FIG. 5 is a timing chart showing the operation of the row scanning circuit. As shown in FIG. 5, the pulse generation circuit outputs one pulse of the read signal Read and three pulses of the reset signal Reset within the period of one pulse of the clock signal Clk.
  • the shift register sequentially outputs the output signals Outl, Out2, ⁇ ⁇ ⁇ ⁇ for each cell.
  • the AND circuit generates the read pulse Readl, Read2, ⁇ , and the signal Outl, Out2, ⁇ ⁇ ⁇ and the reset signal by ANDing the signal Outl, Out2, ⁇ ⁇ ⁇ ⁇ ⁇ with the read signal Read for each cell. ANDs with Reset to generate a reset pulse Reset 1, Reset2, ⁇ ⁇ ⁇ ⁇ ⁇ .
  • the row scanning circuit can control the pulse widths of the reset pulses Reset1, Reset2,... By controlling the pulse width of the reset signal Reset input to the AND circuit by the pulse generation circuit.
  • FIG. 6 is a flowchart showing the operation of the solid-state imaging device 3, and in particular, focuses on the cells in the n- th row and the n + 1-th row.
  • VDDCELL is at the Hi potential
  • LOADCELL reset pulse n, read pulse n, reset pulse n + 1 and read pulse n + 1 are at Lo potential
  • charge holding parts n and n + 1 are at GND potential
  • output signal When the line is at the VDD potential, the operation of the pixel cell 30 in the nth row is selected.
  • the output signal line is held at the VDD potential, that is, the potential when the charge holder n is at the Hi potential, and the potential of the output signal line does not change.
  • the reset pulse n becomes the Lo potential, and the reset transistor 303 is turned off.
  • the charge holding unit n is subsequently held at the Hi potential, and a constant charge is accumulated (Fig. 6, point b).
  • the read pulse n becomes the Hi potential, and the read transistor 302 is turned on.
  • the charge stored in the photoelectric conversion element 301 in accordance with the amount of light received is read out to the charge holding portion n, and the potential of the charge holding portion n drops.
  • the potential of the output section 306 of the amplification transistor 304 drops, and the potential of the output signal line drops (point c in FIG. 6).
  • the read pulse n becomes the Lo potential, and the read transistor 302 is turned off (point d in FIG. 6).
  • the signal processing unit detects the potential of the output signal line at point b and the potential of the output signal line at point d, and measures the potential difference as a pixel signal.
  • the reset pulse n becomes the Hi potential, and the reset transistor 303 is turned on.
  • the potential of the charge holding portion n becomes the Hi potential of SVDDCELL, and the corresponding potential is output from the output portion 306 of the amplification transistor 304, and the potential of the output signal line rises (point j in FIG. 6).
  • VDDCELL drops the Hi potential to the Lo potential.
  • the reset pulse n is generated from the Hi potential. It descends (Fig. 6, point k). When the charge for the coupling capacity of 308 minutes is accumulated, the reset pulse n returns to the Hi potential.
  • the reset pulse n When the reset pulse n is at the high potential, the charge holding unit n is at the low potential of the VDDCELL since the reset transistor is in the ON state.
  • the reset pulse n is held at the Hi potential for a time sufficient for the charge holding portion n to be at the Lo potential, and then is set to the Lo potential (Fig. 6, point m).
  • the potential of the charge holding portion n can be reliably lowered to the Lo potential equal to the potential of the VDDCELL (FIG. 6, point n).
  • LOADCELL which is the potential of the signal line LG connected to the load circuit, is held at the Lo potential while the reset pulse n is at the Hi potential. Therefore, since the transistor 311 is held in the OFF state, the output signal line is also held at the VDD potential.
  • the solid-state imaging device 3 has the following features by the configuration described above.
  • the potential of the charge holding portion n is set to the Lo potential of the VDDCELL (GND
  • a reset pulse n is applied to the reset transistor 303 before and after the potential of the VDDCELL changes to the Lo potential as well.
  • the reset pulse is reset before the potential of the charge holding portion n becomes the Lo potential of VDDCELL.
  • the pulse n is at the Lo potential.
  • the reset transistor 303 is turned off, and the potential of the charge holding portion n can not be reset. Therefore, if the number of pixels is increased by the configuration and driving method of the solid-state imaging device 3, the dynamic range can not but be reduced.
  • FIG. 7 is a flowchart showing the operation of the solid-state imaging device when the time for holding the reset pulse n at the Hi potential is insufficient.
  • the potential of the charge holding portion n does not fall to the low potential of the VDDCELL, and the VDDCELL changes to the high potential. Do. Then, the potential of the output signal line is lowered according to the potential of the charge holding portion n. Therefore, the signal charge of the pixel cell in the (n + 1) th row can not be detected correctly.
  • FIG. 8 is a diagram showing the relationship between the timing of the potential of the VDDCELL and the reset pulse n, and the saturation output of the pixel cell 30, and FIG. FIG. 7B is a timing chart showing the reset pulse n.
  • FIG. 7B shows the time during which the reset pulse n is held at the high potential (hereinafter referred to as the “holding time”) t and the saturation of the pixel cell while the VDDCELL is at the low potential. It is a graph showing the relationship with the output.
  • the reset pulse n is held at the Hi potential before and after the VDDCELL transitions from the Hi potential to the Lo potential. Also, before VDDCELL returns to the Hi potential, it transitions to the L0 potential. This is to prevent the potential of the charge holding portion n from rising to the Hi potential of the VDDCELL when the VDDCELL transitions to the Hi potential while the reset transistor is in the ON state.
  • the saturation output becomes small and the dynam Crange decreases.
  • the reset transistor 303 is turned off after the potential of the charge holding portion n becomes the Lo potential of the VDD CELL, and the saturation output becomes large.
  • the saturation output becomes substantially constant when the holding time t exceeds time tl.
  • the row scanning circuit outputs a reset pulse n such that the holding time t is approximately tl.
  • the time tl is the time from the VDDCELL force potential to the return potential to the Hi potential after the potential of the reset pulse n decreases.
  • the output signal line is held at the VDD potential even after the charge holding portion n becomes the Lo potential of the VDDCELL. Therefore, even if the reset pulse n is given at the point a, the potential of the output signal line does not change. Therefore, regardless of the coupling capacitance between the amplification transistor 304 and the gate electrode and the output unit 306, the potential of the charge holding unit 305 in the non-selected row can be held at the Lo potential.
  • the present embodiment it is possible to prevent the reduction of the dynamic range due to such coupling capacitance. As a result, the S / N ratio of the pixel signal can be improved to achieve high-quality imaging.
  • a driving method of a solid-state imaging device is a small-sized, high-pixel MOS-type solid-state image pickup device. It is useful as a technique for suppressing the reduction of the dynamic range of the imaging device.

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Abstract

　MOS型の固体撮像装置において、n行目の画素セルにおいて、電荷保持部３０５に保持されている信号電荷をリセットするために、リセットトランジスタのゲート電極に入力されるリセットパルスをHi電位にする。この状態で、基準電圧源VDDCELLをLo電位にするとカップリング容量３０８によりリセットパルスnがLo電位に近づく。その後、リセットパルスnがHi電位に復帰した後、リセットパルスnをLo電位にする。

Description

明 細 書
固体撮像装置の駆動方法及び固体撮像装置
技術分野
[0001] 本発明は、固体撮像装置の駆動方法及び固体撮像装置に関し、特に、小型、高画 素化した MOS型の固体撮像装置のダイナミックレンジの低下を抑制する技術に関す る。
背景技術
[0002] 近年、普及が著しい固体撮像装置には、 CCD型と MOS型との 2種類があり、特に M OS型の固体撮像装置は高感度、低消費電力等、多くの利点があり、有望視されてい る。
MOS型の固体撮像装置について簡単に説明する（例えば、特許文献 1参照)。 図 1は、従来技術に係る MOS型の固体撮像装置の主要な構成を示す回路図であ る。
図 1に示されるように、固体撮像装置 1は、撮像部、負荷回路、行走査回路、信号 処理部及び列走査回路からなる。また、撮像部は複数の画素セル 10を備え、個々の 画素セル 10は光電変換素子 101、リードトランジスタ 102、リセットトランジスタ 103、 増幅トランジスタ 104、電荷保持部 105及び出力部 106を備える。
[0003] リードトランジスタ 102、リセットトランジスタ 103及び増幅トランジスタ 104は MOS-F ET (MOS Field Effect Transistor)である。また、電荷保持部 105は、回路図上では単 なる接続点である力 集積回路内では PN接合部に相当し、一定の電荷を保持するこ とがでさる。
各画素セルは、行走査回路力ものリードパルス及びリセットパルスにより 1行毎に順 次選択され、出力信号線を通じて画素信号を信号処理部に伝送する。信号処理部 が処理した画素信号は、列走査回路力もの走査パルスにより 1列毎に出力される。
[0004] 次に、固体撮像装置 1の動作について説明する。図 2は、固体撮像装置 1の動作を 示すタイミングチャートである。図 2に示されるように、 n行目の画素セル 10が選択さ れている場合、先ず、リセットパルス nが Hi電位となり、リセットトランジスタ 103が ON状 態となる。これによつて、電荷保持部 105の電位力VDDCELLの Hi電位になると、そ れに応じた電位が増幅トランジスタ 104の出力部 106から出力されて出力信号線の 電位が上昇する。（図 2、 a点)。
[0005] 次に、リセットパルス nが Lo電位となりリセットトランジスタ 103が OFF状態となる。この 間、電荷保持部 105は、 Hi電位を保つ（図 2、 b点)。
次に、リードパルス nが Hi電位となり、リードトランジスタ 102が ON状態となる。これに より、光電変換素子 101に光情報に応じて蓄積されていた電荷が、電荷保持部 105 に読み出され、その結果、電荷保持部 105の電位が降下する。電荷保持部 105の電 位の降下に応じて、増幅トランジスタ 104の出力部 106の電位が降下し、出力信号 線の電位が降下する（図 2、 c点)。
[0006] 次に、リードパルス nが Lo電位となりリードトランジスタ 102が OFF状態となる（図 2、 d 点)。信号処理部は、 b点での出力信号線の電位と d点での出力信号線の電位とを検 出し、その電位差を画素信号として測定する。その後、 VDDCELLが Lo電位となる（ 図 2、（Γ点)。
次に、リセットパルス nが Hi電位となり、リセットトランジスタ 103が ON状態となる。これ により、電荷保持部 105の電位力 SVDDCELLの Lo電位になり、増幅トランジスタ 104 力 SOFF状態となる。以上により画素セル 10の画素信号出力動作が終了する（図 2、 e 点）、その後、 n行は非選択行となり、 n+1行が選択行となる（図 2、 f点)。
[0007] このように、固体撮像装置 1は、図 2の a点において選択行の画素セル 10にのみリ セットパルスを与え、選択行の電荷保持部 105の電位を Hi電位にすることで、増幅ト ランジスタ 104を ON状態にして画素信号を出力させる。一方、非選択行の画素セル 10の電荷保持部 105の電位は Lo電位に保たれるので、増幅トランジスタ 104が OFF 状態となり、画素信号は出力されない。
特許文献 1：特開 2003— 046864号公報
発明の開示
発明が解決しょうとする課題
[0008] 固体撮像装置には高画素化や低消費電力化に対する強い要請があり、画素の小 型化が必須となっている。また、固体撮像装置のフレームレートを維持しながら高画 素化するためには、駆動周波数を高くしなければならない。例えば、 5フレーム Z秒 のフレームレートを達成するためには、 130万画素ならば駆動周波数を 18MHzに、 また、 300万画素ならば駆動周波数を 25MHzにしなければならな!/、。
[0009] し力しながら、上記従来技術に係る固体撮像装置において、画素を小さくして高画 素化したり駆動周波数を高めたりした場合にダイナミックレンジを大きくすると、出力 信号線にノイズが重畳されるので、画素信号を正確に検出することができない。この 結果、ダイナミックレンジが低下する、という問題がある。
本発明は、上述のような問題に鑑みて為されたものであって、高画素化、高駆動周 波数ィ匕しても、ダイナミックレンジが低下しない固体撮像装置の駆動方法及び固体 撮像装置を提供することを目的とする。
課題を解決するための手段
[0010] 上記目的を達成するため、本発明に係る固体撮像装置の駆動方法は、受光量に 応じた信号電荷を生成する光電変換素子と、光電変換素子が生成した信号電荷を 保持する電荷保持部と、光電変換素子と電荷保持部との接続を開閉するリードトラン ジスタと、基準電圧と接地電圧とを供給する基準電圧源と、基準電圧源と電荷保持 部との接続を開閉するリセットトランジスタと、基準電圧源に接続され、電荷保持部の 電位に応じた電圧を出力する増幅トランジスタと、を画素セル毎に備えた MOS型の固 体撮像装置の駆動方法であって、リセットトランジスタを閉じて電荷保持部を基準電 圧とする第 1ステップと、第 1ステップの後、リセットトランジスタを開き、増幅トランジス タの出力電圧を計測する第 2ステップと、第 2ステップの後、リードトランジスタを閉じ て信号電荷を電荷保持部に保持した状態で、増幅トランジスタの出力電圧を計測す る第 3ステップと、第 3ステップの後、リセットトランジスタを閉じて電荷保持部を基準電 圧とする第 4ステップと、第 4ステップの後、基準電源から電圧保持部に接地電圧を 供給している状態で、リセットトランジスタを開く第 5ステップと、を含み、第 5ステップ は、基準電源から電圧保持部に接地電圧が供給されることによって、一旦、リセットト ランジスタが閉状態から開状態に向力つてから、再び、閉状態になった後にリセットト ランジスタを開くことを特徴とする。
発明の効果 [0011] このようにすれば、電荷保持部を確実に Lo電位にすることができるので、基準電源 が基準電圧に復帰しても出力信号線を基準電圧に保持することができる。従って、高 画素化に伴って増大したカップリング容量に起因するダイナミックレンジの低下を防 止することができる。
この場合において、第 5ステップは、基準電源から電圧保持部に供給される電圧が 基準電圧から接地電圧に変化してから、所定時間を経過した後にリセットトランジスタ を開き、この所定時間は、リセットトランジスタ並びに増幅トランジスタと基準電圧源と を接続する信号線と、リセットトランジスタのゲート入力線との間にカップリング容量と、 リセットトランジスタのゲート入力インピーダンスとの積に対応するとすれば好適である
[0012] また、本発明に係る固体撮像装置は、マトリックス状に配列された複数の画素セル を備える MOS型の固体撮像装置であって、画素セル毎に、受光量に応じた信号電荷 を生成する光電変換素子と、光電変換素子が生成した信号電荷を保持する電荷保 持部と、光電変換素子と電荷保持部との接続を開閉するリードトランジスタと、基準電 圧と接地電圧とを供給する基準電圧源と、基準電圧源と電荷保持部との接続を開閉 するリセットトランジスタと、基準電圧源に接続され、電荷保持部の電位に応じた電圧 を出力する増幅トランジスタと、を備え、リセットトランジスタを閉じて電荷保持部を基 準電圧とし、次に、リセットトランジスタを開き、増幅トランジスタの出力電圧を計測し、 次に、リードトランジスタを閉じて信号電荷を電荷保持部に保持した状態で、増幅トラ ンジスタの出力電圧を計測し、次に、リセットトランジスタを閉じて電荷保持部を基準 電圧とし、次に、基準電源から電圧保持部に接地電圧が供給され始めた後、一旦、リ セットトランジスタが閉状態から開状態に向力つてから、再び、閉状態になった後にリ セットトランジスタを開くことを特徴とする。
[0013] このようにすれば、小型かつ高画素でかつダイナミックレンジの大きい固体撮像装 置を得ることができる。
この場合において、リードトランジスタに入力するリードパルス信号と、リセットトラン ジスタに入力するリセットパルス信号と、を生成する行走査回路を備え、行走査回路 は、何れもパルス信号であるクロック信号、リセット信号及びリード信号を出力するパ ルス生成部と、クロック信号の各パルスを画素セルの行毎に順次出力するシフトレジ スタと、画素セルの行毎に、シフトレジスタの出力信号とリセット信号との論理積をリセ ットトランジスタのゲート電極に入力すると共に、シフトレジスタの出力信号とリード信 号との論理積をリードトランジスタのゲート電極に入力する AND回路と、を備えるとす れば好適である。
図面の簡単な説明
[0014] [図 1]従来技術に係るの MOS型の固体撮像装置の主要な構成を示す回路図である。
[図 2]従来技術に係るの MOS型の固体撮像装置の動作を示すタイミングチャートであ る。
[図 3]本発明の実施の形態に係る固体撮像装置の主要な構成を示す回路図である。
[図 4]本発明の実施の形態に係る行操作回路の構成を示すブロック図である。
[図 5]本発明の実施の形態に係る行操作回路の動作を示すタイミングチャートである
[図 6]本発明の実施の形態における固体撮像装置の動作を示すタイミングチャートで ある。
[図 7]リセットパルス nを Hi電位に保持する時間が不十分である場合の固体撮像装置 の動作を示すフローチャートである。
[図 8]VDDCELLの電位とリセットパルス nとのタイミングと、画素セル 30の飽和出力と の関係を示す図であって、（a)は VDDCELLとリセットパルス nとを示すタイミングチヤ ートであり、 (b)は VDDCELLが Lo電位である期間においてリセットパルス nが Hi電位 に保持される時間（以下、「保持時間」という。）tと画素セルの飽和出力との関係を示 すグラフである。
符号の説明
[0015] 1、 3 固体撮像装置
10、 30……画素セル
101、 301…光電変換素子
102、 302· ··リードトランジスタ
103、 303· ··リセット卜ランジスタ 104、 304· ··増幅卜ランジスタ
105、 305· ··電荷保持部
106、 306· ··出力部
111、 311· ··卜ランジスタ
発明を実施するための最良の形態
[0016] 以下、本発明に係る固体撮像装置の駆動方法の実施の形態について、図面を参 照しながら説明する。
[1] 固体撮像装置の構成
先ず、本実施の形態に係る MOS型の固体撮像装置の構成について説明する。本 実施の形態に係る固体撮像装置は、上記従来技術に係る固体撮像装置と概ね同様 の構成を備える。
[0017] 図 3は、本実施の形態に係る固体撮像装置の主要な構成を示す回路図である。図 3に示されるように、固体撮像装置 3は行走査回路、負荷回路、撮像部、信号処理部 及び列走査回路からなる。
撮像部は、多数の画素セル 30が 2次元配列されてなり、出力信号線を通じて画素 信号を信号処理部に伝送する。行走査回路は、リードパルス及びリセットパルスを撮 像部に入力して、 1行毎に画素信号を出力させる。
[0018] 本実施の形態において、画素信号とは、基準電位と信号電位との電位差に基づく 信号である。ここで、基準電位とは、画素セル 30における電源部（VDDCELL)の Hi電 位を電荷保持部 305に与えたときに増幅トランジスタ 304を通じて出力部 306に出力 される電位である。また、信号電位は、受光量に応じて光電変換素子 301が放出した 電子を電荷保持部 305に与えたときに増幅トランジスタ 304を通じて出力部 306に出 力される電位である。
[0019] なお、行走査回路が、リードパルスをリードトランジスタ 302に入力すると基準電位 が出力され、リセットパルスをリセットトランジスタ 303に入力すると信号電位が出力さ れる。
信号処理部は、基準電位と信号電位とを異なるタイミングで読み出して、その 2時点 における出力信号線の電位差により画素信号を得る。信号処理部は行毎に画素信 号を受け付けると、信号処理して出力する。列操作回路は操作パルスを信号処理部 に入力して、信号処理した画像信号を 1列毎に出力させる。
[0020] 図 4は、本実施の形態に係る行走査回路の構成を示すブロック図である。図 4に示 されるように、行走査回路 4はパル生成部、シフトレジスタ及び AND回路力 なり、撮 像部に駆動パルスを入力する。
ノ ルス生成部は、周期的なパルス信号であるクロック信号 Clkを生成して、シフトレ ジスタに入力する。また、パルス生成部は、リード信号 Readとリセット信号 Resetとを生 成して、 AND回路に入力する。
[0021] シフトレジスタは、クロック信号 Clkに基づいてセル毎に出力信号 Outl、 Out2、 · · · を順次生成して、 AND回路の対応するセルに入力する。
AND回路は、セル毎に出力信号 Outl、 Out2、 · · ·とリード信号 Readとの論理積をと り、出力信号 Outl、 Out2、 · · ·とリセット信号 Resetとの論理積をとつて、リードパルス R eadl、 Read2、 · · '及びリセットパルス Resetl、 Reset2、 · · ·を撮像部の各行のリード信 号線並びにリセット信号線に出力する。
[0022] 撮像部の各画素セル 30は、行走査回路からのリードパルス Readl、 Read2、 . . '及 びリセットパルス Resetl、 Reset2、 · · ·によって順次選択され、出力信号線を通じて画 素信号を信号処理部に伝送する。
図 5は、行走査回路の動作を示すタイミングチャートである。図 5に示されるように、 パルス生成回路はクロック信号 Clkの 1パルスの期間内にリード信号 Readを 1パルスと リセット信号 Resetを 3パルス出力する。
[0023] すると、シフトレジスタはセル毎に出力信号 Outl、 Out2、 · · ·を順次出力する。 AND 回路は、セル毎に信号 Outl、 Out2、 · · ·とリード信号 Readとの論理積をとつてリードパ ルス Readl、 Read2、 · · ·を生成し、信号 Outl、 Out2、 · · ·とリセット信号 Resetとの論理 積をとつてリセットパルス Reset 1、 Reset2、 · · ·を生成する。
従って、行走査回路は、パルス生成回路が AND回路に入力するリセット信号 Reset のパルス幅を制御することによってリセットパルス Resetl、 Reset2、 · · ·のパルス幅を 帘 U御することができる。
[0024] [2] 固体撮像装置の動作 次に、固体撮像装置 3の動作について説明する。図 6は、固体撮像装置 3の動作を 示すフローチャートであって、特に、 n行目と n+1行目のセルに着目するものである。
VDDCELLが Hi電位であり、 LOADCELL、リセットパルス n、リードパルス n、リセットパ ルス n+1及びリードパルス n+1が Lo電位であり、電荷保持部 n、 n+1が GND電位であり、 出力信号線が VDD電位である状態にぉ ヽて n行目の画素セル 30が選択される動作 力 説明を始める。
[0025] 図 6に示されるように、先ず、リセットパルス nが Hi電位とされると、リセットトランジスタ 303が ON状態となる。すると、電荷保持部 nの電位力VDDCELLの Hi電位とされるの で、これに応じた電位が増幅トランジスタ 304の出力部 306から出力される（図 6、 a点
) o
この間、出力信号線は VDD電位、すなわち、電荷保持部 nが Hi電位であるときの電 位に保持され、出力信号線の電位は変動しない。
[0026] 次に、リセットパルス nが Lo電位となりリセットトランジスタ 303が OFF状態となる。電 荷保持部 nは引き続いて Hi電位に保持され、一定の電荷が蓄積されている（図 6、 b 点)。
次に、リードパルス nが Hi電位となり、リードトランジスタ 302が ON状態となる。これに より、光電変換素子 301に受光量に応じて蓄積されていた電荷が、電荷保持部 nに 読み出されて、電荷保持部 nの電位が降下する。これに応じて、増幅トランジスタ 304 の出力部 306の電位が降下し、出力信号線の電位が降下する（図 6、 c点)。
[0027] 次に、リードパルス nが Lo電位となり、リードトランジスタ 302が OFF状態となる（図 6、 d点)。信号処理部は、 b点での出力信号線の電位と d点での出力信号線の電位とを 検出し、その電位差を画素信号として測定する。
次に、リセットパルス nが Hi電位となり、リセットトランジスタ 303が ON状態となる。これ により、電荷保持部 nの電位力 SVDDCELLの Hi電位になり、それに応じた電位が増幅 トランジスタ 304の出力部 306から出力されて出力信号線の電位が上昇する（図 6、 j 点）。その後、 VDDCELLが Hi電位力も Lo電位に降下する。
[0028] 図 3に示されるように、 VDDCELLとリセット信号線との間にはカップリング容量 308 があるため、 VDDCELLが Lo電位に降下すると、リセットパルス nがー且、 Hi電位から 降下する（図 6、 k点)。し力しながら、カップリング容量 308分の電荷が蓄積されると、 リセットパルス nは Hi電位に復帰する。
リセットパルス nが Hi電位だと、リセットトランジスタが ON状態であるので、電荷保持 部 nが VDDCELLの Lo電位となる。リセットパルス nは、電荷保持部 nが Lo電位となるに 足る時間だけ Hi電位に保持された後、 Lo電位とされる（図 6、 m点)。
[0029] このようにすれば、電荷保持部 nの電位を、 VDDCELLと同電位の Lo電位まで確実 に下げきることができる（図 6、 n点)。なお、負荷回路に接続された信号線 LGの電位 である LOADCELLは、リセットパルス nが Hi電位である間中、 Lo電位に保持される。こ のため、トランジスタ 311が OFF状態に保持されるので、出力信号線も VDD電位に保 持される。
以上により、 n行目の画素セル 30の画素信号を出力する動作が終了する（図 6、 n点
) o
[0030] その後、 n+1行目の画素セルが選択される（図 6、 1点)。この場合、 n行目は選択され な!、ので、リセットパルス nも電荷保持部 nも Lo電位に保持される。
[3] 特徴
以上、述べたような構成により、固体撮像装置 3は次のような特徴を有する。
(1) 本実施の形態においては、電荷保持部 nの電位を VDDCELLの Lo電位（GND
)にするに際して、 VDDCELLの電位が Hi電位力も Lo電位に変化する前後に亘るリセ ットパルス nをリセットトランジスタ 303に入力する。
[0031] この場合において、 VDDCELLとリセット信号線との間にはカップリング容量やリセッ トトランジスタ 103のゲートインピーダンスが無視できる程度に小さければ、リセットパ ルス nを Hi電位にすると電荷保持部 nの電位が直ちに VDDCELLの Lo電位となる。 しかしながら、固体撮像装置の画素数を増やすために画素を小さくすると、上記力 ップリング容量やゲートインピーダンスが無視できな 、程度にまで大きくなる。すると、
VDDCELLが Lo電位になったときに、リセットパルス nを Hi電位に保持することができ なくなる。
[0032] また、画素数の増大に合わせて上げた駆動周波数に応じてリセットパルス nのパル ス幅を小さくすると、電荷保持部 nの電位が VDDCELLの Lo電位となる前にリセットパ ルス nが Lo電位になる。
この結果、電荷保持部 nの電位力VDDCELLの Lo電位となる前に、リセットトランジス タ 303が OFF状態になり、電荷保持部 nの電位をリセットすることができない。このため 、固体撮像装置 3の構成及び駆動方法で画素数を増やすと、ダイナミックレンジが低 下せざるを得ない。
[0033] 図 7は、リセットパルス nを Hi電位に保持する時間が不十分である場合の固体撮像 装置の動作を示すフローチャートである。図 7に示されるように、リセットパルス nを Hi 電位に保持する時間が不十分である場合には、電荷保持部 nの電位が VDDCELLの Lo電位に下がりきらないまま、 VDDCELLが Hi電位に変化する。すると、電荷保持部 n の電位に応じて出力信号線の電位が低下する。このため、 n+1行目の画素セルの信 号電荷を正しく検出することができない。
[0034] このような問題に対して、本実施の形態では、リセットパルス nのパルス幅を大きくす るので、 VDDCELLが Lo電位となり、リセットパルス nの電位が低下した後に、リセット パルス nが Hi電位に戻って、電荷保持部 nが VDDCELLの Lo電位となるまで、リセットト ランジスタ 303を ON状態とする。従って、ダイナミックレンジの低下を防ぐことができる 図 8は、 VDDCELLの電位とリセットパルス nとのタイミングと、画素セル 30の飽和出 力との関係を示す図であって、（a)は VDDCELLとリセットパルス nとを示すタイミング チャートであり、 (b)は VDDCELLが Lo電位である期間においてリセットパルス nが Hi 電位に保持される時間（以下、「保持時間」という。）tと画素セルの飽和出力との関係 を示すグラフである。
[0035] 図 8 (a)に示されるように、リセットパルス nは VDDCELLが Hi電位から Lo電位に遷移 する前後に亘つて Hi電位に保持される。また、 VDDCELLが Hi電位に復帰する前に L 0電位に遷移する。これはリセットトランジスタを ON状態にしたまま VDDCELLが Hi電 位に遷移すると、電荷保持部 nの電位力VDDCELLの Hi電位へ上昇するのを防ぐた めである。
上述のように、保持時間 tが短ぐ電荷保持部 nの電位が VDDCELLの Lo電位となる 前にリセットトランジスタ 303が OFF状態になると、飽和出力が小さくなつてダイナミツ クレンジが低下する。一方、保持時間 tが十分に長いと、電荷保持部 nの電位が VDD CELLの Lo電位となった後にリセットトランジスタ 303が OFF状態になるので、飽和出 力が大きくなる。
[0036] この場合において、図 8 (b)に示されるように、保持時間 tが時間 tlを超えると飽和出 力は略一定となる。本実施の形態においては、保持時間 tが略 tlとなるようなリセット パルス nを、行走査回路が出力する。時間 tlは、 VDDCELL力 電位となり、リセット パルス nの電位がー且、低下してから Hi電位に戻るまでの時間である。
この時間差 tlは、画素やトランジスタの大きさ等によって異なり、リセットトランジスタ 303のゲート入力インピーダンスが R、カップリング容量 308の静電容量が Cならば、 t 1は、 tl=RX Cで表わされる。従って、例えば、リセットトランジスタ 303のゲート入カイ ンピーダンス R力 Sl,000(k Q)で、カップリング容量 308の静電容量 Cが 0.2pFならば、 時間 tlは OJ /z sec)となる。
[0037] なお、固体撮像装置を安定的に動作させるためには、保持時間 tを時間 tはりも大 きくして、リセットパルス nの電位が Hi電位に安定するまで保持するのが望まし 、。
(2) 本実施の形態によれば、電荷保持部 nが VDDCELLの Lo電位となった後も出 力信号線が VDD電位に保持される。従って、 a点においてリセットパルス nが与えられ ても、出力信号線の電位は変動しない。従って、増幅トランジスタ 304とゲート電極と 出力部 306との間のカップリング容量に関わらず、非選択行の電荷保持部 305の電 位を Lo電位に保持することができる。
[0038] 特許文献 1に係る構成では、リセットパルス nが与えられた際に（図 2、 a点）、増幅トラ ンジスタ 104とゲート電極と出力部 106との間のカップリング容量が大きいと、非選択 行の電荷保持部 105の電位が変動する。このため、非選択行の増幅トランジスタ 304 力 電流が漏れ出すので、ダイナミックレンジが低下する。
本実施の形態によれば、このようなカップリング容量に起因するダイナミックレンジの 低下を防止することができる。その結果、画素信号の S/N比を向上させて、高画質の 撮像を達成することができる。
産業上の利用可能性
[0039] 本発明に係る固体撮像装置の駆動方法は、小型、高画素化した MOS型の固体撮 像装置のダイナミックレンジの低下を抑制する技術として有用である。

Claims

請求の範囲
[1] 受光量に応じた信号電荷を生成する光電変換素子と、
光電変換素子が生成した信号電荷を保持する電荷保持部と、
光電変換素子と電荷保持部との接続を開閉するリードトランジスタと、
基準電圧と接地電圧とを供給する基準電圧源と、
基準電圧源と電荷保持部との接続を開閉するリセットトランジスタと、
基準電圧源に接続され、電荷保持部の電位に応じた電圧を出力する増幅トランジ スタと、を画素セル毎に備えた MOS型の固体撮像装置の駆動方法であって、 リセットトランジスタを閉じて電荷保持部を基準電圧とする第 1ステップと、 第 1ステップの後、リセットトランジスタを開き、増幅トランジスタの出力電圧を計測す る第 2ステップと、
第 2ステップの後、リードトランジスタを閉じて信号電荷を電荷保持部に保持した状 態で、増幅トランジスタの出力電圧を計測する第 3ステップと、
第 3ステップの後、リセットトランジスタを閉じて電荷保持部を基準電圧とする第 4ス テツプと、
第 4ステップの後、基準電源から電圧保持部に接地電圧を供給している状態で、リ セットトランジスタを開く第 5ステップと、を含み、
第 5ステップは、基準電源から電圧保持部に接地電圧が供給されることによって、 ー且、リセットトランジスタが閉状態から開状態に向力つてから、再び、閉状態になつ た後にリセットトランジスタを開く
ことを特徴とする固体撮像装置の駆動方法。
[2] 第 5ステップは、基準電源から電圧保持部に供給される電圧が基準電圧から接地電 圧に変化してから、所定時間を経過した後にリセットトランジスタを開き、
この所定時間は、リセットトランジスタ並びに増幅トランジスタと基準電圧源とを接続 する信号線と、リセットトランジスタのゲート入力線との間にカップリング容量と、リセット トランジスタのゲート入力インピーダンスとの積に対応する
ことを特徴とする請求項 1に記載の固体撮像装置の駆動方法。
[3] マトリックス状に配列された複数の画素セルを備える MOS型の固体撮像装置であつ て、
画素セノレ毎に、
受光量に応じた信号電荷を生成する光電変換素子と、
光電変換素子が生成した信号電荷を保持する電荷保持部と、
光電変換素子と電荷保持部との接続を開閉するリードトランジスタと、
基準電圧と接地電圧とを供給する基準電圧源と、
基準電圧源と電荷保持部との接続を開閉するリセットトランジスタと、
基準電圧源に接続され、電荷保持部の電位に応じた電圧を出力する増幅トランジ スタと、を備え、
リセットトランジスタを閉じて電荷保持部を基準電圧とし、
次に、リセットトランジスタを開き、増幅トランジスタの出力電圧を計測し、 次に、リードトランジスタを閉じて信号電荷を電荷保持部に保持した状態で、増幅ト ランジスタの出力電圧を計測し、
次に、リセットトランジスタを閉じて電荷保持部を基準電圧とし、
次に、基準電源から電圧保持部に接地電圧が供給され始めた後、一旦、リセットト ランジスタが閉状態から開状態に向力つてから、再び、閉状態になった後にリセットト ランジスタを開く
ことを特徴とする固体撮像装置。
リードトランジスタに入力するリードパルス信号と、リセットトランジスタに入力するリセッ トパルス信号と、を生成する行走査回路を備え、
行走査回路は、
何れもパルス信号であるクロック信号、リセット信号及びリード信号を出力するノ ル ス生成部と、
クロック信号の各パルスを画素セルの行毎に順次出力するシフトレジスタと、 画素セルの行毎に、シフトレジスタの出力信号とリセット信号との論理積をリセットト ランジスタのゲート電極に入力すると共に、シフトレジスタの出力信号とリード信号との 論理積をリードトランジスタのゲート電極に入力する AND回路と、を備える
ことを特徴とする請求項 3に記載の固体撮像装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044627A (ja) * 2007-08-10 2009-02-26 Canon Inc カラー固体撮像装置の駆動装置及びカラー固体撮像装置
JP2011101331A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 固体撮像装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5614993B2 (ja) * 2010-01-19 2014-10-29 キヤノン株式会社 撮像装置及び固体撮像素子の駆動方法
CN107251545B (zh) * 2015-01-28 2020-03-03 松下知识产权经营株式会社 固体摄像装置以及照相机
US9712774B1 (en) * 2016-01-14 2017-07-18 Omnivision Technologies, Inc. Method and system for implementing dynamic ground sharing in an image sensor with pipeline architecture

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304610A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 固体撮像装置及び撮像方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261046A (ja) * 1998-03-12 1999-09-24 Canon Inc 固体撮像装置
JP3750502B2 (ja) * 2000-08-03 2006-03-01 ソニー株式会社 固体撮像装置およびカメラシステム
KR20040069183A (ko) * 2001-12-21 2004-08-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 화상 픽업 장치 및 카메라 시스템
JP4161855B2 (ja) * 2003-09-10 2008-10-08 ソニー株式会社 固体撮像装置、駆動制御方法及び駆動制御装置
JP4074599B2 (ja) * 2004-03-26 2008-04-09 シャープ株式会社 増幅型固体撮像装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304610A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 固体撮像装置及び撮像方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044627A (ja) * 2007-08-10 2009-02-26 Canon Inc カラー固体撮像装置の駆動装置及びカラー固体撮像装置
JP2011101331A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 固体撮像装置

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