CN112514360B - 图像处理装置 - Google Patents

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Abstract

图像处理装置具备：电路块，其动作期间被预先决定，根据所述动作期间而进行间歇动作；多个SRAM；以及虚设控制电路，其在所述电路块的所述动作期间之前或之后，使所述多个SRAM中的未使用的SRAM进行虚设动作。

Description

图像处理装置
技术领域
本发明涉及图像处理装置。
背景技术
在图像处理装置中，ASIC(Application Specific Integrated Circuit：专用集成电路)内的巨大电路块(摄像块)在通常动作时，消耗数百mA(毫安)的电流。从在巨大电路块中抑制消耗功率的观点出发，通常在不进行动作的期间使电路停止，即进行间歇动作。在图像处理装置的摄像块中，在作为摄像元件的控制信号的控制区外的水平消隐区间或垂直消隐区间(影像数据的无效期间)，控制电路停止时钟而使运算电路不进行动作。
图6是示出图像处理装置的摄像块中的有效区及控制区与电压变动的关系的图。如图6所示，对二维图像(有效区)进行光栅扫描，从左向右沿横向读入图像，并将其从上向下移动而读入图像。当读入位置进入摄像元件的控制信号的控制区时，控制电路启动(输入)时钟而使运算电路进行动作(进行运算处理)。当读入位置进入控制区的前后的水平消隐期间或垂直消隐期间时，控制电路使时钟停止或者使运算控制停止，由此，运算电路不进行动作。
如图6的电压变动所示，在摄像块中，在切换运算电路进行动作的控制区与运算电路不进行动作的水平消隐期间或垂直消隐期间时，瞬时，数百mA的消耗电流变化，因此，动作功率急剧地变化而产生电源电流变动。即，这样，在巨大电路块以某一周期性进行间歇动作的这种情况下，在动作开始时(起动时)及停止时产生急剧的电源电流变动。这样的急剧的电源电流变动成为电路的不稳定动作或特性劣化的原因。
图7是示出巨大电路块(摄像块)中的动作开始时(电路停止(OFF)→电路动作(ON))及停止时(电路动作(ON)→电路停止(OFF))的运算电路的电压变动的例子的图。ENABLE(使能)信号指示电路的ON和OFF。通过在控制区(有效期间)输入时钟CLK，电路进行动作(ON)。通过在水平消隐期间或垂直消隐期间(非有效期间)使时钟CLK停止(不输入)，或者使ENABLE信号无效而停止运算控制，由此，电路停止(OFF)。
如图7所示，瞬态电流Ivdd在“电路停止(OFF)→电路动作(ON)”时急剧地变化。即，在短时间Δt的期间，会变化在ON时流动的电流与在OFF时流动的电流的差分Δi，因此，瞬态电流Ivdd的倾斜度陡峭。当瞬态电流Ivdd以陡峭的梯度流动时，由于电源布线、封装的阻抗成分而引起电压变动。该电源电压VDD的变动幅度为ΔV。
电源电压按照每个运算电路(LSI)而被决定，在其正负百分之几这样的范围内决定动作范围。因此，在ΔV过大的情况下，会进入LSI不动作的区域。在“电路动作(ON)→电路停止(OFF)”时也引起同样的现象。即，在切换非有效期间～有效期间时，电源电压大幅变动。
在解决上述的问题时，由于电流变化的高度(大小)Δi被决定，因此，增大Δt而缓和电流变化即可。由此，能够抑制与电流变化相伴的电压变动，使电压电平稳定。图8是示出解决了上述的问题的情况下的“电路停止→电路动作”时及“电路动作→电路停止”时的运算电路的电压变动的例子的图。如图8所示，如果延长Δt(在本说明的一例中为100ns左右)，则电流变化变得缓和，由此，能够抑制与电流变化相伴的电压变动，使电源电压稳定。
如上所述，当向大规模块的各电路模块同时开始供给时钟CLK时，在低电压电源中电流供给能力无法追随急剧的消耗电流的增大，可能在电源电压中产生大幅的下冲。此外，当急剧地停止向各电路模块供给时钟时，产生超过额定这样的电压的过冲，成为电路的不稳定动作(低电压动作)或者因急剧的电流变化而引起的特性劣化的原因。
根据上述观点，在有效信号区域和不是有效信号区域的部分进行间歇动作时，为了不引起电流变动，考虑进行利用了虚设图案的虚设动作，使电流变动变得平坦。专利文献1公开了一种为了抑制电源变动而在无效期间进行虚设处理并使电流变动平坦化的结构。
图9是示出专利文献1所公开的影像信号处理电路的结构的框图。影像信号处理部11基于来自图像传感器的摄像信号而生成影像数据D1。行存储器12按照每一行而暂时存储来自影像信号处理部11的影像数据D1，一边在有效与无效之间切换一边输出有效/无效的影像数据D2。
数据置换部A1由虚设数据产生部13和选择器14构成，在逻辑部15的输入或输出中将无效期间的影像数据置换为虚设数据。虚设数据产生部13按照每个无效行而产生不同的虚设数据D3并输出。选择器14选择来自行存储器12的影像数据D2和来自虚设数据产生部13的虚设数据D3中的任意一方。当检测到有效行时，选择来自行存储器12的影像数据D2，另一方面，当检测到无效行时，选择来自虚设数据产生部13的虚设数据D3。
逻辑部15取入来自选择器14的选择数据D4并实施变焦处理等规定的数字处理，向得到的数字处理影像数据D5附加有效无效识别标识F并输出。输出焊盘16是与外部的监视器等之间的接口，将来自逻辑部15的数字处理影像数据D5与有效无效识别标识F一起输出。根据这样的结构，在专利文献1中，抑制了消耗功率变动，使功率变动平坦化。
现有技术文献
专利文献
专利文献1：日本特开2006-80627号公报
发明内容
发明要解决的问题
根据专利文献1所公开的结构，在间歇动作中向后级电路输入虚设数据而使其进行固定的动作，由此使动作电流固定，因此，电路不停止。即，无论在影像数据的有效期间还是在无效期间都进行通常动作，因此，从低消耗功率的观点出发是不利的。
鉴于上述情况，本发明的目的在于，提供一种通过在间歇动作的前后(动作开始时及停止时)使未使用的SRAM进行意图的虚设动作而使电源电流变动变得缓和，从而能够实现低消耗功率化的图像处理装置。
用于解决问题的手段
本发明的第一方案的图像处理装置具备：电路块，其动作期间被预先决定，所述电路块根据所述动作期间而进行间歇动作；多个SRAM；以及虚设控制电路，其在所述电路块的所述动作期间之前，使所述多个SRAM中的未使用的SRAM的虚设动作的强度在水平消隐期间或垂直消隐期间渐渐增加，或在所述电路块的所述动作期间之后，使所述多个SRAM中的未使用的SRAM的虚设动作的强度在水平消隐期间或垂直消隐期间渐渐减小。
也可以是，所述图像处理装置还具备：摄像元件；以及摄像接口部，其读出来自所述摄像元件的图像数据并生成摄像信号，所述电路块是如下的摄像处理部，该摄像处理部读出来自所述摄像接口部的所述摄像信号并进行图像处理，所述虚设控制电路在所述摄像元件的控制信号的控制区之前的水平消隐期间或垂直消隐期间，或者在所述摄像元件的控制信号的控制区之后的水平消隐期间或垂直消隐期间，使所述SRAM中的未使用的SRAM进行虚设动作。
也可以是，所述图像处理装置还具备模式切换部，该模式切换部变更使所述SRAM进行虚设动作的定时。
也可以是，所述图像处理装置还具备强度切换部，该强度切换部通过改变进行虚设动作的SRAM的数量或者SRAM的控制信号，来切换所述虚设动作的强度。
发明的效果
根据本发明的各方案的图像处理装置，可提供通过在间歇动作的前后(动作开始时及停止时)使未使用的SRAM进行意图的虚设动作而使电源电流变动变得缓和，从而能够实现低消耗功率化的图像处理装置。
附图说明
图1是示出本发明的实施方式的图像处理装置的结构的框图。
图2是示出本发明的实施方式的图像处理装置的摄像块中的有效区及控制区与电压变动的关系的图。
图3是示出本发明的实施方式的图像处理装置的摄像块中的功能块的图。
图4是用于说明在本发明的实施方式的图像处理装置的摄像块中各功能块中的SRAM的控制的图。
图5是示出在本发明的实施方式的图像处理装置的摄像块中各控制信号与虚设动作及电压变动的关系的时序图。
图6是示出现有技术的图像处理装置的摄像块中的有效区及控制区与电压变动的关系的图。
图7是示出现有技术的图像处理装置中的运算电路的电压变动的例子的时序图。
图8是示出解决了现有技术的问题的情况下的运算电路的电压变动的例子的时序图。
图9是示出现有技术的影像信号处理电路的结构的框图。
具体实施方式
本发明着眼于按照同步信号而同时开始动作的电路。在以下的本发明的实施方式的说明中，针对接受来自图像传感器的数据的摄像部(摄像块)进行说明，但是针对与电视或液晶面板等显示装置同步动作的显示部也能够应用同样的技术(本发明也包括显示部的内容)。即，在以下的说明中，以来自图像传感器的输入数据为例进行说明，但针对向显示装置输出的输出数据也能够应用同样的技术。
图1是示出本发明的实施方式的图像处理装置的整体结构的一例的框图。图像处理装置具备图像传感器(摄像元件)1、摄像部(摄像块)2、图像处理部3、显示部4、显示装置5、DRAM6以及数据总线7。摄像部2具备摄像接口部(摄像IF部)21和摄像处理部22。显示部4具备显示处理部41和显示接口部(显示IF部)42。
摄像部2接收来自图像传感器1的输入数据(图像信号)而进行动作。摄像IF部21读出由图像传感器1得到的数据(图像信号)而生成摄像信号。摄像处理部22对来自摄像IF部21的摄像信号进行图像处理，并经由数据总线7向图像处理部3发送。在图像处理部3中，对来自摄像部2的数据(图像处理后的数据)进行图像处理A、B、C等。由图像处理部3进行了图像处理的数据经由数据总线7被发送到显示处理部41而进行处理，经由显示部IF部42被发送到显示装置5。
图2是示出本发明的实施方式的图像处理装置的摄像块中的有效区及控制区与电压变动的关系的图。如图2所示，对二维图像(有效区)进行光栅扫描，从左向右沿横向读入图像，并将其从上向下移动而读入图像。当读入位置进入摄像元件的控制信号的控制区时，控制电路使运算电路进行正常动作(进行运算处理)。读入位置进入控制区的前后的水平消隐期间时是以下说明的虚设动作区间。如图2的电压变动所示，在虚设动作区间，抑制了动作功率的急剧变化，由此能够抑制电源电流变动。
另外，在上述的说明中，针对在图像处理装置的摄像块中，摄像元件的控制信号的控制区之前或之后的水平消隐期间成为虚设动作区间的例子进行了说明。但是，也可以是，摄像元件的控制信号的控制区之前或之后的垂直消隐期间是虚设动作区间。此外，本发明也能够应用于图像处理装置的摄像块以外，在该情况下，采用预先决定动作期间并根据所述动作期间而进行间歇动作的电路块即可。
图3是示出本发明的实施方式的图像处理装置的摄像块(巨大电路块)中的功能块的图。如图3所示，摄像块(摄像部)是将按照每个功能而划分的各种功能块组合而构成的。在图3的例子中，存在功能块A～H(2A～2H)。来自图像传感器1的图像信号在摄像块内的各功能块中进行处理，最终被发送到DRAM6。
在各功能块中存在很多SRAM，但并不是全部的SRAM进行动作(被使用)。在巨大电路块内存在多个功能块，但这些功能块中存在未使用的SRAM(功能上不使用的SRAM、由于数据仍未到达而未进行动作的SRAM)。即，在巨大电路块内存在按照每个功能而划分的功能块，当不使用某个功能(功能块)时，由于该功能块中的SRAM未使用，因此能够自由地使用。对此，利用这些未使用的SRAM来控制消耗功率，实现缓和的动作功率的变动。
图4是用于说明在本发明的实施方式的图像处理装置的摄像块中各功能块中的SRAM的控制的图。如图4所示，SRAM23由正常控制电路24或虚设控制电路25控制。正常控制电路24使SRAM23进行正常动作。虚设控制电路25使SRAM23进行虚设动作。这样，作为用于使SRAM23进行动作的控制电路，与正常控制电路24分开地设置有虚设控制电路25。
SRAM23的控制信号能够使用通常的控制信号。具体而言，控制信号包括地址ADR、写入的数据WD、写入使能NWD、时钟CK的各控制信号。
模式切换部26通过进行正常控制电路24与虚设控制电路25的选择，来切换SRAM23的动作模式(正常动作、虚设动作)。即，模式切换部26能够变更使SRAM23进行虚设动作的定时。在动作开始时，将SRAM23的控制从虚设控制电路25切换为正常控制电路24，缓慢起动。在停止时，将SRAM23的控制从正常控制电路24切换为虚设控制电路25，缓慢停止。
强度切换部27切换SRAM23的虚设动作的强度，即，使虚设动作增强或减弱。虚设动作的强度对应于SRAM23中的消耗功率的大小、上升强度(梯度)。在变更虚设动作的强度时，变更进行虚设动作的SRAM的数量或SRAM的控制信号。控制信号是指对地址、数据、使能信号、时钟等中的任意1个或多个进行控制的信号。即，通过地址、数据、使能信号、时钟等来调整(切换)使SRAM消耗的功率量。
通过切换虚设动作的强度(SRAM的消耗功率)，将电源电压变动调整为描绘缓和的曲线。例如，通过改变进行虚设动作的SRAM的个数，能够改变虚设动作的强度。此外，通过改变对(1个或多个)SRAM访问的频度，能够改变SRAM的动作速度，并改变虚设动作的强度。具体而言，通过不断输入SRAM的地址信号、写入的数据(例如，触发的数据)，或者改变使能信号的周期，能够改变SRAM的消耗功率(power)。通过改变SRAM的地址信号，能够改变读写的SRAM的地址，改变虚设动作的强度。
图5是示出在本发明的实施方式的图像处理装置的摄像块中各控制信号与虚设动作及电压变动的关系的时序图。当ENABLE信号成为有效(ON)时进行通常动作，当ENABLE信号成为无效(OFF)时停止。与此相应地输入通常动作用的时钟(CK(main))。虚设ENABLE信号(Dummy_En)在通常动作区间的前后成为有效，进行虚设动作。此外，在与通常动作用的时钟(CK(main))不同的系统中准备了虚设动作用的时钟(CK(sram))。
图5的“强度”表示虚设动作的强度。在通常动作区间之前，当虚设动作成为有效时，通过变更进行虚设动作的SRAM的数量和向SRAM输入的触发数量等，渐渐增强虚设动作的强度。然后，当进入通常动作区间时，猛然降低虚设动作的强度。同样，在通常动作区间之后，当虚设动作成为有效时，通过变更进行虚设动作的SRAM的数量和向SRAM输入的触发数量等，渐渐减弱虚设动作的强度。
图5的“Ivdd”示出瞬态电流。在通常动作区间之前，伴随虚设动作成为有效，瞬态电流上升，成为正常的状态。然后，在通常动作区间之后，伴随虚设动作成为有效，瞬态电流从正常状态下降。这样，通过瞬态电流在通常动作区间的前后缓和地变化，能够抑制VDD的急剧变动(电源电压变动)。
如上所述，在本发明中，在间歇动作中使未使用的SRAM进行虚设动作，以使消耗功率缓和变化的方式停止或起动。由此，能够削减间歇动作时的功率。即，为了使用未使用的SRAM来抑制电源变动，特意使与通常使用的路径主路线不同的部分进行动作。由于利用SRAM，因此容易实现控制和输出屏蔽(mask)。此外，能够利用SRAM-Bist(内置测试电路)来抑制面积增加。
以上，以图像处理装置中的从图像传感器向摄像部输入的输入数据为例而进行了说明，但针对从显示部向显示装置输出的输出数据，也能够应用同样的技术。在该情况下，对显示处理部41中的巨大运算电路应用上述的实施方式来进行虚设动作。
本发明的实施方式的图像处理装置具备具有多个电路的电路块、设置在所述电路内的SRAM、以及虚设控制电路。电路块的动作期间被预先决定，电路根据动作期间(同步地)进行间歇动作。虚设控制电路在电路块的动作期间之前或之后，使未使用的SRAM进行虚设动作。
这里，电路块可以指摄像块整体，也可以指摄像块内的1个或多个功能块。
另外，进行虚设动作的SRAM不限于相同的电路块内的SRAM，只要是使用相同的电源的相同的芯片内的SRAM即可。
本发明在间歇动作之前或之后(动作开始时或停止时)，使未使用的SRAM进行意图的虚设动作即可。
此外，模式切换部能够变更使SRAM进行虚设动作的定时。此外，强度切换部通过改变进行虚设动作的SRAM的数量或者SRAM的控制信号，能够切换虚设动作的强度，调整SRAM的消耗功率的大小。
本发明不限于摄像装置中的图像处理装置、显示装置，能够应用于具有与同步信号同步进行动作的电路的所有装置。
以上，对本发明的一实施方式进行了说明，但本发明的技术范围不限于上述实施方式，能够在不脱离本发明的主旨的范围内改变结构要素的组合，或者对各结构要素加以各种变更，或者删除各结构要素。
各结构要素用于说明与各个结构要素相关的功能、处理。也可以由1个结构(电路)同时实现与多个结构要素相关的功能、处理。
各结构要素分别或整体上也可以通过由1个或多个处理器、逻辑电路、存储器、输入输出接口及计算机可读取的记录介质等构成的计算机来实现。在该情况下，也可以预先将用于实现各结构要素或整体的功能的程序记录于记录介质，使计算机系统读入并执行所记录的程序，由此实现上述的各种功能、处理。
在该情况下，例如，处理器是CPU、DSP(Digital Signal Processor：数字信号处理器)及GPU(Graphics Processing Unit：图形处理单元)中的至少1个。例如，逻辑电路是ASIC(Application Specific Integrated Circuit：专用集成电路)及FPGA(Field-Programmable Gate Array：现场可编程门阵列)中的至少1个。
此外，这里所说的“计算机系统”也可以包括OS、周边设备等硬件。此外，如果“计算机系统”为利用WWW系统的情况，则也包括主页提供环境(或者显示环境)。此外，“计算机可读取的记录介质”是指软盘、光磁盘、ROM、闪存等可写入的非易失性存储器、CD-ROM等可移动介质、内置于计算机系统的硬盘等存储装置。
此外。“计算机可读取的记录介质”也包括如计算机系统内部的易失性存储器(例如DRAM(Dynamic Random Access Memory：动态随机存取存储器))那样以固定时间保持有程序的记录介质，其中，该计算机系统成为经由因特网等网络或电话线路等通信线路而发送了程序的情况下的服务器或客户端。
此外，上述程序也可以从将该程序存储于存储装置等的计算机系统经由传输介质或者通过传输介质中的传输波而被传输到其他的计算机系统。这里，传输程序的“传输介质”是指如因特网等网络(通信网)或电话线路等通信线路(通信线)那样具有传输信息的功能的介质。此外，上述程序也可以是用于实现上述功能的一部分的程序。此外，也可以是通过与已经记录在计算机系统中的程序的组合来实现上述功能的程序，所谓的差分文件(差分程序)。
在本说明书中“前、后、上、下、右、左、垂直、水平、纵、横、行及列”等表示方向的词语用于说明本发明的装置中的这些方向。因此，用于说明本发明的说明书的这些词语应在本发明的装置中相对地被解释。
产业利用性
本发明能够广泛应用于具有与同步信号同步进行动作的电路的所有装置，在通常动作期间的前后使运算电路虚设地动作(虚设动作)，从而能够使电源变动变得缓和。
标号说明
1图像传感器(摄像元件)
2摄像部(摄像块，电路块)
2A～2H功能块(电路块)
3 图像处理部
4 显示部
5 显示装置
6DRAM
7数据总线
21摄像接口部(摄像IF部)
22摄像处理部
23SRAM
24 正常控制电路
25 虚设控制电路
26 模式切换部
27 强度切换部
41 显示处理部
42显示接口部(显示IF部)

Claims (4)

1.一种图像处理装置，其中，
所述图像处理装置具备：
电路块，其动作期间被预先决定，所述电路块根据所述动作期间而进行间歇动作；
多个SRAM；以及
虚设控制电路，其在所述电路块的所述动作期间之前，使所述多个SRAM中的未使用的SRAM的虚设动作的强度在水平消隐期间或垂直消隐期间渐渐增加，或在所述电路块的所述动作期间之后，使所述多个SRAM中的未使用的SRAM的虚设动作的强度在水平消隐期间或垂直消隐期间渐渐减小。
2.根据权利要求1所述的图像处理装置，其中，
所述图像处理装置还具备：
摄像元件；以及
摄像接口部，其读出来自所述摄像元件的图像数据并生成摄像信号，
所述电路块是如下的摄像处理部，该摄像处理部读出来自所述摄像接口部的所述摄像信号并进行图像处理，
所述虚设控制电路在所述摄像元件的控制信号的控制区之前的水平消隐期间或垂直消隐期间，或者在所述摄像元件的控制信号的控制区之后的水平消隐期间或垂直消隐期间，使所述SRAM中的未使用的SRAM进行虚设动作。
3.根据权利要求1所述的图像处理装置，其中，
所述图像处理装置还具备模式切换部，该模式切换部变更使所述SRAM进行虚设动作的定时。
4.根据权利要求1所述的图像处理装置，其中，
所述图像处理装置还具备强度切换部，该强度切换部通过改变进行虚设动作的SRAM的数量或者SRAM的控制信号，来切换所述虚设动作的强度。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10161600A (ja) * 1996-11-29 1998-06-19 Hitachi Ltd 液晶表示制御装置
JP2008065901A (ja) * 2006-09-07 2008-03-21 Ricoh Co Ltd 半導体記憶装置
JP2008124527A (ja) * 2006-11-08 2008-05-29 Sony Corp 固体撮像装置及び撮像装置
JP2008300948A (ja) * 2007-05-29 2008-12-11 Sharp Corp データ処理装置
JP2010197842A (ja) * 2009-02-26 2010-09-09 Kawasaki Microelectronics Inc 画素信号生成方法および装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005339310A (ja) * 2004-05-28 2005-12-08 Renesas Technology Corp 半導体装置
JP4443354B2 (ja) * 2004-09-07 2010-03-31 パナソニック株式会社 映像信号処理回路および撮像装置
JP2006352621A (ja) * 2005-06-17 2006-12-28 Konica Minolta Photo Imaging Inc 撮像装置
JP2010199880A (ja) * 2009-02-24 2010-09-09 Olympus Imaging Corp 撮像装置
KR102217609B1 (ko) * 2014-07-15 2021-02-22 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
US20190278503A1 (en) * 2019-05-29 2019-09-12 Intel Corporation Nvram memory module with hard write throttle down

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10161600A (ja) * 1996-11-29 1998-06-19 Hitachi Ltd 液晶表示制御装置
JP2008065901A (ja) * 2006-09-07 2008-03-21 Ricoh Co Ltd 半導体記憶装置
JP2008124527A (ja) * 2006-11-08 2008-05-29 Sony Corp 固体撮像装置及び撮像装置
JP2008300948A (ja) * 2007-05-29 2008-12-11 Sharp Corp データ処理装置
JP2010197842A (ja) * 2009-02-26 2010-09-09 Kawasaki Microelectronics Inc 画素信号生成方法および装置

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