JP2008300948A - データ処理装置 - Google Patents

Abstract

【課題】搭載した複数のメモリを複数のデータ処理部で効率よく利用することができ、メモリの搭載数を削減することができるデータ処理装置を提供する。
【解決手段】選択部１１は内部に複数のセレクタを有しており、複数のＳＲＡＭ４１〜４７から１つを選択してズーム処理部６、出力γ処理部７、中間階調処理部８及びＳＤＲＡＭ制御部９等のデータ処理部からの書き込み要求又は読み出し要求を与えると共に、ＳＲＡＭ４１〜４７を複数のデータ処理部の１つに与える。ＣＰＵ１０は、選択部１１によるＳＲＡＭ４１〜４７の選択を制御し、複数のデータ処理部に対して一又は複数のＳＲＡＭ４１〜４７の割り当てを行う。
【選択図】図１

Description

本発明は、入力されたデータに種々の処理を行って出力するデータ処理装置に関する。

従来、コピー機、スキャナ、プリンタ、ファクシミリ及びデジタルカメラ等のように画像データを扱うデータ処理装置が広く利用され普及している。画像データを扱うデータ処理装置では、入力された画像データに対してシェーディング処理、γ補正、拡大・縮小処理、回転処理、階調調整処理又はエッジ強調処理等の種々の画像処理を施すことができる。図１９は、従来のデータ処理装置の一構成例を示すブロック図である。図１９に例示するデータ処理装置は、スキャナ又はデジタルカメラ等のように受光素子としてＣＣＤ（Charge Coupled Device）１を備える装置であり、ＣＣＤ１にて受光した光に応じた画像データを生成する機能を有している。なお、図１９においては、画像データの生成までに関連する機能ブロックのみを図示し、その他の機能ブロックについては図示を省略してある。

データ処理装置のＣＣＤ１は受光した光に応じたアナログの電気信号をＡ／Ｄ変換部２へ出力するようにしてあり、Ａ／Ｄ変換部２は入力された電気信号をデジタルの画像データに変換して出力するようにしてある。Ａ／Ｄ変換部２が出力した画像データは、種々の画像処理が施された後にＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）制御部９へ与えられ、ＳＤＲＡＭ制御部９によりデータ処理装置が有するＳＤＲＡＭ（図示は省略する）に記憶される。図示のデータ処理装置は、画像処理を行うためのシェーディング処理部３、入力γ処理部４、フィルタ処理部５、ズーム処理部６、出力γ処理部７及び中間階調処理部８等を備えており、Ａ／Ｄ変換部２が出力した画像データを各機能ブロックにて順次的に画像処理を施すようにしてある。

画像処理を行うシェーディング処理部３〜中間階調処理部８等の各機能ブロックとＳＤＲＡＭ制御部９とは、画像データの記憶、画像処理のためのテーブルの記憶又は画像処理の過程で生じる一時的なデータの記憶等を行うために、ラインメモリ１３１〜１３７又はＳＲＡＭ（Static Random Access Memory）１２１〜１２５等の記憶素子を有している。例えば、シェーディング処理部３はラインメモリ１３１を有しており、入力γ処理部４はＳＲＡＭ１２１を有しており、フィルタ処理部５はラインメモリ１３２〜１３４を有している。また、ズーム処理部６はラインメモリ１３５、１３６を有しており、出力γ処理部７はＳＲＡＭ１２２を有しており、中間階調処理部８はＳＲＡＭ１２３及びラインメモリ１３７を有している。更に、ＳＤＲＡＭ制御部９はＳＲＡＭ１２４、１２５を有している。これらの各機能ブロックが有するラインメモリ１３１〜１３７又はＳＲＡＭ１２１〜１２５は、小容量のメモリ素子が使用される場合が多いが、高速アクセス及び連続アクセスが要求されるため、各機能ブロックに専用のメモリ素子として設けられる。

また、別のデータ処理装置として、例えば特許文献１には、特別な構成又は繁雑な演算処理等を必要とすることなく、簡単な構成で画像処理及び回転処理を行うことができる画像処理装置が提案されている。この画像処理装置は、画像処理ブロックで画像処理した画像データをＳＲＡＭに書き込む場合に、回転処理を行うか否かに応じて異なる書き込み順で書き込むと共に、回転処理に応じてＳＲＡＭからの読出順序を制御して画像データを並べ替えて読み出す。更に、ＳＲＡＭから読み出した画像データをＳＤＲＡＭに書き込む場合に、ＳＲＡＭに記憶された画像データの回転に対応してＳＤＲＡＭの書き込み順序を制御し、画像データを並べ替えてＳＤＲＡＭに書き込む。これらにより、画像処理装置は簡単な構成で画像データの回転処理を行うことができる。
特開２００５−１０２１６８号公報

図１９に示した従来のデータ処理装置は、画像処理を行う各機能ブロックにラインメモリ１３１〜１３７又はＳＲＡＭ１２１〜１２５が専用に設けられる構成である。しかし、データ処理装置は多種の画像処理を行うことができるが、入力された画像データに対して必ずしも全ての画像処理が行われるわけではない。また、入力された画像データに対して全ての画像処理を行うときであっても、全ての画像処理を同時に行うことは難しく、いくつかの機能ブロックが並列的に処理を行うことができるのみの場合が多い。よって、各機能ブロックに専用に設けられたラインメモリ１３１〜１３７又はＳＲＡＭ１２１〜１２５の全てが同時的に利用されることはなく、メモリ素子の利用効率が悪いという問題があった。換言すれば、従来のデータ処理装置では、同時的に利用される可能性があるメモリ素子の容量に対して、余分な容量のメモリ素子を搭載していた。

特許文献１に記載の画像処理装置は、回転処理を行う機能ブロックがＳＲＡＭを効率よく利用することによって、簡単な構成で画像データに対する回転処理を行うことを可能としている。しかしながら、画像データに対して回転処理を行う必要がない場合には、この機能ブロックに専用に設けられたＳＲＡＭが利用されることはないため、この画像処理装置についてもメモリ素子の利用効率が悪いという上述の問題を有している。

本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、個別にデータの書き込み及び読み出しを行うことができるメモリを複数備え、複数のデータ処理部によるデータの書き込み先又は読み出し元のメモリを複数のメモリから選択することを可能として、処理を行うデータ処理部に一又は複数のメモリを割り当てる構成とすることにより、複数のメモリを効率よく利用することができ、搭載するメモリの量を削減することができるデータ処理装置を提供することにある。

本発明に係るデータ処理装置は、個別にデータの書き込み及び読み出しを行うことができる複数のメモリと、入力されたデータを前記メモリを用いて処理する複数のデータ処理部と、前記複数のメモリから、データの書き込み先又は読み出し元のメモリを選択する選択部と、該選択部によるメモリの選択を規定して、処理を行う前記データ処理部に一又は複数の前記メモリを割り当てる割当手段とを備えることを特徴とする。

また、本発明に係るデータ処理装置は、前記複数のメモリが、書き込むデータのデータ幅を等しくしてあることを特徴とする。

また、本発明に係るデータ処理装置は、前記複数のメモリが、アドレス数を等しくしてあることを特徴とする。

また、本発明に係るデータ処理装置は、前記データ処理部から前記メモリへの書き込み及び読み出しの要求の到着を遅延させる遅延手段、及び／又は前記メモリから読み出したデータの前記データ処理部への到着を遅延させる遅延手段を備え、前記データ処理部は、前記遅延手段により到着が遅延したデータを取得して処理を行うようにしてあることを特徴とする。

また、本発明に係るデータ処理装置は、前記選択部を複数備え、各選択部がそれぞれ別の複数のメモリからデータの書き込み先又は読み出し元のメモリを選択するようにしてあることを特徴とする。

また、本発明に係るデータ処理装置は、前記データが画像データであり、前記複数のデータ処理部には、画像データの階調を調整する画像処理を行うデータ処理部を含むことを特徴とする。

また、本発明に係るデータ処理装置は、前記データ処理部が、カラーの画像データ及び単色の画像データの画像処理を行うようにしてあり、前記割当手段は、前記データ処理部がカラーの画像データの画像処理を行う場合と、単色の画像データの画像処理を行う場合とで、前記データ処理部に割り当てるメモリの数を変更するようにしてあることを特徴とする。

また、本発明に係るデータ処理装置は、前記割当手段が一のデータ処理部に割り当てるメモリを確保できない場合、前記一のデータ処理部が処理を待機するようにしてあることを特徴とする。

本発明においては、データ処理装置が、複数のメモリと、複数のデータ処理部によるデータの書き込み先又は読み出し元のメモリを複数のメモリから選択する選択部とを備える構成とし、この選択を規定してデータ処理部に一又は複数のメモリを割り当てる。データに対する処理に適した数のメモリを、必要な場合にのみ各データ処理部に割り当てることができる。よって、処理を行っていないデータ処理部がメモリを占有することがなく、データ処理装置に搭載された複数のメモリを効率よく利用することが可能となる。

更に、データ処理装置に搭載する複数のメモリについては、各メモリの１つのアドレスのデータ幅、又は各メモリのアドレス数を等しくすることによって、選択部によるメモリの選択及びデータ処理部に対するメモリの割当等を容易化することができる。また、データ処理部からメモリへの書き込み及び読出の要求の到着を遅延させる遅延手段、及び／又はメモリから読み出したデータのデータ処理部への到着を遅延させる遅延手段を設ける構成としてもよい。これによって、データ処理部とメモリとの間に選択部をなす回路が設けられる場合であっても、回路のタイミング制約を緩和できるため、回路設計を容易化することができる。また、メモリの選択を行う選択部を複数搭載する構成としてもよい。これによって、データ処理部及びメモリが多数搭載される場合に、選択を行う選択部の回路規模が増大することが抑制される。また、データ処理部にメモリを割り当てる際に、割り当てるメモリを確保できない場合には、このデータ処理部の処理を待機させる構成としてもよい。これによって、データ処理装置に搭載するメモリの量が少ない場合であっても、複数のデータ処理部がメモリを共用することが可能となる。

更に、データ処理装置が画像データに対して画像処理を行うものである場合に、複数のデータ処理部にはディザ法又は誤差拡散法等の方法（アルゴリズム）により画像データの階調を調整するデータ処理部を含む構成としてもよい。ディザ法又は誤差拡散法等による画像処理はいずれか一方のみ行えばよく、画像処理の方法毎に必要なメモリの量が異なる。いずれの方法で画像処理を行うかに応じて割り当てるメモリの量を変更することによって、複数のメモリを効率よく利用することができる。

更に、データ処理装置が画像データに対して画像処理を行うものである場合に、複数のデータ処理部にはカラーの画像データ又は単色の画像データの両方を扱うデータ処理部を含む構成としてもよい。カラーの画像データに対して画像処理を行う場合と、単色の画像データに対して画像処理を行う場合とでは必要なメモリの量が異なる。カラー又は単色のいずれの画像データに対して画像処理を行うかに応じて割り当てるメモリの量を変更することによって、複数のメモリを効率よく利用することができる。

本発明による場合は、複数のデータ処理部によるデータの書き込み先又は読み出し元のメモリを複数のメモリから選択する選択部とを備えて、選択部の選択を規定してデータ処理部に一又は複数のメモリを割り当てる構成とすることにより、処理を行っていないデータ処理部がメモリを占有することがなく、データ処理装置に搭載された複数のメモリを効率よく利用することができる。よって、データ処理装置に搭載するメモリの量を従来のデータ処理装置と比較して削減することができ、データ処理装置の小型化及び低コスト化を容易に実現することができる。

以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図１は、本発明に係るデータ処理装置の構成を示すブロック図である。本実施の形態に係るデータ処理装置は、スキャナ又はデジタルカメラ等のように受光素子としてＣＣＤ１を備える装置であり、ＣＣＤ１にて受光した光に応じた画像データを取得し、取得した画像データに種々の画像処理を施して図示しないＳＤＲＡＭなどの記憶装置へ記憶する機能を有している。なお、図１においては、画像データの生成及び画像データに対する画像処理等の画像データに係る機能ブロックのみを図示し、その他のブロックについては図示を省略してある。

データ処理装置のＣＣＤ１は、光を受光する多数の受光素子がマトリクス状に並設された構成をなしており、各受光素子にて受光した光に応じたアナログの電気信号を出力するようにしてある。ＣＣＤ１が出力した電気信号は、Ａ／Ｄ変換部２へ与えられる。Ａ／Ｄ変換部２は、ＣＣＤ１から与えられたアナログの電気信号をデジタルの電気信号、即ち画像データに変換して出力するようにしてある。Ａ／Ｄ変換部２が出力した画像データは、シェーディング処理部３、入力γ処理部４、フィルタ処理部５、ズーム処理部６、出力γ処理部７及び中間階調処理部８等にて種々の画像処理が施された後にＳＤＲＡＭ制御部９へ与えられ、ＳＤＲＡＭ制御部９によりＳＤＲＡＭに記憶されるようにしてある。

シェーディング処理部３は、Ａ／Ｄ変換部２から与えられた画像データに対してシェーディング補正の画像処理を施す機能ブロックである。例えばＣＣＤ１が複数有する受光素子の感度の不均一性又はＣＣＤ１へ光を照射する光学系の周辺減光等の要因によって、Ａ／Ｄ変換部２から与えられる画像データは、画像の周辺部分が中心部分と比較して暗いというような輝度ムラが生じる。このため、シェーディング処理部３によるシェーディング補正では、与えられた画像データに対して画像全体が平均的に一様な明るさとなるように補正を行うようにしてある。また、シェーディング処理部３は、シェーディング補正を行う際にラインメモリ３１を用いるようにしてあり、Ａ／Ｄ変換部２から与えられた画像データの記憶又は処理途中の画像データの記憶等をラインメモリ３１にて行うようにしてある。ラインメモリ３１は、ＳＲＡＭ又はＦＩＦＯ（First In First Out）型のメモリ素子により構成してあり、画像データの１ライン分（１列分）のデータを記憶することができる大きさである。

入力γ処理部４は、与えられた画像データについて各画素の階調特性を補正するγ補正の画像処理を施す機能ブロックである。図２は、入力γ処理部４が行うγ補正の画像処理を説明するための模式図であり、γ補正のための変換テーブルをグラフとして図示してある。図示の変換テーブルは、２５６階調の入力値を２５６階調の出力値に変換するためのものである。入力γ処理部４は、与えられた画像データの各画素の画素値を入力値として変換テーブルを参照し、変換テーブルから対応する出力値を取得するようにしてある。詳しくは、入力γ処理部４は、変換テーブルを小容量のＳＲＡＭ２１に記憶しており、与えられた画像データの各画素の画素値をＳＲＡＭ２１のアドレスとしてデータの読み出しを行い、ＳＲＡＭ２１から読み出されたデータを変換後の画素値とするようにしてある。入力γ処理部４は、与えられた画像データの全画素について変換テーブルによる補正処理を行い、得られた補正後の画像データを出力するようにしてある。

フィルタ処理部５は、与えられた画像データの各画素にフィルタを用いた演算を行うことによって、画像に対する強調又は平滑化等の画像処理を施す機能ブロックである。図３は、フィルタ処理部５が行う強調及び平滑化の画像処理を説明するための模式図であり、一例として３×３の大きさのフィルタを用いて画像処理を行う場合を図示してある。フィルタ処理部５には、３×３の大きさの、即ち９個のフィルタ係数Ｆ１１〜Ｆ３３を有する複数種類のフィルタが予め記憶してある。フィルタ処理部５は、与えられた画像データから注目画素（Ｐ２２）及びこの周囲の８つの画素による３×３の大きさの９個の画素値Ｐ１１〜Ｐ３３を有するデータを抽出し、以下の（１）式の演算を行って、１つの画素値Ｐを取得する（図３（ａ）参照）。

この演算により取得した画素値Ｐが、注目画素のフィルタ処理後の画素値である。フィルタ処理部５は、与えられた画像データの全画素について（１）式による演算を行うようにしてある。また、フィルタ処理部５は、与えられた画像データのうちの３×３の大きさのデータに対してフィルタ処理を行うため、３つのラインメモリ３２〜３４を利用するようにしてある。なお、画像の強調を行う場合と平滑化を行う場合とではフィルタ係数の値が異なるのみであり、演算方法は同じである。図３（ｂ）には画像の強調を行う場合の強調フィルタの一例を示し、図３（ｃ）には画像の平滑化を行う場合の平滑化フィルタの一例を示す。注目画素の周囲の画素の画素値を減ずることによって注目画素を強調することができ、また注目画素の画素値に周囲の画素の画素値を加算して平均化することによって平滑化を行うことができる。

ズーム処理部６は、与えられた画像データの拡大又は縮小の画像処理を施す機能ブロックである。画像データの拡大を行う際には、ズーム処理部６は線形補間などのアルゴリズムにより画素間を補間する処理を行うようにしてある。詳細は省略するが、線形補間では、例えば処理対象のラインの画素の拡大前及び拡大後の２点と、１つ前のラインの画素の拡大前及び拡大後の２点との合計４点から、この４点の間に存在する点を補間計算することで行うことができる。この場合、ズーム処理部６は、処理対象のラインと１つ前のラインとの２つのラインを記憶するために２つのラインメモリを必要とする。

本実施の形態に係るデータ処理装置は、ズーム処理部６、出力γ処理部７、中間階調処理部８及びＳＤＲＡＭ制御部９等の機能ブロックが利用することができる共用の複数のＳＲＡＭ４１〜４７を備えていると共に、複数のＳＲＡＭ４１〜４７から各機能ブロックが使用するＳＲＡＭを選択するセレクタ又はマルチプレクサ等の回路を有する選択部１１を備えている。各機能ブロックからのデータの書き込み要求又は読み出し要求は選択部１１にていずれか１つのＳＲＡＭ４１〜４７に与えられると共に、読み出されたデータは選択部１１にていずれかの機能ブロックに与えられるようにしてある。選択部１１の選択はデータ処理装置の各部の動作を制御するＣＰＵ１０により切り替えられており、ＣＰＵ１０が各部の動作に合わせて選択部１１の選択を切り替えることにより、各機能ブロックにＳＲＡＭ４１〜４７を適切なタイミングで割り当てるようにしてある。なお、選択部１１による選択及びＣＰＵ１０による割り当て等についての詳細は後述する。

出力γ処理部７は、入力γ処理部４と略同じ処理を行うものであり、与えられた画像データにγ補正の画像処理を施す機能ブロックである。出力γ処理部７は、与えられた画像データの各画素の画素値を変換テーブルを利用して変換することによってガンマ補正を行うようにしてあり、γ補正の画像処理を行うために変換テーブルを記憶する小容量のＳＲＡＭを必要とする。

中間階調処理部８は、与えられた画像データの階調数を低減する（例えば、２５６階調の画像データを２階調（２値）の画像データに変換する）画像処理を施す機能ブロックであり、画像データを印刷用のデータに変換する場合などに画像処理を行うものである。中間階調処理部８は、例えばディザ法及び誤差拡散法の両アルゴリズムにより階調数の低減を行うことができるようにしてあり、ＣＰＵ１０の制御によりいずれか一方のアルゴリズムを選択して階調数の低減を行うようにしてある。

図４は、中間階調処理部８が行うディザ法による画像処理を説明するための模式図であり、２５６階調の画像データを２値化する場合の例を図示してある。ディザ法においてはマトリクス状に並べられた複数の閾値（ディザマトリクス）を演算に利用する。図示の例では４×４（＝１６）個の閾値をディザマトリクスが有する構成である（図４（ａ）参照）。中間階調処理部８は入力された画像データに対して４×４の領域毎に対応するディザマトリクスの閾値との比較を行い、各画素の画素値が閾値より小さい場合には個の画素を最低画素値（即ち０）に変換し、閾値より大きい場合には最高画素値（即ち２５５）に変換することで２値化を行うようにしてある。

図４（ｂ）〜（ｄ）には、画素値が全て４０の場合、１２０の場合及び２００の場合の３つの場合について、図４（ａ）のディザマトリクスを用いた処理例を示してある。ディザマトリクスの１６個の閾値を適切に設定することによって、画像データの４×４の領域について画素値が小さい（即ち、画像が暗い）場合には、変換後の４×４の領域には画素値０の画素が多く含まれる。また、画素値が大きい（即ち、画像が明るい）場合には、変換後の４×４の領域には画素値２５５の画素が多く含まれる。中間階調処理部８はディザ法による画像処理を行う場合、ディザマトリクスを記憶するための小容量のＳＲＡＭを必要とする。

図５は、中間階調処理部８が行う誤差拡散法による画像処理を説明するための模式図であり、２５６階調の画像データを２値化する場合である。誤差拡散法は、入力された画像データの各画素の画素値を閾値と比較して最低画素値又は最高画素値に変換し、この変換により生じた誤差を周囲の未処理画素へ分配（拡散）することによって画像データを２値化するようにしてある。中間階調処理部８は、入力された画像データの一の画素（入力画素）を処理対象とし、まず入力画素値に拡散された誤差の合計を加算して処理画素値を取得する。次いで、中間階調処理部８は、処理画素値を閾値（例えば、１２８）と比較して、処理画素値が閾値より小さい場合には出力画素値を０とし、処理画素値が閾値より大きい場合には出力画素値を２５５として画素値の変換を行う。

閾値との比較により画素値を変換した後、中間階調処理部８は出力画素値と処理画素値との差分を誤差として算出し、算出した誤差を周囲の未処理画素に分配する。中間階調処理部８は図５に示すように入力画素からの距離に応じて予め定められた比率で誤差を分配するようにしてあり、入力画素から近い画素ほど分配する誤差の比率を高く設定してある。以上の処理を中間階調処理部８は入力された画像データの全画素について行い、画像データを２値化するようにしてある。中間階調処理部８は、拡散した誤差を記憶するための複数（図示の例では３つ）のラインメモリを必要とする。

中間階調処理部８は、上述のようにディザ法又は誤差拡散法による画像処理を行って、入力された画像データの階調数を低減することができる。ディザ法による画像処理では小容量のＳＲＡＭを必要とし、誤差拡散法による画像処理では複数のラインメモリを必要とするが、中間階調処理部８がいずれの方法で画像処理を行うか（又は、処理を行わないか）はＣＰＵ１０により決定されており、ＣＰＵ１０は中間階調処理部８の処理方法に応じて選択部１１の選択を制御し、中間階調処理部８にＳＲＡＭ４１〜４７を適切に割り当てるようにしてある。

ＳＤＲＡＭ制御部９は、シェーディング処理部３〜中間階調処理部８にて種々の画像処理が施された画像データが与えられており、与えられた画像データをデータ処理装置に搭載されたＳＤＲＡＭに順次的に書き込む処理を行う機能ブロックである。ＳＤＲＡＭ制御部９は、一又は複数のＳＲＡＭをバッファとして利用し、ＳＤＲＡＭのアクセスサイズに合わせてＳＲＡＭに画像データを蓄積して、ＳＤＲＡＭへの画像データの書き込みを行うようにしてある。ＳＤＲＡＭ制御部９がバッファとして必要とするＳＲＡＭの量は、ＳＤＲＡＭへの書き込み速度と、画像データに対する画像処理の処理速度とに応じて決定される。例えば、画像処理の処理速度がＳＤＲＡＭへの書き込み速度より高速の場合には、ＳＤＲＡＭ制御部９は多くのＳＲＡＭを必要とし、画像処理の処理速度がＳＤＲＡＭへの書き込み速度より低速の場合には、ＳＤＲＡＭ制御部９が必要とするメモリの量はＳＤＲＡＭのアクセスサイズ程度で十分である。

ＣＰＵ１０は、データ処理装置内の各部の動作を制御するものであり、ＣＣＤ１及びＡ／Ｄ変換部２により取得した画像データに対して、シェーディング処理部３〜中間階調処理部８による画像処理を行うか否かをそれぞれ決定し、各部の画像処理を制御するようにしてある。また、ＣＰＵ１０は、シェーディング処理部３〜中間階調処理部８の各部に対して、画像処理の処理モードの設定、及び画像処理を行う画像データのデータサイズの設定等を行うようにしてある。更に、ＣＰＵ１０は、選択部１１の動作を制御することにより、ズーム処理部６〜ＳＤＲＡＭ制御部９の各部が使用するメモリとしてＳＲＡＭ４１〜４７の割り当てを行うようにしてある。このとき、全てのＳＲＡＭ４１〜４７が割り当て済みで、新たに割り当てを行うことができない場合には、ＣＰＵ１０はＳＲＡＭ４１〜４７を割り当てることができない機能ブロックの処理を一時的に停止させて、他の機能ブロックの処理が終了するまで待機させるようにしてある。

図６は、本発明に係るデータ処理装置のＳＲＡＭ４１〜４７のアドレス空間を説明するための模式図である。データ処理装置は、ズーム処理部６〜ＳＤＲＡＭ制御部９に割り当てるメモリとして、容量の大きい３つのＳＲＡＭ４１〜４３と、容量の小さい４つのＳＲＡＭ４４〜４７とを備えている。容量の大きいＳＲＡＭ４１〜４３は１２ビットのアドレス幅をそれぞれ有しており、容量の小さいＳＲＡＭ４４〜４７は７ビットのアドレス幅をそれぞれ有している。また、７つのＳＲＡＭ４１〜４７のデータ幅は１６ビットである。

データ処理装置では、７つのＳＲＡＭ４１〜４７を１つのアドレス空間（１４ビット）として扱うことができるようにしてあり、ＳＲＡＭ４１に０〜４０９５のアドレスが与えられ、ＳＲＡＭ４２に４０９６〜８１９１のアドレスが与えられ、ＳＲＡＭ４３に８１９２〜１２２８７のアドレスが与えられている。更に、ＳＲＡＭ４４に１２２８８〜１２４１５のアドレスが与えられ、ＳＲＡＭ４５に１２４１６〜１２５４３のアドレスが与えられ、ＳＲＡＭ４６に１２５４４〜１２６７１のアドレスが与えられ、ＳＲＡＭ４７に１２６７２〜１２７９９のアドレスが与えられている。アドレス１２８００〜１６３８３は未使用である。

７つのＳＲＡＭ４１〜４７のデータ幅を統一し、１つのアドレス空間として扱うことを可能とすることによって、ズーム処理部６〜ＳＤＲＡＭ制御部９が複数のＳＲＡＭ４１〜４７に容易に連続的にアクセスすることができる。また、容量の大きいＳＲＡＭ４１〜４３はラインメモリとして用いることに適しており、容量の小さいＳＲＡＭ４４〜４７は変換テーブルの記憶又は画像データのバッファとして用いることに適している。ＣＰＵ１０は、各部での用途を考慮して、ズーム処理部６〜ＳＤＲＡＭ制御部９に一又は複数のＳＲＡＭ４１〜４７を割り当てるようにしてある。また、容量の大きい３つのＳＲＡＭ４１〜４３のアドレス幅を統一することによって、ズーム処理部６〜ＳＤＲＡＭ制御部９はいずれのＳＲＡＭ４１〜４３が割り当てられた場合であっても同様のアクセス方法でＳＲＡＭ４１〜４３にデータの書き込み及び読み出しを行うことができる。容量の小さい４つのＳＲＡＭ４４〜４７についても同様である。

図７は、本発明のデータ処理装置のＳＲＡＭ４４の構成を示す模式図であり、（ａ）にＳＲＡＭ４４に対する信号の入出力を示し、（ｂ）にＳＲＡＭ４４に対する信号の機能を一覧表として示し、（ｃ）にＳＲＡＭ４４の動作の一例をタイミングチャートとして示してある。なお、ＳＲＡＭ４５〜４７は同様の構成であり、ＳＲＡＭ４１〜４３はアドレス幅が異なるのみでその他の構成は同様であるため、図示を省略する。

ＳＲＡＭ４４は、７ビットのアドレス入力（add[6:0]）と、１６ビットの書き込みデータの入力（wdt[15:0]）と、書き込みを制御する１ビットのライトイネーブル信号（we）と、ＳＲＡＭ４４に対する選択を制御する１ビットのチップセレクト信号（cs）と、クロック信号（clock）とが入力信号として与えられている。また、ＳＲＡＭ４４の出力信号は、１６ビットの読み出しデータ（rdt[15:0]）である（図７（ａ）及び（ｂ）参照）。

ＳＲＡＭ４４にデータを書き込む場合、７ビットのアドレスと１６ビットの書き込みデータとを指定すると共に、ライトイネーブル信号及びチップセレクト信号を共に”１”に設定する。ＳＲＡＭ４４はクロック信号の立ち上がりでこれらの入力信号を取得し、指定されたアドレスに指定されたデータの書き込みを行う。ＳＲＡＭ４４からデータを読み出す場合、７ビットのアドレスを指定すると共に、チップセレクト信号を”１”に設定し、ライトイネーブル信号を”０”に設定する。ＳＲＡＭ４４はクロック信号の立ち上がりでこれらの入力信号を取得し、指定されたアドレスに記憶されたデータを読み出して、次のクロック信号の立ち上がりで出力する。

図８は、本発明のデータ処理装置の選択部１１の構成を示す模式図であり、選択部１１と出力γ処理部７との間の信号の授受に関する部分のみを抜き出して図示したものである。また、図９は、選択部１１の動作に係る条件を説明するための図表である。出力γ処理部７は、上述のように変換テーブルを記憶するためにＳＲＡＭ４１〜４７を利用するが、ＳＲＡＭ４１〜４７に対する制御信号としてライトイネーブルwe、チップセレクトcs、書き込みデータwdt[15:0]、及びアドレスadd[6:0]を出力するようにしてあると共に、ＳＲＡＭから読み出しデータrdt[15:0]を取得するようにしてある。

出力γ処理部７が出力するアドレスadd[6:0]は７ビットであり、データ処理装置のＳＲＡＭ４１〜４７には１４ビットのアドレスが付されているため、選択部１１は、ＣＰＵ１０から与えられる不足分の７ビットの上位アドレスadd[13:7]を出力γ処理部７からのアドレスadd[6:0]と結合して、１４ビットのアドレスadd[13:0]を生成するようにしてある。このときＣＰＵ１０から与えられるアドレスadd[13:7]は、出力γ処理部７に対するＳＲＡＭ４１〜４７の割り当てを規定する制御信号に相当する。ＣＰＵ１０が行う出力γ処理部７に対するＳＲＡＭ４１〜４７の割り当てと、制御信号をなすアドレスadd[13:7]との対応関係は図９（ａ）に示す。

選択部１１は、７つのＳＲＡＭ４１〜４７の読み出しデータrdt[15:0]からいずれか１つを選択して出力γ処理部７へ出力するためのセレクタ６１を有している。セレクタ６１は、７つの読み出しデータrdt[15:0]及び０固定の８つの信号が入力され、選択信号として出力γ処理部７からのアドレスadd[13:0]が与えられており、選択信号に応じて８つの信号のうちのいずれか１つを出力するようにしてある。セレクタ６１が出力する信号と、選択信号として与えられるアドレスの値との対応関係は図９（ｂ）に示す。

また、図示は省略するが、データ処理装置のズーム処理部６、中間階調処理部８及びＳＤＲＡＭ制御部９等の機能ブロックと選択部１１との信号の授受についても同様の構成で行うことができ、選択部１１は各機能ブロックのために一又は複数のセレクタを有している。ただし、各機能ブロックが出力するアドレスのビット数が異なる構成であってもよく、この場合にはＣＰＵ１０が与える上位アドレスのビット数を適宜に調整し、選択部１１にて各機能ブロックが出力するアドレスにＣＰＵ１０からのアドレスを結合して１４ビットのアドレスを生成すればよい。

更に、データ処理装置のズーム処理部６、中間階調処理部８及びＳＤＲＡＭ制御部９は、同時的に２つのＳＲＡＭ４１〜４７にアクセスすることを可能とするために、ライトイネーブルwe、チップセレクトcs、書き込みデータwdt[15:0]、アドレスadd[x:0]及びリードデータrdt[15:0]等の制御信号をそれぞれ２つずつ出力又は入力するようにしてある。以下においては、これらの制御信号の一方を「第１〜」、他方を「第２〜」と呼称する。

図１０は、本発明のデータ処理装置の選択部１１の構成を示す模式図であり、選択部１１とＳＲＡＭ４４との間の信号の授受に関する部分のみを抜き出して図示したものである。また、図１１は、選択部１１の動作に係る条件を説明するための図表である。選択部１１は、ズーム処理部６からの第１アドレス及び第２アドレス、出力γ処理部７からのアドレス、中間階調処理部８からの第１アドレス及び第２アドレス、並びにＳＤＲＡＭ制御部９からの第１アドレス及び第２アドレスの７つのアドレスから１つのアドレスを選択してＳＲＡＭ４４へ出力するセレクタ６５を有している。また、同様にして７つのチップセレクト信号から１つのチップセレクト信号を選択してＳＲＡＭ４４へ出力するセレクタ６６、７つのライトイネーブル信号から１つのライトイネーブル信号を選択してＳＲＡＭ４４へ出力するセレクタ６７、及び７つの書き込みデータから１つの書き込みデータを選択してＳＲＡＭ４４へ出力するセレクタ６８を有している。更に、図示は省略するが選択部１１に接続された７つのＳＲＡＭ４１〜４７について、アドレス、チップイネーブル、ライトイネーブル及び書き込みデータを選択する４つのセレクタを選択部１１は有している。

４つのセレクタ６５〜６８がいずれの信号を選択して出力するかは、ズーム処理部６、出力γ処理部７、中間階調処理部８及びＳＤＲＡＭ制御部９からそれぞれ与えられるアドレスの上位７ビット及びチップセレクト信号に応じて決定される。選択の条件は図１１に示す通りであり、例えばズーム処理部６からの第１アドレスadd[13:7]が"110000"であり、且つ、ズーム処理部６からの第１チップセレクト信号が”１”の場合には、セレクタ６５〜６８はズーム処理部６からの第１信号（第１アドレス、第１チップセレクト、第１ライトイネーブル及び第１書き込みデータ）を選択して出力するようにしてある。なお、セレクタ６５〜６８の選択を規定するアドレスの上位７ビットは、図８に示すようにＣＰＵ１０から与えられるものであるため、換言すればセレクタ６５〜６８はＣＰＵ１０によって選択を制御されている。

以上の構成のデータ処理装置においては、従来のデータ処理装置では各機能ブロックに専用に設けられたＳＲＡＭを複数の機能ブロックで共有する構成とすることによって、ＳＲＡＭの有効利用が可能となる。例えば、中間階調処理部８のディザ法による画像処理と誤差拡散法による画像処理とは同時的に行われることはなく、いずれか一方のみが行われる。図１９に示すように従来のデータ処理装置では中間階調処理部８にディザ法のためのＳＲＡＭ１２３及び誤差拡散法のためのラインメモリ１３７がそれぞれ専用に設けられ、いずれか一方のメモリが使用された場合に他方は使用されておらず無駄が生じていたが、本発明の構成ではこのような無駄が生じることはない。

また例えば、データ処理装置がカラーの画像データのみでなく単色の画像データを扱うことができる場合、中間階調処理部８にて画像処理は行われない。中間階調処理部８にて画像処理を行う場合には、画像処理後の画像データは１画素が１ビットとなり、データ量が小さな画像データがＳＤＲＡＭに書き込まれる、中間階調処理部８にて画像処理を行わない場合には、１画素が８ビットのデータ量が大きな画像データがＳＤＲＡＭに書き込まれる。このため、ＳＤＲＡＭ制御部９は、中間階調処理部８にて画像処理を行わない場合に、データ量の大きな画像データを蓄積するために多くのバッファを必要とする。図１９に示すように従来のデータ処理装置では、ＳＤＲＡＭ制御部９にバッファのための十分な量のＳＲＡＭを設ける必要があるが、図１に示す本発明のデータ処理装置では、中間階調処理部８が画像処理を行わずＳＲＡＭ４１〜４７を使用しないため、ＳＤＲＡＭ制御部９に多くのＳＲＡＭ４１〜４７を割り当てることが可能である。

このように、複数の機能ブロックがＳＲＡＭ４１〜４７を共有する構成とすることによって、複数のＳＲＡＭ４１〜４７を有効利用することができるため、データ処理装置に搭載するＳＲＡＭの総量を低減することが可能となり、データ処理装置の小型化及び低コスト化等に寄与することができる。

図１２は、本発明に係るデータ処理装置の効果を説明するための模式図であり、複数のＳＲＡＭ４１〜４７のデータ幅を揃えることによる効果を説明するためのものである。また、比較のために図１２においては（ａ）に従来のデータ処理装置の場合を示し、（ｂ）に本発明に係るデータ処理装置の場合を示してある。出力γ処理部７はデータ幅が１バイトのデータが入力されて、データ幅が１バイトのデータが出力され、また、ＳＤＲＡＭ制御部９はデータ幅が１バイトのデータが入力された、データ幅が２バイトのデータが出力されるものとする。

例えば、従来のデータ処理装置では、各機能ブロックでの処理に適するように、出力γ処理部７にはデータ幅が１バイトでデータ長（アドレス数）が２５６のＳＲＡＭを設け、ＳＤＲＡＭ制御部９にはデータ幅が２バイトでデータ長が１２８のＳＲＡＭを２つ設けてある（図１２（ａ）参照）。このように、データ幅の異なるＳＲＡＭを選択部１１にて選択する構成とする場合、選択部１１内のセレクタなどの構成が複雑化すると共に、選択を切り替えることによる機能ブロックとＳＲＡＭとの割り当て処理が困難となる虞がある。よって、本発明に係るデータ処理装置では、大きい方のデータ幅（２バイト）に複数のＳＲＡＭのデータ幅を揃えることによって（図１２（ｂ）参照）、選択部１１の構成が容易化されると共に、ＣＰＵ１０による制御が容易化されるという効果がある。

なお、選択部１１により選択される複数のＳＲＡＭのデータ幅は、データ処理装置が扱う画像データの１画素が８ビットの場合、これの２倍の１６ビット又は３倍の２４ビット等のように揃えることが好ましい。又は、データ処理装置がその他のデータ幅が大きいデータを扱う場合には、このデータのデータ幅にＳＲＡＭのデータ幅を揃えることが好ましい。これによって、より多種の機能ブロックが複数のＳＲＡＭを共有することが可能となる。図６に示すように、本発明のデータ処理装置はＳＲＡＭ４１〜４７のデータ幅を２バイト（１６ビット）に揃えてある。

図１３は、本発明に係るデータ処理装置の効果を説明するための模式図であり、複数のＳＲＡＭ４１〜４７のデータ長（アドレス数）を揃えることによる効果を説明するためのものである。また、比較のために図１３においては（ａ）に従来のデータ処理装置の場合を示し、（ｂ）に本発明に係るデータ処理装置の場合を示してある。

例えば、従来のデータ処理装置では、各機能ブロックでの処理に適するように、ズーム処理部６にはデータ幅が２バイトでデータ長が４０９６のＳＲＡＭを２つ設け、中間階調処理部８にはデータ幅が２バイトでデータ長が８１９２のＳＲＡＭが設けてある（図１３（ａ）参照）。このように、データ長の異なるＳＲＡＭを選択部１１にて選択する構成とするとき、ズーム処理部６にデータ長が８１９２のＳＲＡＭが割り当てられた場合には、ズーム処理部６にてＳＲＡＭの半分程度の容量しか利用することがないため、ＳＲＡＭを有効に利用することができない虞がある。よって、本発明に係るデータ処理装置では、小さいほうのデータ長（４０９６）に複数のＳＲＡＭのデータ長を揃えることによって（図１３（ｂ）参照）、ＳＲＡＭを有効に利用することを可能としている。なお、中間処理部８には２つのＳＲＡＭを割り当てることによって、従来と同様の処理を行うことができる。図６に示すように、本発明のデータ処理装置は、ＳＲＡＭ４１〜４３のデータ長を揃えてあり、また、ＳＲＡＭ４４〜４７のデータ長を揃えてある。

なお、本実施の形態においては、データ処理装置が画像データに対する処理を行う構成としたが、これに限るものではなく、音声データ又は映像データ等の他のデータに対する処理を行うデータ処理装置についても同様の構成を適用することが可能である。また、各機能ブロックがＳＲＡＭを利用して画像処理を行い、データ処理装置は画像データをＳＤＲＡＭに書き込む構成としたが、これに限るものではなく、データ処理装置がＤＲＡＭ又はフラッシュメモリ等の他の種類のメモリ素子を搭載して画像処理を行う構成としてもよい。また、データ処理装置が行う画像処理は、図１に示した各機能ブロックが行うものに限らず、その他の画像処理であってもよい。

（変形例１）
上述のデータ処理装置では、選択部１１は多数の論理素子を用いた組み合わせ回路として実現することができる。しかし、選択部１１に接続される機能ブロック及びＳＲＡＭの数が増すほど選択部１１の回路規模が増大し、選択部１１での信号伝搬の遅延が大きくなるため、データ処理装置の設計（特に、タイミング設計）が困難化する虞がある。そこで、変形例１にてこの問題を解決するデータ処理装置の構成を示す。図１４は、本発明の変形例１に係るデータ処理装置の選択部２１１の構成を示す模式図であり、選択部２１１とＳＲＡＭ４４との間の信号の授受に関する部分のみを抜き出して図示したものである。

変形例１に係るデータ処理装置の選択部２１１は、セレクタ６５〜６８が出力した信号をそれぞれ遅延させてＳＲＡＭ４４へ出力する遅延素子２７１〜２７４を有すると共に、ＳＲＡＭ４４からの読み出しデータを遅延させて出力する遅延素子２７５を有している。遅延素子２７１〜２７５は、例えばフリップフロップなどによるものであり、入力された信号をクロック信号の１周期分送らせて出力するようにしてある。これにより、データ処理装置の各機能ブロックから選択部２１１に与えられた信号はクロック信号の１周期分遅れてＳＲＡＭ４４に入力され、ＳＲＡＭ４４から出力された読み出しデータは１周期分遅れて各機能ブロックに入力される。

図１５は、ＳＲＡＭ４４からのデータ読み出しのタイミングを示すタイミングチャートであり、（ａ）に図１０に示す実施の形態１の構成の場合を示し、（ｂ）に図１４に示す変形例１の構成の場合を示してある。図１０に示すデータ処理装置では、読み出しアドレスを指定し、チップセレクト信号を”１”とすることによる読み出し要求を各機能ブロックが出力した場合、クロック信号の１周期後に読み出し要求を出力した機能ブロックにＳＲＡＭからの読み出しデータが与えられる（図１５（ａ）参照）。

これに対して、図１４に示す変形例１のデータ処理装置では、読み出し要求を各機能ブロックが出力した場合、クロック信号の３周期後にＳＲＡＭからの読み出しデータが与えられる（図１５（ｂ）参照）。このため、変形例１のデータ処理装置では、各機能ブロックがＳＲＡＭからの読み出しデータを取得するタイミングを、図１５（ａ）のデータ処理装置の各機能ブロックの読み出しデータの取得タイミングより２周期分遅らせてある。以上により、選択部２１１に遅延素子２７１〜２７５を設けることによって、選択部２１１の回路規模が大きい場合であっても、データ処理装置の各機能ブロックとＳＲＡＭとの間のデータ授受における時間的制約が緩和され、選択部２１１を有するデータ処理装置の設計を容易化することができる。

（変形例２）
上述のデータ処理（図１参照）では、選択部１１を１つ備えて、ズーム処理部６、出力γ処理部７、中間階調処理部８及びＳＤＲＡＭ制御部９の４つの機能ブロックがＳＲＡＭ４１〜４７を共有する構成であり、その他の機能ブロックには専用のメモリが設けてある。変形例２に示すデータ処理装置は、更に他の機能ブロックがメモリを共有する構成である。図１６は、本発明の変形例２に係るデータ処理装置の構成を示すブロック図である。また、図１７は、画像データの回転処理を説明するための模式図である。

変形例２に係るデータ処理装置は、ＳＤＲＡＭから画像データを読み出して回転処理を施し、処理後の画像データをＳＤＲＡＭに書き込む機能を有する回転処理部３１２を備えている。回転処理部３１２は、ＳＤＲＡＭから画像データを読み出してＳＲＡＭに所定の順序で書き込み、この画像データを所定の順序でＳＲＡＭから読み出すことにより画像データの回転処理を行うようにしてあり、回転処理後の画像データをＳＤＲＡＭに書き込むようにしてある。一例として図１７には画像データを９０°回転する場合の処理を示してある。このように回転処理部３１２は、回転処理を行うためにＳＲＡＭを必要とする。

変形例２に係るデータ処理装置は、選択部３１１によってフィルタ処理部５と回転処理部３１２とが３つのＳＲＡＭ３４１〜３４３を共有するようにしてあり、選択部３１１によるＳＲＡＭ３４１〜３４３の割り当てをＣＰＵ１０が制御するようにしてある。フィルタ処理部５は、フィルタ処理を行うために３つのＳＲＡＭ３４１〜３４３を必要とするが、フィルタ処理を行っていない場合には回転処理部３１２がこの３つのＳＲＡＭ３４１〜３４３のうちのいずれか１つを利用して回転処理を行うことができる。なお、回転処理部３１２が回転処理を行う際に、フィルタ処理部５がフィルタ処理を行っており、回転処理部３１２にＳＲＡＭ３４１〜３４３を割り当てることができない場合には、ＣＰＵ１０は回転処理部３１２の回転処理を一時的に停止して待機させ、フィルタ処理部５のフィルタ処理が終了した後に回転処理部３１２にＳＲＡＭ３４１〜３４３を割り当てて、回転処理部３１２の処理を再開させるようにしてある。

以上により、フィルタ処理部５と回転処理部３１２とがＳＲＡＭ３４１〜３４３を共有する構成であるため、データ処理装置に搭載されたＳＲＡＭをより効率よく利用することができる。よって、データ処理装置に搭載するＳＲＡＭの数を低減することができ、データ処理装置の低コスト化及び小型化等により寄与することができる。なお、選択部３１１を設けずに選択部１１にフィルタ処理部５及び回転処理部３１２を接続し、１つの選択部１１にて全ての機能ブロックに対するＳＲＡＭの割り当てを行う構成とすることもできるが、選択部１１の回路規模が増大する虞があるため、同時的に処理が行われ難い機能ブロック毎などに適宜に選択部を設け、複数の選択部によりＳＲＡＭの割り当てを行うことが好ましい。

（変形例３）
図１８は、本発明の変形例３に係るデータ処理装置の構成を示す模式図である。変形例３に係るデータ処理装置は、カラーの画像データと単色の画像データとに対して画像処理を行うことができる。カラーの画像データは”Ｃ（シアン）”、”Ｍ（マジェンダ）”、”Ｙ（イエロー）”及び”Ｋ（黒）”の４色のデータで構成されており、変形例３に係るデータ処理装置の中間階調処理部４１８は色毎に階調数を低減する画像処理を行うようにしてある。このため、中間階調処理部４１８がカラーの画像データに対して誤差拡散法による画像処理を行う際には、各色に１つのＳＲＡＭ、即ち４つのＳＲＡＭ４４１〜４４４を必要とする。また、単色の画像データに対して誤差拡散法による画像処理を行う際には、”Ｋ”のデータのために１つのＳＲＡＭ４４１〜４４４を必要とする。

変形例３に係るデータ処理装置では、中間階調処理部４１８と上述の回転処理部３１２とが４つのＳＲＡＭ４４１〜４４４を共有するようにしてあり、選択部４１１によるＳＲＡＭ４４１〜４４４の割り当てをＣＰＵ１０が制御するようにしてある。中間階調処理部４１８は４つのＳＲＡＭ４４１〜４４４を必要とするが、中間階調処理部４１８が処理を行っていない場合又は単色の画像データを処理している場合には、回転処理部３１２に４つのＳＲＡＭ４４１〜４４４のいずれか１つを割り当てることができる。なお、回転処理部３１２が回転処理を行う際に、中間階調処理部４１８がカラーの画像データに対する処理を行っており、回転処理部３１２にＳＲＡＭ４４１〜４４４を割り当てることができない場合には、ＣＰＵ１０は回転処理部３１２の回転処理を一時的に停止して待機させ、中間階調処理部４１８の処理が終了した後に回転処理部３１２にＳＲＡＭ４４１〜４４４のいずれか１つを割り当てて、回転処理部３１２の処理を再開させるようにしてある。

以上のように、データ処理部に搭載された複数の機能ブロックで複数のＳＲＡＭを共有する構成とする場合、１つの選択部に接続する機能ブロックの組み合わせは多種多様であり、本実施の形態に示す組み合わせは一例である。

本発明に係るデータ処理装置の構成を示すブロック図である。 入力γ処理部が行うγ補正の画像処理を説明するための模式図である。 フィルタ処理部が行う強調及び平滑化の画像処理を説明するための模式図である。 中間階調処理部が行うディザ法による画像処理を説明するための模式図である。 中間階調処理部が行う誤差拡散法による画像処理を説明するための模式図である。 本発明に係るデータ処理装置のＳＲＡＭのアドレス空間を説明するための模式図である。 本発明のデータ処理装置のＳＲＡＭの構成を示す模式図である。 本発明のデータ処理装置の選択部の構成を示す模式図である。 選択部の動作に係る条件を説明するための図表である。 本発明のデータ処理装置の選択部の構成を示す模式図である。 選択部の動作に係る条件を説明するための図表である。 本発明に係るデータ処理装置の効果を説明するための模式図である。 本発明に係るデータ処理装置の効果を説明するための模式図である。 本発明の変形例１に係るデータ処理装置の選択部の構成を示す模式図である。 ＳＲＡＭからのデータ読み出しのタイミングを示すタイミングチャートである。 本発明の変形例２に係るデータ処理装置の構成を示すブロック図である。 画像データの回転処理を説明するための模式図である。 本発明の変形例３に係るデータ処理装置の構成を示す模式図である。 従来のデータ処理装置の一構成例を示すブロック図である。

符号の説明

１ ＣＣＤ
２ Ａ／Ｄ変換部
３ シェーディング処理部（データ処理部）
４ 入力γ処理部（データ処理部）
５ フィルタ処理部（データ処理部）
６ ズーム処理部（データ処理部）
７ 出力γ処理部（データ処理部）
８ 中間階調処理部（データ処理部）
９ ＳＤＲＡＭ制御部（データ処理部）
１０ ＣＰＵ（割当手段）
１１ 選択部
４１〜４７ ＳＲＡＭ（メモリ）
６１、６５〜６８ セレクタ
２１１ 選択部
２７１〜２７５ 遅延素子（遅延手段）
３１１ 選択部
３１２ 回転処理部（データ処理部）
３４１〜３４３ ＳＲＡＭ（メモリ）
４１１ 選択部
４１８ 中間階調処理部（データ処理部）
４４１〜４４４ ＳＲＡＭ（メモリ）

Claims (8)

1. 個別にデータの書き込み及び読み出しを行うことができる複数のメモリと、
   入力されたデータを前記メモリを用いて処理する複数のデータ処理部と、
   前記複数のメモリから、データの書き込み先又は読み出し元のメモリを選択する選択部と、
   該選択部によるメモリの選択を規定して、処理を行う前記データ処理部に一又は複数の前記メモリを割り当てる割当手段と
   を備えること
   を特徴とするデータ処理装置。
2. 前記複数のメモリは、書き込むデータのデータ幅を等しくしてあること
   を特徴とする請求項１に記載のデータ処理装置。
3. 前記複数のメモリは、アドレス数を等しくしてあること
   を特徴とする請求項１又は請求項２に記載のデータ処理装置。
4. 前記データ処理部から前記メモリへの書き込み及び読み出しの要求の到着を遅延させる遅延手段、及び／又は前記メモリから読み出したデータの前記データ処理部への到着を遅延させる遅延手段を備え、
   前記データ処理部は、前記遅延手段により到着が遅延したデータを取得して処理を行うようにしてあること
   を特徴とする請求項１から請求項３までのいずれか１つに記載のデータ処理装置。
5. 前記選択部を複数備え、
   各選択部がそれぞれ別の複数のメモリからデータの書き込み先又は読み出し元のメモリを選択するようにしてあること
   を特徴とする請求項１から請求項４までのいずれか１つに記載のデータ処理装置。
6. 前記データは画像データであり、
   前記複数のデータ処理部には、画像データの階調を調整する画像処理を行うデータ処理部を含むこと
   を特徴とする請求項１から請求項５までのいずれか１つに記載のデータ処理装置。
7. 前記データ処理部は、カラーの画像データ及び単色の画像データの画像処理を行うようにしてあり、
   前記割当手段は、前記データ処理部がカラーの画像データの画像処理を行う場合と、単色の画像データの画像処理を行う場合とで、前記データ処理部に割り当てるメモリの数を変更するようにしてあること
   を特徴とする請求項１から請求項６までのいずれか１つに記載のデータ処理装置。
8. 前記割当手段が一のデータ処理部に割り当てるメモリを確保できない場合、
   前記一のデータ処理部が処理を待機するようにしてあること
   を特徴とする請求項１から請求項７までのいずれか１つに記載のデータ処理装置。

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