JP2002189632A - サイズ及び速度に関して構成可能なｓｄｒａｍメモリセットを有するメモリテスタ用エラー捕捉ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 エラー捕捉RAM(32)におけるDRAM動作速度を、そ
の1ク゛ルーフ゜(88)中の異なるハ゛ンク(113-116)に対するインタリーフ
゛信号と該ハ゛ンクク゛ルーフ゜間の多重化との組み合わせにより
向上させる。 【解決手段】 各々が4ハ゛ンクから成る3ク゛ルーフ゜間で3路多
重化を行い、これに1ク゛ルーフ゜への信号に関するフレキシフ゛ルな
4重インタリーフ゛を組み合わせて、必要なメモリハ゛スを3本のみと
しつつ処理速度を12倍近くに向上可能。12ハ゛ンクの各々が
利用可能なアト゛レス空間全体を表し、個々の書き込みサイクル
は該12ハ゛ンクのうちの何れか1つにアクセスする。ユーティリティ機構
(146)は、1アト゛レスでの読み出しサイクル中に12個のハ゛ンク全て
に関する結果を構成して統合化された結果を生成。更な
る書き込み動作は別の構成ステッフ゜を生成し得るので、構
成結果の完全性を追跡する機構が存在する。4つのメモリセッ
トが存在し、2つが内部SRAM、他の2つが外部DRAMとな
り、外部DRAMメモリセットでは完全なランタ゛ムアクセスを最高100MHz
の速度で行える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にメモリの動
作方法に関し、特にエラー捕捉RAMとして使用するため
にDRAMの処理速度を向上させる方法に関する。

【０００２】

【従来の技術】電子装置やその機能の日常生活における
浸透は極めて著しい。人々の多くは多岐にわたる雑多な
目的で家庭用パーソナルコンピュータ等と共に複数の生
産的ツール(productivity tool)を所有している。多く
の個人向けの生産的電子装置は何らかの形態で不揮発性
メモリを含んでいる。セルラー電話は、電源を切っても
ユーザーがプログラムした電話番号や設定を保持できる
ように不揮発性メモリを用いている。PCMCIAカードは、
コンピュータのスロットから取り外された状態でも情報
を格納し維持することができるように不揮発性メモリを
用いている。他の多くの一般的な電子装置も同様に、電
源が供給されないアセンブリにおいて不揮発性メモリの
長期記憶能力を利用している。

【０００３】

【発明が解決しようとする課題】電子装置メーカーに不
揮発性メモリを販売する不揮発性メモリの製造者は、自
社で製造したメモリが適正な動作を行うかをテスタを用
いて検査及び検証しなければならない。不揮発性メモリ
は大量に一貫して低コストで製造、販売されるため、個
々の製品のテストに要する時間は可能な限り短くするこ
とが非常に重要である。不揮発性メモリの購入者は、購
入したメモリ素子をより高額なアセンブリへと組み込む
際にコストの節約のために最小限度のテストのみ又は無
テストで済むことを望むことから、メモリ製造者に高い
出荷歩留まりを要求する。したがって、メモリのテスト
プロセスは、大部分の（望ましくは全ての）不適合品を
１回のテストプロセスで識別することができるよう充分
に効率の良いものでなければならない。

【０００４】不揮発性メモリの大型化、高密度化及び複
雑化が進むに伴い、テスタは、かかるメモリのテスト時
間を大幅に増大させることなく、そのサイズ及び複雑性
を取り扱うことができなければならない。メモリテスタ
は、連続して頻繁に実行され、テスト時間は最終製品の
コストにおける重要な因子であると考えられる。テスタ
は、メモリ素子の進化及び改良と共に、該メモリ素子に
加えられた変化に容易に適応することができなければな
らない。不揮発性メモリテストに固有の他の問題とし
て、メモリのセルに対する繰り返しの書き込みによって
該製品の全寿命にわたる性能が劣化する可能性があると
いう点である。不揮発性メモリの製造者は、特別なテス
トモードをメモリ素子に組み込むことによりテストに関
わる多くの問題に対処している。これらのテストモード
は、メモリの購入者によって使用されるものではなく、
メモリの全て又は大部分を可能な限り短時間で可能な限
り効率良くテストするために製造者がアクセスすること
が可能なものである。不揮発性メモリの中には、テスト
プロセス中に修復可能なものがある。したがって、テス
タは、修復の必要性、修復の個所、必要とされる修復の
種類を識別できるものでなければならず、また次いで適
切な修復を実施できるものでなければならない。かかる
修復プロセスには、メモリ中の特定の不適合部分を検出
し分離することができるテスタが必要となる。かかる特
別なテストモード並びに修復機能を最大限に利用するた
めに、素子からの期待される応答に基づいた条件分岐を
サポートするテストプログラムをテスタが実行できるこ
とが有益である。

【０００５】概念的な観点から見ると、メモリのテスト
プロセスは、アルゴリズム的なプロセスである。例え
ば、一般的なテストは、メモリアドレスを順次増分又は
減分させると共にメモリセルに０又は１を書き込むこと
を含む。１メモリサイクル中に書き込まれ又は読み出さ
れる１及び０の集合を一般的に「ベクトル」と称し、一
連のベクトルを「パターン」と称す。テストは、検査用
基板(checker board)等のメモリ空間に対するウォーキ
ング１(walking 1's)パターン及びバタフライパターン
といった複数パターンの書き込みを含むのが一般的であ
る。テスト開発者は、アルゴリズム的な構造(algorithm
ic constructs)の助けにより、かかるテストパターンを
生成するプログラムを一層容易にかつ効率良く生成する
ことができる。アルゴリズム的に一貫したテストパター
ンは、デバッグが容易であり、また期待通りに処理を実
行しないパターン部分を分離するために論理的な方法を
使用するのが容易なものである。プログラミングループ
中で繰り返される命令及びコマンドを使用してアルゴリ
ズム的に生成されたテストパターンは、テスタのメモリ
空間の消費の小さいものとなる。したがって、メモリテ
スタがアルゴリズム的なテストパターン生成能力を有し
ていることが望ましい。

【０００６】信号エッジの精確な配置及び検出もまた、
不揮発性メモリテスタの効率に関連する考慮事項であ
る。中心ではほぼ適合するが指定されたマージン内には
適合しない部品を捕捉するために、不揮発性メモリテス
タは、各信号エッジを他の信号エッジに対して時間的に
精確に配置できなければならない。更に、どの時点にお
いて信号エッジが受信されたかを精確に測定する能力も
重要である。したがって不揮発性メモリテスタは、充分
な柔軟性と、刺激及び被験装置（ＤＵＴ）であるメモリ
からの応答のタイミングと配置に関する充分な制御性と
を有しているべきである。

【０００７】メモリテスタは、ＤＵＴに印加される（刺
激となる）送信ベクトルを生成し、及び返信（応答）と
して期待されるベクトルを受信するものであると言われ
る。これらのベクトルを生成するアルゴリズム的な論理
素子は、該ベクトル中の特定のビットがＤＵＴの特定の
信号パッドへ（又は該信号パッドから）如何に送られる
かを問題とすることなく、かかるベクトルの生成を一般
に行うことができる。これは、このレベルでは、ベクト
ル中の隣接するビットが最終的に確実にＤＵＴ上の物理
的に隣接する信号になるかのようなものである。事は単
純に見える。

【０００８】実際には、「概念レベル」でのベクトル中
のビットとＤＵＴ中の実際の信号との間の対応関係はど
ちらかと言えば不定となる傾向にある。これを回避する
手段を講じなければ、１つ又は２つ以上のプローブワイ
ヤが、ＤＵＴとの接触を行うために周囲部分から下降す
る際に、該ワイヤを互いに交差させなければならなくな
る可能性がある。かかる交差は、最も望ましくないもの
であるため、一般には、送信ベクトルの経路中にマッピ
ング機構を設けて、送信ベクトルがＤＵＴに印加される
前に該送信ベクトル中のビット位置を再配置し、これに
より、物理的な接触の実施がかかる交差により妨げられ
ないようにしている。これに対応して、受信ベクトルは
逆マッピング機構へ印加された後にその評価が行われ
る。このようにして、アルゴリズム的なベクトル生成機
構及び比較機構は、かかる問題を完全に無視することが
可能となる。かかるマッピング機構及び逆マッピング機
構が他に何をできるかを説明する別の例として、もう１
つの同種のＤＵＴが、同一ウェハ上にウェハ面積の節約
のために回転対称又は鏡像対称をなして設けられている
場合を考察する。かかる方式もまたベクトルのビット位
置と物理的な信号位置との間の対応に影響を及ぼすもの
であるが、これもまた適当なマッピング及び逆マッピン
グにより隠蔽することができる。これらの場合に必要と
なるマッピング及び逆マッピングは（特定のＤＵＴにつ
いて一度判明してしまえば）固定のものであり、該特定
のＤＵＴのテストの実施中に変更する必要は無い。

【０００９】ＤＵＴが十分に修復可能であることは上述
した。これは、まだウェハの一部をなしているダイシン
グ前のメモリチップについてさえ真であることが多い。
これを回路レベルで如何に達成するかについては、かか
る素子の製造業者には周知のことであり、したがって、
かかる素子に複数の破壊可能な要素を組み込んでおき、
該要素の破壊によりゲート動作を行わせ、それに関連す
る回路の内部論理を変更する、と単に述べれば十分であ
ろう。該能力は、内部信号を欠陥回路の代替となる置換
回路へとルーティングするために利用される。該能力
は、新たな部品を作製するよりも短い時間及び少ない労
力で修復を行うことができなければ経済的な意味がなく
なるものである。より多くの時間及び労力を要する場合
には、悪い部品を単純に破棄してしまった方がコスト効
率が良い。特に、不良部品における不具合の特定や修復
種類の決定に技術者が介入するのは望ましくない。人間
が介入するのではなく、メモリテスタにおけるアルゴリ
ズム的な機構（プログラム）を開発して、不具合の解析
や修復の試行を行うことができる。修復された部品は、
その場で再テストを行った上でその後の取り扱いを決定
することができる。

【００１０】かかる処理の様式は、メモリテスタの設計
に関して特定の関係を有するものである。テストは、適
当と思われるあらゆる速度で実施されなければならず、
かかる速度は、対象となる部品が動作するよう意図され
た最高速度であることが多い。リアルタイム検出を使用
し、フラグの設定及びテストアルゴリズムの変更を行っ
て、不具合をより詳細に解析することができる。即ち、
正しい動作を検証するために実施されるテストは、その
部品がそもそも何故不具合を生じたのかを知る上で最も
適したテストであるとは限らないのである。最後に、メ
モリテスタは、修復を試みるか否か、また修復する場合
にはそのためにどのような処置を取るかを決定する自動
解析（直ちに実行されるもの又はより広範なテストプロ
セスの終了後に実行されるもの）のためにテストデータ
の履歴（即ち利用可能な記録）を生成する能力を持って
いなければならない。

【００１１】一般に、修復の試行は、少なくとも予備テ
ストにより潜在的な不良範囲又は不良数が判明するまで
延期される。使用可能な置換回路の数は限られており
（見込みによる費用・便益分析(odds-driven cost bene
fit analysis)により決定される数量で、例えば６個程
度であり）、対応可能な範囲を超えた処置を必要とする
部品の修復を試みても意味が無い。ＤＵＴのテストを高
速にかつ不必要な一時停止を行わずに実行する場合に
は、不具合を記述した履歴を生成するために使用される
テスタのメモリが、ＤＵＴのテストの実行に用いられる
速度と同一の高速で動作できなければならないことは明
らかである。本書に記載のメモリテスタでは、かかるメ
モリをＥＣＲ（Error Catch RAM:エラー捕捉RAM）と称
す。

【００１２】動作時に、ＥＣＲは、通常はＤＵＴに供給
されるアドレスと同じアドレスでアドレス指定され、少
なくともＤＵＴと同じデータワードビット幅を有する。
ワード幅は２の累乗（例えば8、16、32）に調節するこ
とができ、かかる調節能力は、それに対応してアドレス
指定能力の逆の変化を伴うものであり、このため、ワー
ド幅とアドレス指定可能位置の数とを乗算すると定数が
得られることになる。

【００１３】ＤＵＴに関するテストチャネル（出力ワー
ド中の１ビット又はその他の対象となる信号）が、期待
される結果に対する比較を行い、又はかかる比較に失敗
した場合には、ＥＣＲ中のそのアドレスにおける対応す
るビットが、使用中の規約に従ってセットされ又は又は
クリアされる。このように構成されるため、ＥＣＲは、
アドレス／チャネルの各組み合せ毎に多ビット値を得る
ことはなく、かかる各組み合わせ毎に単一ビット値の情
報のみを記憶する（これはテスト中に該組み合わせが何
回アクセスされようとも各組み合わせ毎に行われる）。
テスト戦略は、ビットが何を意味するか及び該ビットを
如何にして維持するかに関するものである。ビットは、
多アクセスのテスト全体について「全く失敗しなかった
／少なくとも１回失敗した」といった二分法(dichotom
y)を表すことが可能であり、又は（先に行ったテストと
は異なる場合であっても）最後のアクセス（すなわちテ
スト）の結果だけを表すことが可能である。特定のアド
レス／チャネルについての不具合に関する数量情報が所
望される場合には、その記録のための追加リソース（カ
ウンタ）を割り当てなければならない。

【００１４】従来のメモリテスタではＥＣＲとしてSRAM
が使用されてきた。SRAMは単一の統合化された(unifie
d)アドレスを使用してアクセスされ、任意のアドレス指
定が行われる場合にはDRAMよりも高速であるが、かなり
高価なものでもある。より安価なDRAMは、アドレス指定
された「行」のRAS（行アドレスストローブ）による長
いプリチャージと、それに次ぐアドレス指定された
「列」のCAS（列アドレスストローブ）による指定とを
必要とするよう内部的に構成されている。DRAMは、行が
プリチャージされており、更なるアドレス指定がその行
に沿った列に限定される（すなわち更なるCASは生じる
がRASは生じない）場合には、充分速いものとなる場合
が多い。しかし、テスタ動作に関するかかるアルゴリズ
ム的な制約（ＤＵＴを任意にアドレス指定する能力を阻
害するもの）は許容できない場合が多く、また有用とな
る場合であっても、高速のＥＣＲ動作を実現するために
これに依存することはできない。DRAMを使用することに
よりＥＣＲのサイズを増大させると共にそのコストを削
減できることが望ましく、かかる利益は、より高価なSR
AMに通常期待される速度と同じ速度でDRAMを任意のアド
レス指定で動作させる方法があれば実現することが可能
である。

【００１５】市販部品を購入する消費者としての我々
は、既存のDRAM部品の速度を一桁以上高くすることはで
きない。我々にできるのは、SRAMで望まれる容量に達す
るまでより多くのDRAMを使うことである。SRAMはDRAMよ
りも大幅に高価であるため、この考えは魅力的である。
多重化することが考えられるが、ｎ個の部品を多重化す
れば、これに付随して使用するメモリバスはｎ倍に増大
する。例えば１バスあたり50〜60ピンとした場合の10路
マルチプレクサとなると、必要となる物理的なファンア
ウトの実現を考えただけでも悪夢である。更に、メモリ
全てを１パイル中に配置し、及びエラー捕捉RAMとして
使用するために該メモリに高速書き込みを実現する方法
を見出した場合であっても、これを他の用途（例えばラ
ンダムアクセス速度が低いことが解かっている場合や、
その部品に固有の単純な方法で高速の読み出し及び書き
込みを行うことが所望され、アドレス指定の基本的な様
式が列アドレスの変更のみに限定される場合等）のため
に容易に再構成できることが望ましい。どうすればよい
のであろうか。

【００１６】

【課題を解決するための手段】エラー捕捉RAMとして使
用するためにDRAM処理速度を高くするという課題は、１
グループ中の異なるメモリバンクに対するインタリーブ
信号と、かかるバンクグループ間の多重化との組み合わ
せにより達成される。各々が４バンクから成る３つのグ
ループ間で３路多重化を行い、これに１グループへの信
号トラフィックに関するフレキシブルな４重インタリー
ビング方式を組み合わせることにより、必要となるメモ
リバスを３本のみとしつつ処理速度を１２倍近くに向上
させることが可能となる。マルチプレクサのための次の
グループを選択するためのラウンドロビン戦略は、単純
なものであり、各グループ毎のインタリーブ機構が最後
に割り当てられたタスクを完了するのに必要な時間を確
実に有するようにする。１グループ中の次のアドレスが
該グループ中の先にアクセスされた前のアドレスと同じ
ものであるか、隣接したものであるか、その付近のもの
であるか、又は離れたものであるかにかかわらず、１グ
ループ内の全てのインタリーブされたアクセスは、（該
グループ中の）次のバンクで実施され、またバンク内の
局所性(locality)を達成するためにリアルタイムの高速
アドレス分析を不必要に実行するのではなく単純なラウ
ンドロビン選択により選択される。この構成では、12バ
ンクの各々が利用可能なアドレス空間全体を表し、何れ
の書き込みサイクルも該12バンクのうちの何れか１つに
アクセスすることになる。これは、テスト終了時に12バ
ンク全てを調べてそのＤＵＴのテスト中に生じた不具合
を突き止めなければならないことを意味している。対象
となるアドレス又はアドレス集合の履歴が、12バンク全
体にわたり分散することになるからである。即ち、合格
又は不合格となったアドレスにおけるチャネルを判定す
るために、12バンクの各々に対して読み出し動作を実行
し（各バンク内の位置はアドレスにより決定される）、
これにより生成された12のビット集合の意味を評価しな
ければならない。したがって特定のチャネルは12ビット
で表される（各バンクからの１ビット及びそのバンクの
ワード内のビット位置は当該チャネルによって決ま
る）。

【００１７】しかし、不具合情報を得るために12バンク
の全てを個々に（例えばマニュアルで）調べなければな
らないとなれば厄介である。このため、１つのアドレス
におけるＥＣＲ読み出しサイクル中に12バンク全ての結
果を自動的に「構成」（マージ）して統合化された結果
を生成するユーティリティ機構が提供されている。即
ち、アドレス／チャネルの組み合わせが０であることが
比較に失敗したことを表すものと仮定すると、構成され
た結果のｉ番目のビットは、12ワード（12バンクの各々
から１ワードづつ）の少なくとも１つのｉ番目のビット
が０である場合に限り、０となる。該構成は、一度に全
チャネルについてアドレス単位で行われる。次いで、所
望とあらば、該構成結果を、後の参照に備えて、選択さ
れたバンク（又はおそらくは全てのバンクに同時に）記
憶させることが可能である。これは、対象となるアドレ
スの全範囲（例えばテスト対象となるアドレス空間全
体）にわたりこの動作を実施するループ中に含まれてい
れば、その後の不良解析機構にとって非常に好都合なも
のとなる。構成されたデータが全てのバンクに記憶され
ている場合には、該データを任意の順序で最高速度で読
み出すことができる。更に、構成された結果の完全性(i
ntegrity)の追跡を助ける機構もまた存在し、これによ
り、更なるテストが行われた場合に（すなわち12バンク
全てに対して一斉かつ同時には実施されない書き込み処
理も存在する）更なる構成ステップが（ほぼ確実に）必
要であることを知らせることが可能となる。かかる機構
は、書き込みが行われた最高アドレス及び最低アドレス
や、各種フラグ、及びどのプログラムがＥＣＲアドレス
空間の一範囲を「所有」しているかに関するOSレベルの
情報を追跡するレジスタを伴うものであり、これによ
り、構成処理の管理がフレキシブルになり、必要に応じ
て最小限にし又は拡張することが可能となる。

【００１８】ＥＣＲはまた、４つのメモリセットへと分
割し、その内の２つを「内部」SRAMとし、他の２つを
「外部」DRAMとすることが可能である。勿論、これらの
メモリは全てメモリテスタ内部に存在するものであり、
「内部」及び「外部」なる用語は、集積レベルに関する
ものである。SRAMは、ＥＣＲに関するVLSI（超大規模集
積回路）の集積化部分であり、DRAMは、該VLSIに隣接し
て実装される別個にパッケージ化された部分である。SR
AMの容量はかなり小さいが（例えば１メモリセットあた
り１メガビット程度）、DRAMの容量はかなり大きくて選
択可能なものである（例えば１メモリセットあたり128
〜1024メガビット）。SRAMメモリセットは、常に存在
し、あらゆる適当な目的（ROMであるＤＵＴの期待され
る内容を記憶する等）に使用することができる。DRAMメ
モリセットは、実際には随意選択のものであり、典型的
には修復に通じる後続の解析のための記録を生成するた
めに使用されるが、他にも多様な用途が存在する。テス
タはどちらのメモリをどの用途に利用するかについて、
SRAMとDRAMとの間で強制的に区別することはしない。用
途の判別は主にそのサイズによって決まる。SRAMメモリ
セットは小さいが、DRAMメモリセットは大きい。テスト
プログラムを生成する技術者は、各種メモリセットをど
のように利用するかについて決定を行う。SRAMは、高速
でランダムアクセスを行うことが可能なものであるた
め、複数バンクに関する多重化／インタリーブ機構は含
まず、各SRAMメモリセットはそのままで単一のバンクと
なる。かかるものとして、常に構成されており、別途の
構成機構を必要としないものである。

【００１９】４つのメモリセットの各々は、それ自体の
コントローラを有しており、それらの動作は、ＥＣＲの
異なる動作モードをサポートするよう構成することがで
きる。その１つの側面は、メモリセットコントローラが
サポートするメモリ関連トランザクションの類に関連す
るものである。メモリセットコントローラのメモリ側で
は、個々のメモリサイクルをその性質において「読み出
し」又は「書き込み」として分類できることは事実であ
る。しかし、メモリセットコントローラのシステム側で
は、該メモリセットコントローラは、幾つかの異なる様
式のメモリトランザクションを判別することができる。
かかるトランザクションには、下記のものが含まれる。 （A）異なる時点で書き込まれたデータについて「ステ
ィッキーゼロ(sticky zero)」を実施するオーバーレイ
書き込み動作。１つのアドレスにおける何れかのビット
位置がこのモード中に書き込まれた０を有する場合に
は、該アドレスにおける該ビット位置への０の書き込み
に続いて１の書き込みが存在した場合であっても、該ア
ドレスの該ビット位置は、その読み出し時に０を生成す
ることになる。 （B）アドレス指定されたデータの供給されたデータに
よる厳格な置換（すなわち通常の書き込み）であるオー
バーライト書き込み。 （C）メモリセットが外部メモリセットである場合に全
てのバンクに同じデータを書き込むシステム書き込み。 （D）そのメモリセットが外部メモリセットである場合
に全てのバンクから構成を行う解析読み出し。 （E）メモリセットが外部メモリセットである場合に選
択されたバンクからデータを読み出すバッファメモリ読
み出し。 これらの様式のメモリトランザクションは、内部SRAM及
び外部DRAMの両方で各々に実行可能である。事実上の唯
一異なる点は、処理の完了までに要する時間、及び上記
説明が「全てのバンク」を指しているか「選択バンク」
を指しているかの認識である。ターゲットメモリセット
が内部SRAMである場合には、該ターゲットメモリセット
は１バンクのメモリであり、該メモリは「全ての」バン
クであると同時に「選択された」バンクでもある。よっ
て、明らかなように、ソフトウエアを使用してこれらの
メモリセットを全てがSRAMであるかのように（ともかく
基本的には）同等に扱うことができる一方で、様々なメ
モリセットコントローラの内部的な動作の何らかの相違
点を期待する理由が存在する。

【００２０】DRAMメモリセットには更なる構成上の特性
が存在する。外部DRAMメモリセットの場合には、上述し
た多重化及びインタリーブモードによって完全なランダ
ムアクセスを最高100MHzの速度で行うことができる。速
度が33MHzを超えないことが判明している場合には、そ
の一層低い速度で３倍の深度(depth)を提供するようＥ
ＣＲの外部DRAMメモリセットの内部動作を構成すること
が可能である。これは、グループ間の多重化を排除して
より大きな１グループのみでのインタリーブを優先する
ことにより実現され、この場合には、多重化処理の一部
として使用されていたバンクイネーブルビットを通常の
アドレスビットとして使用して、残っている１グループ
のアドレス空間の大きさを増大させることが可能とな
る。最後に、ＤＵＴのテストが「リニア」アクセスモー
ド（１つのRASと多数のCAS）に適するものである場合に
は、テスタの動作可能な最高速度でＤＵＴのテストを実
施する場合であっても、メモリ深度を12倍にすることが
可能となる。これは、一度に１つのバンク中でアドレス
指定することを優先してインタリーブ機能を排除するも
のであり、リニアアドレシングで使用される場合のDRAM
特有の特性が故に可能となる。

【００２１】他の可能なフレキシブルな再構成能力とし
て、複数の外部DRAMメモリセットを組み合わせて１つの
メモリセットにして、他の（例えば速度に関連する）動
作モードに関わり無く該組み合わせを行う前の各セット
の２倍の深度を持たせることが挙げられる。これは、内
部SRAMメモリセットにも実施することが可能である。

【００２２】

【発明の実施の形態】まず、図１を参照するが、ここに
は本発明の原理に基づいて構築された不揮発性メモリテ
ストシステムの概略ブロック図が描かれている。特に図
示のシステムは、一度に最高36個の個別のＤＵＴをそれ
ぞれ最高64のテスト個所について同時にテストすること
ができるものであり、64箇所よりも多いテスト個所を持
つＤＵＴをテストするためにテストリソースの集合の各
構成要素を結合させることが可能となるように再構成を
行う機能を備えている。これらのテスト個所は、未だ分
割・パッケージ化されていない集積回路ウェハの一部分
上の位置とすることも、パッケージ化された部品のピン
とすることも可能である。該「テスト個所」なる用語
は、信号を印加すること（例えば給電、クロック、デー
タ入力）ができる、又は信号を測定すること（例えばデ
ータ出力）ができる電気的な部位を指す。本書では当業
界の慣習に従い、テスト個所を「チャネル」と称するこ
ととする。上述の「共に結合されるべきテストリソース
の集合」なる用語は、36個もの多数のテストサイトを指
していることが理解されよう。この場合、各テストサイ
トは、テストサイトコントローラ4、（64チャネルの）
ＤＵＴテスタ6、及びＤＵＴ14との実際の電気的な接続
を行う（64チャネルの）ピン電子部品集合9を含んでい
る。ＤＵＴのテストに64本以下のチャネルを要する場合
には、該ＤＵＴのテストには単一のテストサイトで充分
であり、かかる場合を、例えば「テストサイト＃1（図
１に示す）が『シングルサイトテストステーション』を
形成する又は『シングルサイトテストステーション』と
して動作する」と表現する。一方、上述した再構成が何
らかの形で行われる場合には、２つ（または３つ以上）
のテストサイトが共に「結合」されて、128チャネルを
有する一層大型の同等のテストサイトとして機能する。
したがって、この場合を、やはり図１を参照して、例え
ば「テストサイト＃35及び＃36が『２サイトテストステ
ーション』を形成する」と表現する。

【００２３】次に逆の場合について簡単に考察するが、
この場合に、１つのＤＵＴをテストするのにテストサイ
ト全体が必要になる、又は１つのテストサイトが１つの
ＤＵＴしかテストできない、と考えるべきではない。１
つのウェハが２つのダイ（おそらくは互いに隣接するも
のであるが必ずしもそうである必要はない）を含み、そ
のテストチャネル要件の和が64以下であると仮定する。
両方のＤＵＴを単一のテストサイトでテストすることが
できる。これが可能なのは、各テストサイトが汎用的な
プログラム能力を有するからである。該テストサイトに
より実行されるテストプログラムは、該テストサイトの
リソースの一部が一方のＤＵＴのテストに使用されると
共に他の部分が他方のＤＵＴのテストに使用されるよう
に書くことが可能である。結局のところ、先に述べた２
つのＤＵＴの論理的な結合である第三のＤＵＴが存在す
る場合に、該第三のＤＵＴを単一のテストサイトでテス
トすることができ、したがってその「構成要素であるＤ
ＵＴ」をそのまま同様にテストすることができるはずで
ある、と考えることができる。唯一の違いは、第三のＤ
ＵＴに対する統合的な回答ではなく（即ち、第三のＤＵ
Ｔのどの部分が不合格になったかを問題とするのではな
く）、２つの「構成要素であるＤＵＴ」がそれぞれ合格
したか不合格となったかが別個に追跡される、というこ
とである。この「シングルサイト・マルチテストステー
ション」能力は、従来から利用されているものであり、
ここに説明したのは、完全を期すためと、２つ以上のテ
ストサイトを結合するという概念と比較した場合に混乱
や誤解を生じないようにするためである。

【００２４】この再構成の概念が存在しない場合には、
テストサイトとテストステーションとの間には何等の相
違も存在しないことになり、何れか一方の用語を使用す
れば良いことになる。しかし、明らかなように、この概
念によれば、テストステーションの数は必ずしもテスト
サイトの数と同じになる必要はない。過去においても、
１つのテストサイトを分割してより多数のテストステー
ションを生成する（ＤＵＴが１つのテストサイトを使い
切るほど複雑ではない場合等）ことにより双方の数が違
う場合があった。しかし、ここでの数の違いは、複数の
テストサイトを１つに結合してマルチサイトテストステ
ーションを形成する（ＤＵＴが単一のテストサイトでテ
ストするには複雑過ぎる場合）ことによるものである。

【００２５】説明を先へ進めると、テストシステムコン
トローラ2は、システムバス3により、最高36個のテスト
サイトコントローラ（＃1〜＃36）4a〜4z（添字a〜zは2
6文字であって36に対応しないが、数字符号の後に付け
る接尾記号としては、まぎらわしい数字を使用するより
好ましいと考えた）に接続される。テストシステムコン
トローラ2は、不揮発性メモリのテストタスクに関する
好適なテストシステム制御プログラムを実行するコンピ
ュータ（例えばNT（商標）を実行するPC）である。テス
トシステム制御プログラムは、所望のテストを行うため
の仕事（及び複雑性）を階層的に分割した形で最高レベ
ルの抽象概念を表すものである。テストシステムコント
ローラは、異なるテストサイトでどのプログラムが実行
されているかを判定し、また必要に応じてテストプロー
ブ及びＤＵＴを動かすロボットシステム（図示せず）を
監督する。テストシステムコントローラ2は、「幾つか
のテストサイトがシングルサイトテストステーションと
して動作するようにプログラムされ、他のテストサイト
が共に結合されてマルチサイトテストステーションを形
成するようにプログラムされる」という概念をサポート
する形で機能することができる。明らかに、かかる状況
では、テストされるべき複数の異なる部品が存在し、該
異なる部品に異なるテストを用いることが最も望まし
い。同様に、全てのシングルサイトテストステーション
が同じ様式の部品をテストしなければならないという要
件は存在せず、マルチサイトテストステーションにもか
かる要件は存在しない。したがって、テストシステムコ
ントローラ2は、必要とされるテストサイトの結合を実
施するためのコマンドを発行し、次いで使用される様々
なテストステーションのための適切なテストプログラム
を呼び出すようプログラムされる。テストシステムコン
トローラ2は更に、テストにより得られた結果に関する
情報を受信して、不良品を破棄するための適切なアクシ
ョンを起こすことができるようにし、また、例えば工場
設備における製造プロセスを制御するために使用するこ
とが可能な様々な解析に関するログを維持できるように
する。

【００２６】テストシステム自体は、かなり大型で複雑
なシステムであり、一般にロボットサブシステムを含
み、これによりウェハをステージ上に搭載し、続いてピ
ン電子部品9に接続されたプローブの下方に１つ又は２
つ以上の未来のダイ(future die)（すなわちダイシング
されていないウェハ）を順次位置決めし、該位置におい
て該未来のダイがテストされる。テストシステムはま
た、適当なキャリア上に搭載されたパッケージング後の
部品のテストにも使用することができる。以下で説明す
るように、１テストステーションの形成に幾つのテスト
サイトが用いられるか、又は１テストサイトに幾つのテ
ストステーションが存在するかにかかわらず、使用され
る各テストステーション毎に少なくとも１つのテストサ
イトコントローラが存在することになる。テストサイト
コントローラは、例えば36〜64MBのプログラム・データ
組み合わせメモリを有し、ＶＯＳ（VersaTest O/S；こ
れは、不揮発性メモリをテストするための早期の製品
（例えばアジレント社のV1300,V3300）にも使用されて
いる）と呼ばれる所有権を主張できる(proprietary)Ｏ
Ｓを実行するインテル社製のi960プロセッサ等の組込型
装置である。しばらくの間、シングルサイトテストステ
ーションについてのみ考えることとする。具体的な事例
として、テストサイト＃1がテストステーション＃1とし
て機能してWHIZ社製(WHIZCO)部品番号0013をテストする
ものとする。そのテスト計画は、100種類程度の異なる
タイプのテスト（電圧レベル、パルス幅、エッジ位置、
及び遅延の変更及び監視、並びに選択されたパターンの
情報の単純かつ大量の記憶及び読出）を含み、各タイプ
のテストは、該ＤＵＴについて何百万もの別個のメモリ
サイクルを伴うものである。最高レベルにおいて、テス
トシステムのオペレータは、テストステーション＃1を
使用してWHIZ社製0013のテストを開始するようテストシ
ステムコントローラ2に命令する。テストシステムコン
トローラ2は、その処理の過程で、関連するテストプロ
グラム（例えばTEST_WHIZ_13）を実行するようテストサ
イトコントローラ＃1(4a)（すなわち組込型（コンピュ
ータ）システム）に指示する。そのプログラムがテスト
サイトコントローラ＃1の環境において利用可能である
場合には、該プログラムが単純に実行される。同環境に
おいて利用可能でない場合には、該プログラムはテスト
システムコントローラ2により供給される。

【００２７】ここで,基本的には、プログラムTEST_WHIZ
_13は完全に自蔵式のものとすることが可能である。し
かし、その場合には、該プログラムはほぼ確実に大きな
ものとなり、このため、テストサイトコントローラ4a内
の組込型システムのプロセッサがこれを充分に高速で実
行してテスト結果を所望の速度で生成することが困難と
なり、また同テスト結果をＤＵＴのメモリサイクル毎に
均一な速度で生成することさえ困難となる。したがっ
て、書き込まれるべき又は読み出し処理で期待される一
連のアドレス及びそれに関連するデータを生成する低レ
ベルのサブルーチンタイプのアクティビティは、ＤＵＴ
テスタ6中にあるプログラム可能なアルゴリズム的な機
構により必要に応じて生成されるが、これは、テストサ
イトコントローラ4内の組込型システムにより実行され
るプログラムと同期して動作する。これを、低レベルサ
ブルーチン風のアクティビティとＤＵＴメモリサイクル
を開始させるタスクとをＤＵＴ14のハードウェア環境に
一層近い機構（ＤＵＴテスタ）へとエクスポートするこ
とであると考える。この場合、概して言えば、テストシ
ステムコントローラ2は、テストサイトコントローラ2に
テストプログラムを供給する場合には必ず、該テストサ
イトコントローラのためのプログラミングにより記述さ
れ又は必要とされる全体的なアクティビティの達成に必
要となる適切な低レベル実行ルーチン（恐らくはテスト
対象となるメモリに固有のものとなる）も、対応するＤ
ＵＴテスタへ供給する。該低レベル実行ルーチンは「パ
ターン」と呼ばれ、（高レベルプログラミング言語にお
ける関数や変数に名前があるのと同様に）これらにも一
般的な名称が付けられる。

【００２８】各テストサイトコントローラ＃n（4）はサ
イトテストバス＃n（5）により対応するＤＵＴテスタ＃
n（6）へと結合される。テストサイトコントローラは、
サイトテストバス5を使用して、ＤＵＴテスタの動作を
制御し、及びそこからテスト結果に関する情報を受信す
る。ＤＵＴテスタは、テスト計画に含まれる様々なＤＵ
Ｔメモリサイクルを高速で生成することが可能であり、
またメモリ読出サイクルの結果が期待通りのものである
か否かを判定する。基本的には、テストサイトコントロ
ーラから送られたコマンド又は動作コード（名前が付さ
れたパターン）に応じて、対応する有用な読出及び書込
ＤＵＴメモリサイクルのシーケンスが開始される（例え
ば対応するパターンが実行される）。概念的には、ＤＵ
Ｔテスタ6の出力は、ＤＵＴへ印加されるべき刺激情報
であり、ＤＵＴテスタ6はまたそこから返される応答情
報を受信する。この刺激／応答情報7aは、ＤＵＴテスタ
6aとピン電子部品＃1のアセンブリ9aとの間で交わされ
る。ピン電子アセンブリ9aは、ＤＵＴ14へ接続すること
が可能な最高64のプローブをサポートする。

【００２９】上述した刺激情報は、ＤＵＴテスタで使用
されている何らかのファミリの論理素子の電圧レベルに
従って表現される一連の並列ビットパターン（例えば一
連の「送信ベクトル」及び期待される「受信ベクト
ル」）である。刺激／応答内のビット位置とダイ上のプ
ローブとの間には構成可能なマッピングが存在し、該マ
ッピングはＤＵＴテスタ6が把握している。個々のビッ
トは、そのタイミング及びエッジ配置に関しては正しい
ものであるが、マッピングに加えてそれらをＤＵＴへ印
加する前に電圧レベルをシフトさせる必要がある場合も
ある。同様に、刺激に続いてＤＵＴ内で生成される応答
もまた、ＤＵＴテスタへ送り返すのに適した状態になる
前にバッファリング及び（逆）レベルシフトを必要とす
る場合もある。これらのレベルシフトタスクは、ピン電
子部品9aの範疇にある。WHIZ社製0013のテストに必要と
なるピン電子部品の構成は、AMCE社製の部品や恐らくは
WHIZ社の他の部品のテストを行うために利用することは
できないと思われる。このため、ピン電子アセンブリ構
成もまた構成可能である必要があり、かかる構成可能性
がPE構成ライン8aにより提供される、ということが理解
されよう。

【００３０】以上、１つのＤＵＴをテストするために単
一のテストサイトがどのように構築されるかについての
構造的な概要を述べた。次に、動作させるべきテストサ
イトが多数存在する場合に生じる問題について触れる。
前置きとして、まず多数のテストサイトを有するテスト
システムを構築するための好適な実施形態について説明
する。以下に記載する情報の幾つかは、多くの点で、顧
客の嗜好に関する市場調査の結果や費用便益分析の結果
に基づく選択上の問題である。したがって、かかる事項
の何れか１つを構築するには、明確な選択を行う必要が
あり、また該選択を一旦行うと、システム全体を通じて
明白な特定の結果が得られる。ここでは、テストシステ
ムのハードウェア特性のより広範囲な概要を少なくとも
一般的な形で説明するのが有用であると思われる。かか
る特性の幾つかは不確定なものであるが、それらに関す
る知識は、本発明を説明する上で提示する様々な例を理
解する上での一助となろう。

【００３１】まず始めに、４個の比較的大型のカードケ
ージを想定する。各カードケージは、電源及び水冷機構
（クリーンルーム環境ではファンは汚染源となり得る）
に加えて、マザーボード、前面、及び背面を有する。各
カードケージには最高９個のアセンブリを挿入すること
ができる。各アセンブリは、テストサイトコントロー
ラ、ＤＵＴテスタ、及びピン電子部品を含む。テストサ
イトコントローラがどのように結合するかについての一
般的な概略を説明する。該結合には、幾つかのバスを使
用してディジーチェーンを作ることが含まれる。

【００３２】本題から若干それるが、最初にこの「ディ
ジーチェーン」について簡単に触れる。システム構成要
素A,B,C,Dが存在する場合を考察する。これらがこの順
番で共にディジーチェーン接続されているものと想定す
る。この場合には、Aを出てBに達する情報又は制御経路
が存在し、該Bは、該Bを出てCへ達するトラフィックを
選択的に通ることができ、該Cは、Dに達するトラフィッ
クを選択的に通ることができる。同様の構成が他方向の
トラフィックにも存在し得る。ディジーチェーン接続
は、優先順位機構を作るために採用されることが多く、
ここでは、様々なテストサイトコントローラ間にマスタ
／スレーブ関係を作るために使用する。ディジーチェー
ン方式による通信構成に添字として「BUS」ではなく「D
SY」を付した。このため、例えば「コマンド／データ B
US」ではなく、「コマンド／データDSY」となってい
る。また、情報が「Bへと入り、選択的に通過する」と
いう概念は、そのトラフィックが送られる前に別の一組
の導体上に該トラフィックが複製されることを示唆する
場合がある。そうすることもできるが、性能上の理由か
ら、これはどちらかと言えばアドレス指定可能なエンテ
ィティを有する通常のバスである。プログラム可能なア
ドレスマッピング構成及び下流側のテストサイトコント
ローラの一部を「スリープ」状態にする能力により、単
一のバスを論理的に複数のディジーチェーンであるかの
ように見せる（すなわち機能させる）ことができる。最
後に、ディジーチェーンはコマンド及び制御情報の経路
として高い性能を有するものであることが理解されよ
う。もしそうでない場合には、マスタ・スレーブの組み
合わせ（マルチサイトテストステーション）がシングル
テストサイトと同じ速度で動作することは期待できな
い。ディジーチェーン性能の利益を得るために、様々な
DSYはそれぞれのカードケージの外には出ない。これを
実施するために、どの（したがって幾つの）テストサイ
トを結合することができるかについて幾つかの制限が設
けられる。基本的には、かかる制限に関する根本的な必
要性は存在せず、また技術的な実施可能性の決定的な欠
如が存在するわけでもない（即ち実施可能である）。す
なわち、単に、１つのカードケージ内に既に９個のテス
トサイトが存在するので、DSYの延長は、多大なコスト
を追加して僅かな追加の利益を得ることにしかならな
い、ということである。

【００３３】ここで図１の説明に戻り、様々なテストサ
イトコントローラ4a〜4zについて考察するが、該コント
ローラは、合計４個のカードケージ中にそれぞれ９個づ
つ、分散収容される。これらを4a〜4f、4g〜4m、4n〜4
t、4u〜4zとする（先にも述べたように、アルファベッ
トは本来26文字しかないが、更なる10文字がその中のど
こかに存在するものと想定する）。CMD／DAT DSY17a
（コマンド／データディジーチェーン）は、１つのカー
ドケージ中にあるテストサイトコントローラ4a〜4fを相
互接続し、別のCMD／DATA DSY17bは、別のカードケー
ジ中にあるテストサイトコントローラ4g〜4mを相互接続
する。残りのカードケージにおいてもテストサイトコン
トローラ4n〜4t及び4u〜4zに同様の構成がそれぞれ存在
する。先にも述べたように「DSYがカードケージを出な
い」とは、そのDSYを実際に形成するバスの最終端がそ
のカードケージを出ずに他のカードケージ内の次のセグ
メントの先頭になる、ということである。かわりに、テ
ストシステムコントローラ2からのシステムバス3が全て
のテストサイトコントローラに達しており、各テストサ
イトコントローラが、カードケージを出ないDSYセグメ
ントの先頭でマスタになることが可能である。

【００３４】ここまで説明して来たCMD／DAT DSY17a〜1
7dは、それぞれのテストサイトコントローラ4a〜4zの間
に存在する。SYNC／ERR DSY18a〜18d及びＤＵＴテスタ6
a〜6zも同様の構成である。SYNC／ERRDSY18によって運
ばれる同期・エラー情報により、複数のＤＵＴテスタが
同期して動作することができる。これら２種類のディジ
ーチェーン（17,18）は、若干異なる種類の情報を搬送
するものではあるが、その各々は、１つ又は２つ以上の
テストサイトを結合して１つのテストステーションを形
成するための同一の全体的な機構の一部として存在する
ものである。

【００３５】次に図２の説明に進む。同図は、図１のＤ
ＵＴテスタ6の概略を示す拡大ブロック図である。これ
は最高で36個設けられるものであるが、ここではそのう
ちの１つを説明する。図２を一目見れば明らかなよう
に、概略ブロック図にしては相当な数の構成要素が描か
れている。ＤＵＴテスタ6に含まれるものであってこの
ブロック図に描かれた要素の中には、機能的に非常に複
雑であって市販品として容易に入手できないものもあ
る。ここで２つの点について明記しておく。第一に、図
２の主要目的は、不揮発性メモリテストシステム1全体
の重要な動作環境の基本的な特性を説明することにあ
る。図３以降の図に関連して詳細に説明する本発明は、
図２に基づいて以下に説明する機構の延長線上にあるも
のか、又はその存在根拠を図２に見出すことができる新
たな機構である。何れにしても、この説明を書いている
段階では読者がこれらの機構のどれに直面するかは明確
にはわからない。現時点での目標は、様々な実施例の多
数の異なる詳細説明の開始点として簡潔でありながら充
分な情報を提供することより機構の各々を簡明かつ適正
に説明することである（異なる発明の各々について全て
を開示する長い明細書とは対照的なものである）。第二
に、拡大又は拡張した実施例の中には、図２に示した一
般的な規則に準じてはいるものの、その単純な事例とは
整合しない情報を含むものもある。しかし、これは誤り
や決定的な矛盾ではなく、全体像を完全な縮小版で表す
ように物事を簡略化して示すことが時に困難又は不可能
な場合があるからである。この状況は道路地図と似てい
る。例えばコロラド州の標準サイズの地図では、州間高
速自動車道I‐70に乗って東へ向かえば、デンバーでI‐
25に入って北へ向かうことができることがわかる。これ
は左折のように見える。実際、昔は左折であったが、現
在は違う。このインターを詳しく記した地図を見ると、
一連の部分的進路変更と割り込み車線が示されている。
しかし標準サイズの道路地図が間違っていると言う者は
いない。このレベルの抽象性においては正しいからであ
る。同様に、図２は相当詳しく描かれているようではあ
るが、実際は中程度の抽象性で描かれた簡略図であり、
一見「左折」に見える部分でも、実際には単純な「左
折」とは言えない場合もあるのである。

【００３６】図１に示したように、ＤＵＴテスタ6への
主な入力は、テストサイトバス5であり、該バスは、対
象となるＤＵＴテスタ6に関連するテストサイトコント
ローラ4を起点とするものである。テストサイトバス5は
マイクロコントローラシーケンサ19に結合され、該シー
ケンサは、特殊用途向けマイクロプロセッサの類とする
ことが可能である。該シーケンサは、プログラムメモリ
中に記憶されたプログラムをフェッチし、該プログラム
メモリは、マイクロコントローラシーケンサ6内部のメ
モリ（PGM SRAM20）又はその外部のメモリ（外部DRAM2
1）とすることが可能である。これらの２つのメモリ
は、プログラムカウンタ（又は命令フェッチアドレス）
として働く基本的に論理的に共通のアドレス63によりア
ドレス指定され、また何れも実行すべきプログラムのソ
ースではあるように思われるが、留意すべきは、（1）
あらゆる所与の期間において何れか一方のメモリのみが
命令フェッチメモリサイクルを実行し、（2）実際にこ
れらメモリは電気的に異なる信号によってアドレス指定
される、という点である。SRAMは高速であり、真のラン
ダムアクセスが可能なものであるが、マイクロシーケン
スコントローラ19（大型IC）内の貴重な空間を使用する
ため、そのサイズは限られたものとなる。外部DRAMは、
調節可能なかなりの容量で構成することができるが、リ
ニア実行により分岐無しで連続領域をアクセスする場合
に限り高速動作するものである。SRAM20におけるプログ
ラミングは、アルゴリズム性の高いものが多いが、外部
DRAM21は、アルゴリズム的なプロセスでは容易に生成で
きないもの（初期化ルーチンやランダム又は不規則デー
タ等）に最も適している。

【００３７】マイクロコントローラシーケンサ19が実行
する命令語はかなり長いものである（208ビット）。こ
れは13個の16ビットフィールドから構成される。これら
のフィールドは、マイクロコントローラシーケンサ19の
外部機構のためのフェッチされた命令情報を表すことが
多い。かかるフィールドは、それぞれに関連する機構専
用のものである。一組のＡＬＵ命令22が、８個の16ビッ
トＡＬＵ24の集合体へと印加され、他のＡＬＵは、ＤＵ
Ｔテスタ内に分散する他の様々な機構へと分配される。
後者の状態を「各種制御値及び命令」42と記したライン
で示す。

【００３８】８個の16ビットＡＬＵ24の各々は、それに
関連する16ビット結果レジスタ（各ＡＬＵは別の幾つか
のレジスタも含む）の周囲に構築された従来の算術命令
のレパートリーを有する。それら結果レジスタの内の３
つ及びそれぞれに関連するＡＬＵは、Ｘ、Ｙ、及びＺア
ドレス成分27を生成するためのものであり、該アドレス
成分は様々に組み合わされて、ＤＵＴへ供給される完全
なアドレスになる。８つのＡＬＵ／レジスタ（DH及びD
L）のうちの更なる２つは、上位部分（DH）と下位部分
（DL）とに分かれた32ビットデータパターン28をアルゴ
リズム的に生成するのを助けるものである。最後の３つ
のＡＬＵ／レジスタ（Ａ,Ｂ,Ｃ）は、カウンタとして使
用され、様々なプログラム制御フラグ25の生成に寄与す
る。該プログラム制御フラグは、プログラムで指定され
た繰り返し回数又は他の数値的な条件が満たされた時点
で実施されるプログラム制御及び分岐を支援するもので
ある。これらプログラム制御フラグ25は、マイクロコン
トローラシーケンサ19へと返され、該シーケンサにおい
て、マイクロプロセッサを熟知する者にとって周知の態
様で命令フェッチアドレスの値に作用することになる。
また各種の「その他のフラグ」55も存在し、これらもプ
ログラム分岐の生成に用いることができる。これらは、
フェッチされた命令語の異なるフィールドにより制御さ
れるＤＵＴテスタ6内の他の様々な機構を起点とするも
のである。１つの特定の更なるフラグを別アイテムVEC_
FIFO_FULL26として更に示す。より簡略化した他の図で
は、該フラグはその他のフラグ55に包含されている。こ
れをここで別個に示したのは、マイクロコントローラシ
ーケンサ19の処理の一側面の説明を助けるためである。

【００３９】VEC_FIFO_FULLの機能は、マイクロコント
ローラシーケンサ19によるプログラムの更なる実行を
（一時的に）停止させることである。マイクロコントロ
ーラシーケンサ19によりフェッチされた命令と、ＤＵＴ
へ印加するようテストベクトルを最終的に渡す機構との
間には、多数のパイプラインステージが存在する。更
に、ベクトルがＤＵＴへの印加に向けて搬送される際に
該ベクトルに付随するバゲージ(baggage)は、最終的な
ベクトル印加速度又は各ベクトルの持続時間に関する情
報をその一部に含んでいる。したがって、ＤＵＴへのベ
クトル印加速度は、一定である必要はなく、特に、１グ
ループのベクトルの印加時間は、その生成に要した時間
よりも長くなることが可能である。マイクロコントロー
ラシーケンサは、単純にプログラムをその最高速度で実
行する。しかし、パイプラインがほぼ制限なく柔軟性を
有する必要が生じないように、「ベクトル消費」速度は
「ベクトル生成」速度と平均で等しくなければならな
い。以下に説明するアドレスマッパ29の出力にはベクト
ルFIFO45が存在し、これが、パイプラインにおける柔軟
な容量として作用する。信号VEC_FIFO_FULLは、パイプ
ラインの先頭における新たなベクトルの生成の一時的な
中断を生じさせることでパイプラインにおける限られた
ステージ数の超過を防止するために使用される。

【００４０】更に説明を続けると、（3×16＝48ビット
の）Ｘ、Ｙ、及びＺアドレス成分27がアドレスマッパ29
へ印加される。アドレスマッパ29の出力は、順序付けさ
れた48ビットアドレス空間におけるアドレス値に対し
て、予め選択されたほぼ任意の再構成を行ったものであ
る。この理解を助けるために本題から離れるが、このア
ドレスマッパ29を48ビットアドレス空間を完全に占有す
る(populate)メモリとし、各アドレスに48ビット値が保
持されているものと想定する（かかるメモリを現在実現
しようとすれば大型冷蔵庫大となるであろうが、このこ
とは一時的に無視して考える）。かかるメモリが存在す
る場合には、与えられたあらゆるアドレスを他の任意に
選択された48ビット値（後に置き換えアドレスとして使
用できるもの）へとマッピングすることが可能なルック
アップテーブルが実現する。かかるアドレスマッピング
が望まれる理由は、Ｘ、Ｙ、及びＺアドレス成分が、一
般に、１つの大型リニアデコーダで実施するのはほぼ不
可能と思われる特定のＤＵＴの内部構造に関して有用な
意味を有することにある。行、列、層、ブロック又はペ
ージといった概念は、テストエンジニアにとっては非常
に便利なものであり、物理的に近い位置で生じた不具合
は、それらのＸ、Ｙ、及びＺアドレスにおいて対応する
近接性を有している可能性がある。かかるテスト結果に
おけるパターンは、何が悪いのかを評価し、欠陥部分の
動作を予備部分の動作へと分岐させるよう設計レベル又
は製造レベルで再プログラミングを行って該欠陥部分を
修復する上で、非常に貴重なものである。かかる考えか
ら２つの問題が生じる。第一の問題は、48ビットを組み
合わせてＤＵＴへ印加すべき実際のビット数（例えば32
又は16）まで減じる点である。この組み合わせ(pairin
g)がどのように行われるかを簡単に説明すると、概して
言えば、Ｘからその多数のビットを取得し、Ｙから多数
のビットを取得し、及びＺから残りのビットを取得す
る、ということである。しかしこれは完全なものではな
く、これが第二の問題となる。その理由は、幾つかのア
ドレスが、別の回路部分の左右方向の（又は左右及び上
下方向の）鏡象をなす回路内に位置する可能性があるこ
とにある。これは、逐次のアドレス値が該回路内の物理
的な順序になっている限り、該ビットが意味するところ
を再構成する効果を有するものとなる。このチップレイ
アウト特性は何回も生じ得るものであり、１グループの
ビット（例えばＹ）が如何に解釈されるかは、それに付
随する他のビット（例えばＺ）の値によって決まる可能
性があると言える。アドレスマッパ29は、生のＸ、Ｙ、
及びＺアドレスを「再パッケージ化」してこの種の状況
を反映させることを可能にするために設けられたもので
あり、これは、かかる内部的なアーキテクチャ構成を有
するメモリをテストする者にとって利益となる。これが
実際にどのように行われるかについて説明する。アドレ
スマッパ29は、相互接続された相当数のマルチプレクサ
から構成される。これは、上記で説明の便宜上一時的に
仮定したメモリ空間完全占有型のメモリデコード機構の
任意ルックアップテーブルの挙動を完全に実施すること
はできない。しかし、Ｘ、Ｙ、及びＺアドレス成分のサ
ブフィールドを必要に応じて再配置することができる。
これは、48ビットから実際に必要な数への削減を組み合
わせにより行う更に別の機構が存在するからである。ア
ドレスマッパ29は、３つの16ビット（アドレス）ルック
アップテーブルを更に有しており、これらにより、局所
的な範囲内で限られた任意マッピングを実施することが
可能となる。

【００４１】アドレスマッパ29のマッピングされたアド
レス出力30は、補助RAM31及びエラー捕捉RAM32へアドレ
スとして印加される。該補助RAM31及びエラー捕捉RAM32
は、それぞれ別個の機能を有するものであるが、一つの
より大きなRAMにおける選択可能なパーティションとし
て実施することが可能である。マッピングされたアドレ
ス出力30はまた、後に説明するアドレスビット選択回路
37にも１つの入力として印加される。

【００４２】ここで補助RAM31について考察する。その
機能は、ＤＵＴへと印加することが可能なデータパター
ン33及びアドレス34を保持することである。これらは、
若干異なる態様で扱われ、及び異なる場所で使用される
ため、論理的には補助RAM3の別個の出力である（補助RA
M31は「デュアルポートメモリ」ではないが、好適に
は、幾つかのバンクから構成され、それらの出力が複数
のマルチプレクサに印加される）。この場合には、記憶
データ33を補助RAM31の１つのバンク内又は１つのアド
レス範囲内に保持し、記憶アドレス34を別のバンク内に
保持することが可能である。更に、補助RAM31への書き
込みを行う機構を明確に図示していないが、これは、実
行中のプログラムの命令でテストサイトコントローラ4
により実行されるアドレス指定されたバスの動作により
行われる（図が非常に見にくくなるために省いたが、
「リングバス」と呼ばれるいわば「床下」の「ユーティ
リティサービス」バスが存在し、これが図２に示すあら
ゆる部分に通じている）。

【００４３】エラー捕捉RAM32は、補助RAM31に印加され
たアドレスと同じアドレスによりアドレス指定され、エ
ラーに関する情報を記憶し読み出すものであり、その動
作は、後述するポストデコード回路と連係して実施され
る。補助RAM31からの経路33,34と同様に、エラー捕捉RA
M32への経路61及びエラー捕捉RAM32からの経路62は、リ
ングバス（図示せず）により配信される構成情報に従っ
たマルチバンクメモリ（エラー捕捉RAM32）からの多重
化出力であることが好ましい。

【００４４】データマルチプレクサ35は、その入力とし
て、補助RAM31からの記憶データ出力33と共に、ＡＬＵ
集合24中のレジスタDH,DLからのデータ28を有してい
る、という点に留意されたい。データマルチプレクサ35
は、これらの入力（28,32）の何れか一方を選択してそ
の出力38として提供し、該出力38が２つのベクトル成分
の何れか一方として（他方のベクトル成分はアドレスビ
ット選択回路37の出力39となる）送信ベクトルマッパ／
シリアライザ／受信ベクトルデータ比較回路40へと印加
される。データマルチプレクサ35は、この選択をPGM SR
AM20に記憶されている値36に従って行う。

【００４５】回路40は、３つの機能を実行することがで
きる。該３つの機能とは、ベクトル成分（38,39）を組
み合わせて、ＤＵＴへ印加（伝送）されることになるベ
クトル全体を順序付けされた論理的な表現で生成するこ
と、送信ベクトルの論理的な表現の順序付けされたビッ
トと、ＤＵＴへ信号（該ベクトル中のビット）を届ける
ために該ＤＵＴに接触するピン電子部品（例えばプロー
ブチップ等）の実際の物理的なチャネル番号との間に動
的な任意の対応付け（マッピング）を実施すること、及
びＤＵＴに対して別個に順序通りに（シリアル化して）
印加されるよう論理ベクトル全体を分割する際にコンパ
イラと協働することである。かかる機能のうち何れが実
行されるかは、SRAM41からの制御信号により決定され、
該SRAM41は、マイクロコントローラシーケンサ19により
フェッチされる208ビット命令中の１フィールドに従っ
てアドレス指定される。回路40の出力は、最高64ビット
のベクトル44であり、これがベクトルFIFO45へと印加さ
れる。該ベクトルFIFO45は、それが一杯になった際に信
号VEC_FIFO_FULL26を生成する。該信号の意味及び用途
は先に説明した通りである。期間生成器49（後述する）
から発せられる信号VEC_FIFO_UNLOAD47を受信した際
に、ベクトルFIFO45の最上部にあるベクトルがそこから
取り除かれる。該取り除かれたベクトル46は、対応する
ピン電子部品9を介してＤＵＴに接続されたタイミング
／フォーマッティング及び比較回路52へ印加される。即
ち、ピン電子部品9の各々が、送信及び受信ベクトル7並
びにピン電子部品構成情報8を、それぞれに対応するタ
イミング／フォーマッティング及び比較回路52から受信
する。

【００４６】タイミング／フォーマッティング及び比較
回路52は、マイクロコントローラシーケンサ19のPGM SR
AM20と同じ命令アドレス（丸で囲んだＡ）によりアドレ
ス指定される内部SRAM54を有している（該内部SRAM54の
代わりに外部DRAM53を使用することも可能である）。内
部SRAM54（又は外部DRAM53）は、駆動サイクル及び比較
サイクルの生成を助けるものである。駆動サイクルは、
送信ベクトルをＤＵＴへと印加する。比較サイクルは、
ＤＵＴから供給されるベクトルを受信し検査して、それ
が先に供給された比較データと一致するか否かを判定す
る。駆動サイクル及び比較サイクルは何れも、それぞれ
の持続時間、負荷を印加するか否か若しくは何時印加す
るか、データを何時ラッチし若しくはストローブするか
について調整を行うことが可能なものである。該比較
は、受信ベクトル逆マッパ／デシリアライザ57へと印加
される64ビット値56を生成する。該受信ベクトル逆マッ
パ／デシリアライザ57の機能は、回路40の論理的反転で
あると考えることができる（該回路57の動作はSRAM58に
より制御され、これは回路40のSRAM41による制御に対応
する）。次いで、該回路57の出力59がポストデコード回
路60へと印加される。ここではあまり詳細に説明しない
が、ポストデコード回路60は、入力されるエラー情報59
と（以前に）記憶されたエラー情報60（エラー捕捉RAM
中に記憶される）との両方をプログラム上の基準に基づ
いて調査して、凝縮され一層容易に解釈することができ
るエラー情報を生成することができる。該エラー情報
は、経路61を介してエラー捕捉RAM32へと戻して記憶さ
せることができる。一例として、特定のアドレス範囲で
エラーが生じた回数の計数値を生成すること等が挙げら
れるが、かかる情報はいつ代替回路を実行してオンチッ
プ修復を試みるかを決定する上で有用である。

【００４７】次に期間生成器49及びこれに対応するタイ
ミングSRAM51について説明する。これらは、８ビット信
号T_SEL43に応じて、マイクロコントローラシーケンサ1
9によりフェッチされた208ビット命令の各々毎に、タイ
ミング／フォーマッティング及び比較回路52の関連する
動作の継続時間を決定する。T_SEL43は、フェッチされ
た命令中の異なるフィールドにより表される各種制御値
及び命令42の一部である。該信号は、256の異なる「も
の(things)」を８ビット値として表現し又はエンコード
することができる。この場合、かかる「もの」は、タイ
ミングSRAM51に記憶され、及びT_SELによりアドレス指
定される、28ビット値である。アドレス指定された28ビ
ット値23の各々は、19.5ピコセカンドの分解能で所望の
継続時間を指定する。アクセスされた一連の28ビット継
続時間値23は、期間FIFO60中に記憶され、そこから該一
連の値の各部分が取得されて、それらの意図する対応す
るベクトル（ベクトルFIFO45に記憶されている）の読み
出しと同期して印加されることになる。

【００４８】FIFO50内の最も古いエントリ中にある粗(c
oarse)タイミング値フィールドは、５ナノ秒の分解能を
有する継続時間情報を伝達し、該情報から信号VEC_FIFO
_UNLOAD47を生成し、該信号により、次の送信ベクトル
がベクトルFIFO45からタイミング／フォーマッティング
及び比較回路52へと送られる。付随信号TIMING REMAIND
ER48もまた回路52へ印加される。この時点で、19.5ピコ
セカンドという最終的な分解能が達成される。

【００４９】次に図３を参照する。同図は、図２のブロ
ック図に示したＥＣＲ32の概略ブロック図64である。Ｅ
ＣＲ32は、アドレスマッパ29から48ビットのマッピング
済みアドレス30を受信し、該アドレスが様々なアドレス
分類器77,78,79へと印加される。該アドレス分類器は、
メモリセット73〜76に関連するものであり、該メモリセ
ットの各々は、それぞれに対応するＥＣＲ機能を別個に
実施することができる完全なメモリ機構である。該メモ
リセットのうちの２つ（73,74）は外部DRAMに属し、他
の２つは内部SRAMに属している。２つの外部DRAMメモリ
セットは、常に同じアドレス分類機能を実行するもので
あり、このため同一のアドレス分類器77を共用する。一
方、内部SRAMメモリセット75,76は、それぞれ対応する
アドレス分類器78,79を有している。これらのアドレス
分類器は、従来から存在するものであり、周知の原理及
び用途に従ってアドレスを変更することができるもので
ある。これらをここに図示したのは完全な説明を提供す
るため、及びこの用途と期待される関連する用途との間
の適合性を示すためである。アドレス分類器は、有用な
機能を実行するために設けられたものであるが、ここで
はアドレスの変更が実施されないものとして、これらを
無視して説明するものとする。

【００５０】各メモリセットは１つのメモリセットコン
トローラを含む。外部DRAMメモリセット73,74は、DRAM
メモリセットコントローラ65,66をそれぞれ含み、内部S
RAMメモリセット75,76は、SRAMメモリセットコントロー
ラ67,68をそれぞれ含む。ＤＵＴのテスト時に、これら
メモリセットの何れかに向けられたメモリトランザクシ
ョンのためのアドレスは、それぞれの関連するアドレス
分類器から関連するメモリセットコントローラへと到達
する。ＤＵＴのテスト中に、ポストデコード回路60から
供給されてＥＣＲへと書き込まれるべきエラーデータ61
が、データ分類器80〜83（各メモリセットに１つずつ関
連するもの）へ最初に印加される。データ分類器の機能
はここでは重要ではなく、主として完全な説明を提供す
るため、及びこの用途と期待される関連する用途との間
の適合性を示すために図示したものである。アドレス分
類器の場合と同様に、データ分類器80〜83は、それらが
データに変更を加えることなく単に通過させるものであ
ると想定することにより、安全に無視することが可能で
ある。アドレス及びデータ分類器は、それぞれアドレス
及びデータのための高速経路を表すものであり、これら
は必要とされる最高速で動作させることを意図したもの
である。リングバス（図示せず）がアドレス及びデータ
をメモリセットへ伝送する別の手法を提供することを以
下で説明する。

【００５１】この時点では、アドレス及びデータが各々
に入力される４つのメモリセットコントローラ65〜68が
存在する。これらのメモリセットコントローラの各々
は、関連するメモリに結合される。即ち、DRAMメモリセ
ットコントローラ73,74はそれぞれ外部DRAM69,70に結合
され、SRAMメモリセットコントローラ75,76はそれぞれ
内部SRAM71,72に結合される。この構成が４つのメモリ
セット73〜76を形成し、そのうちの２つ（75,76）が高
速SRAMの妥当な容量を有し、他の２つ（73,74）が一層
遅いDRAMの大容量を有している。ここで最も重要な点
は、どのようにDRAMメモリセットをSRAMメモリセットと
同じ速さにするのか、並びにユーザーの嗜好やテストプ
ログラム戦略に応じてDRAMの特定の代替構成を如何に実
現するかである。このため、DRAMメモリセットコントロ
ーラ65,66は、構成可能なものであり、異なる種類のメ
モリトランザクションを実行するものであり、及びより
単純なSRAMメモリセットコントローラ67,68と全く同じ
にはならないものである、ということが分かってきた。
図を簡潔にするため、図３にはこのフレキシビリティを
提供する構造を示しておらず、ここでは、特定の動作モ
ード及び所望の構成を指示するリングバス（図示せず）
に各メモリセットコントローラが接続されている、と言
うに留める。これらのモードの一部はデータの記憶様式
に関わるものであり、他の部分はデータの再取得に関わ
るものである。DRAMメモリセットのモード及び構成が最
も重要である。よって、結論としては、各メモリセット
は、関連するデータ出力（62A〜D）を有しており、それ
らは更なる処理のためにポストデコード機構60へと送ら
れる、という点に留意されたい。。

【００５２】ここで図４について考察する。同図は、図
３で説明したＥＣＲ32を一層詳細に示すブロック図84で
ある。同図は図３と類似したものであり、同様の構成要
素は同じ符号で示されている。図４の目的は、図３には
示さなかった追加要素について触れることである。具体
的には、アドレス分類器78〜79の前にそれらに対応する
マルチプレクサ85〜87が設けられている。これらのマル
チプレクサは、アドレスの改善(address refinement)を
助け、特に、アドレスのサイズを48ビットから32ビット
へと小さくするのを助けるものである。これらのマルチ
プレクサに関する状況は、アドレス分類器及びデータ分
類器の場合と類似している。すなわち、これらは、これ
らの有用性が故に存在するが、本開示で重要なものでは
なく、これらを図示したのは主として完全な説明を提供
するため（及びアドレスを32ビットへ縮小するため）で
ある。更に、リングバス85がメモリセットコントローラ
65〜68の各々に接続されている点に留意されたい。メモ
リセットコントローラからのデータ出力62A〜Dは、ポス
トデコード回路60に到達した後に4：1マルチプレクサ95
へ印加される。該4：1マルチプレクサ95は、リングバス
により設定される制御レジスタ95に従って、更なる処理
のためにどの出力を選択するかを決定する。

【００５３】図４において最も重要なのは、各種メモリ
セットコントローラ65〜68により制御されるメモリの全
体的な構成を利用することである。メモリセット2（7
5）及びメモリセット3（76）の場合、該メモリは、（メ
モリセット内の）単一のアドレス空間として配設された
単なるSRAMであり、従来の態様で動作するものである。
しかし、メモリセット0（73）及びメモリセット1（74）
の場合には、それぞれのメモリは、４つのバンクを各々
有する３つのグループから成り、そのアドレスの形式
は、これらのメモリセットに現時点で適用し得るモード
及び構成情報によって決まる。

【００５４】例えば、メモリセット0（73）は３つのグ
ループ88,89,90を有し、メモリセット1（74）はグルー
プ91,92,93を有している。ランダムアドレス指定を行う
高速モードの１つでは、連続するメモリトランザクショ
ンは、異なるグループ（独自のアドレス及びデータのた
めのハードウェア経路を各々有している）へ自動的に送
られる（多重化）。これらのグループの各々は、４つの
バンク（４つのアドレス空間）から構成され、そのメモ
リの動作は、該４つのバンクについて周知の原理及び慣
行に従ってインタリーブすることができる。詳細には、
現時点での使用に適したDRAMの種類はSDRAMであり、こ
れは特定のインタリーブ戦略を含むものとなる。なお、
以下で説明するものの他に、他の種類のDRAMが存在し、
及び他のインタリーブ機構を採用することも可能である
ことが理解されよう。より低速のランダムアドレス指定
を行う他のモードでは、自動的に選択するのではなく各
グループをアドレス指定することが可能である。この低
速モードでは、各グループについての追加アドレスビッ
トを使用してハードウェア経路が選択される。このモー
ドでは、１つのアドレスは、１つのグループ及び該グル
ープ中のインタリーブされた複数のバンクのうちの１つ
のバンクのアドレスを指定する。良好なアドレス指定を
行う更に別の高速モードでは、多重化及びインタリーブ
を行わず、アドレスが、グループ選択ビット、バンク選
択ビット、及びバンク内アドレスビットを有する。狭幅
(narrow)ワード動作モードでは、更に追加のアドレス指
定ビットを使用して、メモリトランザクションのターゲ
ットであるワード全体中の１つのフィールドを指定す
る。

【００５５】ここで図５を参照する。同図は、図３及び
図４に示したDRAMメモリセットコントローラ65,66の概
略ブロック図96を示す。該コントローラは、入力として
リングバス85からCLASSIFIED ADDRESS106及びモード及
び構成情報を受信し、関連するデータ分類器からERROR
DATA IN105を受信する。上述したように、これはDATAOU
T62A／Bを生成する。

【００５６】しかし、このアドレス及びデータを他のソ
ースからリングバス85を介して供給することが可能であ
ることが分かる。即ち、リングバスをDRAMメモリセット
コントローラへ結合するバスインタフェイス97が存在
し、該インタフェイスを介してDATA FROMRING BUS99及
びADDRESS FROM RING BUS100を得ることができる。マル
チプレクサ104は、ERROR DATA IN105及びDATA FROM RIN
G BUS99のうち、どちらをマスタDRAMコントローラ109の
DATA IN端子へ印加すべきデータ107として送出するかを
選択する。同様に、マルチプレクサ103は、CLASSIFIED
ADDRESS106及びADDRESS FROM RING BUS100のうち、どち
らをマスタDRAMコントローラのADDRESS端子へ印加され
るアドレス108の生成に使用するかを選択する。リング
バス上のトラフィックにより内容が設定される１つ又は
２つ以上のレジスタの集合98は、マルチプレクサ103,10
4が行うべき選択をそれぞれ示す制御信号101,102を生成
する。

【００５７】更にDATA OUT62A／Bがバスインタフェイス
97へ供給され、これによりDATA OUTをリングバスを介し
て送ることが可能となることが理解されよう。

【００５８】DRAMメモリセットコントローラの主な機能
は、各種メモリトランザクションを３つのグループ間に
割り当てる、即ち分配することである。高速動作モード
では、該コントローラは、1：3マルチプレクサ125（又
はそれと等価なもの）を使用してラウンドロビン方式で
該割り当てを実施する。該マルチプレクサ125を破線で
示す。これは、（以下で明らかとなるが）実際にマルチ
プレクサを実際に配設することは可能であるが、本実施
例ではその位置には実際のマルチプレクサは存在しない
からである。マルチプレクサのかわりに、（図６に関連
して明らかとなるが）高度な規則に従う機構（状態機
械）の制御下にあるアドレス指定可能なデータソースが
多数存在する。

【００５９】図５の説明の最後として、1：3マルチプレ
クサ125が、３つのスレーブSDRAMコントローラ110〜112
を駆動する（グループ0,1,2の各々毎にかかるスレーブS
DRAMコントローラが１つずつ存在する）点に留意された
い。各SDRAMスレーブコントローラは、そのグループと
してSDRAMの４つのバンクの集合を有している。例え
ば、グループ0のSDRAMコントローラ110は、バンク113,1
14,115,116に結合している。同様に、グループ1はバン
ク117〜120を有し、グループ2はバンク121〜124を有し
ている。したがって、各DRAMメモリセットは合計12のバ
ンクを有し、該DRAMメモリセットが２つ存在することに
なる。

【００６０】各グループのSDRAMは、幾つかのモード又
は構成で動作するよう構成することができる。高速のラ
ンダムアドレス指定動作を行うよう構成した場合には、
グループ間の多重化は最高速度で行われ、連続するメモ
リ動作はその周期的な順序で常に次のグループへ自動的
に送られることになる。１グループ内では、メモリ動作
は、４つのバンクに均等に分配されるようインタリーブ
される。この場合にも通常の周期的な順序が好ましい。
インタリーブによって速度が４倍となり、これを多重化
により提供される３倍の増大と組み合わせると12倍に速
度が増大することになる。この動作方式は、各バンクを
１つの全アドレス空間として扱い、12バンクのうちのど
れが特定のメモリトランザクションのターゲットとなる
かを予め制御しようとはしない。即ち、記憶すべきデー
タは、12バンクのうちの何れかにある可能性があり、メ
モリからの単純な読み出し動作によって12バンクのうち
の何れか１つから内容が読み出される可能性がある。１
つのバンクの１つのアドレスにおける内容が必ずしも他
のバンクの同一アドレスにおける内容と同じであると期
待する根拠は存在しない。しかし、この時点で明らかな
のは、DRAMの単一のバンクの場合の速度の少なくとも10
倍の速度でデータを記憶することができるという点であ
る。勿論、その代償として、１つのアドレスにおけるデ
ータを読み出すために、12バンク全てのアドレスにおけ
る内容を調査しなければならない（厳密に言えば、これ
は常には該当しない。４つのバンクの内容のみを調査す
ればよい動作モードも存在する。これについては以下で
手短に述べる）。

【００６１】ここで、用語、及びDRAMメモリセットがサ
ポートできる様々なモード及び構成の幾つかについての
簡単な説明について、簡単に述べる。 ランダム100MHz（R100） ４つのインタリーブされたバンクから各々成る３つの多
重化されたグループを使用した最高速度の書き込み動作
である。これにより、１バンクに等しい深さのアドレス
空間をランダムにアドレス指定する書き込みが可能とな
る。多重化及びインタリーブの両方が使用される。デー
タは「次」のグループ中の「次」のバンクへと書き込ま
れ、入力されるアドレスは、特定のグループ又はバンク
を識別するためのビットを有さない。 ランダム33MHz（R33） ４つのインタリーブされたバンクから成るアドレス指定
された１つのグループを使用した一層低速の書き込み動
作である。これにより、３つのグループに等しい深さの
アドレス空間（３バンク分の深さのアドレス空間と等
価）をランダムにアドレス指定する書き込みが可能とな
る。インタリーブは使用されるが多重化は使用されな
い。データはアドレス指定されたグループ中の「次」の
バンクへ書き込まれ、またアドレスはグループ選択ビッ
トは有するがバンク選択ビットは有さない。グループ選
択ビットは上位アドレスビットであり、このため、グル
ープの境界を除き、連続するアドレスは連続するバンク
内の位置に対応するが、バンクは自動インタリーブ動作
により決定される。 限定された(localized)100MHz（L100） アドレス指定された１グループ中のアドレス指定された
１バンクを使用した最高速動作である。これにより、12
バンクに等しい深さのアドレス空間への最小ROWアドレ
ス変更を伴う読み出し及び書き込みが可能となる。入力
されるアドレスは、グループ選択ビット、バンク選択ビ
ット、及びバンク内位置を指定するアドレスビットを有
する。多重化もインタリーブも実施されず、バンク内の
アドレス指定は限定された(localized)条件を満たすも
のとなる。制限性(locality)の欠如は自動的に検出さ
れ、必要とされる再アドレス指定が実行される。制限性
の欠如は致命的なものではないが、該制限性が一貫して
破られた場合には動作が非常に遅くなる。 スタックされたメモリセット 上記モードの何れかにおいて、メモリセット0,1を組み
合わせてアドレス空間の深さを２倍にすることができ
る。メモリセット2,3についても同様である。入力され
るアドレスはメモリセット選択ビットを有する。 狭幅ワード 上記モードの何れかにおいて、メモリセットは、２の累
乗であって32以下のワード幅を有するように構成するこ
とができる。かかる狭幅のワードは、アドレス指定され
た１ワードのワード幅全体内の１フィールドであり、２
の累乗の境界に位置し、アドレス指定されたワード中の
フィールド位置を識別する追加アドレスビットを使用す
る。これはR100,R33には適用できるがL100では使えな
い。 構成(composition) 上述の「ランダム」アクセスモードにおいて、読み出し
用の出力データを生成する際に多数のバンクに対して読
み出しを行わなければならない場合、その動作はハード
ウェア的にサポートされ、かかるハードウェアは、R33
モードに関する適当なグループの４つのバンク及びR100
モードに関する12バンクの全てからの、１つのアドレス
における結果をマージする。バンク内アドレスを順に辿
る１ループ内に構成動作を含ませると共に、その結果を
複数のバンクの全て又は既知の１つのバンクに記憶させ
ることにより、メモリの全領域を事前に構成して、テス
ト結果の分析時のより高速のアクセスを可能にすること
ができる。 構成完全性 構成されたメモリ領域に対する構成(composition)の損
失の検出は、ハードウェア的に支援される。 隠された(hidden)リフレッシュ 各種バンクにおけるDRAMのリフレッシュ動作は、上述し
たモード又は構成の何れにも干渉することなく自動的に
実行される。

【００６２】上述の機能群と協働して、個々のメモリト
ランザクションは、下記のカテゴリーの何れかに属する
ものと言える。 オーバライト書き込み（OWW） １、４、又は12バンクの全てに対する１つのアドレスに
おける厳密な置換であり、以前の内容は失われる。R100
（12バンク）、R33（４バンク）、及びL100（１バン
ク）に適用できるが、ランダムアドレス指定動作に関す
る定格速度での動作は維持されない。旧型のメモリテス
タ用のテストプログラムとの互換性は維持される。分類
アドレス及び分類データを使用する。 オーバレイ書き込み（OLW） 1、４、又は12バンクの「次」に対して「スティッキー
ゼロ」をサポートする読み出し・変更・書き込み動作で
ある。１つのビット位置における０が１でオーバーライ
トされることはないが、１は０でオーバーライトされ得
る。R100（12バンク）、R33（４バンク）、及びL100
（１バンク）において定格速度で実行可能である。これ
は、テスト中にデータを書き込む場合の主要な方法であ
り、これにより、１つのＤＵＴアドレスにおける反復テ
ストにわたり１ビット位置における不良を捕捉すること
が可能となる。これを構成動作と混同すべきではない。
データ書き込みがL100モードで（面倒な要件を伴って）
実行されない限り、その構成を行う必要が依然として存
在するからである。分類アドレス及び分類データを使用
する。 システム書き込み（SYW） L100モードでは単一のバンクに書き込みを行う。R33モ
ードではアドレス指定されたグループの全４バンクへ、
R100モードでは全12バンクへ、同じものが書き込まれる
が、定格速度は維持されない。アドレス及びデータのソ
ースはリングバスである。 システム読み出し（SYR） L100モードでは単一のバンクから読み出しを行う。R33
モードでは、アドレス指定されたグループの全４バンク
から、R100モードでは全12バンクから、構成された読み
出しが１つのアドレスで実行されるが、定格速度は維持
されない。アドレスのソース及びデータの宛先はリング
バスである。 分析読み出し（ANR） R33モードではアドレス指定されたグループの全４バン
クから、R100モードでは全12バンクから、構成読み出し
を１つのアドレスで実行するが、定格速度は維持されな
い。分類アドレスを使用し、データを経路62A〜Dを介し
てポストデコード回路へ送る。 バッファメモリ読み出し（BMR） 任意の「次」のバンクについてランダムアドレスで行わ
れる最高速（100MHz）の読み出しである。L100モード
（同じバンクが常に「次」のバンクとなる）、R33モー
ド（アドレス指定されたグループ中の４つのバンクの
「次」）、及びR100モード（３グループの「次」におけ
る４バンクの「次」）で実施可能である。分類アドレス
を使用し、データを経路62A〜Dを介してポストデコード
回路へ送る。

【００６３】上述したもののうちの一部は明らかに多重
化及びインタリーブ機構から生じたものであり、これら
機構について以下で詳述する。勿論、多重化及びインタ
リーブ機構は、DRAMメモリセットに限定された機構であ
る（SRAMメモリセットは元々高速である）。しかし、こ
れらと同じ能力又は動作モードをSRAMメモリセットがサ
ポートできないわけではない。一般に、１つのメモリセ
ットを対象とするメモリトランザクションは、他の任意
のメモリセットを対象とすることが可能であり、問題と
なるのはサイズ的な制約のみである。SRAMメモリセット
は、DRAMメモリセットのあらゆる動作様式を実施するこ
とが可能である。相違点は、メモリセットコントローラ
が所望のトランザクションをどのように内部的に実施す
るかにある。例えば、分析読み出し（構成）を行う場合
には、SRAMメモリセットは単なる読み出し動作以上のこ
とをする必要がない。これは、SRAMメモリセットのデー
タはそもそも既に構成された状態にあるからである。

【００６４】これらの様々な様式のメモリトランザクシ
ョンは、必要に応じてテストプログラムにおいて組み合
わせることが可能である。例えば、テスト終了後に、１
つのループが、特定のメモリセットのアドレス範囲の全
データを構成することが可能である。次いで、BMRを
（高速で）使用して、あらゆるランダムな順序で該デー
タを得ることができる。これが可能なのは、（構成され
た範囲内の）あらゆるアドレスにおいて各バンクが同じ
データを有するためである。

【００６５】上述したメモリモード／構成及びトランザ
クション情報を理解するには多大な時間を要するであろ
うことが経験上予想される。次の表１は、その理解を助
けるために概要をまとめたものである。「W1／4」なる
表記は、４バンク中の１つに書き込みを実行することを
意味し、「R」は読み出しを意味する。

【００６６】

【表１】

【００６７】説明に戻るが、次に図５に示したマスタDR
AMコントローラ109のブロック図126を示す図６を参照す
る。関連するメモリセットコントローラから供給された
WRITE DATA107及びADDRESS108は、それぞれFIFO127,128
へと送られる。FIFO127の出力側からWRITE DATA131が出
力され、これが他のグループに関連する更なるFIFOへと
印加される。これらはFIFO137,139,141である。これら
の出力166,168,170は、それぞれグループ0〜2に関する
実際の書き込みデータバスである。同様にして、FIFO12
8の出力がFIFO138,140,142へ印加され、次いでそれらの
出力が、それらのグループに関するアドレスバス167,16
9,171となる。

【００６８】マスタDRAMコントローラ109は、ADDRESS13
2及びリングバス85に結合された状態機械193を含む。と
りわけ、各種制御レジスタ130は、所望のモード及び構
成を示すように構成することができる。状態機械193は
また、実際のモード及び構成に従って次のメモリトラン
ザクションを受容するグループを選択する役割も担う。
即ち、状態機械193は、入力されるアドレスにおける１
フィールドのグループ選択ビットに従い、又は次のグル
ープを自動的に選択する。１グループに関するメモリ動
作を生じさせるため、状態機械は、適当な複数のGROUP
CYCLE CONTROL信号133を発する。これらの信号は、該グ
ループに対応するFIFO（グループ０の場合にはFIFO14
3、グループ１の場合にはFIFO144、グループ２の場合に
はFIFO145）内にラッチされ、そこからそれらのグルー
プに関するメモリのCYCLE CONTROLバス172,173,174上に
現れることになる。状態機械193がADDRESS132に接続さ
れる別の理由は、以下のＥＣＲのDRAMメモリセットのア
ドレス指定機構に関する説明において明らかとなろう。

【００６９】読み出し動作は、グループ0,1,2につい
て、それぞれGROUP READ DATA134,135,136を生成する。
これらの結果は、構成回路146及びＭＵＸ148へ印加され
る。ＭＵＸ148は、個々のGROUP READ DATAのうちの１つ
とそのアドレスについての構成された形のデータ（COMP
OSED GROUP READ DATA147）との間で選択を行う。ここ
で、洞察力のある読者であれば、構成動作が実施される
場合には、GROUP READ DATAバスの各々が４ワードのデ
ータを提供する必要があり、これは、（アドレスFIFO13
8,140,142及びサイクルコントロールFIFO143,144,145を
伴う）４回の連続する読み出しが必要になることを示唆
している、と気づくであろう。かかるハウスキーピング
の管理は、状態機械193の制御下にあり、指定可能な様
々なメモリトランザクションの性質に応じて生じるもの
である。何れの場合においても、（モード制御レジスタ
130の制御下でＭＵＸ148により）選択されたデータは、
GROUP READ DATA149として現れ、これが次いでFIFO150
内にラッチされてREAD DATA62A／Bとなり、又はこれが
あたかもWRITE DATA107であるかのようにメモリ（の全
バンク）へ送られて書き戻されることになる。この場合
も、これら様々なメモリトランザクションを監督するの
は状態機械193である。

【００７０】スレーブSDRAMコントローラの説明に入る
前に、まず、構成回路146のブロック図を示した図７を
参照する。この回路の機能は、３グループにわたる12バ
ンクの全て（R100モードで記憶されたデータ）、又は１
グループ中の４バンクの全て（R33モードで記憶された
データ）の同じアドレスから読み出しを行い、その複数
の内容を１ワードへとマージし、１つのビット位置にお
ける０を（12個（４個）のうちの他のワードが該ビット
位置に１を有する場合であっても）維持するものであ
る、ということを想起されたい。これを実施するため
に、図６に示すマスタDRAMコントローラは、各々の適当
なグループにおける４つのバンクの全てに対して同じア
ドレスを使用して読み出しを行うよう構成を行うことに
なる。このため、R100の場合には、バンク0,3,6,9（こ
の例ではR100動作に関してバンクを０〜11と称すが、何
れかのグループ内ではその中のバンクは単に０〜３と称
す）がGROUP0 READ DATA134上に順次現れ、バンク1,4,
7,10がGROUP1 READ DATA135上に順次現れ、及びバンク
2,5,8,11がGROUP READ DATA136上に順次現れることにな
る。バンク0,1,2のデータは１サイクル中に同時に現
れ、バンク3,4,5のデータは次の１サイクル中に同時に
現れる、といった具合である。DATA134〜136中の各ビッ
ト毎に、対応するANDゲート（例えば151,152）が存在
し、該ゲートの出力は、そのビットが３グループの全て
においてセットされている場合に限り真となる。即ち、
そのアドレスに何らかの不良の記録（０）が存在する場
合には、ANDゲートの出力もまた０となる。これを４回
（バンクからバンクへのインタリーブの各ステージ毎に
１回）行う必要があり、またANDゲートの出力をそれに
対応するラッチ（例えばANDゲート151の場合にはラッチ
156、ANDゲート152の場合にはラッチ157）中に捕捉する
必要がある。該ラッチの状態がANDゲートへフィードバ
ックされ、これにより、ラッチがかつて０を捕捉した場
合には、（まだチェックが必要とされるバンクが存在す
る場合であっても）ANDゲートの出力は０のままとな
る。（以下ではバンクを符号0〜11で参照するのをや
め、以下で説明する一層有用で図５にも整合する形式を
用いるものとする。符号0〜11はR100モードの動作では
有用な意義があったが、これをR33の動作で使用すると
混乱を招く原因となりかねないからである。） これまで説明して来た機構は、構成が開始される前にラ
ッチが設定されることを前提にしたものである。しか
し、これは時間を要するものであり、またラッチ156〜1
57の初期状態にかかわらず該機構を機能させることが望
ましい。これは、FIRST CYCLE信号155を２入力ORゲート
153,154の入力として印加することにより達成される
（該ORゲート153,154は、他方の入力としてラッチ出力
を受信する）。該ORゲート153〜154の出力は、「再循
環」入力としてANDゲート151,152へ入力される。FIRST
CYCLE信号155は、マスタDRAMコントローラ109中の状態
機械193により生成され、各グループの最初のバンクか
ら読み出し動作が行われている間のみ真となる。２つの
DRAMメモリセット（０及び１）の場合、これらは、バン
ク0:0:0, 0:1:0, 0:2:0, 0:3:0, 及び 1:0:0, 1:1:0,
1:2:0, 1:3:0である（該形式は「メモリセット番号：グ
ループ番号：バンク番号」である）。FIRST CYCLE信号1
55の作用は、第１のサイクルではラッチ156〜157の状態
を問題とせず、ANDゲート151,152が正しい結果を生成す
ることを可能にすることである。次いでこれらの結果が
ラッチ156〜157を正しく設定し、その後、FIRST CYCLE1
55が構成動作中に偽となる。

【００７１】４つのバンク全てからの読み出しが終了し
た後、32個のラッチ156〜157は、COMPOSED GROUP READ
DATA147を含むことになり、次いで該データが、既述の
態様で図６のマスタDRAMコントローラ109により利用さ
れる。これと同じ機構がR33動作に関してどのように作
用するかを評価するためには更なる情報が必要となる。
使用されていない即ち非アクティブのGROUP N READ DAT
Aバス（R33モードでは134,135,136のうちの２つとな
る）は全て１となる。これにより、R100の場合に有効に
機能する機構がR33の場合にも正しく機能することが可
能となる。

【００７２】ここで図８を参照する。同図は、スレーブ
SDRAMコントローラ（図５中の110,111,112）のブロック
図158である。スレーブSDRAMコントローラの中心的な要
素は状態機械161であり、該状態機械は、リングバス85
に結合されることにより設定される複数の制御レジスタ
180を含む。GROUP N ADDRESS（167,169,171のうちの１
つ）は、FIFO159へ印加され、次いでレジスタ160により
捕捉され、更に状態機械161へと結合される（「N」の値
は0,1,2の何れかであることが理解されよう）。GROUP N
ADDRESS170は、レジスタ160から、対象となるグループ
を形成するSDRAMチップへと印加される。状態機械161は
また、GROUP CYCLE CONTROL情報（172,173,174のうちの
１つ）をマスタSDRAMコントローラ109から受信する。こ
の情報から、状態機械161は、如何なる動作モード及び
構成が現在実施されているかを認識することに加えて、
対象となるグループのための一連の適当なSDRAM制御信
号176（RAS、CAS、チップイネーブル等を含む）を生成
することができる。これらの制御信号176を生成する一
方でインタリーブ動作を実際に達成するのは状態機械16
1である。

【００７３】該状態機械161はまたリフレッシュタイマ
ー（明示的には図示せず）を含む。該タイマーは、その
タイムアウト時に（典型的には約40μsec後に）、外部
からの更なる動作を停止させ、これと同時に一回分のリ
フレッシュが実行される。該リフレッシュは、一度に一
行づつ、当該行中の全列について実行される。次の一回
分のリフレッシュにより次の行がリフレッシュされる。
この動作方式を容易にするために、スレーブDRAMコント
ローラとその外部環境とはパイプライン接続（全てのFI
FO）されており、またスレーブSDRAMコントローラ固有
の動作速度は143MHzであるため、該コントローラがその
約7％の時間をリフレッシュに充てた場合には、全体で1
00MHzの速度で応答するための時間が依然として残るこ
とになる。

【００７４】これと同時に、GROUP N WRITE DATA（166,
168,170のうちの１つ）がFIFO162に印加され、次いで該
FIFO162の出力が(2:1)×32ＭＵＸ163への入力として供
給される。該ＭＵＸ163の出力は、対象となるグループ
に関するGROUP N DATA178である信号へ結合される。こ
れらのライン上には、書き込まれるべきデータであると
同時に既に読み出されているデータでもある信号178が
現れることになる。書き込まれるべきデータは、ＭＵＸ
163から到来し、FIFO162を介したGROUP N WRITEDATAに
基づくものか、又は読み出されてレジスタ164中に記憶
されたばかりのデータから生じるものである。経路179
は、後者の場合を表すものであり、読み出し・変更・書
き込みタイプの動作が実行されるべき場合に生じる（該
「変更」部分は複雑なものとなり得るものであり、ＭＵ
Ｘ163を用いて実施されるが、ここでは重要ではな
い）。スレーブSDRAMコントローラの外部での使用を意
図して読み出されたデータが更にレジスタ165へラッチ
され、そこからGROUP N READ DATA（134,135,136のうち
の１つ）となる。

【００７５】メモリセットの様々な動作モード及び構成
は、以下の表２ないし表１０に示すアドレス指定機構に
より容易になる。同表に示す内容は、SDRAMメモリセッ
トのためのものである。SRAMメモリセットのためのアド
レス指定機構もこれと類似したものであるが幾分単純な
ものである（グループ及びバンクを有さないため）。

【００７６】

【表２】

【００７７】

【表３】

【００７８】

【表４】

【００７９】

【表５】

【００８０】

【表６】

【００８１】

【表７】

【００８２】

【表８】

【００８３】

【表９】

【００８４】

【表１０】

【００８５】表２は、表５〜１０で用いる各種記号の意
味を定義したものである。即ち、異なるＥＣＲ動作モー
ド及び構成の下でのアドレス中の様々なビット位置の解
釈を示している。表５〜表１０に示したアドレス指定機
構は、各メモリ部分自体に直接適用されるのではなく、
マスタ及びスレーブメモリコントローラ中の状態機械に
適用されるものであると考えるべきである。

【００８６】表３はＥＣＲを割り当てることができる様
々なメモリ部分を示したものであり、それらの予想され
る構成についてある程度の情報を提供している。詳細に
は図９のグループSDRAMの概略ブロック図181を参照す
る。これらは、16データビットを有するメモリ部182〜1
85であり、全幅ワード（32ビット）を得るために、２つ
のメモリ部（182,183、184,185）が連続してアドレス指
定され、それらの出力ビットが結合されて１つのより大
きなフィールド178が生成されるようになっている、と
いう点に留意されたい。また、各メモリ部は、４つのバ
ンクを有しており、その各バンクは、そのメモリ部の個
別のアドレス空間（R100及びR33動作モードで利用され
る）を実施するものとなる、という点にも留意された
い。見方を変えると、関連する２つのバンク選択ビット
を、L100動作モードにとって有用な更なるアドレスビッ
トとして解釈することができる。二対のメモリ部が存在
し、その各対が共通のCHIP SELECT信号（メモリ部182,1
83の場合には信号188、メモリ部184,185の場合には信号
187）により選択される、ということが理解されよう。
アドレス指定動作という点から見ると、これらのCHIP S
ELECT信号は、行アドレスビットであるかのように機能
する。この観点からすれば、メモリ部182,184が組み合
わされて32ビットデータの半分の記憶が提供され、メモ
リ部183,185が残りの半分を記憶するものとなる。した
がって、メモリ部が512Mbitである場合には、図示の構
成は、各バンクの16Mアドレス×32ビットデータワード
のメモリとなる。「E」ビット（メモリセット中の１ア
ドレス毎に存在する）が、メモリセット中の各グループ
に共通の相補CHIP SELECT信号187,188となる。なお、図
９は、２つのDRAMメモリセットの一方における３つのグ
ループ中の１つのみを示したものであることが理解され
よう。

【００８７】表４は、（ＤＵＴのアーキテクチャ及び内
部構成に絞った）テストプログラムのロジックと、ＥＣ
Ｒ及びそのメモリセットに関するモード及び構成との間
に存在し得る関係を理解する上で有用なものである。心
に留めるべき重要な概念は、ＤＵＴ及びＥＣＲがそれぞ
れ全く異なる内部構成及び動作態様を有する場合であっ
ても、それら両者は同様に順序付けされた一連のビット
をアドレスとして解釈することができるものである、と
いうことである。このため、表４は、順序付けされた32
個のアドレスビットの、極めて多数の、異なる考え得る
ＤＵＴに関連する解釈のうちの２つのみを示している。
表４ないし表９は、それらと同じ32アドレスビットのＥ
ＣＲに関連する解釈を示したものであり、それら２つの
解釈は、互いに殆ど関連性のないものである。極めて高
いレベルでテストプログラムの製作者が最も望む主要な
事項は、ＤＵＴに印加されるアドレスに対応するＥＣＲ
中のアドレスを得ること（彼（すなわちプログラム制御
下にあるメモリテスタ）がＥＣＲへデータを書き込み、
後に分析のために該データを再取得することができる知
識）である。一方、テストエンジニアは、ＤＵＴのアー
キテクチャに関連する意味を捉えるための方法を求め
る。以下に単純な例を挙げる。ＥＣＲ中にはＺアドレス
という概念が無い。このため、ＤＵＴ中の特定のＺアド
レス又はＺアドレス範囲に対応するＥＣＲメモリセット
のアドレス又はアドレス範囲をどうすれば得ることがで
きるのであろうか。以下では、この問題を念頭においた
上、これを無視して説明を進める。ここでは、アドレス
分類器及びデータ分類器が単純にそれらの内容を変える
ことなく通過させ、ＥＣＲが適正な動作モード（充分な
速度及び充分なアドレス）にある限り、ＤＵＴに適する
あらゆるアドレスがＥＣＲにとっても適するものとする
（常にこのように考えるのは誤りであるが、現時点では
他の点の方が重要であるため、説明の簡潔化のために少
なくとも一時的にそのように考えるものとする）。

【００８８】表５は、512MのSDRAM部分が単一のメモリ
セットの一部として構成される場合に該SDRAM部分が如
何にアドレス指定されるかを示したものである。ワード
幅が全32ビットである場合（表の最下行）を考える。こ
の状況は、２つの異なる動作モード、すなわち、R100
（多重化及びインタリーブを用いた100MHzでのランダム
アドレス指定）及びR33（多重化は行わずインタリーブ
を用いた33MHzでのランダムアドレス指定）において生
じ得る。何れの場合にも、13個のＲ及び10個のＣによ
り、８Ｍの固有のアドレス空間が提供される。これは、
チップイネーブルビットＥが含まれる場合には、16Ｍの
アドレス空間（４バンクの各々毎）となる。R100モード
では、ユーザーによる個別のグループアドレス指定（Ｇ
ビット）は使用されない。マスタDRAMコントローラの状
態機械は、次のメモリトランザクションを単純に次のグ
ループのバスへと送り、この場合に該グループに対応す
るアドレス指定ビットを必要とすることは無い。これ
は、独自のバスを有する各グループから直接送られ、１
つのバス上のアドレスは、他のバス上とは全く別個のア
ドレス空間に存在する。このため、表５の脚注の通りと
なる。

【００８９】動作モードがR33である場合には、多重化
は行わないものの、33MHzという低速ではあるが３グル
ープの各々に対してランダムに（同時に）アドレス指定
されたメモリトランザクションを送ることが依然として
可能である。ここで。各グループにグループアドレス指
定ビット（Ｇ）を設けた場合には、これら３グループを
積み重ねて３倍の深さ（48Mのアドレス指定能力）を有
するアドレス空間を形成することができる。このモード
では、アドレス指定されたグループのみがメモリトラン
ザクションに応答することになる。（とりわけ）この理
由のため、スレーブSDRAMコントローラの状態機械161が
GROUP N ADRESSへ結合される。該スレーブSDRAMコント
ローラは、アドレス指定されたグループに関するもので
あっても、そうでなくても良い。

【００９０】表５に示したアドレス指定機構はまた、狭
幅ワード構成もサポートする。この場合にも、全幅ワー
ド内における複数の小さなフィールドへの細分化を考慮
するために更なるアドレス指定能力が提供される。これ
らはＦビットであり、該Ｆビットは、「無し」（完全な
32ビットワード）から「５」（32個の１ビットフィール
ド）までの範囲を有する。スレーブSDRAMコントローラ
の状態機械161がGROUPN ADDRESSを受信する別の理由
が、この動作モードの実施である。これはまた、ＭＵＸ
163及びデータ経路179（図８）が設けられている理由で
もある。ＦビットはDRAM各部自体へは送られないことが
理解されよう。すなわち、DRAM各部は、全32ビットワー
ドの場合のようにアドレス指定される。この追加の狭幅
ワード能力を提供するのがスレーブSDRAMコントローラ
であり、Ｆビットは、SDRAMコントローラにおいて、該
コントローラの適当な挙動により置換されて消失する。

【００９１】表６は表５と類似したものである。表５は
積み重ねても積み重ねなくても良い複数グループを扱っ
たものであるが、表６は積み重ねられるメモリセットを
扱ったものである。同表は一例として512Ｍのメモリ部
を使用するものであるが、より小さいメモリ部のために
表６の縮小版が存在する（表５についても同様）。かか
る他の表は説明の簡潔化のために省略した。２つのメモ
リセットを積み重ねるには、その一方のメモリセットを
他方と同一に構成し、及び一方だけでなく２つのメモリ
セットに整合するように１つの追加ビット（Ｍビット）
を設けて、アドレス空間を２倍にする必要がある。この
追加ビットを制御するのはテストプログラムである。ま
た該追加ビットに応答するのはマスタDRAMコントローラ
である（これが、図６の状態機械193がADDRESS132に結
合されている理由である）。Ｍビットは、当該状態機械
193を有するメモリセットがアドレス指定されたメモリ
セットであるか否かに依存してメモリ活動の存在又は不
存在へと置換される、その時点でアドレス指定ビットと
して消失する。

【００９２】次に表７及び表８について説明する。これ
らは基本的にはこれまでの説明から導出できる情報であ
る。即ち、表７の最上行は表５の最上行と同じであり、
表８の最下行は表５の最下行と同じである。相違点は、
表５及び表６の縦軸が狭幅ワードモードであるのに対
し、表７及び表８の縦軸がメモリ部の容量である点であ
る。

【００９３】表９及び表１０は、L100の構成を扱ったも
のである。これが、「リニア」又は制限性のアドレス指
定モード（行アドレスの変更が最小限となる）であるこ
とを想起されたい。この場合には、多重化もインタリー
ブも実施されない。上記説明では12のアドレス空間を用
いたが、ここではアドレス空間は１つであり、その深さ
が12倍となっている。このため、４つの追加のアドレス
ビットをマスタDRAM及びスレーブSDRAMメモリコントロ
ーラへ供給する必要が生じる。これらの追加のビット
は、両表に示すGG,BBビットである。先の説明と同様
に、これらのビットはコントローラ内に消え、対応する
機能に置換されるが、これは、ハイテクな状態機械とメ
モリ集合（グループ）に関する別個のバスとによって可
能となる。２つの表の相違点は、Ｍビット（表６に関し
て上述したように作用する）にある。L100モードの動作
は、狭幅ワードモードの概念を含まないものである、と
いうことにも留意されたい。すなわち、システムレベル
でこれをサポートするほど充分なアドレスビットは存在
しない。

【００９４】ここでメモリコントローラ内の状態機械に
ついて簡単に触れる。まず、マスタDRAMコントローラ10
9内の状態機械193について考察する。主たる重要な点は
次の通りである。（A）メモリセットの動作モードがR10
0の場合には、グループ間における多重化が必要とな
る。状態機械は、複数グループのラウンドロビンシーケ
ンスにおいてどのグループが「次」のグループであるか
を知っており、該次のグループについて、メモリトラン
ザクションをバス集合（GROUP N ADDRESS、WRITEDATA、
CYCLE CONTROL、及びREAD DATA（N＝0,1,2））上に送
る。（B）メモリセットの動作モードがR100以外の場合
には、多重化は使用しない。この場合には、使用すべき
グループは、（表５ないし表１０に関して説明したよう
に）到来するアドレスビットにより決定されることにな
り、そのグループアドレスにより選択されたバス集合
（ADDRESS、WRITE DATA、CYCLE CONTROL、及びREAD DAT
A）上にメモリトランザクションが送られる。R100及びR
33の動作が書き込みであることが容易に理解されようと
も、上記のケース（A),(B）が常に書き込み動作になる
と考えるのは危険であり、或るアドレスに対する読み出
し動作によって、該アドレスに書き込まれている最後の
データが生じるという保証は無い（構成動作が設けられ
ているのはこれに対処するためである）。それにもかか
わらず、読み出し動作はメモリが構成されていれば可能
であり、したがって問題は無い。またケース（B）は単
に「R100以外」としか言っておらず、L100モードである
可能性がある。この場合も、多重化は行われず、またイ
ンタリーブも行われないため、読み出し動作が実際に予
測可能な挙動をすることが期待できる。

【００９５】しかし、ケース（A),(B）のみが起こり得
るケースではない。構成動作を行うケース（C）も存在
する。構成動作は、R100又はR33が実行されているか否
かに応じて（L100書き込みは読み出し前の構成の必要性
の原因とはならない）独自の特別な動作を生成するもの
である。R100の場合には、（全バンクを１ステップずつ
進行してインタリーブを生じさせるために）同一アドレ
スに対して４回の連続する読み出しを実行する必要があ
る。これら４回の読み出しは、各グループに対して同時
に実行される。次いで、構成された結果を12バンク全て
に戻すために４回の書き込み動作（各グループに対して
同時に行われる）が必要となる。これらの動作の全て
は、単一のコマンドにより生じさせることができるが、
100MHz／アドレスという速度で実施されることはない
（これは（使用したSDRAM部品では）１グループ中の４
バンク全てに同時に書き込みを行うことができないから
である）。

【００９６】R33動作モードでも構成は可能である。相
違点は小さなものであり、すなわち、全バンクを１ステ
ップずつ進行してインタリーブを生じさせるために必要
となる４回の読み出し及び書き込みを行う際に２つのア
ドレス指定されていないグループを「シャットダウン」
させる必要がある、という点である。読み出し動作中に
は、GROUP N READ DATA BUSSES134,135,136のうちのア
ドレス指定されていない２つが全て０を提示する必要が
あり、これと同時に、アドレス指定されている１つが通
常通りの動作を実行する。これにより、構成回路146に
おいて適切な結果が生成され、該結果が、構成されたグ
ループへと書き戻される。該グループの４つのバンクに
のみ書き込みが行われる。これは、他のグループにおけ
る対応するアドレスが、使用されているアドレス空間
（積み重ねられたグループ）において実際に著しく異な
る位置にあるからである。R33で複数のグループにわた
り構成を行うことは、異なるクレジットカードの複数の
口座番号を加算するようなものであり、その結果として
得られるものは無効な口座番号である。マスタDRAMコン
トローラ中の状態機械は、どのグループがそれに関連す
るバスを介してGROUPCYCLE CONTROL情報を受け取るかを
決定することにより、かかる全てを管理することができ
る。更に、GROUP N READ DATAバスは、それが非アクテ
ィブの場合に１を提示し、それ以外の場合には高レベル
状態になるものと想定している。さもないと、構成に参
加しないグループからのビットを排除するために、AND
ゲート151〜154への入力にわたる更なる制御が必要とな
る。

【００９７】次に図８に示したスレーブSDRAMコントロ
ーラの状態機械161について考察する。以下は考慮しな
ければならない主要事項である。第一に、状態機械はリ
フレッシュタイマーを維持する。該タイマーがゼロにな
ると、状態機械はそれが制御するSDRAMへリフレッシュ
サイクルを発する。この間、到来するあらゆるメモリト
ランザクションは、パイプライン中で遅延させなければ
ならない。このリフレッシュサイクルにより特定の行に
おける全ての列がリフレッシュされる。状態機械161は
次にどの行にリフレッシュを実行するかを把握してい
る。リフレッシュ動作が進行していない場合には、通常
のメモリトランザクションを実行することができる。イ
ンタリーブが実行されている場合（R100又はR33の場
合）には、トランザクションは次のバンクで実行され
る。またインタリーブ動作が実行されていない場合に
は、トランザクションはアドレス指定されたバンクで実
行される。何れの場合にも、一連の正しいメモリサイク
ル制御信号176の送信を管理することは状態機械の仕事
であり、これは、異なる環境についての全てのインタリ
ーブ様式を含むものである。

【００９８】スレーブSDRAMコントローラにより実行さ
れるインタリーブは、SDRAM分野の当業者には容易に理
解し得るものである。以下に表１１〜表１５を示すが、
これらは、対象となる様々なメモリトランザクションの
一部とそれらに関連するインタリーブ方式との対応関係
を要約したものである。

【００９９】

【表１１】

【０１００】

【表１２】

【０１０１】

【表１３】

【０１０２】

【表１４】

【０１０３】

【表１５】

【０１０４】SDRAMに精通した者であれば、表１１及び
表１２が従来と同様のものであることが理解されよう。
極めて簡単に言えば、これらのSDRAM部品は、アドレス
／制御バス（AC）とは別個のデータバス（D）を有して
いる。そのプリチャージにはバンク選択が含まれる。基
本的な動作サイクルは、p（プリチャージ）、a（行選
択）、及びr（読み出し）又はw（書き込み）（両者とも
データバスD上のデータ（i又はo）がたどる列の選択を
含む）である。表１３〜表１５で選択した形式では、B0
〜B3と記した行は別個の電気信号集合ではない。表中の
これらの行に示すものは、実際にはデータバスD上又は
アドレス／制御バスC上で生じるものである。別個の信
号トラフィックであるかのようにこれらを示したのは、
説明を明瞭化すると同時に、かかるトラフィックを時間
軸上に並べて見せるためであり、また文章による長い説
明を避けるためである。

【０１０５】表１３は、オーバーレイ書き込み（OLW）
及びオーバーライト書き込み（OWW）動作に用いられる
インタリーブ方式を示すものである。これはインタリー
ブの概念をほぼそのまま適用した例であり、１グループ
中の４つのバンクに対してOLWを実行するのに16クロッ
クサイクルを要することがわかる。しかし、これと同時
に別のグループに対して別のOLW動作が生じることが可
能である。

【０１０６】表１４は、分析読み出し（ANR）又はバッ
ファメモリ読み出し（BMR）に用いられるインタリーブ
方式を示したものである。１グループ中の４つのバンク
に対してANR又はBMRを実施するのに12クロックサイクル
を要している。勿論、これと同じ動作が他のグループで
同時に生じることも可能である。

【０１０７】ここで、構成動作の更なる側面について考
察する。テストプログラムは、単一のアドレスにおける
結果を構成することができる。これは、ANRで実施され
る場合があり、R33データについて実施される場合であ
ってもR100データについて実施される場合であっても12
クロックサイクルを要するものとなる。しかし、この12
クロックサイクルでは構成データをどこかに記憶させる
ことはできない。これを行うには更に時間が必要とな
る。構成データが一回だけ渡されれば良く該構成データ
を保持する必要が無い場合、又は構成されるべき連続す
るアドレスがランダムにアクセスされる場合に使用され
なければならないのは、ANRである。構成結果を記憶す
るために、各ANRの後にOLWを行わなければならず、その
代償として１アドレス毎に28クロックサイクルが費やさ
れることになる。これは、構成されたデータがそのソー
スとなった全てのバンクへ書き戻される場合には、後に
高速なアクセスを可能にするものとなる。これが機能し
なくなるという程ではないが、これをそのままの状態に
しておくと、連続する一定のアドレス範囲の構成を行う
際に同じ構成結果をこれよりも大幅に速く（12サイクル
／アドレス程度の速度で）取得する機会を失うことにな
る。この高速の構成は、高速構成（FCP:Fast Compose）
と呼ばれる動作で実施される。プログラミング環境にお
いては、FCPは、メモリセット及び構成されるべきアド
レスを示すパラメータにより達成される命令である。

【０１０８】FCPにおけるインタリーブ方式を表１５に
示す。これもまた１グループ中の４つのバンクに対して
作用するものであり、R100データについては異なるグル
ープにおいて同時に、またR33データについては単一の
グループにおいて実行される。何れの場合にも、FCR
は、１アドレスにつき12クロックサイクルしか必要とせ
ず、及び書き込み動作を含むものであるため、構成され
たデータに更なるパスを実施することができる。これら
の追加のパスは高速で実施することができる。

【０１０９】FCPが高速である理由は、第一に、これがL
100と同じ態様で動作することにある。即ち、更なるプ
リチャージp及び更なる行選択aの必要を頻繁に回避し、
及び後続のr及びw動作の際に単に列選択のみを変更す
る、という能力を提供する制限性を利用している。元
来、時間の経過と共に、スレーブSDRAMコントローラ
は、更なるpやaを発行する必要が生じることになる。か
かる必要性は、行選択が次のアドレスで変化したこと、
又は最後の行選択aがかかる動作を要求してから時間が
経過したことに起因して生じる可能性がある。しかし、
FCPの大半は12クロックサイクル内で実施されることに
なる。FCPが高速である第二の理由は、FCPが、１バンク
中の各位置毎に１回のアドレス指定のみにより読み出し
及び書き込みの両方を行うことにある。これは、各々が
独自にアドレス指定を行う２つの動作ではなく統合され
た１つの動作しか存在しない結果として得られるもので
ある。

【０１１０】最後に、構成フラグ（CMP_FLG_MS＃N）190
がどのように制御されるかを示す概略ブロック図189で
ある図１０を参照する。各DRAMメモリセットにはかかる
フラグが１つづつ存在し、該フラグが、メモリ領域の構
成上の完全性を示すために用いられる。この概念は、該
フラグがセットされている場合には、それに関連するメ
モリ領域がその構成を完了しており該構成された状態を
維持しているものと扱うことが安全である、というもの
である。該メモリ領域に対する書き込み動作は、該書き
込みが行われるアドレスにおける構成を破壊する可能性
のある（高い確率で破壊する）ものであり、このため、
該フラグをクリアするために使用される。該フラグ自体
は、信号193によりセットされるフリップフロップ又は
ラッチ191の状態から発生する。該信号193は、（1）リ
ングバスを介して発行することができる、ラッチをセッ
トするための明示的な命令197（SET_CMP_FLG_MS＃N）
と、（2）関連するメモリセットに対するFCP動作の実行
が完了していることを示す信号196（FCP_MS＃N）とを論
理OR（ORゲート194により生成される）したものであ
る。上記（2）は、構成の達成にFCPが使用されなかった
場合であってもテストプログラムがフラグをセットする
ことを許容するものである。メモリセットにおいて行わ
れるあらゆるOLW動作（OLW_MS＃N195）は、構成された
結果の完全性にとって潜在的な脅威となるものであり、
したがってこれもまたフラグのクリアに使用される。フ
ラグの状態は、リングバスを使用して調べることができ
る。

【０１１１】以下では、本発明の種々の構成要件の組み
合わせからなる例示的な実施態様を示す。 １．所与のアドレス空間内の個々のアドレスに関する情
報ワードについてDRAM(73)内でメモリ動作を実行する方
法であって、(a) DRAMのｎ×ｍ個のバンク(113〜124)
を、ｍ個のバンクにより１グループが形成されるｎ個の
グループ(88〜90)へと構成し、該バンクの各々が、前記
アドレス空間内の各アドレス毎にアドレス指定可能な位
置を１つずつ有しており、(b) 各々の次のメモリ動作
を、順序付けされた周期的なシーケンスで次のグループ
へ順次送り、(c) 各グループにおいて、該グループ内
の各バンクを、順序付けされた周期的なシーケンスで選
択し、(d) 各グループにおいて、該グループへ前記ス
テップ(b)により送られた連続するメモリ動作につい
て、該連続するメモリ動作を、前記ステップ(c)の順序
付けされた周期的なシーケンスに従って該グループのｍ
個のバンク間で順次インタリーブし、(e) １グループ
内で選択された各バンクについて、及び前記ステップ
(d)によりそれらのバンクへ送られたインタリーブされ
たメモリ動作について、前記ステップ(d)による次の連
続するメモリ動作を、前記アドレス空間内のアドレスで
実行する、という各ステップを含む方法。 ２．前記メモリ動作が書き込み動作であり、アドレス指
定可能な被験装置(14)に対して実行されるテストから、
書き込むべき情報を取得するステップを更に含む、前項
１に記載の方法。 ３．前記被験装置(14)がメモリであり、書き込むべきワ
ード内のビットがメモリテスト装置内のチャネルを表す
ものであり、ｎ×ｍ個のバンク内のアドレス指定可能な
位置を、前記被験装置に供給されるアドレスから導出し
たアドレスでアドレス指定するステップを更に含む、前
項２に記載の方法。 ４．前記メモリ動作が、読み出し動作であり、前記ｎ×
ｍ個のバンク(113〜124)内の同じアドレスにおけるアド
レス指定可能な位置から読み出しを行ってｎ×ｍ個のワ
ードを生成し、及び該ｎ×ｍ個のワードをマージして(1
46)１つの最終的なワードを生成し、該最終的なワード
を前記メモリ動作の結果として選択し、該最終的なワー
ドを前記ｎ×ｍ個のバンクの全てに前記同じアドレスで
書き込む、という各ステップを更に含む、前項１に記載
の方法。 ５．前記最終的なワードが前記全てのｎ×ｍ個のバンク
(113〜124)へ書き込まれる時点に近接してフラグ(191)
をセットし、次の連続するメモリ動作が書き込み動作と
なる前記ステップ(b)の後続動作で該フラグをクリアす
る、という各ステップを更に含む、前項４に記載の方
法。 ６．DRAM(73)内において、グループ選択部分及びバンク
内アドレス部分を有するアドレス空間内の個々のアドレ
スに関連する情報ワードについてメモリ動作を実行する
方法であって、(a) DRAMのｎ×ｍ個のバンク(113〜12
4)を、ｍ個のバンクにより１グループが形成されるｎ個
のグループ(88〜90)へと構成し、該グループの各々が、
前記グループ選択部分(167,169,171)により選択可能な
ものであり、１グループ内の各バンクが、前記バンク内
アドレス部分(176)によりアドレス指定することが可能
な位置を有しており、(b) 各々の次のメモリ動作を、
前記グループ選択部分により識別されたグループへ送
り、(c) 各グループにおいて、該グループ内の各バン
クを、順序付けされた周期的なシーケンスで選択し、
(d) 各グループにおいて、該グループへ前記ステップ
(b)により送られた連続するメモリ動作について、前記
ステップ(c)の前記順序付けされた周期的なシーケンス
に従って各バンクが選択される際に、前記連続するメモ
リ動作を該グループのｍ個のバンク間で順次インタリー
ブし、(e) １グループ内で選択された各バンクについ
て、及び前記ステップ(d)によりそれらのバンクへ送ら
れたインタリーブされたメモリ動作について、前記ステ
ップ(d)による次の連続するメモリ動作を、前記バンク
内アドレス部分により選択されたバンク内の位置で実行
する、という各ステップを含む方法。 ７．前記メモリ動作が書き込み動作であり、アドレス指
定可能な被験装置(14)に実行されるテストから、書き込
むべき情報を取得するステップを更に含む、前項６に記
載の方法。 ８．前記被験装置(14)がメモリであり、書き込むべきワ
ード内のビットがメモリテストシステム内のチャネルを
表し、ｍ個のバンクにより１グループが形成されるｎ個
のグループ(88〜90)内のアドレス可能な位置を、前記被
験装置へ供給されるアドレスから導出したアドレスでア
ドレス指定するステップを更に含む、前項７に記載の方
法。 ９．前記メモリ動作が読み出し動作であり、前記グルー
プ選択部分により識別されたグループのｍ個のバンクの
全ての同じアドレスにおけるアドレス指定可能な位置か
ら読み出し動作を行ってｍ個のワードを生成し、該ｍ個
のワードをマージして(146)１つの最終的なワードを生
成し、該最終的なワードを前記メモリ動作の結果として
選択し、該最終的なワードを該識別されたグループの前
記ｍ個のバンクの全てに前記同じアドレスで書き込む、
という各ステップを更に含む、前項６に記載の方法。 10．前記最終的なワードが前記ｍ個のバンク(113〜124)
の全てに書き込まれる時点に近接してフラグ(191)をセ
ットし、次の連続するメモリ動作が書き込み動作となる
前記ステップ(b)の後続動作で該フラグをクリアする、
という各ステップを更に含む、前項９に記載の方法。

【図面の簡単な説明】

【図１】本発明に従って構築された広範な再構成が可能
な不揮発性メモリテスタを簡素化して示すブロック図で
ある。

【図２】図１のＤＵＴテスタ6を拡大して示す簡素化さ
れたブロック図である。

【図３】図２のブロック図におけるＥＣＲ(エラー捕捉R
AM)機構を簡素化して示す機能ブロック図である。

【図４】図３のＥＣＲ機構をより詳細に示したブロック
図である。

【図５】図３及び図４のブロック図におけるDRAMメモリ
セットコントローラを簡素化して示すブロック図であ
る。

【図６】図５のブロック図におけるマスタDRAMコントロ
ーラ機構を示すブロック図である。

【図７】図６のブロック図における構成回路を示すブロ
ック図である。

【図８】図６のブロック図におけるスレーブSDRAMコン
トローラ機構を示すブロック図である。

【図９】図６及び図８のコントローラにより制御される
１グループのSDRAMを簡素化して示すブロック図であ
る。

【図１０】「構成済」フラグの動作に関する簡素化され
たブロック図である。

【符号の説明】

14 被験装置 73 DRAM 88〜90 グループ 113〜124 バンク 191 フラグ 167,169,171 グループ選択部 176 バンクアドレス部

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 プリート・ピー・サイ アメリカ合衆国カリフォルニア州94539, フリーモント，ソービニヨン・コート・ 48888 (72)発明者 エドモンド・デ・ラ・プエンタ アメリカ合衆国カリフォルニア州95014, クパチーノ，イートン・プレイス・21815 Ｆターム(参考） 2G132 AA08 AB01 AE22 AF18 AL25 5B018 GA03 HA22 NA02 5B060 CA15 5L106 AA09 AA10 DD22 DD24 DD25 GG05

Claims (1)

【特許請求の範囲】
1. 【請求項１】所与のアドレス空間内の個々のアドレスに
   関する情報ワードについてDRAM(73)内でメモリ動作を実
   施する方法であって、(a) DRAMのｎ×ｍ個のバンク(11
   3〜124)を、ｍ個のバンクにより１グループが形成され
   るｎ個のグループ(88〜90)へと構成し、該バンクの各々
   が、前記アドレス空間内の各アドレス毎にアドレス指定
   可能な位置を１つずつ有しており、(b) 各々の次のメ
   モリ動作を、順序付けされた周期的なシーケンスで次の
   グループへ順次送り、(c) 各グループにおいて、該グ
   ループ内の各バンクを、順序付けされた周期的なシーケ
   ンスで選択し、(d) 各グループにおいて、該グループ
   へ前記ステップ(b)により送られた連続するメモリ動作
   について、該連続するメモリ動作を、前記ステップ(c)
   の順序付けされた周期的なシーケンスに従って該グルー
   プのｍ個のバンク間で順次インタリーブし、(e) １グ
   ループ内で選択された各バンクについて、及び前記ステ
   ップ(d)によりそれらのバンクへ送られたインタリーブ
   されたメモリ動作について、前記ステップ(d)による次
   の連続するメモリ動作を、前記アドレス空間内のアドレ
   スで実行する、という各ステップを含む方法。