TWI426519B

TWI426519B - 記憶體晶片以及其控制方法

Info

Publication number: TWI426519B
Application number: TW98145463A
Authority: TW
Inventors: Ying Te Tu
Original assignee: Winbond Electronics Corp
Priority date: 2009-12-29
Filing date: 2009-12-29
Publication date: 2014-02-11
Also published as: TW201123191A

Description

記憶體晶片以及其控制方法

本發明係有關於一種記憶體晶片，特別是有關於一種判斷電路，用以根據一記憶體晶片之選擇輸入墊之狀態來判斷該記憶體晶片係操作為單一記憶體晶粒或是堆疊記憶體晶粒中之一者。

第1圖係表示256Mb之記憶體晶片。參閱第1圖，記憶體晶片1包括23個位址輸入墊A0～A22、一選擇輸入墊OP、以及閒置輸入墊NC。當記憶體晶片1操作為單一記憶體晶粒時，選擇輸入墊OP及閒置輸入墊NC都處於浮接狀態。記憶體晶片1內部的弱上拉/下拉電路(weak pull high-low circuit)逐漸地將連接於選擇輸入墊OP的內部節點拉至一高/低電壓準位。在以下的說明中，係以弱上拉電路及弱下拉操作為例來說明。

在一些應用中，至少兩個第1圖之記憶體晶片1可堆疊形成一個記憶體裝置。如第2圖所示，以具有兩個堆疊之256Mb記憶體晶片20及21的512Mb記憶體裝置2為例來說明。堆疊之記憶體晶片20及21中每一者具有與第1圖之記憶體晶片1相同之結構，且記憶體晶片1之閒置輸入墊NC作為第24個位址輸入墊A23，以定址兩該記憶體晶片20及21。上方記憶體晶片20堆疊在下方記憶體晶片21之上，且兩者之間存在著間隙23。第3圖係表示介於記憶體晶片20及21之位址輸入墊A0～A23間的連接狀況。為了清楚地表示此連接狀況，以併排配置來呈現記憶體晶片20及21，然而實際上，上方記憶體晶片20係堆疊於下方記憶體晶片21之上，如第2圖所示。參閱第3圖，記憶體晶片20之位址輸入墊A0～A23分別連接記憶體晶片21之位址輸入墊A0～A23於位址輸入墊A0’~A23’。記憶體晶片20及21透過位址輸入墊A0’~A23’接收位址信號。

在第3圖中，上方記憶體晶片20之選擇輸入墊OP連接高電壓源VDD，且連接此選擇輸入墊OP之內部節點因此處於高準位。下方記憶體晶片21之選擇輸入墊OP連接低電壓源VSS，且連接此選擇輸入墊OP之內部節點因此處於低準位。因此，當位址輸入墊A23’接收一高邏輯準位信號(H)時，上方記憶體晶片20被致能，而下方記憶體晶片21則不被致能。相反地，當位址輸入墊A23’接收一低邏輯準位信號(L)時，下方記憶體晶片21被致能，而上方記憶體晶片20則不被致能。

因此，一個記憶體晶片(例如記憶體晶片20及21)根據其選擇輸入墊之狀態可操作在三個模式下。在第一模式下，當記憶體晶片之選擇輸入墊OP處於浮接狀態，記憶體晶片操作為單一記憶體晶粒。在第二模式下，當記憶體晶片之選擇輸入墊OP被連接至高電壓源VDD時，該記憶體晶片操作為兩堆疊記憶體晶粒中的上方記憶體晶粒。在第三模式下，當記憶體晶片之選擇輸入墊OP被連接至低電壓源VSS時，該記憶體晶片操作為兩堆疊記憶體晶粒中的下方記憶體晶粒。在這三個模式下，連接記憶體晶片之選擇輸入墊OP的內部節點分別地被弱上拉(weakly pulled high)、強上拉(strongly pulled high)、及強下拉(strongly pulled low)。根據上述，當一記憶體晶片在第一模式與第二模式下操作時，連接其選擇輸入墊OP的內部節點被上拉。因此，當內部節點處於高準位時，記憶體晶片無法判斷其本身正操作為單一記憶體晶粒(第一模式)下或操作為兩堆疊記憶體晶粒中的上方記憶體晶粒(第二模式)。此狀況可能會發生在作為兩堆疊記憶體晶粒中上方記憶體晶粒的記憶體晶片的需求上，例如第2圖之上方記憶體晶片20。

假設弱下拉電路及弱下拉操作應用於浮接的選擇輸入墊OP。根據上述說明，當一記憶體晶片在第一模式與第三模式下操作時，連接其選擇輸入墊OP的內部節點被下拉。因此，當內部節點處於低準位時，記憶體晶片無法判斷其本身正操作為單一記憶體晶粒(第一模式)下或操作為兩堆疊記憶體晶粒中的下方記憶體晶粒(第三模式)。此狀況可能會發生在作為兩堆疊記憶體晶粒中下方記憶體晶粒的記憶體晶片的需求上，例如第2圖之上方記憶體晶片21。

因此，期望提供一種判斷電路，其可判斷一記憶體晶片正操作為單一記憶體晶粒或是堆疊記憶體晶粒中之一者。

本發明提供一種記憶體晶片，操作於複數模式。該記憶體晶片包括選擇輸入墊以及判斷電路。選擇輸入墊具有複數狀態。判斷電路耦接選擇輸入墊，用以根據選擇輸入墊之當前狀態來產生判斷信號。判斷信號係指示出記憶體晶片正操作於哪一模式下。判斷電路包括偵測單元以及取樣單元。偵測單元耦接第一電壓源以及選擇輸入墊。偵測單元受控於一控制信號以根據選擇輸入墊之當前狀態來產生至少一偵測信號。取樣單元接收該至少一偵測信號。在該控制信號被致能之後，取樣單元對該至少一偵測信號進行取樣以產生判斷信號。當控制信號被致能時，該至少一偵測信號之準位被第一電壓源提供之電壓所改變。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第4圖係表示根據本發明實施例之記憶體晶片。參閱第4圖，記憶體晶片4包括複數位置輸入墊、選擇輸入墊OP、判斷電路40、以及控制電路41。選擇輸入墊OP具有不同的狀態。在此實施例中，選擇輸入墊OP具有三種狀態：分別在三個模式下的浮接狀態、強烈高準位狀態、強烈低準位狀態。舉例來說，當選擇輸入墊OP浮接時，選擇輸入墊OP處於浮接狀態。當選擇輸入墊OP被連接至高電壓源VDD時，選擇輸入墊OP處於強烈高準位狀態。當選擇輸入墊被連接至低電壓源VSS時，選擇輸入墊OP處於強烈低準位狀態。在此實施例中，記憶體晶片4是一個256Mb的記憶體晶片。由於記憶體晶片4可操作為單一記憶體晶粒或者是512Mb之兩堆疊記憶體晶粒中之一者。在另一些實施例中，記憶體晶片之位址輸入墊數量根據記憶體晶片之尺寸而定。

判斷電路40耦接選擇輸入墊OP，且根據選擇輸入墊OP之當前狀態來產生一判斷信號。因此，判斷信號S40指示出記憶體晶片4正操作在哪一模式下。控制電路41接收判斷信號S40，且根據判斷信號S40來控制記憶體晶片4。在此實施例中，當選擇輸入墊OP處於浮接狀態時，判斷電路40產生判斷信號S40來指示出記憶體晶片4操作在第一模式下，其操作為單一記憶體晶粒。當選擇輸入墊OP處於強烈高準位狀態時，判斷電路40產生判斷信號S40來指示出記憶體晶片4操作在第二模式下，其操作為兩堆疊記憶體晶粒中之上方記憶體晶粒。當選擇輸入墊OP處於強烈低準位狀態時，判斷電路40產生判斷信號S40來指示出記憶體晶片4操作在第三模式下，其操作為兩堆疊記憶體晶粒中之下方記憶體晶粒。

第5圖係表示第4圖中判斷電路40之實施例。參閱第5圖，判斷電路40包括偵測單元50以及取樣單元51。偵測單元50耦接電壓源VS1以及選擇輸入墊OP。判斷單元50由控制信號CS所控制，以根據選擇輸入墊OP之當前狀態來產生至少一偵測信號。當控制信號被致能時，該至少一偵測信號之準位被電壓源VS1所提供之電壓所改變。取樣單元51接收該至少一偵測信號，且在控制信號CS被致能之後取樣該至少一偵測信號以產生判斷信號S40。

第6圖係表示第5圖中偵測單元50之一實施例。參閱第6圖，偵測單元50’耦接選擇輸入墊OP於節點N60。偵測單元50’包括弱上拉/下拉元件60以及切換元件61。弱上拉/下拉元件60耦接於電壓源VS2與節點N60之間。切換單元61耦接於節點N60與電壓源VS1之間，且由被致能的控制信號CS所導通。假設當記憶體晶片4正操作為單一記憶體晶粒，即當記憶體晶片4正操作於第一模式下時，選擇輸入墊OP浮接，且與選擇輸入墊OP連接之節點N60被弱上拉至一高準位。因此，電壓源VS1提供低準位電壓，例如接地電壓GND，且電壓源VS2提供高準位電壓，例如操作電壓VCC。假設在此情況下，弱上拉/下拉元件60係以PMOS電晶體來實現，其根據低電壓源VSS的控制而一直處於導通狀態，此外，此PMOS電晶體具有較長的通道長度。切換元件61係以NMOS電晶體來實現，且其根據被致能且具有高準位之控制信號CS而被導通。在此實施例中，在節點N60產生一偵測信號S60以由取樣單元51來取樣。

第7a圖係表示當記憶體晶片4正操作為單一記憶體晶粒(第一模式)時，電壓源VCC(VS2)之電壓、控制信號CS、偵測信號S60之波形，以及判斷信號S40之邏輯數值。如上所述，當記憶體晶片4操作為單一記憶體晶粒時，選擇輸入墊OP為浮接。參閱第7a圖，偵測信號S60之準位逐漸地由電壓源VS2之高準位電壓VCC來上拉。在時間點T1，控制信號CS由低準位被切換至高準位，即控制信號CS被致能。根據被致能且具有高準位之控制信號CS，切換單元61於時間點T1被導通。因此，偵測信號S60立刻被下拉至電壓源VS1之低準位電壓GND的準位。偵測信號S60持續地處於電壓源VS1之低準位電壓GND的準位，直到控制信號CS於時間點T2由高準位切換至低準位(即控制信號在時間點T2時被反致能)以關閉切換元件61。換句話說，當控制信號CS由時間點T1至T2之間被致能時，判斷信號S60持續地處於電壓源VS1之低準位電壓GND的準位。在時間點T2之後，偵測信號S60再次逐漸地由電壓源VS2之高準位電壓VCC來上拉。在控制信號CS被反致能後間隔一短期間P1的時間點T3上，由於偵測信號S60逐漸地由低準位上拉，取樣單元51對偵測信號S60進行取樣以獲得第一邏輯數值”0”。在時間點T3後距離一長期間P2之時間點T4上，取樣電路51再次對偵測信號S60進行取樣以獲得第二邏輯數值。由於偵測信號S60處於電壓源VS2之高準位電壓VCC的準位，因此第二邏輯數值為”1”。第一邏輯數值”0”與第二邏輯數值”1”形成判斷信號S40。

根據第7a圖之敘述，當記憶體晶片4操作為單一記憶體晶粒時，判斷電路40根據選擇輸入墊OP之浮接狀態來產生”01”之判斷信號S40。

第7b圖係表示當記憶體晶片4正操作為兩堆疊記憶體晶粒中上方記憶體晶粒(第二模式)時，電壓源VCC(VS2)之電壓、控制信號CS、偵測信號S60之波形，以及判斷信號S40之邏輯數值。在第二模式中，選擇輸入墊OP被連接至高電壓源VDD。根據上述，控制信號CS於時間點T1至T2之間被致能，且取樣單元51分別在時間點T3及T4上對偵測信號S60取樣以分別獲得第一邏輯數值與第二邏輯數值。如第7b圖所示，在第二模式下，第一邏輯數值為”1”與第二邏輯數值為“1”形成判斷信號S40。根據第7b圖之敘述，當記憶體晶片4操作為兩堆疊記憶體晶粒中上方記憶體晶粒時，判斷電路40根據選擇輸入墊OP之強烈高準位狀態來產生”11”之判斷信號S40。

第7c圖係表示當記憶體晶片4正操作為兩堆疊記憶體晶粒中下方記憶體晶粒(第三模式)時，電壓源VCC(VS2)之電壓、控制信號CS、偵測信號S60之波形，以及判斷信號S40之邏輯數值。在第三模式中，選擇輸入墊OP被連接至低電壓源VSS。根據上述，控制信號CS於時間點T1至T2之間被致能，且取樣單元51分別在時間點T3及T4上對偵測信號S60取樣以分別獲得第一邏輯數值與第二邏輯數值。如第7c圖所示，在第三模式下，第一邏輯數值為”0”與第二邏輯數值為“0”形成判斷信號S40。根據第7c圖之敘述，當記憶體晶片4操作為兩堆疊記憶體晶粒中下方記憶體晶粒時，判斷電路40根據選擇輸入墊OP之強烈低準位狀態來產生”00”之判斷信號S40。

在第6圖之實施例中，當記憶體晶片4操作為單一記憶體晶粒(第一模式)時，選擇輸入墊OP浮接，且連接選擇輸入墊OP之節點N60被弱上拉。在一些實施例中，當記憶體晶片4操作為單一記憶體晶粒(第一模式)時，選擇輸入墊OP浮接，且連接選擇輸入墊OP之節點N60被弱下拉。

因此，電壓源VS1提供高準位電壓，例如操作電壓VCC，且電壓源VS2提供低準位電壓，例如接地電壓GND，如第8圖所示。在此情況下，弱上拉/下拉元件60係以NMOS電晶體來實現，其根據高電壓源VDD的控制而一直處於導通狀態，此外，此NMOS電晶體具有較長的通道長度。切換元件61係以PMOS電晶體來實現，且其根據被致能且具有低準位之控制信號CS而被導通。根據第9a~9c圖中控制信號CS之時序以及取樣單元51之取樣操作，判斷電路40之取樣單元51可根據選擇輸入墊OP之狀態來產生判斷信號S40，以指示記憶體晶片4正操作在哪一模式。尤其是，判斷信號S40可清楚地指示出記憶體晶片4正為單一記憶體晶粒(第一模式)或是兩堆疊記憶體晶粒中下方記憶體晶粒(第三模式)。需注意，在第一與第三模式中，連接選擇輸入墊OP之節點N90最後都下拉至低準位。

第10圖係表示第5圖中偵測單元50之另一實施利。參閱第10圖，偵測單元50”耦接選擇輸入墊OP於節點N90。偵測單元50”包括切換元件90及91以及弱上拉/下拉元件92。切換元件90耦接於節點N90與電壓源VS1之間，且其由被致能的控制信號CS來導通。切換元件91耦接於節點N90與節點N91之間。弱上拉/下拉元件92耦接於電壓源VS2與節點N91之間。假設當記憶體晶片4操作為單一記憶體晶粒時，即記憶體晶片4操作於第一模式時，選擇輸入墊OP浮接，且連接於選擇輸入端OP之節點N90被弱上拉至一高準位。因此電壓源VS1提供低準位電壓，例如接地電壓GND，而電壓源VS2提供高準位電壓，例如操作電壓VCC。假設在此情況下，弱上拉/下拉元件92係以PMOS電晶體來實現，其根據低電壓源VSS的控制而一直處於導通狀態，此外，此PMOS電晶體具有較長的通道長度。切換元件90係以NMOS電晶體來實現，且其根據被致能且具有高準位之控制信號CS而被導通。在此實施例中，在節點N90產生一偵測信號S90，而在節點N91產生另一偵測信號S91。偵測信號S90與S91由取樣單元51來取樣。

第11a圖係表示當記憶體晶片4正操作為單一記憶體晶粒(第一模式)時，電壓源VCC(VS2)之電壓、控制信號CS、偵測信號S90與S91之波形、切換元件91之開關狀態、以及判斷信號S40之邏輯數值。如上所述，當記憶體晶片4操作為單一記憶體晶粒時，選擇輸入墊OP浮接。參閱第11a圖，切換元件91在時間點T1之前的期間為導通狀態(ON)。偵測信號S90與S91逐漸地由電壓源VS2之高準位電壓來上拉，且在時間點T1之前到達高準位電壓VCC之準位。在時間點T1時，切換元件91關閉(OFF)。偵測信號S90持續地處於高準位電壓VCC之準位，直到控制信號CS於時間點T2由低準位切換至高準位(即控制信號CS於時間點T2被致能)來導通切換元件90。在時間點T2，由於控制信號CS被致能，偵測信號S90立刻被下拉至電壓源VS1之低準位電壓GND的準位。在時間點T3，控制信號CS由高準位切換為低準位(即控制信號CS於時間點T3被反致能)來關閉切換元件90。此時，由於切換元件91仍處於關閉狀態，偵測信號S90不會被高準位電壓VCC上拉，且持續地處於電壓源VS1之低準位電壓GND的準位。取樣單元51於時間點T3(在控制信號CS被致能之後)對偵測信號S90進行取樣以獲得第一邏輯數值”0”。在時間點T4，切換元件91導通。由於切換元件91的導通，偵測信號S90之準位逐漸地被高準位電壓VCC來上拉。此外，如第11a圖所示，在介於時間點T1至T4之期間，由於切換元件91被關閉，偵測信號S91不會受到低準位電壓GND的影響，且偵測信號S91持續地處於高準位電壓VCC之準位。取樣單元51在時間點T4對偵測信號S91進行取樣以獲得第二邏輯數值”1”。第一邏輯數值”0”與第二邏輯數值”1”形成判斷信號S40。

根據第11a圖之敘述，當記憶體晶片4操作為單一記憶體晶粒時，判斷電路40根據選擇輸入墊OP之浮接狀態來產生”01”之判斷信號S40。

第11b圖係表示當記憶體晶片4正操作為兩堆疊記憶體晶粒中上方記憶體晶粒(第二模式)時，電壓源VCC(VS2)之電壓、控制信號CS、偵測信號S90與S91之波形、切換元件91之開關狀態、以及判斷信號S40之邏輯數值。在第二模式中，選擇輸入墊OP被連接至高電壓源VDD。根據上述，控制信號CS於時間點T2至T3之間被致能，切換元件91之狀態切換發生在時間點T1及T4，且取樣單元51在時間點T3及T4上分別對偵測信號S90及S91取樣以分別獲得第一邏輯數值與第二邏輯數值。如第11b圖所示，在第二模式下，第一邏輯數值為”1”與第二邏輯數值為“1”形成判斷信號S40。根據第11b圖之敘述，當記憶體晶片4操作為兩堆疊記憶體晶粒中上方記憶體晶粒時，判斷電路40根據選擇輸入墊OP之強烈高準位狀態來產生”11”之判斷信號S40。

第11c圖係表示當記憶體晶片4正操作為兩堆疊記憶體晶粒中下方記憶體晶粒(第三模式)時，電壓源VCC(VS2)之電壓、控制信號CS、偵測信號S90與S91之波形、切換元件91之開關狀態、以及判斷信號S40之邏輯數值。在第三模式中，選擇輸入墊OP被連接至低電壓源VSS。根據上述，控制信號CS於時間點T2至T3之間被致能，切換元件91之狀態切換發生在時間點T1及T4，且取樣單元51在時間點T3及T4上分別對偵測信號S90及S91取樣以分別獲得第一邏輯數值與第二邏輯數值。如第11c圖所示，在第三模式下，第一邏輯數值為”0”與第二邏輯數值為“1”形成判斷信號S40。根據第11c圖之敘述，當記憶體晶片4操作為兩堆疊記憶體晶粒中下方記憶體晶粒時，判斷電路40根據選擇輸入墊OP之強烈低準位狀態來產生”00”之判斷信號S40。

根據上述實施利，判斷電路40之取樣單元51根據選擇輸入墊OP之狀態來產生判斷信號S40，以指示記憶體晶片4正操作在哪一模式下。尤其是，判斷信號S40可清楚地指示出記憶體晶片4正在作為單一記憶體晶粒(第一模式)或是兩堆疊記憶體晶粒中下方記憶體晶粒(第二模式)。需注意，在第一與第二模式中，連接選擇輸入墊OP之節點N90最後都上拉至高準位。

在第10圖之實施例中，當記憶體晶片4操作為單一記憶體晶粒(第一模式)時，選擇輸入墊OP浮接，且連接選擇輸入墊OP之節點N90被弱上拉。在一些實施例中，當記憶體晶片4操作為單一記憶體晶粒(第一模式)時，選擇輸入墊OP浮接，且連接選擇輸入墊OP之節點N90被弱下拉。

因此，電壓源VS1提供高準位電壓，例如操作電壓VCC，且電壓源VS2提供低準位電壓，例如接地電壓GND，如第12圖所示。在此情況下，弱上拉/下拉元件92係以NMOS電晶體來實現，其根據高電壓源VDD的控制而一直處於導通狀態，此外，此NMOS電晶體具有較長的通道長度。切換元件90係以PMOS電晶體來實現，且其根據被致能且具有低準位之控制信號CS而被導通。根據第13a~13c圖中控制信號CS之時序、切換元件91之切換操作、以及取樣單元51之取樣操作，判斷電路40之取樣單元51可根據選擇輸入墊OP之狀態來產生判斷信號S40，以指示記憶體晶片4正操作在哪一模式。尤其是，判斷信號S40可清楚地指示出記憶體晶片4正在作為單一記憶體晶粒(第一模式)或是兩堆疊記憶體晶粒中下方記憶體晶粒(第三模式)。需注意，在第一與第三模式中，連接選擇輸入墊OP之節點N90最後都下拉至低準位。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1．．．記憶體晶片

A0...A22．．．位址輸入墊

NC．．．閒置輸入墊

OP．．．選擇輸入墊

2．．．記憶體裝置

20、21．．．記憶體晶片

23．．．間隙

A0...A23．．．位址輸入墊

A0’...A23’．．．位址輸入墊

VDD．．．高電壓源

VSS．．．低電壓源

4．．．記憶體晶片

40．．．判斷電路

41．．．控制電路

A0...A23．．．位址輸入墊

OP．．．選擇輸入墊

S40．．．判斷信號

50．．．偵測單元

51．．．取樣單元

CS．．．控制信號

VS1．．．電壓源

50’．．．偵測單元

60．．．弱上拉/下拉元件

61．．．切換元件

GND．．．低準位電壓

N60．．．節點

S60．．．偵測信號

VS2．．．電壓源

VCC．．．高準位電壓

VSS．．．低電壓源

T1、T2、T3、T4．．．時間點

P1、P2．．．期間

VDD．．．高電壓

50”．．．偵測單元

90、91．．．切換元件

92．．．弱上拉/下拉元件

N90、N91．．．節點

S90、S91．．．偵測信號

T1、T2、T3、T4．．．時間點

第1圖表示記憶體晶片之示意圖；

第2圖表示具有兩堆疊記憶體晶片之記憶體裝置；

第3圖表示介於記憶體晶片20及21之位址輸入墊A0～A23間的連接狀況；

第4圖表示根據本發明實施例之記憶體晶片；

第5圖表示第4圖中判斷電路40之實施例；

第6圖表示第5圖中偵測單元50之一實施例；

第7a~7c圖表示根據第6圖之實施例之波形圖；

第8圖表示第5圖中偵測單元50之另一實施例；

第9a~9c圖表示根據第8圖之實施例之波形圖；

第10圖表示第5圖中偵測單元50之又一實施利；

第11a~11c圖表示根據第10圖之實施例之波形圖；

第12圖表示第5圖中偵測單元50之另一實施利；

第13a~13c圖表示根據第12圖之實施例之波形圖。

4．．．記憶體晶片

40．．．判斷電路

41．．．控制電路

A0...A23．．．位址輸入墊

OP．．．選擇輸入墊

S40．．．判斷信號

Claims

一種記憶體晶片，操作於複數模式，包括：一選擇輸入墊，具有複數狀態；以及一判斷電路，耦接該選擇輸入墊，用以根據該選擇輸入墊之當前狀態來產生一判斷信號，其中，該判斷信號指示出該記憶體晶片正操作於哪一模式下，且該判斷電路包括：一偵測單元，耦接一第一電壓源以及該選擇輸入墊，且受控於一控制信號以根據該選擇輸入墊之當前狀態來產生至少一偵測信號；以及一取樣單元，用以接收該至少一偵測信號，且在該控制信號被致能之後對該至少一偵測信號進行取樣以產生該判斷信號；其中，當該控制信號被致能時，該至少一偵測信號之準位根據該第一電壓源提供之電壓所決定。
如申請專利範圍第1項所述之記憶體晶片，更包括一控制電路，用以接收該判斷信號且根據該判斷信號來控制該記憶體晶片。
如申請專利範圍第1項所述之記憶體晶片，其中，該偵測單元耦接該選擇輸入墊於一第一節點且包括：一弱上拉/下拉元件，耦接於一第二電壓源與該第一節點之間；以及一切換元件，耦接於該第一節點與該第一電壓源之間，且由被致能之該控制信號所導通；其中，一第一偵測信號產生於該第一節點以作為該至少一偵測信號。
如申請專利範圍第3項所述之記憶體晶片，其中，該弱上拉/下拉元件以一直處於導通狀態之一PMOS電晶體來實現，該第一電壓源所提供之電壓具有一低準位，且該第二電壓源所提供之電壓具有一高準位。
如申請專利範圍第3項所述之記憶體晶片，其中，該弱上拉/下拉元件以一直處於導通狀態之一NMOS電晶體來實現，該第一電壓源所提供之電壓具有一高準位，且該第二電壓源所提供之電壓具有一低準位。
如申請專利範圍第3項所述之記憶體晶片，其中，在該控制信號被致能之後，該取樣單元取樣該第一偵測信號兩次以產生兩個邏輯數值，該等邏輯數值形成該判斷信號。
如申請專利範圍第1項所述之記憶體晶片，其中，該判斷單元耦接該選擇輸入墊於一第一節點且包括：一第一切換元件，耦接於該第一節點與該第一電壓源之間，且由被致能之該控制信號所導通；一第二切換元件，耦接於該第一節點與一第二節點之間，其中，該第二切換元件在一第一期間內被導通且在一第二期間內被關閉；以及一弱上拉/下拉元件，耦接於一第二電壓源與該第二節點之間；其中，一第一偵測信號產生於該第一節點，且一第二偵測信號產生於該第二節點。
如申請專利範圍第7項所述之記憶體晶片，其中，該弱上拉/下拉元件以一直處於導通狀態之一PMOS電晶體來實現，該第一電壓源所提供之電壓具有一低準位，且該第二電壓源所提供之電壓具有一高準位。
如申請專利範圍第7項所述之記憶體晶片，其中，該弱上拉/下拉元件以一直處於導通狀態之一NMOS電晶體來實現，該第一電壓源所提供之電壓具有一高準位，且該第二電壓源所提供之電壓具有一低準位。
如申請專利範圍第7項所述之記憶體晶片，其中，該控制信號在該第二期間內被致能，且在該控制信號被致能後，該取樣單元對該第一偵測信號進行取樣以獲得一第一邏輯數值以及對該第二偵測信號進行取樣以獲得一第二邏輯數值，該第一邏輯數值與該第二邏輯數值形成該判斷信號。
如申請專利範圍第1項所述之記憶體晶片，其中，該選擇輸入墊在三個模式下分別具有一浮接狀態、一強烈高準位狀態、以及一強烈低準位狀探。
如申請專利範圍第11項所述之記憶體晶片，其中，在該等三個狀態下，該記憶體晶片操作為一單一記憶體晶粒、兩堆疊記憶體晶粒中一上方記憶體晶粒、以及兩堆疊記憶體晶粒中一下方記憶體晶粒。