KR101102865B1 - 메모리 칩 및 그의 판별 회로 - Google Patents

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Abstract

본 발명에 따르면, 메모리 칩이 제공된다. 상기 메모리 칩은 각 모드에서 작동하고, 옵션 패드와 판별 회로를 포함한다. 상기 판별 회로는 상기 옵션 패드에 결합되어, 해당 옵션 패드의 현재 상태에 따라서 판별 신호를 발생한다. 상기 판별 신호는 메모리 칩이 어떤 모드에서 작동 중인지를 나타낸다. 상기 판별 회로는 검출부와 샘플링부를 포함한다. 상기 검출부는 제1 전압원 및 상기 옵션 패드에 결합되고, 또, 제어 신호에 의해 제어되어 해당 옵션 패드의 현재 상태에 따라서 적어도 하나의 검출 신호를 발생한다. 상기 샘플링부는 상기 적어도 하나의 검출 신호를 수신하고, 상기 제어 신호가 어서트된 후에 해당 적어도 하나의 검출 신호를 샘플링하여 상기 판별 신호를 발생한다. 상기 제어 신호가 어서트된 경우, 상기 적어도 하나의 검출 신호의 레벨은 상기 제1 전압원에 의해 제공된 전압에 의해 변화된다.

Description

메모리 칩 및 그의 판별 회로{MEMORY CHIPS AND JUDGMENT CIRCUITS THEREOF}
본 발명은 메모리 칩, 특히, 메모리 칩이 해당 메모리 칩의 옵션 패드(option pad)의 상태에 따라서 단일 메모리 다이로서 또는 적층된 메모리 다이들 중 하나로서 작동하고 있는 것을 판별하기 위한 판별 회로에 관한 것이다.
도 1은 256Mb 메모리 칩을 도시한 개략도이다. 도 1을 참조하면, 메모리 칩(1)은 23개의 어드레스 패드(A0) 내지 (A22), 옵션 패드(OP: option pad) 및 더미 패드(dummy pad)(NC)를 포함한다. 메모리 칩(1)이 단일 메모리 다이로서 작동할 경우, 옵션 패드(OP)와 더미 패드(NC)는 양쪽 모두 부유(floating)하게 된다. 메모리 칩(1) 내부에 있는 약한 풀링 고/저 회로(weak pulling high/low circuit)가 내부 노드(internal node)를 점차로 이동시켜, 해당 노드는 고/저 전압레벨로 옵션 패드(OP)와 접속된다. 이하의 설명에 있어서, 옵션 패드(OP)에 대한 약한 풀링 고 회로(weak pulling high circuit) 및 약한 풀링 고 작동(weak pulling high operation)이 일례로서 부여된다.
몇몇 응용예에 있어서, 적어도 2개의 메모리 칩(1)이, 도 1에 도시된 바와 같이, 적층되어 메모리 장치를 형성할 수 있다. 도 2에 도시된 바와 같이, 256Mb의 메모리 칩(20), (21) 2개가 적층된 512Mb 메모리 장치(2)가 일례로서 부여된다. 적층된 메모리 칩(20), (21)의 각각은 도 1의 메모리 칩(1)과 동일한 구조를 지니며, 메모리 칩(1)의 더미 패드(NC)는 2개의 메모리 칩(20), (21)을 어드레싱(addressing)하기 위한 24번째 어드레스 패드(A23)로서 역할한다. 상부 메모리 칩(20)이 하부 메모리 칩(21) 상에 적층되고, 이들 사이에 스페이서(23)가 위치된다. 도 3은 메모리 칩(20), (21)의 어드레스 패드(A0) 내지 (A23) 사이의 접속부를 도시한 개략도이다. 상기 접속부를 명확하게 나타내기 위하여, 메모리 칩(20), (21)은 나란히 표시되어 있지만, 실제로는, 상부 메모리 칩(20)은 도 2에 도시된 바와 같이 하부 메모리 칩(21) 상에 적층되어 있다. 도 3을 참조하면, 메모리 칩(20)의 어드레스 패드(A0) 내지 (A23)는 각각 어드레스 패드(A0') 내지 (A23')에서 메모리 칩(21)의 어드레스 패드(A0) 내지 (A23)에 접속되어 있다. 메모리 칩(20), (21)은 어드레스 패드(A0') 내지 (A23')를 통해서 어드레스 신호를 수신한다.
도 3에 있어서, 상부 메모리 칩(20)의 옵션 패드(OP)는 고전압원(VDD)에 연결되고, 따라서, 그의 옵션 패드(OP)에 접속된 내부 노드는 고 레벨에 있다. 하부 메모리 칩(21)의 옵션 패드(OP)는 저전압원(VSS)에 연결되고, 따라서, 그의 옵션 패드(OP)에 접속된 내부 노드는 저전압레벨에 있다. 이와 같이 해서, 어드레스 패드(A23')가 로직 하이 신호(logic high signal)(H)를 수신할 경우, 상부 메모리 칩(20)은 활성화되고, 하부 메모리 칩(21)은 불활성화된다. 이에 반해서, 어드레스 패드(A23')가 로 신호(low signal)(L)를 수신할 경우, 하부 메모리 칩(21)이 활성화되고, 상부 메모리 칩(20)은 불활성화된다.
따라서, 메모리 칩(20), (21) 등의 하나의 메모리 칩은 그의 옵션 패드의 상태에 따라서 3개의 모드에서 작동할 수 있다. 제1 모드에서, 메모리 칩은, 그의 옵션 패드(OP)가 부유할 경우 단일 메모리 다이로서 작동하고; 제2 모드에서, 메모리 칩은 그의 옵션 패드(OP)가 고전압원(VDD)에 연결되는 경우 2개의 적층된 메모리 다이 중에서 상부 메모리 다이로서 작동하며; 제3 모드에서, 메모리 칩은 그의 옵션 패드(OP)가 전압원(VSS)에 연결되는 경우 2개의 적층된 메모리 다이 중에서 하부 메모리 다이로서 작동한다. 3개의 모드에서, 메모리 칩의 옵션 패드(OP)에 접속된 내부 노드는 각각 고 레벨 상태로 약하게 움직이고, 고 레벨 상태로 강하게 움직이며, 저 레벨 상태로 강하게 움직인다. 상기 설명에 따르면, 하나의 메모리 칩이 제1 모드 및 제2 모드에서 작동한 경우, 메모리 칩의 옵션 패드(OP)에 접속된 내부 노드는 고 레벨 상태로 움직인다. 이와 같이 해서, 내부 노드가 고 레벨에 있는 경우, 메모리 칩 자체는 단일 메모리 다이(제1 모드)로서 혹은 2개의 적층된 메모리 다이 중 상부 메모리 다이(제2 모드)로서 작동 중인 것을 결정할 수 없다. 이 상태는 도 2의 상부 메모리 칩(20) 등과 같이, 2개의 적층된 메모리 다이 중 상부 메모리 다이로 되도록 요망되는 하나의 메모리 칩에서 일어날 수 있다.
약한 풀링 저 회로(weak pulling low circuit) 및 약한 풀링 저 작동(weak pulling low operation)은 옵션 패드(OP)의 부유를 위해 적용되는 것으로 가정한다. 상기 설명에 따르면, 하나의 메모리 칩이 제1 모드 및 제3 모드에서 작동할 경우, 메모리 칩의 옵션 패드(OP)에 접속된 내부 노드는 저 레벨 상태로 움직인다. 이와 같이 해서, 내부 노드가 저전압레벨에 있을 경우, 메모리 칩 자체는, 2개의 적층된 메모리 다이(제3 모드) 중에서 단일 메모리 다이(제1 모드)로서 혹은 하부 메모리 다이로서 작동하고 있는 것을 결정할 수 없다. 이 상태는, 도 2에서의 하부 메모리 칩(21) 등과 같이 2개의 적층된 메모리 다이 중에서 하부 메모리 칩으로 되는 것이 바람직한 하나의 메모리 칩에 대해 일어날 수 있다.
따라서, 본 발명의 목적은 메모리 칩이 단일 메모리 다이로서 혹은 적층된 메모리 다이 중 하나로서 작동하는 것을 판별하기 위한 판별 회로를 제공하는 데 있다.
메모리 칩의 하나의 예시적인 실시형태가 제공된다. 해당 메모리 칩은 복수의 모드로 작동한다. 상기 메모리 칩은 옵션 패드와 판별 회로를 포함한다. 옵션 패드는 복수개의 상태를 지닌다. 상기 판별 회로는 옵션 패드에 결합된다. 상기 판별 회로는 옵션 패드의 현재 상태에 따라서 판별 신호를 발생하며, 이때의 판별 신호는 메모리 칩이 어떤 모드에서 작동 중인지를 나타낸다. 상기 판별 회로는 검출부와 샘플링부(즉, 샘플링 회로)를 포함한다. 상기 검출부는 제1 전압원 및 옵션 패드에 결합되고, 또한 제어신호에 의해 제어되어 해당 옵션 패드의 현재 상태에 따라서 적어도 하나의 검출 신호를 발생한다. 샘플링부는 적어도 하나의 검출 신호를 수신하고, 상기 제어 신호가 어서트된(asserted) 후에 적어도 하나의 검출 신호를 샘플링하여 상기 판별 신호를 발생한다. 상기 제어 신호가 어서트된 경우, 상기 적어도 하나의 검출 신호의 레벨은 상기 제1 전압원에 의해 제공된 전압에 의해 변화된다.
이하, 첨부도면을 참조하여 다음의 실시예에 대해 상세히 설명을 행한다.
도 1은 메모리 칩을 도시한 개략도;
도 2는 2개의 적층된 메모리 칩을 지닌 메모리 장치를 도시한 도면;
도 3은 도 2의 메모리 칩(20), (21)의 어드레스 패드(A0) 내지 (A23) 간의 접속부를 도시한 개략도;
도 4는 메모리 칩의 예시적인 실시예를 도시한 도면;
도 5는 도 4에서의 판별 회로(40)의 예시적인 일 실시예를 나타낸 도면;
도 6은 도 5에서의 검출부(50)의 예시적인 일 실시예를 나타낸 도면;
도 7a는 도 6의 실시예에서 메모리 칩(4)이 단일 메모리 다이로서 작동 중인 경우(제1 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S60) 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 7b는 도 6의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인 경우(제2 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S60) 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 7c는 도 6의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인 경우(제3 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S60) 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 8은 도 5에서의 검출부(50)의 다른 예시적인 실시예를 나타낸 도면;
도 9a는 도 8의 실시예에서 메모리 칩(4)이 단일 메모리 다이로서 작동 중인 경우(제1 모드)의 전압원(VCC)(VS1)의 전압, 제어 신호(CS), 검출 신호(S60), 및 판별 신호(S40)의 논리값을 나타낸 도면;
도 9b는 도 8의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인 경우(제2 모드)의 전압원(VCC)(VS1)의 전압, 제어 신호(CS) 및 검출 신호(S60)의 파형을 나타낸 도면;
도 9c는 도 8의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인 경우(제3 모드)의 전압원(VCC)(VS1)의 전압, 제어 신호(CS) 및 검출 신호(S60)의 파형을 나타낸 도면;
도 10은 도 5에서의 검출부(50)의 다른 예시적인 실시예를 나타낸 도면;
도 11a는 도 10의 실시예에서 메모리 칩(4)이 단일 메모리 다이로서 작동 중인 경우(제1 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 11b는 도 10의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인 경우(제2 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 11c는 도 10의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인 경우(제3 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 12는 도 5의 검출부(50)의 다른 예시적인 실시예를 도시한 도면;
도 13a는 도 12의 실시예에서 메모리 칩(4)이 단일 메모리 다이로 작동 중인 경우(제1 모드)의 전압원(VCC)(VS1)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 13b는 도 12의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인 경우(제2 모드)의 전압원(VCC)(VS1)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면;
도 13c는 도 12의 실시예에서 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인 경우(제3 모드)의 전압원(VCC)(VS1)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태 및 판별 신호(S40)의 논리값의 파형을 나타낸 도면.
이하의 설명은 본 발명을 수행하기 위한 최선으로 상정된 형태이다. 이 설명은 본 발명의 일반적인 원리를 설명할 목적으로 이루어진 것으로 제한적인 의미로 받아들여서는 안된다. 본 발명의 범위는 첨부된 특허청구범위를 참조하여 가장 잘 결정된다.
본 발명에 의하면, 메모리 칩이 제공된다. 도 4에 있어서의 메모리 칩의 예시적인 실시예에 있어서, 메모리 칩(4)은 복수개의 어드레스 패드, 옵션 패드(OP), 판별 회로(40) 및 제어 회로(41)를 포함한다. 상기 옵션 패드(OP)는 상이한 상태를 지닌다. 이 실시예에 있어서, 상기 옵션 패드(OP)는 3개의 모드에서 3개의 상태, 즉, 각각 부유 상태, 강한 고 레벨 상태 및 강한 저 레벨 상태를 지닌다. 예를 들어, 옵션 패드(OP)가 부유되어 있을 경우, 해당 옵션 패드(OP)는 부유 상태에 있다. 상기 옵션 패드(OP)가 고전압원(VDD)에 연결된 경우, 해당 옵션 패드(OP)는 강한 고 레벨 상태에 있다. 상기 옵션 패드(OP)가 저전압원(VSS)에 연결된 경우, 해당 옵션 패드(OP)는 강한 저 레벨 상태에 있다. 이 실시예에 있어서, 상기 메모리 칩(4)은 256Mb 메모리 칩이다. 상기 메모리 칩(4)은 소정의 용도에서 512Mb의 2개의 적층된 메모리 다이 중에서 하나의 메모리 다이로서 작동할 수 있으므로, 해당 메모리 칩(4)은 24개의 어드레스 패드(A0) 내지 (A23)를 포함한다. 다른 실시예에 있어서, 메모리 칩의 어드레스 패드의 개수는 해당 메모리 칩의 크기에 따라 결정된다.
상기 판별 회로(40)는 옵션 패드(OP)에 결합되어, 해당 옵션 패드(OP)의 현재 상태에 따라서 판별 신호(S40)를 발생한다. 이와 같이 해서, 상기 판별 신호(S40)는 메모리 칩(4)이 어떤 모드에서 작동 중인지를 나타낸다. 제어 회로(41)는 판별 신호(S40)를 수신하여, 해당 판별 신호(S40)에 따라서 메모리 칩(4)을 제어한다. 본 실시예에 있어서, 옵션 패드(OP)가 부유 상태에 있을 경우, 상기 판별 회로(40)는 메모리 칩(4)이 제1 모드에서 단일 메모리 다이로서 작동하는 것을 나타내는 판별 신호(S40)를 발생한다. 옵션 패드(OP)가 강한 고 레벨 상태에 있을 경우, 상기 판별 회로(40)는 메모리 칩(4)이 제2 모드에서 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동하는 것을 나타내는 판별 신호(S40)를 발생한다. 옵션 패드(OP)가 강한 저 레벨 상태에 있을 경우, 상기 판별 회로(40)는 메모리 칩(4)이 제3 모드에서 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동하는 것을 나타내는 판별 신호(S40)를 발생한다.
도 5는 도 4의 판별 회로(40)의 예시적인 실시예를 나타내고 있다. 도 5를 참조하면, 상기 판별 회로(40)는 검출부(50)와 샘플링 회로(51)를 포함한다. 검출부(50)는 전압원(VS1) 및 옵션 패드(OP)에 결합된다. 상기 검출부(50)는 제어 신호(CS)에 의해 제어되어, 옵션 패드(OP)의 현재 상태에 따라서 적어도 하나의 검출 신호를 발생한다. 제어 신호가 어서트된 경우, 상기 적어도 하나의 검출 신호의 레벨은 전압원(VS1)에 의해 제공된 전압에 의해 변화된다. 상기 샘플링 회로(51)는 상기 적어도 하나의 검출 신호를 수신하고, 상기 제어 신호(CS)가 어서트된 후에 상기 적어도 하나의 검출 신호를 샘플링하여 상기 판별 신호(S40)를 발생한다.
도 6은 도 5의 검출부(50)의 예시적인 실시예를 도시하고 있다. 도 6을 참조하면, 검출부(50')는 노드(N60)에서 옵션 패드(OP)에 결합되어 있다. 상기 검출부(50')는 약한 풀링 고/저 소자(60)와 스위치 소자(61)를 포함한다. 약한 풀링 고/저 소자(60)는 전압원(VS2)과 노드(N60) 사이에 결합되어 있다. 스위치 소자(61)는 노드(N60)와 전압원(VS1) 사이에 결합되어, 어서트된 제어 신호(CS)에 의해 온 상태로 전환된다. 메모리 칩(4)이 단일 메모리 다이로서 작동 중인 경우, 즉, 메모리 칩(4)이 제1 모드로 작동 중인 경우, 옵션 패드(OP)는 부유 중에 있고, 해당 옵션 패드(OP)에 접속된 노드(N60)는 고 레벨까지 높게 약하게 움직이는 것으로 가정한다. 이와 같이 해서, 전압원(VS1)은 접지 전압(GND)과 같은 저 레벨 전압을 제공하고, 전압원(VS2)은 작동 전압(VCC)과 같은 고 레벨 전압을 제공할 것이다. 이 상태에서, 약한 풀링 고/저 소자(60)는 PMOS 트랜지스터에 의해 구현되어(implemented) 저전압원(VSS)에 의해 항상 온 상태로 전환되며, 상기 PMOS 트랜지스터는 긴 채널 길이를 지니는 것으로 가정한다. 또한, 상기 스위치 소자(61)는 NMOS 트랜지스터에 의해 구현되고, 고 레벨을 지닌 어서트된 제어 신호(CS)에 따라서 온 상태로 전환된다. 본 실시예에 있어서, 하나의 검출 신호(S60)가 노드(N60)에서 발생되어 샘플링 회로(51)에 의해 샘플링된다.
도 7a는 메모리 칩(4)이 단일 메모리 다이로서 작동 중인 경우(제1 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S60) 및 판별 신호(S40)의 논리값의 파형을 나타내고 있다. 위에서 설명한 바와 같이, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우, 옵션 패드(OP)는 부유하고 있다. 도 7a를 참조하면, 검출 신호(S60)의 레벨은 전압원(VS2)의 고 레벨 전압(VCC)에 의해 점차로 고 레벨 상태로 올라간다. 시점(time point)(T1)에서, 제어 신호(CS)는 고 레벨에서 저 레벨로 전환되고, 즉, 제어 신호(CS)는 어서트된다. 스위치 소자(61)는 시점(T1)에서 고 레벨을 지닌 어서트된 제어 신호(CS)에 따라서 온 상태로 전환된다. 이와 같이 해서, 검출 신호(S60)는 전압원(VS1)의 저 레벨 전압(GND)의 레벨까지 즉시 낮게 움직인다. 상기 검출 신호(S60)는, 제어 신호(CS)가 시점(T2)에서 고 레벨로부터 저 레벨로 전환되어(즉, 제어 신호(CS)가 시점(T2)에서 디어서트되어(de-asserted)) 스위치 소자(61)를 오프 상태로 전환할 때까지 계속해서 전압원(VS1)의 저 레벨 전압(GND)의 레벨에 있다. 즉, 상기 검출 신호(S60)는, 제어 신호(CS)가 시점(T1)에서 시점(T2)으로 어서트될 경우 전압원(VS1)의 저 레벨 전압(GND)의 레벨에 있다. 시점(T2) 후에, 상기 검출 신호(S60)는 재차 전압원(VS2)의 고 레벨 전압(VCC)에 의해 점차로 높은 위치로 움직인다. 제어 신호(CS)가 단기간(P1) 동안 디어서트된 후의 시점(T3)에서, 샘플링 회로(51)는 검출 신호(S60)를 샘플링하여, 저 레벨로부터 점차로 보다 높은 위치로 이동하고 있는 검출 신호(S60)로 인해 제1 논리값 "0"을 획득한다. 시점(T3) 이후 긴 기간(P2) 동안, 샘플링 회로(51)는 재차 검출 신호(S60)를 샘플링하여 시점(T4)에서 제2 논리값을 획득한다. 검출 신호(S60)는 시점(T4)에서 전압원(VS2)의 고 레벨 전압(VCC)의 레벨에 있으므로, 제2 논리값은 논리 "1"이다. 제1 논리값 "0" 및 제2 논리값 "1"은 판별 신호(S40)를 형성한다.
도 7a를 참조한 설명에 따르면, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우, 판별 회로(40)는 옵션 패드(OP)의 부유 상태에 따라서 "01"의 판별 신호(S40)를 발생한다.
도 7b는 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인 경우(제2 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S60) 및 판별 신호(S40)의 논리값의 파형을 나타내고 있다. 제2 모드에서, 옵션 패드(OP)는 고전압원(VDD)에 연결된다. 상기 설명에 따르면, 제어 신호(CS)는 시점(T1), (T2) 사이에 어서트되고, 샘플링 회로(51)는 시점(T3), (T4)에서 검출 신호(S60)를 2회 샘플링하여, 각각 제1 논리값과 제2 논리값을 획득한다. 도 7b에 도시된 바와 같이, 제2 모드에서, 제1 논리값 "1" 및 제2 논리값 "1"은 판별 신호(S40)를 형성한다. 도 7b를 참조한 설명에 따르면, 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동할 경우, 상기 판별 회로(40)는 옵션 패드(OP)의 강한 고 레벨 상태에 따라서 "11"의 판별 신호(S40)를 발생한다.
도 7c는 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인 경우(제3 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S60) 및 판별 신호(S40)의 논리값의 파형을 나타내고 있다. 제3 모드에서, 옵션 패드(OP)는 저전압원(VSS)에 연결된다. 상기 설명에 따르면, 제어 신호(CS)는 시점(T1), (T2) 사이에 어서트되고, 샘플링 회로(51)는 시점(T3), (T4)에서 검출 신호(S60)를 2회 샘플링하여 각각 제1 논리값과 제2 논리값을 획득한다. 도 7c에 도시된 바와 같이, 제3 모드에서, 제1 논리값 "0"과 제2 논리값 "0"이 판별 신호(S40)를 형성한다. 도 7c를 참조한 설명에 따르면, 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동할 경우, 판별 회로(40)는 옵션 패드(OP)의 강한 저 레벨 상태에 따라서 "00"의 판별 신호(S40)를 발생한다.
도 6의 상기 실시예에 있어서, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우(제1 모드), 옵션 패드(OP)는 부유하고 있고, 해당 옵션 패드(OP)에 접속된 노드(N60)는 높은 위치로 약하게 움직인다. 몇몇 실시예에 있어서, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우(제1 모드), 옵션 패드(OP)는 부유하고 있고, 해당 옵션 패드(OP)에 접속된 노드(N60)는 낮은 위치로 약하게 움직인다.
따라서, 도 8에 도시된 바와 같이, 전압원(VS1)은 작동 전압(VCC) 등과 같은 고 레벨 전압을 제공하고, 전압원(VS2)은 접지 전압(GND) 등과 같은 저 레벨 전압을 제공한다. 이 상태에서, 약한 풀링 고/저 소자(60)는 NMOS 트랜지스터에 의해 구현되어 항상 고전압원(VDD)에 의해 온 상태로 전환되고, 해당 NMOS 트랜지스터는 긴 채널 길이를 지닌다. 스위치 소자(61)는 PMOS 트랜지스터에 의해 구현되어, 저 레벨을 지닌 어서트된 제어 신호(CS)에 따라서 온 상태로 전환된다. 도 9a 내지 도 9c에 나타낸 바와 같은 제어 신호(CS)의 타이밍과 샘플링 회로(51)의 샘플링 동작에 의하면, 판별 회로(40)의 샘플링 회로(51)는 메모리 칩(4)이 옵션 패드(OP)의 상태에 따라서 어떤 모드에서 작동 중인지를 나타내는 판별 신호(S40)를 발생할 수 있다. 구체적으로는, 상기 판별 신호(S40)는 메모리 칩(4)이 단일 메모리 다이로서 작동 중인지(제1 모드) 혹은 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인지(제3 모드)의 여부를 명확하게 나타낼 수 있다. 단, 제1 모드와 제3 모드의 양쪽 모두에서, 옵션 패드(OP)에 접속된 노드(N60)는 결과적으로 저 레벨로 움직이게 된다.
도 10은 도 5에서의 검출부(50)의 다른 예시적인 실시예를 나타내고 있다. 도 10을 참조하면, 검출부(50")는 노드(N90)에서 옵션 패드(OP)에 결합되어 있다. 검출부(50")는 스위치 소자(90), (91) 및 약한 풀링 고/저 소자(92)를 포함한다. 스위치 소자(90)는 노드(N90)와 전압원(VS1) 사이에서 결합되어, 어서트된 제어 신호(CS)에 의해 온 상태로 전환된다. 스위치 소자(91)는 노드(N90)와 노드(N91) 사이에 결합되어 있다. 약한 풀링 고/저 소자(92)는 전압원(VS2)과 노드(N91) 사이에 결합된다. 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우, 즉, 메모리 칩(4)이 제1 모드에서 작동할 경우, 옵션 패드(OP)는 부유하고 있고, 해당 옵션 패드(OP)에 접속된 노드(N90)는 고 레벨까지 보다 높이 약하게 움직이는 것을 가정한다. 이와 같이 해서, 전압원(VS1)은 접지 전압(GND) 등과 같은 저 레벨 전압을 제공하고, 전압원(VS2)은 작동 전압(VCC) 등과 같은 고 레벨 전압을 제공한다. 또, 이 상태에서, 약한 풀링 고/저 소자(92)가 PMOS 트랜지스터에 의해 구현되어 저전압원(VSS)에 의해 항상 온 상태로 전환되고, PMOS 트랜지스터는 긴 채널 길이를 지니는 것으로 가정한다. 부가적으로, 스위치 소자(90)는 NMOS 트랜지스터에 의해 구현되어, 고 레벨을 지닌 어서트된 제어 신호(CS)에 따라서 온 상태로 전환된다. 본 실시예에 있어서, 하나의 검출 신호(S90)가 노드(N90)에서 발생되고, 다른 검출 신호(S91)가 노드(N91)에서 발생된다. 검출 신호(S90), (S91)는 샘플링 회로(51)에 의해 샘플링된다.
도 11a는 메모리 칩(4)이 단일 메모리 다이로서 작동 중인 경우(제1 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타내고 있다. 위에서 설명한 바와 같이, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우, 옵션 패드(OP)는 부유하고 있다. 도 11a를 참조하면, 스위치 소자(91)는 시점(T1) 전의 기간에서 온 상태로 전환된다. 검출 신호(S90), (S91)의 레벨은 전압원(VS2)의 고 레벨 전압(VCC)에 의해 점차로 높은 위치로 움직여, 시점(T1) 전에 고 레벨 전압(VCC)의 레벨에 도달한다. 시점(T1)에서, 스위치 소자(91)는 오프 상태로 전환된다. 검출 신호(S90)는, 제어 신호(CS)가 시점(T2)에서 저 레벨로부터 고 레벨로 전환되어(즉, 제어 신호(CS)가 시점(T2)에서 어서트되어) 스위치 소자(90)를 온 상태로 전환할 때까지 계속해서 고 레벨 전압(VCC)의 레벨에 있다. 시점(T2)에서, 제어 신호(CS)가 어서트되어 있으므로, 검출 신호(S90)는 전압원(VS1)의 저 레벨 전압(GND)의 레벨까지 즉시 낮은 위치로 움직인다. 시점(T3)에서, 제어 신호(CS)는 고 레벨로부터 저 레벨로 전환되어(즉, 제어 신호(CS)는 시점(T3)에서 디어서트되어) 스위치 소자(90)를 오프 상태로 전환한다. 이때, 스위치 소자(91)는 여전히 오프 상태로 전환되어 있으므로, 검출 신호(S90)는 고 레벨 전압(VCC)에 의해 높은 위치로 움직이지 않고, 해당 검출 신호(S90)는 계속해서 전압원(VS1)의 저 레벨 전압(GND)의 레벨에 있다. 샘플링 회로(51)는 (제어 신호(CS)가 어서트된 후) 시점(T3)에서 검출 신호(S90)를 샘플링하여 제1 논리값 "0"을 획득한다. 시점(T4)에서, 스위치 소자(91)는 온 상태로 전환된다. 온 상태의 스위치 소자(91)로 인해, 검출 신호(S90)의 레벨은 고 레벨 전압(VCC)에 의해 점차로 높은 위치로 움직인다. 게다가, 도 11a에 도시된 바와 같이, 시점(T1), (T4) 간의 기간에서, 스위치 소자(91)가 오프 상태로 전환되어 있으므로, 검출 신호(S91)는 저 레벨 전압(GND)에 의해 영향받지 않고, 검출 신호(S91)는 계속해서 고 레벨 전압(VCC)의 레벨에 있다. 샘플링 회로(51)는 시점(T4)에서 검출 신호(S91)를 샘플링하여 제2 논리값 "1"을 획득한다. 제1 논리값 "0"과 제2 논리값 "1"이 판별 신호(S40)를 형성한다.
도 11a를 참조한 설명에 따르면, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우, 판별 회로(40)는 옵션 패드(OP)의 부유 상태에 따라서 "01"의 판별 신호(S40)를 발생한다.
도 11b는 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인 경우(제2 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타내고 있다. 제2 모드에서, 옵션 패드(OP)는 고전압원(VDD)에 연결되어 있다. 상기 설명에 따르면, 제어 신호(CS)는 시점(T1), (T2) 사이에서 어서트되고, 스위치 소자(91)의 상태 전환은 시점(T1), (T4)에서 일어나며, 샘플링 회로(51)는 시점(T3), (T4)에서 검출 신호(S90), (S91)를 샘플링하여 제1 논리값과 제2 논리값을 각각 획득한다. 도 11b에 도시된 바와 같이, 제2 모드에서, 제1 논리값 "1"과 제2 논리값 "1"이 판별 신호(S40)를 형성한다. 도 11b를 참조한 설명에 따르면, 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동한 경우, 판별 회로(40)는 옵션 패드(OP)의 강한 고 레벨 상태에 따라서 "11"의 판별 신호(S40)를 발생한다.
도 11c는 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동 중인 경우(제3 모드)의 전압원(VCC)(VS2)의 전압, 제어 신호(CS), 검출 신호(S90), (S91), 스위치 소자(91)의 상태, 및 판별 신호(S40)의 논리값의 파형을 나타내고 있다. 제3 모드에서, 옵션 패드(OP)는 저전압원(VSS)에 연결되어 있다. 상기 설명에 따르면, 제어 신호(CS)는 시점(T2), (T3) 사이에서 어서트되어, 시점(T1), (T4)에서 스위치 소자(91)의 상태 전환을 일으키고, 샘플링 회로(51)는 시점(T3), (T4)에서 검출 신호(S60)를 2회 샘플링하여 각각 제1 논리값과 제2 논리값을 획득한다. 도 11c에 도시된 바와 같이, 제2 모드에서, 제1 논리값 "0"과 제2 논리값 "0"이 판별 신호(S40)를 형성한다. 도 11c를 참조한 설명에 따르면, 메모리 칩(4)이 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동할 경우, 판별 회로(40)는 옵션 패드(OP)의 강한 저 레벨 상태에 따라서 "00"의 판별 신호(S40)를 발생한다.
상기 실시예에 따르면, 판별 회로(40)의 샘플링 회로(51)는 메모리 칩(4)이 옵션 패드(OP)의 상태에 따라서 어떤 모드에서 작동 중인지를 나타내는 판별 신호(S40)를 발생할 수 있다. 구체적으로는, 판별 신호(S40)는, 메모리 칩(4)이 단일 메모리 다이로서 작동 중인지(제1 모드) 혹은 2개의 적층된 메모리 다이 중의 상부 메모리 다이로서 작동 중인지(제2 모드)의 여부를 명확하게 나타낼 수 있다. 단, 제1 모드와 제2 모드의 양쪽 모두에서, 옵션 패드(OP)에 접속된 노드(N90)는 결과적으로 고 레벨로 움직이게 된다.
도 10의 상기 실시예에 있어서, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우(제1 모드), 옵션 패드(OP)는 부유하고 있고, 해당 옵션 패드(OP)에 접속된 노드(N90)는 높은 위치로 약하게 움직인다. 몇몇 실시예에 있어서, 메모리 칩(4)이 단일 메모리 다이로서 작동할 경우(제1 모드), 옵션 패드(OP)는 부유하고 있고, 해당 옵션 패드(OP)에 접속된 노드(N90)는 낮은 위치로 약하게 움직인다.
이와 같이 해서, 전압원(VS1)은 도 12에 도시된 바와 같이, 작동 전압(VCC) 등과 같은 고 레벨 전압을 제공하고, 전압원(VS2)은 접지 전압(GND) 등과 같은 저 레벨 전압을 제공한다. 이 상태에서, 약한 풀링 고/저 소자(92)는 NMOS 트랜지스터에 의해 구현되어 고전압원(VDD)에 의해 항상 온 상태로 전환되고, 상기 NMOS 트랜지스터는 긴 채널 길이를 지닌다. 스위치 소자(90)는 PMOS 트랜지스터에 의해 구현되고, 저 레벨을 지닌 어서트된 제어 신호(CS)에 따라서 온 상태로 전환된다. 도 13a 내지 도 13c에 나타낸 바와 같은 제어 신호(CS)의 타이밍, 스위치 소자(91)의 전환 동작, 및 샘플링 회로(51)의 샘플링 동작에 따르면, 판별 회로(40)의 샘플링 회로(51)는 메모리 칩(4)이 옵션 패드(OP)의 상태에 따라서 어떤 모드에서 작동 중인지를 나타내는 판별 신호(S40)를 발생할 수 있다. 구체적으로는, 판별 신호(S40)는 단일 메모리 다이로서(제1 모드) 혹은 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서(제3 모드) 작동 중인지의 여부를 명확하게 나타낼 수 있다. 단, 상기 제1 및 제3 모드의 양쪽 모두에서, 상기 옵션 패드(OP)에 접속된 노드(N90)는 결과적으로 저 레벨로 움직인다.
이상 본 발명을 예로서 바람직한 실시예의 점에서 설명하였지만, 본 발명은 개시된 실시예로 제한되지 않는 것임을 이해할 필요가 있다. 이에 반해서, (당업자에게 명백한 바와 같은) 각종 변형 및 유사한 구성을 커버하도록 의도되어 있다. 따라서, 첨부된 특허청구범위의 범주는 이러한 변형 및 유사한 구성을 모두 망라하도록 최광의의 해석을 따를 필요가 있다.
4: 메모리 칩 40: 판별 회로
41: 제어 회로 50, 50', 50": 검출부
51: 샘플링 회로 60, 92: 약한 풀링 고/저 소자
61, 90, 91: 스위치 소자 OP: 옵션 패드

Claims (12)

  1. 복수개의 모드에서 작동하는 메모리 칩으로서,
    복수개의 상태를 지니는 옵션 패드; 및
    상기 옵션 패드에 결합되어, 해당 옵션 패드의 현재 상태에 따라서, 메모리 칩이 어떤 모드로 작동 중인지를 나타내는 판별 신호를 발생하는 판별 회로를 포함하되,
    상기 판별 회로는,
    제1 전압원 및 상기 옵션 패드에 결합되고, 제어신호에 의해 제어되어 해당 옵션 패드의 현재 상태에 따라서 적어도 하나의 검출 신호를 발생하는 검출부; 및
    상기 적어도 하나의 검출 신호를 수신하여, 상기 제어 신호가 어서트된(asserted) 후에 해당 적어도 하나의 검출 신호를 샘플링하여 상기 판별 신호를 발생하는 샘플링부를 포함하고,
    상기 제어 신호가 어서트된 경우, 상기 적어도 하나의 검출 신호의 레벨은 상기 제1 전압원에 의해 제공된 전압에 의해 변화되는 것인 메모리 칩.
  2. 제1항에 있어서, 상기 판별 신호를 수신하여 해당 판별 신호에 따라서 상기 메모리 칩을 제어하는 제어 회로를 추가로 포함하는 메모리 칩.
  3. 제1항에 있어서, 상기 검출부는 제1 노드에서 상기 옵션 패드에 결합되고,
    또, 상기 검출부는
    제2 전압원과 상기 제1 노드 사이에 결합되는 약한 풀링 고/저 소자(weak pulling high/low element); 및
    상기 제1 노드와 제1 전압원 사이에 결합되어, 상기 어서트된 제어 신호에 의해 온 상태로 전환되는 스위치 소자를 포함하며,
    제1 검출 신호는 상기 제1 노드에서 발생되어 상기 적어도 하나의 검출 신호로서 역할하는 것인 메모리 칩.
  4. 제3항에 있어서, 상기 약한 풀링 고/저 소자는 PMOS 트랜지스터에 의해 구현되어(implemented) 항상 온 상태로 전환되고, 상기 제1 전압원에 의해 제공된 전압은 저 레벨을 지니며, 상기 제2 전압원에 의해 제공된 전압은 고 레벨을 지니는 것인 메모리 칩.
  5. 제3항에 있어서, 상기 약한 풀링 고/저 소자는 NMOS 트랜지스터에 의해 구현되어 항상 온 상태로 전환되고, 상기 제1 전압원에 의해 제공된 전압은 고 레벨을 지니며, 상기 제2 전압원에 의해 제공된 전압은 저 레벨을 지니는 것인 메모리 칩.
  6. 제3항에 있어서, 상기 제어 신호가 어서트된 후, 상기 샘플링부는 상기 제1 검출 신호를 2회 샘플링하여 2개의 논리값을 획득하며, 해당 2개의 논리값은 상기 판별 신호를 형성하는 것인 메모리 칩.
  7. 제1항에 있어서, 상기 검출부는 제1 노드에서 상기 옵션 패드에 결합되고,
    또 상기 검출부는
    상기 제1 노드와 제1 전압원 사이에 결합되어 상기 어서트된 제어 신호에 의해 온 상태로 전환되는 제1 스위치 소자;
    상기 제1 노드와 제2 노드 사이에 결합된 제2 스위치 소자; 및
    제2 전압원과 상기 제2 노드 사이에 결합된 약한 풀링 고/저 소자를 포함하되,
    상기 제2 스위치 소자는 제1 주기에서 온 상태로 전환되고, 제2 주기에서 오프 상태로 전환되며,
    제1 검출 신호는 상기 제1 노드에서 발생되고, 제2 검출 신호는 상기 제2 노드에서 발생되는 것인 메모리 칩.
  8. 제7항에 있어서, 상기 약한 풀링 고/저 소자는 PMOS 트랜지스터에 의해 구현되어 항상 온 상태로 전환되고, 상기 제1 전압원에 의해 제공된 전압은 저 레벨을 지니며, 상기 제2 전압원에 의해 제공된 전압은 고 레벨을 지니는 것인 메모리 칩.
  9. 제7항에 있어서, 상기 약한 풀링 고/저 소자는 NMOS 트랜지스터에 의해 구현되어 항상 온 상태로 전환되고, 상기 제1 전압원에 의해 제공된 전압은 고 레벨을 지니며, 상기 제2 전압원에 의해 제공된 전압은 저 레벨을 지니는 것인 메모리 칩.
  10. 제7항에 있어서, 상기 제어 신호는 상기 제2 주기에서 어서트되고, 상기 제어 신호가 어서트된 후, 상기 샘플링부는 상기 제1 검출 신호를 샘플링하여 제1 논리값을 획득하고, 상기 제2 검출 신호를 샘플링하여 제2 논리값을 획득하며, 상기 제1 및 제2 논리값은 상기 판별 신호를 형성하는 것인 메모리 칩.
  11. 제1항에 있어서, 상기 옵션 패드는 각각 3개의 모드에서 부유(floating) 상태, 강한 고 레벨 상태 및 강한 저 레벨 상태를 지니는 것인 메모리 칩.
  12. 제11항에 있어서, 상기 메모리 칩은 각각 3개의 모드에서 단일 메모리 다이, 2개의 적층된 메모리 다이 중의 상부 메모리 다이 및 2개의 적층된 메모리 다이 중의 하부 메모리 다이로서 작동되는 것인 메모리 칩.
KR1020100005989A 2010-01-22 2010-01-22 메모리 칩 및 그의 판별 회로 KR101102865B1 (ko)

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