CN109716435B - 输入缓冲器中的偏移电压调整的设备 - Google Patents

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Abstract

本发明描述用于提供半导体装置的外部端子的设备。实例设备包含：输入垫；输入缓冲器，其包含第一输入节点及第二输入节点；开关，其在作用状态中将所述第一输入节点与所述第二输入节点耦合且进一步在非作用状态中将所述第一输入节点与所述第二输入节点解耦；控制电路，其提供引起所述开关处在所述作用状态或非作用状态中的信号。所述输入缓冲器的所述第一输入节点通过导电布线耦合到所述输入垫。

Description

输入缓冲器中的偏移电压调整的设备
背景技术
高数据可靠性、高速存储器存取、减小的芯片大小及减小的功率消耗是半导体存储器所要求的特征。
近年来，已努力通过提供具有降低的电压的输入信号而减小功率消耗。降低的电压确实减小功率消耗。然而，降低的电压可引起输入缓冲器中的电压灵敏度问题。举例来说，输入缓冲器可具有偏移电压(Voff)，所述偏移电压(Voff)是参考电压(VREF)与阈值电压之间的间隙，所述参考电压(VREF)经提供以确定输入信号的逻辑高电平与逻辑低电平之间的反转点(Vx＝对应于在输出节点处的电压从逻辑低电平“L”到逻辑高电平“H”的转变的输入节点的电压)，所述阈值电压是响应于所述参考电压(VREF)而在输入缓冲器中使用。输入缓冲器的偏移电压(Voff)可在装置间略微变化反转点(Vx)，且降低的小电压振幅具有针对小偏移电压的小公差，所述小偏移电压在根据设计基于参考电压(VREF)电压确定反转点时引入非所要误差。
为了将每一输入缓冲器的偏移电压(Voff)的效应减轻到优选水平，可提供包含测试输入缓冲器及具有偏移电压(Voff)的主输入缓冲器的偏移电压Voff调整电路。图1A是在正常模式中的半导体装置中的偏移电压(Voff)调整电路的示意图，其包含输入垫、测试输入缓冲器及主输入缓冲器。图1B是在测试模式中的半导体装置中的偏移电压(Voff)调整电路的示意图，其降低偏移电压(Voff)且因此使Vx更接近VREF。
偏移(Voff)调整电路可包含用于测试的测试输入缓冲器。举例来说，测试输入缓冲器可为从输入垫接收输入信号的输入缓冲器。举例来说，输入信号可具有适于互补金属氧化物半导体(CMOS)装置的电压。举例来说，测试输入缓冲器可包含逻辑AND门。
偏移(Voff)调整电路可包含输入垫、测试输入缓冲器与主输入缓冲器之间的开关SW1。开关SW1在主输入缓冲器的输入节点与测试输入缓冲器的输入节点之间切换，且因此开关SW1将输入垫耦合到主输入缓冲器的输入节点及测试输入缓冲器的输入节点中的一者。举例来说，通门可用作开关SW1。偏移(Voff)调整电路可包含介于具有参考电压(VREF)的参考节点与主输入缓冲器的输入节点之间的开关SW2。当开关SW2接通(例如，闭合)时，开关SW2将参考电压产生器耦合到主输入缓冲器的输入节点，且可将参考电压(VREF)提供到主输入缓冲器的输入节点。
偏移(Voff)调整电路可包含主输入缓冲器，所述主输入缓冲器具有输入节点及耦合到具有参考电压(VREF)的参考节点的参考输入节点。主输入缓冲器检测在输入节点处的输入电压对参考电压(VREF)的相对电压且确定输出信号的输出电压。举例来说，当相对电压为正(其意味着输入电压高于参考电压(VREF))时，主输入缓冲器可提供逻辑高电平的输出信号。如果相对电压为负(其意味着输入电压低于参考电压(VREF))，那么主输入缓冲器可提供逻辑低电平的输出信号。举例来说，主输入缓冲器可包含比较器电路。
举例来说，在正常模式中，开关SW1将输入垫耦合到主输入缓冲器的输入节点，如图1A中展示。因此，当开关SW1接通时，可将输入信号的输入电压(VIN)提供到主输入缓冲器的输入节点。开关SW2未接通且断开。图2是展示主输入缓冲器的输出电平与输入电压(VIN)及参考电压(VREF)的组合之间的关系的基于图表的图式。如图2的“输出电平(理想)”中展示且如先前描述，主输入缓冲器经设计以在输入电压(VIN)低于参考电压(VREF)时提供逻辑低电平(“L”)的输出信号。主输入缓冲器经设计以在输入电压(VIN)高于参考电压(VREF)时提供逻辑高电平(“H”)的输出信号。在此情境中，Voff＝0且Vx＝VREF。然而，这是理想情况，实际输入缓冲器的偏移电压(Voff)趋于是非零的，因此反转点Vx不同于参考电压(VREF)。为了调整此误差，已使用测试模式。
在测试模式中，开关SW1将输入垫耦合到测试输入缓冲器且开关SW2将参考节点耦合到主输入缓冲器的输入节点，如图1B中展示。因此，将参考电压(VREF)提供到主输入缓冲器的输入节点。主输入缓冲器具有用于基于测试信号(例如，Voff调整控制旗标TVxAdj)调整偏移电压(Voff)的偏移电压(Voff)调整功能性。举例来说，测试信号(例如Voff调整控制旗标TVxAdj)可采用从0到7的八个不同值，然而，值可不限于从0到7的范围。主输入缓冲器可响应于测试信号而改变输出信号的电平。举例来说，如图2中展示的输入缓冲器可具有用以确定主输入缓冲器是否可提供具有逻辑高电平(“H”)或逻辑低电平(“L”)的输出信号的反转点(Vx)，所述反转点(Vx)根据设计响应于Voff调整控制旗标TVxAdj表示等于或小于“2”的值而变得低于参考电压(VREF)。另一方面，如图2中展示的输入缓冲器可具有反转点(Vx)，所述反转点(Vx)根据设计响应于Voff调整控制旗标TVxAdj具有等于或大于“3”的值而变得高于参考电压(VREF)。测试器(未展示)可监测在测试模式中的主输入缓冲器的输出信号的逻辑电平，且可进一步确定具有“2”值的Voff调整控制旗标TVxAdj可用于主输入缓冲器的Voff调整。由于输入缓冲器的偏移电压可归因于MOS装置的变化而变化，因此Voff调整控制旗标TVxAdj的适当值在输入缓冲器间变化。测试器可使用包含输入缓冲器的半导体装置中的熔丝设置Voff调整控制旗标TVxAdj的适当值，以便调整每一输入缓冲器的偏移电压Voff。举例来说，测试器可定位于半导体装置的外部。
在上文的Voff调整电路中，开关SW1串联耦合到输入垫及主输入缓冲器。典型地，包含MOS装置的开关SW1引起输入垫与主输入缓冲器之间的Voff调整电路中的阻抗。Voff调整电路中的阻抗降低半导体装置的操作速度。因此，可期望无输入垫与主输入缓冲器之间的开关SW1的Voff调整电路。
发明内容
根据本发明的实施例的实例设备可包含：输入垫；第一输入缓冲器，其可包含第一输入节点及第二输入节点；导电布线，其可永久地耦合于所述输入垫与所述第一输入缓冲器的所述第一输入节点之间；及第一开关，其可将所述输入垫耦合到所述第一输入缓冲器的所述第二输入节点。
根据本发明的实施例的另一实例设备可包含：输入垫；第一输入缓冲器，其可包含第一输入节点及第二输入节点；及第一开关，其可耦合于所述第一输入缓冲器的所述第一输入节点与所述第二输入节点之间。所述第一输入节点可永久地耦合到所述输入垫。所述设备可在正常模式及测试模式中执行操作，所述测试模式可包含第一阶段及第二阶段。所述第一开关可在所述正常模式中断开，且可在所述测试模式的所述第一阶段中进一步断开且至少部分响应于所述测试模式从所述第一阶段到所述第二阶段的改变而闭合。
根据本发明的实施例的另一实例设备可包含：输入垫；第一输入缓冲器，其可包含第一输入节点及第二输入节点；第一开关；及控制电路。所述第一开关可在作用状态中将所述第一输入节点与所述第二输入节点耦合且可进一步在非作用状态中将所述第一输入节点与所述第二输入节点解耦。所述控制电路可提供引起所述第一开关处在所述作用状态或非作用状态中的信号。所述第一输入节点可耦合到所述输入垫。
附图说明
图1A是在正常模式中的半导体装置中的偏移电压(Voff)调整电路的示意图，其包含输入垫、测试输入缓冲器及主输入缓冲器。
图1B是在测试模式中的半导体装置中的偏移电压(Voff)调整电路的示意图。
图2是展示主输入缓冲器的输出电平与输入电压(VIN)及参考电压(VREF)的组合之间的关系的基于图表的图式。
图3A是根据本发明的实施例的在正常模式中的半导体装置中的偏移电压(Voff)调整电路的框图。
图3B是根据本发明的实施例的在测试模式的第一阶段(阶段I)中的半导体装置中的偏移电压(Voff)调整电路的框图。
图3C是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置中的偏移电压(Voff)调整电路的框图。
图3D是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置中的偏移电压(Voff)调整电路的框图。
图4是根据本发明的实施例的在测试模式中的半导体装置中的偏移电压(Voff)调整电路的时序图。
图5A是根据本发明的实施例的在正常模式中且在测试模式的第一阶段(阶段I)中的半导体装置中的偏移电压(Voff)调整电路的框图。
图5B是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置中的偏移电压(Voff)调整电路的框图。
图5C是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置中的偏移电压(Voff)调整电路的框图。
具体实施方式
下文将参考附图详细解释本发明的各种实施例。以下详细描述参考通过图解而展示可实践本发明的特定方面及实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明的范围的情况下进行结构、逻辑及电改变。本文中揭示的各种实施例未必是互斥的，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图3A是根据本发明的实施例的在正常模式中的半导体装置1中的偏移电压(Voff)调整电路10的框图。偏移电压(Voff)调整电路10可包含多个输入电路11。每一输入电路11可包含测试输入缓冲器12及主输入缓冲器13。举例来说，测试输入缓冲器12可为逻辑AND门。举例来说，主输入缓冲器13是输入接收器，所述输入接收器可为比较器电路。
主输入缓冲器13可具有输入节点及参考节点。主输入缓冲器13的输入节点可通过导电布线而永久地耦合到外部端子的一个端子(例如，输入垫)。举例来说，主输入缓冲器13的输入节点与外部端子的一个端子之间可不存在开关。VREF产生器14可产生参考电压VREF且可响应于作用电平(例如，逻辑高电平)的VREF启用信号VREFEn而将参考电压VREF提供到主输入缓冲器13的参考节点。主输入缓冲器13可比较在输入节点处接收的来自外部端子的一个端子的输入信号与在参考节点处接收的参考电压VREF。主输入缓冲器13可存储待基于测试信号(例如，Voff调整控制旗标TVxAdj)调整的偏移电压(Voff)。主输入缓冲器13的输入节点可耦合到外部端子中的一者，例如半导体装置的命令/地址输入端子(CA<0:5>)及芯片选择端子(CS)。主输入缓冲器13的输入节点可从外部端子中的一者接收逻辑高电平或逻辑低电平的输入信号。如果意味着在基于测试信号调整偏移电压(Voff)之后输入信号的输入电压VIN相对于参考电压VREF的相对电压为正，那么主输入缓冲器13可提供逻辑高电平的输出信号，且如果相对电压为负，那么可提供逻辑低电平的输出信号。
正常模式可通过CA<0:5>信号、CS信号及时钟启用信号(CKE)在作用中(例如，为逻辑高电平)的组合指示。输入电路11可包含开关SW1及开关SW2。开关SW1安置于外部端子的一个端子与测试输入缓冲器12的输入节点之间。开关SW2安置于外部端子的一个端子与主输入缓冲器13的参考节点之间。在正常模式中，开关SW1及开关SW2断开(例如，关断)。举例来说，外部端子可从存储器控制器(未展示)接收CA<0:5>信号及CS信号。举例来说，一个命令可经由多个命令循环而从存储器控制器传输到半导体装置的外部端子。举例来说，一个命令循环可由CS信号的两对连续上升及下降边缘或下降及上升边缘定义。CA<0:5>信号的组合可指示存储器单元的命令(例如，读取、写入、预充电等)及地址(例如，库地址、行地址及列地址)。命令及地址可经由多个命令循环传输。主输入缓冲器13可将输出信号提供到选择器16，所述选择器16响应于来自控制电路17的选择信号(Sel)而将主输入缓冲器13的输出信号选择性地提供到控制电路17。举例来说，选择信号(Sel)的信号电平可为逻辑低电平，其指示选择主输入缓冲器13作为正常模式中的输入源。控制电路17可从时钟产生器21接收时钟信号CLK且可从选择器16接收主输入缓冲器13的输出信号。当命令指示正常模式中的命令中的一者时，控制电路17可通过将地址(A0到A16)提供到模式寄存器18而将命令模式(例如，读取模式、写入模式等)设置到模式寄存器18。在正常模式中，控制电路17可提供选择信号(Sel)，所述选择信号(Sel)指示选择器16选择性地传输主输入缓冲器13的输出信号。控制电路17可提供OFF信号，所述OFF信号指示开关SW1及SW2关断以处在非作用状态中。控制电路17可响应于作用中的时钟启用信号CKE而将是作用中(例如，逻辑高电平)的内部时钟启用信号CLKEn传输到时钟产生器21。响应于作用中的内部时钟启用信号CLKEn，时钟产生器21可在正常模式中提供时钟信号CLK。控制电路17可将是非作用中(例如，逻辑低电平)的测试输入缓冲器启用信号TBFEn提供到测试输入缓冲器12且测试输入缓冲器12可继续保持最近缓冲状态。控制电路17可将Voff调整控制旗标TVxAdj提供到主输入缓冲器13。主输入缓冲器13可基于测试信号(例如，Voff调整控制旗标TVxAdj)调整(例如，降低)主输入缓冲器13的偏移电压(Voff)，且可提供是输入电压(VIN)与参考电压VREF的比较的结果的输出信号。读取/写入放大器(RW-AMP)23可由控制电路17激活用于存储器存取(例如读取操作或写入操作)，且存储器单元阵列22中的存储器单元可由存储存储器单元的行地址的行地址缓冲器19及存储存储器单元的列地址的列地址缓冲器20激活。因此，可响应于读取或写入命令而从存储器单元阵列22读取数据(例如，DQ0到DQ7)或将数据(例如，DQ0到DQ7)写入到存储器单元阵列22。控制电路17还可将指示非作用状态(例如，逻辑低电平)的锁存器启用信号LatchEn提供到锁存器15，且锁存器15在正常模式中变为非作用中的。
图3B是根据本发明的实施例的在测试模式的第一阶段(阶段I)中的半导体装置1中的偏移电压(Voff)调整电路10的框图。将不重复对应于包含于图3A中的组件的组件的描述，且将描述从图3A的改变(包含组件之间的信号关系)。举例来说，测试模式的第一阶段(阶段I)可由作用中的时钟启用信号CKE(例如，CKE为逻辑高电平)及来自外部端子的指示与测试模式相关的命令的CA<0:5>信号的组合传信。控制电路17可响应于作用中的时钟启用信号CKE而将是作用中(例如，逻辑高电平)的内部时钟启用信号CLKEn传输到时钟产生器21。响应于作用中的内部时钟启用信号CLKEn，时钟产生器21可在测试模式的第一阶段中提供时钟信号CLK。控制电路17可在时钟启用信号CKE仍是作用中(例如，逻辑高电平)时接收作为CA<0:5>及CS信号的组合的指示测试模式的命令，且偏移电压(Voff)调整电路10可执行测试模式的第一阶段的操作。控制电路17可将测试模式设置到模式寄存器18。控制电路17可将是作用中(例如，逻辑高电平)的测试输入缓冲器启用信号TBFEn提供到测试输入缓冲器12，且测试输入缓冲器12可响应于测试输入缓冲器启用信号TBFEn而激活。控制电路17可将ON信号提供到开关SW1以处在作用状态中同时将OFF信号提供到开关SW2以处在非作用状态中。因此，开关SW1将外部端子的一个端子耦合到测试输入缓冲器12。
测试输入缓冲器12可从外部端子中的一者接收输入信号。测试输入缓冲器12可将输出信号提供到选择器16。控制电路17可提供选择信号(Sel)，所述选择信号(Sel)可指示选择器16选择测试输入缓冲器12作为输入源。举例来说，选择信号(Sel)可为逻辑高电平。选择器16可响应于来自控制电路17的选择信号(Sel)而将来自测试输入缓冲器12的输出信号选择性地提供到控制电路17。
主输入缓冲器13可接收来自外部端子中的一者的输入信号及响应于来自控制电路17的VREF启用信号VREFEn的作用中的信号(例如，逻辑高电平)的来自VREF产生器14的参考电压VREF。主输入缓冲器13可接收Voff调整控制旗标TVxAdj。举例来说，可将Voff调整控制旗标TVxAdj设置为包含于命令中的值(例如“000”)的默认组合。值的默认组合可为可经由外部端子提供于命令中的值的任何其它组合(例如，如果Voff调整控制旗标TVxAdj是三位旗标，那么可选择从000到111的值的任何组合)。由于选择器16可选择测试输入缓冲器12作为测试模式的第一阶段中的输入源，因此可不将主输入缓冲器13的输出信号提供到控制电路17。控制电路17还可将指示非作用状态(例如，逻辑低电平)的锁存器启用信号LatchEn提供到锁存器15，且锁存器15在测试模式的第一阶段中响应于非作用中的锁存器启用信号LatchEn而是非作用中的。
图3C是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置1中的偏移电压(Voff)调整电路10的框图。将不重复对应于包含于图3A及3B中的组件的组件的描述，且将描述从图3A及3B的改变(包含组件之间的信号关系)。举例来说，测试模式的第二阶段(阶段II)可由非作用中的时钟启用信号CKE(例如，为逻辑低电平)传信。响应于非作用中的时钟启用信号CKE，控制电路17可将OFF信号提供到开关SW1以便关断开关SW1以处在非作用状态中。控制电路17可将是非作用中(例如，逻辑低电平)的测试输入缓冲器启用信号TBFEn提供到测试输入缓冲器12。因此，测试输入缓冲器12可保持先前状态。
响应于非作用中的时钟启用信号CKE，控制电路17可将ON信号提供到开关SW2以便接通开关SW2。举例来说，可将外部端子(例如CA<0:5>及CS信号)中的每一者设置为具有高阻抗(Hi-Z)的浮动状态。因此，主输入缓冲器13的输入节点及参考节点可从VREF产生器14接收参考电压VREF。当参考电压正被提供到主输入缓冲器13的输入节点时，主输入缓冲器13可基于表示值(例如，000、001、...、111)的组合的Voff调整控制旗标TVxAdj调整偏移电压(Voff)。举例来说，在调整偏移电压(Voff)以降低偏移电压(Voff)之后，主输入缓冲器13可提供输出信号，所述输出信号是基于提供到输入节点及参考节点的参考电压(VREF)的比较结果。因此，如果输入节点的电压等于或高于参考电压VREF，那么主输入缓冲器13可提供逻辑高电平的输出信号。如果输入节点的电压低于参考电压VREF，那么主输入缓冲器13可提供逻辑低电平的输出信号。
响应于非作用中的时钟启用信号CKE，控制电路17可将非作用中(例如，逻辑低电平)的内部时钟启用信号CLKEn提供到时钟产生器21及锁存器15。控制电路17可将指示作用状态(例如，逻辑高电平)的锁存器启用信号LatchEn提供到锁存器15，且锁存器15在测试模式的第二阶段中响应于作用中的锁存器启用信号LatchEn而变为作用中的。当锁存器15是作用中时，锁存器15可响应于作用中的内部时钟启用信号CLKEn而从主输入缓冲器13接收输出信号。锁存器15可响应于可充当用于锁存的时序信号的内部时钟启用信号CLKEn的一个边缘(例如，上升边缘)而锁存输出信号，因此，响应于时钟启用信号CKE的所述一个边缘，传信激活时钟产生器21且从测试模式的第二阶段切换到测试模式的第一阶段。锁存器15可保持经锁存的输出信号，且将经锁存信号提供到数据端子(例如，DQ0到DQ7)中的一者。在测试模式的第二阶段中，时钟产生器21可响应于非作用中的内部时钟启用信号CLKEn而提供具有恒定逻辑电平(例如，逻辑低电平)的时钟信号CLK，且控制电路17可保持状态直到时钟启用信号CKE可变为作用中且时钟产生器21继续。
测试器(未展示，在半导体装置1的外部)可监测来自数据端子的输出信号，同时重复测试模式的第一阶段及第二阶段且每次在第一阶段时改变Voff调整控制旗标TVxAdj的值(例如，000、001、...、111)的组合以获得其中输出信号的信号电平响应于Voff调整控制旗标TVxAdj的改变而从逻辑低电平翻转到逻辑高电平或从逻辑高电平翻转到逻辑低电平的反转点。测试器可存储反转点处的Voff调整控制旗标TVxAdj，且将Voff调整控制旗标TVxAdj提供到半导体装置1中的反熔丝电路(例如，控制电路17)。
图3D是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置1中的偏移电压(Voff)调整电路10的框图。将不重复对应于包含于图3A、3B及3C中的组件的组件的描述，且将描述从图3A、3B及3C的改变(包含组件之间的信号关系)。代替如图3C中展示那样将参考电压VREF从VREF产生器14提供到主输入缓冲器13的输入节点，外部端子可提供在外部产生的参考电压VREF。开关SW2接通(ON)且将提供参考电压VREF的外部端子中的一者耦合到主输入缓冲器13的输入节点及参考节点。此处，当控制电路17提供是非作用中(例如，逻辑低电平)的VREF启用信号VREFEn时，可停用VREF产生器14以提供参考电压VREF。代替性地，可将来自VREF产生器14的信号设置为浮动状态(Hi-Z)。
图4是根据本发明的实施例的在测试模式中的半导体装置1中的偏移电压(Voff)调整电路10的时序图。在第一阶段(阶段I)中，时钟启用信号CKE被设置为逻辑高电平，且开关SW1为接通且将外部端子中的每一者耦合到相应测试输入缓冲器12。测试输入缓冲器12从外部端子接收命令及地址。在第二阶段(阶段II)中，外部端子被设置为浮动状态(例如，图4中的1)Hi-Z)，且时钟启用信号CKE被设置为逻辑低电平。开关SW1被关断到非作用状态中且将测试输入缓冲器12与外部端子解耦。开关SW2是接通到作用状态中且将VREF产生器14耦合到主输入缓冲器13的输入节点及参考节点(例如，图4中的2))。在基于Voff调整控制旗标TVxAdj调整偏移电压(Voff)(例如降低偏移电压(Voff))之后，主输入缓冲器13可提供输出信号，所述输出信号是基于提供到输入节点的参考电压(VREF)相对于到参考节点的参考电压(VREF)的比较结果。在稳定主输入缓冲器13的输出信号(例如，图4中的3))之后，时钟启用信号CKE再次被设置为逻辑高电平(例如，图4中的4))且测试模式被切换回到第一阶段(阶段I)。锁存器15可锁存且保持输出信号，且将经锁存信号提供到数据端子(例如，DQ0到DQ7)中的一者。响应于Voff调整控制旗标TVxAdj的输出信号可由外部测试器监测且适当Voff调整控制旗标TVxAdj可被存储且用于偏移电压(Voff)调整。
图5A是根据本发明的实施例的在正常模式中且在测试模式的第一阶段(阶段I)中的半导体装置1中的偏移电压(Voff)调整电路10的框图。将不重复对应于包含于图3A及3B中的组件的组件的描述，且将描述从图3A及3B的改变(包含组件之间的信号关系)。举例来说，输入电路11可不包含在图3A及3B中包含的测试输入缓冲器12、图3A及3B中将外部端子耦合到测试输入缓冲器12的SW1及图3A及3B中的选择器16。图5A中的主输入缓冲器13可具有输入节点及参考节点。举例来说，类似于图3A及3B中的SW2，图5A的SW1具有耦合到主输入缓冲器13的输入节点的一个端及耦合到主输入缓冲器13的参考节点的另一端，所述参考节点进一步耦合到VREF产生器14。类似于图3A及3B的输入电路11，主输入缓冲器13的输入节点可通过导电布线而永久地耦合到外部端子的一个端子。
可通过是作用中(例如，逻辑高电平)的时钟启用信号(CKE)指示正常模式。在正常模式中，开关SW1断开(例如，关断)。主输入缓冲器13可比较在输入节点处接收的来自外部端子的一个端子的输入信号与在参考节点处接收的参考电压VREF。主输入缓冲器13可存储待基于测试信号(例如，Voff调整控制旗标TVxAdj)调整的偏移电压(Voff)。如果意味着在基于测试信号调整偏移电压(Voff)之后输入信号的输入电压VIN相对于参考电压VREF的相对电压为正，那么主输入缓冲器13可提供逻辑高电平的输出信号，且如果所述相对电压为负，那么可提供逻辑低电平的输出信号。主输入缓冲器13可将输出信号提供到控制电路17。控制电路17可从时钟产生器21接收时钟信号CLK且可接收主输入缓冲器13的输出信号。当命令指示正常模式中的命令中的一者时，控制电路17可通过将地址(A0到A16)提供到模式寄存器18而将命令模式(例如，读取模式、写入模式等)设置到模式寄存器18。控制电路17可响应于命令模式而提供指示开关SW1关断的OFF信号。控制电路17可将用于调整偏移电压(Voff)的Voff调整控制旗标TVxAdj提供到主输入缓冲器13。主输入缓冲器13可基于测试信号(例如，Voff调整控制旗标TVxAdj)调整(例如，降低)主输入缓冲器13的偏移电压(Voff)，且可提供是调整偏移电压Voff的情况下输入电压VIN与参考电压VREF的比较的结果的输出信号。
举例来说，测试模式的第一阶段(阶段I)可由作用中的时钟启用信号CKE(例如，CKE为逻辑高电平)及来自外部端子的指示与测试模式相关的命令的CA<0:5>信号的组合传信。主输入缓冲器13可将输出信号提供到控制电路17。类似于参考图3B的测试模式的第一阶段，当时钟启用信号CKE仍是作用中(例如，逻辑高电平)时，控制电路17可接收作为CA<0:5>及CS信号的组合的指示测试模式的命令，且偏移电压(Voff)调整电路10可执行测试模式的第一阶段的操作。控制电路17可保持将OFF信号提供到开关SW1。因此，主输入缓冲器13的输入节点可接收来自外部端子中的一者的输入信号及响应于来自控制电路17的VREF启用信号VREFEn的作用中的信号(例如，逻辑高电平)的来自VREF产生器14的参考电压VREF。主输入缓冲器13可接收Voff调整控制旗标TVxAdj。举例来说，可将Voff调整控制旗标TVxAdj设置为包含于命令中的值(例如“000”)的默认组合。值的默认组合可为可经由外部端子提供于命令中的任何其它组合。控制电路17还可将指示非作用状态(例如，逻辑低电平)的锁存器启用信号LatchEn提供到锁存器15，且锁存器15在测试模式的第一阶段中响应于非作用中的锁存器启用信号LatchEn而是非作用中的。
图5B是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置1中的偏移电压(Voff)调整电路10的框图。将不重复对应于包含于图5A中的组件的组件的描述，且将描述从图5A的改变(包含组件之间的信号关系)。举例来说，测试模式的第二阶段(阶段II)可由非作用中的时钟启用信号CKE(例如，逻辑低电平)传信。此处，当控制电路17提供是非作用中(例如，逻辑低电平)的VREF启用信号VREFEn时，可停用VREF产生器14以提供参考电压VREF。因此，可将来自VREF产生器14的信号设置为浮动状态(Hi-Z)。响应于非作用中的时钟启用信号CKE，控制电路17可将ON信号提供到开关SW1以便接通开关SW1。开关SW1可将提供在外部产生的参考电压VREF的外部端子的一个端子耦合到主输入缓冲器13的参考节点以及主输入缓冲器13的输入节点。
当参考电压正被提供到主输入缓冲器13的输入节点时，主输入缓冲器13可基于表示值(例如，000、001、...、111)的组合的Voff调整控制旗标TVxAdj调整偏移电压(Voff)。举例来说，在调整偏移电压(Voff)以便最小化偏移电压(Voff)的效应的情况下，主输入缓冲器13可提供输出信号，所述输出信号是基于提供到输入节点及参考节点的参考电压(VREF)的比较结果。
图5C是根据本发明的实施例的在测试模式的第二阶段(阶段II)中的半导体装置中的偏移电压(Voff)调整电路10的框图。将不重复对应于包含于图5A及5B中的组件的组件的描述，且将描述从图5A及5B的改变(包含组件之间的信号关系)。代替如图5B中展示那样将参考电压VREF从外部端子提供到主输入缓冲器13的输入节点，VREF产生器14可响应于作用中的VREF启用信号VREFEn(例如，逻辑高电平)而提供参考电压VREF。另一方面，举例来说，可将外部端子(例如CA<0:5>及CS信号)中的每一者设置为具有高阻抗(Hi-Z)的浮动状态。响应于非作用中的时钟启用信号CKE，控制电路17可将ON信号提供到开关SW1以便接通开关SW1。开关SW1将提供参考电压VREF的VREF产生器14耦合到主输入缓冲器13的输入节点及参考节点。因此，主输入缓冲器13的输入节点及参考节点可从VREF产生器14接收参考电压VREF。
上文描述已包含在包含命令/地址输入端子(CA<0:5>)及芯片选择端子(CS)的外部端子的背景内容中的实施例。然而，发明可应用到半导体装置的其它外部端子的实施例。外部端子的实例可包含(但不限于)数据端子(DQ)及数据屏蔽信号端子(DQM)。
虽然已在某些优选实施例及实例的背景内容中揭露本发明，但所属领域的技术人员将理解，发明延伸超过具体揭示的实施例到本发明的其它替代实施例及/或使用及其明显修改及等效物。另外，所属领域的技术人员基于本发明将容易明白在本发明的范围内的其它修改。还预期可进行实施例的特定特征及方面的各种组合或子组合且其仍落于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或彼此取代以便形成本发明的变化模式。因此，本文中揭示的本发明的至少一些的范围希望不应由上文描述的特定所揭示实施例限制。

Claims (19)

1.一种用以调整偏移电压的设备，其包括：
输入垫；
第一输入缓冲器，其包含第一输入节点及第二输入节点；
导电布线，其经配置以永久地耦合于所述输入垫与所述第一输入缓冲器的所述第一输入节点之间；
第一开关，其经配置以将所述输入垫耦合到所述第一输入缓冲器的所述第二输入节点；
控制电路，其经配置以在测试模式的第一阶段产生参考电压启用信号；以及
参考电压产生器，其耦接至所述第一输入缓冲器的所述第二输入节点，并经配置以产生响应于所述参考电压启用信号的参考电压。
2.根据权利要求1所述的设备，其中所述第一输入缓冲器经配置以响应于是所述第一输入节点处的第一电压相对于所述第二输入节点处的第二电压的相对电压而提供信号，且
其中所述第一输入缓冲器经配置以接收测试信号且进一步经配置以响应于所述测试信号而调整所述相对电压。
3.根据权利要求1所述的设备，其进一步包括：
第二输入缓冲器，其包含第三输入节点及第四输入节点；及
第二开关，其经配置以将所述输入垫耦合到所述第二输入缓冲器的所述第三输入节点。
4.根据权利要求3所述的设备，其中所述输入垫经配置以提供命令的至少一部分，且其中所述第二开关经配置以响应于提供到所述输入垫的命令的至少部分而将所述输入垫与所述第二输入缓冲器的所述第三输入节点耦合。
5.根据权利要求1所述的设备，其进一步包括启用输入垫，
其中所述第一开关经配置以响应于提供到所述启用输入垫的启用信号而将所述输入垫与所述第二输入节点耦合。
6.根据权利要求5所述的设备，
其中所述参考电压产生器及所述输入垫中的一者经配置以响应于所述启用信号而将所述参考电压提供到所述第一输入节点及所述第二输入节点，且
其中所述参考电压产生器及所述输入垫中的另一者响应于所述启用信号而处在浮动状态。
7.一种用以调整偏移电压的设备，其包括：
输入垫；
第一输入缓冲器，其包含第一输入节点及第二输入节点，所述第一输入节点永久地耦合到所述输入垫；
第一开关，其耦合于所述第一输入缓冲器的所述第一输入节点与所述第二输入节点之间，
其中所述设备经配置以在正常模式及测试模式中执行操作，所述测试模式包括第一阶段及第二阶段，
其中所述第一开关在所述正常模式中断开；
其中所述第一开关在所述测试模式的所述第一阶段中断开且所述第一开关至少部分响应于所述测试模式从所述第一阶段到所述第二阶段的改变而闭合；
控制电路，其经配置以在所述测试模式的第一阶段产生参考电压启用信号；以及
参考电压产生器，其耦接至所述第一输入缓冲器的所述第二输入节点，并经配置以产生响应于所述参考电压启用信号的参考电压。
8.根据权利要求7所述的设备，其中所述参考电压产生器经配置以在所述正常模式及所述测试模式的所述第一阶段中将所述参考电压提供到所述第一输入缓冲器的所述第二输入节点。
9.根据权利要求8所述的设备，其中所述参考电压产生器进一步经配置以在所述测试模式的所述第二阶段中停止提供所述参考电压。
10.根据权利要求9所述的设备，其中所述输入垫经配置以在所述测试模式的所述第二阶段中接收参考电压。
11.根据权利要求7所述的设备，其中
所述参考电压产生器经配置以在所述正常模式、所述测试模式的所述第一阶段及所述测试模式的所述第二阶段中将所述参考电压提供到所述第一输入缓冲器的所述第二输入节点。
12.根据权利要求11所述的设备，其中所述输入垫在所述测试模式的所述第二阶段中被设置到浮动状态。
13.一种用以调整偏移电压的设备，其包括：
输入垫；
第一输入缓冲器，其包括第一输入节点及第二输入节点；
第一开关，其经配置以在作用状态中将所述第一输入节点与所述第二输入节点耦合且进一步经配置以在非作用状态中将所述第一输入节点与所述第二输入节点解耦；
控制电路，其经配置以提供引起所述第一开关处在所述作用状态或非作用状态中的信号，且经配置以在测试模式的第一阶段产生参考电压启用信号，
其中所述第一输入节点耦合到所述输入垫；以及
参考电压产生器，其耦接至所述第一输入缓冲器的所述第二输入节点，并经配置以产生响应于所述参考电压启用信号的参考电压。
14.根据权利要求13所述的设备，
其中所述控制电路经配置以接收启用信号，且
其中所述控制电路经配置以响应于所述启用信号的非作用状态而提供引起所述第一开关处在所述作用状态中的所述信号，且进一步经配置以响应于所述启用信号的作用状态而提供引起所述第一开关处在所述非作用状态中的所述信号。
15.根据权利要求14所述的设备，其进一步包括锁存器，
其中所述控制电路经配置以在所述第一开关处在所述作用状态中时，提供引起所述锁存器从所述第一输入缓冲器接收输出信号的锁存器启用信号，
其中所述控制电路经配置以响应于所述启用信号而提供锁存器时序信号，且其中所述锁存器经配置以锁存来自所述第一输入缓冲器的所述输出信号且进一步经配置以响应于所述锁存器时序信号而将所述输出信号提供到输出终端。
16.根据权利要求15所述的设备，其中当所述第一开关从所述作用状态切换到所述非作用状态时，大体上同时激活所述锁存器时序信号。
17.根据权利要求15所述的设备，其中所述控制电路耦合到存储器单元阵列；
其中所述控制电路经配置以响应于所述启用信号的所述非作用状态而中止对所述存储器单元阵列的存取。
18.根据权利要求14所述的设备，其进一步包括：
第二输入缓冲器，其包括第三输入节点及第四输入节点；及
第二开关，其经配置以在作用状态中将所述输入垫与所述第三输入节点耦合且进一步经配置以在非作用状态中将所述输入垫与所述第三输入节点解耦；
其中所述控制电路经配置以从所述第一输入缓冲器接收第一命令，
其中所述控制电路经配置以响应于指示测试命令的所述第一命令而提供引起所述第二开关处在所述作用状态中或处在非作用状态中的第一信号，且进一步经配置以响应于所述第一命令而提供引起所述第二输入缓冲器接收第二命令的第二信号。
19.根据权利要求18所述的设备，其进一步包括选择器，
其中所述控制电路经配置以提供引起所述选择器从所述第一输入缓冲器或所述第二输入缓冲器选择输入源的第三信号，且
其中所述选择器经配置以响应于所述第三信号而选择性地提供来自所述第一输入缓冲器或所述第二输入缓冲器的输出信号。
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