JP4653122B2 - メモリーの動作電圧に基づいてスイッチモジュールを制御する装置及び関連方法 - Google Patents

メモリーの動作電圧に基づいてスイッチモジュールを制御する装置及び関連方法 Download PDF

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Description

この発明はメモリーのアクセス制御手段に関し、特にメモリーの動作電圧を検出し、これによりパルス幅を調整し、メモリーのデータ伝送経路におけるスイッチモジュールの制御信号を生成する装置及び関連方法に関する。
マイクロプロセッサーがメモリー(例えばDRAM)のデータにアクセスしようとするときは、入力指令信号(データ読み出し指令またはデータ書き込み指令)をメモリーに発しデータアクセス動作をメモリーに通報するとともに、所要のデータに対応する入力アドレス信号を発し、入力アドレス信号に基づいてメモリーがデータにアクセスするのが一般である。データにアクセスする前、まずは入力アドレス信号をデコーダーで一組の制御信号として復号化して出力し、これに基づいてスイッチモジュールの導通時間を制御し、スイッチモジュールを介してメモリーデータにアクセスする(例えば、導通したスイッチモジュールを介し、メモリーにおける複数のメモリーバンクのうち特定のもののメモリーセルにアクセスする)。入力指令信号と入力データ信号は、一般に複数の電圧信号としてメモリーに入力され、メモリーにも電圧信号を受信するに相応のピンが設けられている。例えば、10個の電圧信号を入力アドレス信号とする場合、メモリーは個々の電圧信号を受信する10本のピンを備える。入力指令信号の場合もまた入力アドレス信号の場合と同様である。この電圧信号は、高電圧レベル(例えば5V)と低電圧レベル(例えば0V)を有する信号である。メモリーは、その動作クロック(すなわちメモリークロック)に基づいて各電圧信号の電圧レベルを判断し、電圧信号からなる入力アドレス信号を受信し、データアクセスを実行する。
しかし、メモリーの動作電圧が高レベルにあるとき、入力指令信号のパルス幅が短くなり、それによってスイッチモジュールの導通時間が短縮され、メモリーのデータアクセス時間が影響される。それに反し、メモリーの動作電圧が低レベルにあるとき、入力指令信号のパルス幅が長くなった結果、メモリーの中、スイッチモジュールに対応するデコーダーではエラーが起こりうる。図1を参照する。図1は従来のメモリーにおいて、スイッチモジュール制御に基づいたデータアクセスのタイミング図である。スイッチモジュールの導通状態と導通時間は信号CTRLによって決められ、図1において、信号CLKはメモリーの動作クロックであり、信号ADDRは入力アドレス信号のうち一電圧信号であり、信号COMは通常電圧レベルでの入力指令信号(例えばデータ読み出し指令またはデータ書き込み指令)である。パルス幅PWを有する信号COMが高電圧レベルになると、データ読み出しまたはデータ書き込みが行われる。そのほか、信号COMは動作電圧が高レベルにあるときの入力指令信号の一例を示し、信号COMは動作電圧が低レベルにあるときの入力指令信号の一例を示している。図1に示すように、動作電圧が高レベルになると、制御信号のパルス幅は入力指令信号COMのパルス幅PWの影響を受け、通常レベルのときの制御信号CTRLのパルス幅PWCTRLより短くなり、それによってスイッチモジュールの導通時間が短縮され、メモリーのデータアクセス時間が短縮される。一方、動作電圧が低レベルになると、入力指令信号COMのパルス幅PWはデコーダーの動作エラーを起こしうる。なぜなら、広くなったパルス幅PWは、入力アドレス信号ADDRのパルス幅PWADDRの立ち上がりエッジまたは立ち下りエッジを超えることがありうるからである。
この発明は前述の問題を解決するため、メモリーの動作電圧に基づいてパルス幅を調整し、これによってスイッチモジュールを制御する制御信号を生成する装置及び関連方法を提供することを課題とする。
この発明はメモリーにおけるスイッチモジュールを制御する装置を提供する。該装置は、入力指令信号を受信し、選択的に第一パルス幅調整量に基づいて入力指令信号のパルス幅を調整し、調整済みの入力指令信号として出力する第一パルス幅調整ユニットと、第一パルス幅調整ユニットに結合され、入力アドレス信号と調整済み入力指令信号を受信し、制御信号を生成してスイッチモジュールの導通時間を制御し、スイッチモジュールを介してメモリーデータにアクセスすることを可能にするデコーダーと、デコーダーに結合され、デコーダーに出力された制御信号を受信し、選択的に第二パルス幅調整量に基づいて制御信号のパルス幅を調整し、調整済みの制御信号として出力する第二パルス幅調整ユニットと、第一パルス幅調整ユニットと第二パルス幅調整ユニットに結合され、メモリーにおける入力信号の電気的特性を検出し、これに基づいて第一パルス幅調整ユニットと第二パルス幅調整ユニットをそれぞれ制御し、第一パルス幅調整量と第二パルス幅調整量を設定する検知器とを含む。
この発明は更にメモリーにおけるスイッチモジュールを制御する方法を提供する。該方法は、入力指令信号を受信し、選択的に第一パルス幅調整量に基づいて入力指令信号のパルス幅を調整し、調整済みの入力指令信号として出力し、入力アドレス信号と調整済み入力指令信号を受信し、制御信号を生成してスイッチモジュールの導通時間を制御し、スイッチモジュールを介してメモリーデータにアクセスすることを可能にし、制御信号を受信し、選択的に第二パルス幅調整量に基づいて制御信号のパルス幅を調整し、調整済みの制御信号として出力し、メモリーにおける入力信号の電気的特性を検出し、これに基づいて第一パルス幅調整量と第二パルス幅調整量をそれぞれ設定するステップからなる。
この発明はメモリーの動作電圧を検出し、これに基づいて入力指令信号と制御信号のパルス幅を適切に調整することで、入力指令信号のパルス幅が長すぎるときの動作エラーと、制御信号のパルス幅が短すぎるときのアクセス時間の不十分という従来の問題を一挙に解決する。
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。
図2を参照する。図2はこの発明によるスイッチモジュール210を制御する装置200を表す説明図である。本実施例による装置200とスイッチモジュール210は、いずれもメモリー(非表示)の中に設けられている。図2に示すように、装置200は第一パルス幅調整ユニット202と、デコーダー204と、第二パルス幅調整ユニット206と、検知器208とを含む。そのうち第一パルス幅調整ユニット202は、第一パルス幅調整量に基づいて入力指令信号COMのパルス幅を調整し、調整済み入力指令信号COM’として出力する装置であり、デコーダー204は、入力アドレス信号ADDRと調整済み入力指令信号COM’を受信して制御信号CTRL’を生成し、これに基づいてスイッチモジュール210を制御する装置であり、第二パルス幅調整ユニット206は、デコーダー204から制御信号CTRL’を受信し、第二パルス幅調整量に基づいて制御信号CTRL’のパルス幅を調整し、調整済み制御信号CTRL’’として出力してスイッチモジュール210の導通状態を制御する装置である。再び図2を参照する。スイッチモジュール210は制御端Cと複数のデータ端A、Bを備える。制御端Cにおける調整済み制御信号CTRL’’の受信により、スイッチモジュール210のデータ端A、B間の電気的接続が確立されると、データ端Aより受信した書き込みデータを、データ端BとデータラインDLを介してメモリー中の特定メモリーバンクにあるメモリーセルに書き込むことや、データ端BとデータラインDLを介して、メモリー中の特定メモリーバンクにあるメモリーセルに保存されるデータを、データ端Aで読み出すことが可能となる。一方、検知器208はメモリー動作電圧のレベルに基づき、第一パルス幅調整ユニット202を制御して第一パルス幅調整量を設定するとともに、第二パルス幅調整ユニット206を制御して第二パルス幅調整量を設定する。注意すべきは、本実施例は第一パルス幅調整ユニット202と第二パルス幅調整ユニット206として制御可能な遅延ユニットを利用し、別々の遅延量を生成してパルス幅を拡縮する。第一パルス幅調整量と第二パルス幅調整量は、それぞれ第一パルス幅調整ユニット202と第二パルス幅調整ユニット206が加える遅延量である。もっとも、これは本発明を限定するものでなく、パルス幅を調整できるいかなる手段は、いずれも第一パルス幅調整ユニット202と第二パルス幅調整ユニット206に適する。なお、本実施例では、検知器208はメモリー動作電圧のレベルを検出する装置とされる。それに代わって、抵抗ユニットを検知器として利用し、抵抗ユニットを流れる電流を測定することで動作電圧レベルの検出することも、別の実施例として成立できる。すなわち、メモリーにおける特定信号の電気的特性(例えばメモリーに動作電圧を与える入力信号Sinの電気的特性(つまり電圧または電流))を検出することで、第一パルス幅調整ユニット202と第二パルス幅調整ユニット206を制御する手段は、いずれも本発明の範囲に属する。
次に第一パルス幅調整ユニット202の動作について説明する。入力信号Sinが第一電圧レベルVに対応し、それに応じて入力指令信号COMのパルス幅が第一幅Wに対応するようになったときには、検知器208は第一パルス幅調整ユニット202を制御して第一遅延量Dを第一パルス幅調整量として設定し、これに基づいて第一幅Wを短縮させる。入力信号Sinが第一電圧レベルVより高い第二電圧レベルVに対応し、それに応じて入力指令信号COMのパルス幅が第一幅Wより短い第二幅Wに対応するようになったときには、検知器208は第一パルス幅調整ユニット202を制御して第一遅延量Dより小さい第二遅延量Dを第一パルス幅調整量として設定し、これに基づいて第二幅Wを短縮させる。言い換えれば、入力信号Sinが比較的に低い電圧レベル(すなわち第一電圧レベルV)に対応するようになると、低電圧レベルによりパルス幅が広くなるため、デコーダー204の復号化動作への影響を避けるように、検知器208は第一パルス幅調整ユニット202を制御してより大きい遅延量(第一遅延量D)を設定し、これに基づいてパルス幅を短縮させる。それに反し、入力信号Sinが比較的に高い電圧レベル(すなわち第二電圧レベルV)に対応するときは、第一パルス幅調整ユニット202でより小さい遅延量(第二遅延量D)を設定し、これに基づいてパルス幅を短縮させる。注意すべきは、前記第一電圧レベルVと第二電圧レベルVがいずれも閾値電圧レベルVth1(低閾値電圧レベル)より低く、すなわち、第一電圧レベルVと第二電圧レベルVがいずれも通常電圧レベルより低く、それにより第一幅Wと第二幅Wが通常パルス幅より広くなっているため、デコーダー204の復号化動作への影響を避けるように、第一幅Wと第二幅Wを短縮しなければならない。そのほか、第二電圧レベルVが前記閾値電圧レベルVth1より高いが、閾値電圧レベルVth2(高閾値電圧レベル。閾値電圧レベルVth2は閾値電圧レベルVth1より高い)まで達していない場合では、検知器208は第一パルス幅調整ユニット202を制御して入力指令信号COMのパルス幅を保持する。それに反し、閾値電圧レベルVth1より低い第一電圧レベルVに対しては、検知器208は第一パルス幅調整ユニット202を制御して所要の遅延量を設定し、これに基づき第一電圧レベルVに対応するパルス幅を短縮させる。言い換えれば、入力信号Sinに対応する電圧レベルが閾値電圧レベルVth1より高いが、閾値電圧レベルVth2まで達していない場合では、復号化動作が影響されないので、パルス幅は本来のままにすればよい。
また、両方とも閾値電圧レベルVth2(高閾値電圧レベル)より高い第一電圧レベルV’と第二電圧レベルV’が与えられた場合では(第二電圧レベルV’は第一電圧レベルV’より低いとする)、第一電圧レベルV’と第二電圧レベルV’がいずれも短いパルス幅に対応し、復号化動作に影響しうるので、検知器208は第一パルス幅調整ユニット202を制御して別々の遅延量を設定し、これに基づいて第一電圧レベルV’と第二電圧レベルV’に対応するパルス幅をそれぞれ拡大する。この場合の動作は下記のとおりである。入力信号Sinが第一電圧レベルV’に対応し、それに応じて入力指令信号COMのパルス幅が第一幅W’に対応するようになったときには、検知器208は第一パルス幅調整ユニット202を制御して第一遅延量D’を第一パルス幅調整量として設定し、これに基づいて第一幅W’を拡大する。入力信号Sinが第一電圧レベルV’より低い第二電圧レベルV’に対応し、それに応じて入力指令信号COMのパルス幅が第一幅W’より広い第二幅W’に対応するようになったときには、検知器208は第一パルス幅調整ユニット202を制御して第一遅延量D’より小さい第二遅延量D’を第一パルス幅調整量として設定し、これに基づいて第二幅W’を拡大する。そのほか、第二電圧レベルV’が閾値電圧レベルVth2より低いが、閾値電圧レベルVth1より低くなっていない場合では、検知器208は第一パルス幅調整ユニット202を制御して入力指令信号COMのパルス幅を保持する。それに反し、閾値電圧レベルVth2より高い第一電圧レベルV’に対しては、検知器208は第一パルス幅調整ユニット202を制御して所要の遅延量を設定し、これに基づき第一電圧レベルV’に対応するパルス幅を拡大する。言い換えれば、入力信号Sinに対応する電圧レベルが閾値電圧レベルVth2より低いが、閾値電圧レベルVth1より低くなっていない場合では、復号化動作が影響されないので、パルス幅は本来のままにすればよい。最後に、第一電圧と第二電圧がいずれも閾値電圧レベルVth1と閾値電圧レベルVth2の間にある場合では、復号化動作が影響されないので、検知器208は第一パルス幅調整ユニット202を制御して、第一電圧と第二電圧に対応する入力指令信号COMのパルス幅を保持する。注意すべきは、閾値電圧レベルVth1、Vth2の値は設計上の要求に応じて変更することができ、本発明は特定の値を要求しない。
次に第二パルス幅調整ユニット206の動作について説明する。入力信号Sinが第三電圧レベルVに対応し、それに応じて制御信号CTRL’のパルス幅が第三幅Wに対応するようになったときには、検知器208は第二パルス幅調整ユニット206を制御して第三遅延量Dを第二パルス幅調整量として設定し、これに基づいて第三幅Wを拡大する。入力信号Sinが第三電圧レベルVより低い第四電圧レベルVに対応し、それに応じて制御信号CTRL’のパルス幅が第三幅Wより広い第四幅Wに対応するようになったときには、検知器208は第二パルス幅調整ユニット206を制御して第三遅延量Dより小さい第四遅延量Dを第二パルス幅調整量として設定し、これに基づいて第四幅Wを拡大する。前記第三電圧レベルV と第四電圧レベルV がいずれも閾値電圧レベルV th2 より高い場合では、閾値電圧レベルV th2 より高い電圧レベルに対応するパルス幅は、前記第一パルス幅調整ユニット202によって拡大されているが、スイッチモジュール210の導通時間を正確に制御するために、第一パルス幅調整ユニット202に調整された制御信号CTRL’のパルス幅を更に第二パルス幅調整ユニット206で拡大する必要がある。同じく、第四電圧レベルVが閾値電圧レベルVth2より低いが、閾値電圧レベルVth1より低くなっていない場合では、検知器208は第二パルス幅調整ユニット206を制御して制御信号CTRL’のパルス幅を保持する。それに反し、閾値電圧レベルVth2より高い第三電圧レベルVに対して、検知器208は第二パルス幅調整ユニット206を制御して所要の遅延量を設定し、これに基づき第三電圧レベルVに対応するパルス幅を拡大する。そのほか、両方とも閾値電圧レベルVth1(低閾値電圧レベル)より低い第三電圧レベルV’と第四電圧レベルV’が与えられた場合では(第四電圧レベルV’は第三電圧レベルV’より低いとする)、第三電圧レベルV’と第四電圧レベルV’にそれぞれ対応するパルス幅が第一パルス幅調整ユニット202によって短縮され、それに応じて制御信号CTRL’のパルス幅も短くなっているので、第二パルス幅調整ユニット206で制御信号CTRL’のパルス幅を拡大し、これに基づきスイッチモジュール210の導通時間を制御することが必要となる。この場合の動作は下記のとおりである。入力信号Sinが第三電圧レベルV’に対応し、それに応じて制御信号CTRL’のパルス幅が第三幅W’に対応するようになったときには、検知器208は第二パルス幅調整ユニット206を制御して第三遅延量D’を第二パルス幅調整量として設定し、これに基づいて第三幅W’を拡大する。入力信号Sinが第三電圧レベルV’より低い第四電圧レベルV’に対応し、それに応じて制御信号CTRL’のパルス幅が第三幅W’より広い第四幅W’に対応するようになったときには、検知器208は第二パルス幅調整ユニット206を制御して第三遅延量D’より小さい第四遅延量D’を第二パルス幅調整量として設定し、これに基づいて第四幅W’を拡大する。同じく、第四電圧レベルV’が閾値電圧レベルVth1より高いが、閾値電圧レベルVth2に達していない場合では、検知器208は第二パルス幅調整ユニット206を制御して制御信号CTRL’のパルス幅を保持する。それに反し、閾値電圧レベルVth1より低い第三電圧レベルV’に対しては、検知器208は第二パルス幅調整ユニット206を制御して所要の遅延量を設定し、これに基づき第三電圧レベルV’に対応する制御信号CTRL’のパルス幅を拡大する。最後に、前記第三電圧と第四電圧がいずれも閾値電圧レベルVth1と閾値電圧レベルVth2の間にある場合では、復号化動作が影響されないので、検知器208は第二パルス幅調整ユニット206を制御して、第三電圧と第四電圧に対応する制御信号CTRL’のパルス幅を保持する。注意すべきは、本実施例による第二パルス幅調整ユニット206に用いられる高/低閾値電圧レベル(Vth1/Vth2)の値は第一パルス幅調整ユニット202のそれと同じである。もっとも別の実施例として、第一パルス幅調整ユニット202と第二パルス幅調整ユニット206に別々の高/低閾値電圧レベルを設定しても可能である。

また注意すべきは、第一パルス幅調整ユニット202と第二パルス幅調整ユニット206を同時に利用することが望ましいが、別の実施例として、第一パルス幅調整ユニット202または第二パルス幅調整ユニット206のいずれかのみ利用することも可能である。この場合、デコーダー204の復号化動作への影響と、データアクセス時間の不十分という問題を同時に解決できないが、そのいずれかを緩和する効果は依然として認められる。
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
本発明の利用する素子はいずれも当業者に周知されているもので、当然実施可能である。
従来のメモリーにおいて、スイッチモジュール制御に基づいたデータアクセスのタイミング図である。 この発明によるスイッチモジュールを制御する装置を表す説明図である。
符号の説明
200 装置
202 第一パルス幅調整ユニット
204 デコーダー
206 第二パルス幅調整ユニット
208 検知器
210 スイッチモジュール

Claims (24)

  1. メモリーにおけるスイッチモジュールを制御する装置であって、
    入力指令信号を受信し、選択的に第一パルス幅調整量に基づいて入力指令信号のパルス幅を調整し、調整済みの入力指令信号として出力する第一パルス幅調整ユニットと、
    第一パルス幅調整ユニットに結合され、入力アドレス信号と調整済み入力指令信号を受信し、制御信号を生成してスイッチモジュールの導通時間を制御し、スイッチモジュールを介してメモリーデータにアクセスすることを可能にするデコーダーと、
    デコーダーに結合され、デコーダーから出力された制御信号を受信し、選択的に第二パルス幅調整量に基づいて制御信号のパルス幅を調整し、調整済みの制御信号として出力する第二パルス幅調整ユニットと、
    第一パルス幅調整ユニットと第二パルス幅調整ユニットに結合され、メモリーにおける入力信号の電気的特性を検出し、これに基づいて第一パルス幅調整ユニットと第二パルス幅調整ユニットをそれぞれ制御し、第一パルス幅調整量と第二パルス幅調整量を設定する検知器とを含むことを特徴とするメモリーのスイッチモジュール制御装置。
  2. 前記入力信号はメモリーに動作電圧を与え、前記検知器は該動作電圧のレベルを検出して第一パルス幅調整ユニットを制御することを特徴とする請求項1記載のメモリーのスイッチモジュール制御装置。
  3. 前記第一パルス幅調整ユニットは制御可能な遅延ユニットであり、前記入力信号が第一電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅に対応するときには、検知器が第一パルス幅調整ユニットを制御して第一遅延量を第一パルス幅調整量として設定し、これに基づき第一幅を短縮させ、前記入力信号が第一電圧レベルより高い第二電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅より短い第二幅に対応するときには、検知器が第一パルス幅調整ユニットを制御して第一遅延量より小さい第二遅延量を第一パルス幅調整量として設定し、これに基づき第二幅を短縮させることを特徴とする請求項2記載のメモリーのスイッチモジュール制御装置。
  4. 前記第二電圧レベルが閾値電圧レベルに達すると、検知器は第一パルス幅調整ユニットを制御して入力指令信号のパルス幅を保持することを特徴とする請求項3記載のメモリーのスイッチモジュール制御装置。
  5. 前記第二パルス幅調整ユニットは制御可能な遅延ユニットであり、前記入力信号が第三電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅に対応するときには、検知器が第二パルス幅調整ユニットを制御して第三遅延量を第二パルス幅調整量として設定し、これに基づき第三幅を拡大し、前記入力信号が第三電圧レベルより低い第四電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅より広い第四幅に対応するときには、検知器が第二パルス幅調整ユニットを制御して第三遅延量より小さい第四遅延量を第二パルス幅調整量として設定し、これに基づき第四幅を拡大することを特徴とする請求項3記載のメモリーのスイッチモジュール制御装置。
  6. 前記第四電圧レベルが閾値電圧レベルに達すると、検知器は第二パルス幅調整ユニットを制御して制御信号のパルス幅を保持することを特徴とする請求項5記載のメモリーのスイッチモジュール制御装置。
  7. 前記第一パルス幅調整ユニットは制御可能な遅延ユニットであり、前記入力信号が第一電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅に対応するときには、検知器が第一パルス幅調整ユニットを制御して第一遅延量を第一パルス幅調整量として設定し、これに基づき第一幅を拡大し、前記入力信号が第一電圧レベルより低い第二電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅より広い第二幅に対応するときには、検知器が第一パルス幅調整ユニットを制御して第一遅延量より小さい第二遅延量を第一パルス幅調整量として設定し、これに基づき第二幅を拡大することを特徴とする請求項2記載のメモリーのスイッチモジュール制御装置。
  8. 前記第二電圧レベルが閾値電圧レベルに達すると、検知器は第一パルス幅調整ユニットを制御して入力指令信号のパルス幅を保持することを特徴とする請求項7記載のメモリーのスイッチモジュール制御装置。
  9. 前記第二パルス幅調整ユニットは制御可能な遅延ユニットであり、前記入力信号が第三電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅に対応するときには、検知器が第二パルス幅調整ユニットを制御して第三遅延量を第二パルス幅調整量として設定し、これに基づき第三幅を拡大し、前記入力信号が第三電圧レベルより低い第四電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅より広い第四幅に対応するときには、検知器が第二パルス幅調整ユニットを制御して第三遅延量より小さい第四遅延量を第二パルス幅調整量として設定し、これに基づき第四幅を拡大することを特徴とする請求項7記載のメモリーのスイッチモジュール制御装置。
  10. 前記第四電圧レベルが別の閾値電圧レベルに達すると、検知器は第二パルス幅調整ユニットを制御して制御信号のパルス幅を保持することを特徴とする請求項9記載のメモリーのスイッチモジュール制御装置。
  11. 前記第二パルス幅調整ユニットは制御可能な遅延ユニットであり、前記入力信号が第一電圧レベルに対応し、且つ前記制御信号のパルス幅が第一幅に対応するときには、検知器が第二パルス幅調整ユニットを制御して第一遅延量を第二パルス幅調整量として設定し、これに基づき第一幅を拡大し、前記入力信号が第一電圧レベルより低い第二電圧レベルに対応し、且つ前記制御信号のパルス幅が第一幅より広い第二幅に対応するときには、検知器が第二パルス幅調整ユニットを制御して第一遅延量より小さい第二遅延量を第二パルス幅調整量として設定し、これに基づき第二幅を拡大することを特徴とする請求項2記載のメモリーのスイッチモジュール制御装置。
  12. 前記第二電圧レベルが閾値電圧レベルに達すると、検知器は第二パルス幅調整ユニットを制御して制御信号のパルス幅を保持することを特徴とする請求項11記載のメモリーのスイッチモジュール制御装置。
  13. メモリーにおけるスイッチモジュールを制御する方法であって、
    入力指令信号を受信し、選択的に第一パルス幅調整量に基づいて入力指令信号のパルス幅を調整し、調整済みの入力指令信号として出力し、
    入力アドレス信号と調整済み入力指令信号を受信し、制御信号を生成してスイッチモジュールの導通時間を制御し、スイッチモジュールを介してメモリーデータにアクセスすることを可能にし、
    制御信号を受信し、選択的に第二パルス幅調整量に基づいて制御信号のパルス幅を調整し、調整済みの制御信号として出力し、
    メモリーにおける入力信号の電気的特性を検出し、これに基づいて第一パルス幅調整量と第二パルス幅調整量をそれぞれ設定するステップからなることを特徴とするメモリーのスイッチモジュール制御方法。
  14. 前記入力信号はメモリーに動作電圧を与え、前記メモリーにおける入力信号の電気的特性を検出して第一パルス幅調整量を設定するステップは、該動作電圧のレベルを検出し、これに基づき第一パルス幅調整量を設定することを特徴とする請求項13記載のメモリーのスイッチモジュール制御方法。
  15. 前記動作電圧のレベルを検出して第一パルス幅調整量を設定するステップは、入力信号が第一電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅に対応するときには、第一遅延量を第一パルス幅調整量として設定し、これに基づき第一幅を短縮させ、入力信号が第一電圧レベルより高い第二電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅より短い第二幅に対応するときには、第一遅延量より小さい第二遅延量を第一パルス幅調整量として設定し、これに基づき第二幅を短縮させることを特徴とする請求項14記載のメモリーのスイッチモジュール制御方法。
  16. 前記第二電圧レベルが閾値電圧レベルに達すると、入力指令信号のパルス幅を保持することを特徴とする請求項15記載のメモリーのスイッチモジュール制御方法。
  17. 前記入力信号に基づいて第二パルス幅調整量を設定するステップは、入力信号が第三電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅に対応するときには、第三遅延量を第二パルス幅調整量として設定し、これに基づき第三幅を拡大し、入力信号が第三電圧レベルより低い第四電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅より広い第四幅に対応するときには、第三遅延量より小さい第四遅延量を第二パルス幅調整量として設定し、これに基づき第四幅を拡大することを特徴とする請求項15記載のメモリーのスイッチモジュール制御方法。
  18. 前記第四電圧レベルが閾値電圧レベルに達すると、制御信号のパルス幅を保持することを特徴とする請求項17記載のメモリーのスイッチモジュール制御方法。
  19. 前記動作電圧のレベルを検出して第一パルス幅調整量を設定するステップは、入力信号が第一電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅に対応するときには、第一遅延量を第一パルス幅調整量として設定し、これに基づき第一幅を拡大し、入力信号が第一電圧レベルより低い第二電圧レベルに対応し、且つ前記入力指令信号のパルス幅が第一幅より広い第二幅に対応するときには、第一遅延量より小さい第二遅延量を第一パルス幅調整量として設定し、これに基づき第二幅を拡大することを特徴とする請求項14記載のメモリーのスイッチモジュール制御方法。
  20. 前記第二電圧レベルが閾値電圧レベルに達すると、入力指令信号のパルス幅を保持することを特徴とする請求項19記載のメモリーのスイッチモジュール制御方法。
  21. 前記入力信号に基づいて第二パルス幅調整量を設定するステップは、入力信号が第三電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅に対応するときには、第三遅延量を第二パルス幅調整量として設定し、これに基づき第三幅を拡大し、入力信号が第三電圧レベルより低い第四電圧レベルに対応し、且つ前記制御信号のパルス幅が第三幅より広い第四幅に対応するときには、第三遅延量より小さい第四遅延量を第二パルス幅調整量として設定し、これに基づき第四幅を拡大することを特徴とする請求項19記載のメモリーのスイッチモジュール制御方法。
  22. 前記第四電圧レベルが閾値電圧レベルに達すると、制御信号のパルス幅を保持することを特徴とする請求項21記載のメモリーのスイッチモジュール制御方法。
  23. 前記入力信号に基づいて第二パルス幅調整量を設定するステップは、入力信号が第一電圧レベルに対応し、且つ前記制御信号のパルス幅が第一幅に対応するときには、第一遅延量を第二パルス幅調整量として設定し、これに基づき第一幅を拡大し、入力信号が第一電圧レベルより低い第二電圧レベルに対応し、且つ前記制御信号のパルス幅が第一幅より広い第二幅に対応するときには、第一遅延量より小さい第二遅延量を第二パルス幅調整量として設定し、これに基づき第二幅を拡大することを特徴とする請求項14記載のメモリーのスイッチモジュール制御方法。
  24. 前記第二電圧レベルが閾値電圧レベルに達すると、制御信号のパルス幅を保持することを特徴とする請求項23記載のメモリーのスイッチモジュール制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646954B2 (en) * 2001-02-02 2003-11-11 Broadcom Corporation Synchronous controlled, self-timed local SRAM block
US8064513B2 (en) * 2007-03-01 2011-11-22 Seiko Epson Corporation Pulse generator, communication device, and pulse generation method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05303893A (ja) * 1992-04-23 1993-11-16 Toshiba Corp 半導体集積回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3701972A (en) * 1969-12-16 1972-10-31 Computer Retrieval Systems Inc Data processing system
JPS6461510A (en) * 1987-08-27 1989-03-08 Teijin Ltd Polyester fiber having improved heat resistance
JP2854305B2 (ja) 1988-10-07 1999-02-03 株式会社日立製作所 半導体記憶装置と半導体記憶装置の動作方法
KR0167299B1 (ko) 1995-12-21 1999-02-01 문정환 메모리의 컬럼스위치 인에이블신호 발생회로
JP3488224B2 (ja) * 2001-11-16 2004-01-19 沖電気工業株式会社 遷移信号制御装置とそれを用いたdmaコントローラ及び遷移信号制御プロセッサ
KR100608365B1 (ko) * 2004-05-17 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치
KR100646941B1 (ko) * 2005-07-25 2006-11-23 주식회사 하이닉스반도체 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법
JP4765521B2 (ja) * 2005-09-30 2011-09-07 株式会社日立製作所 可変利得増幅器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05303893A (ja) * 1992-04-23 1993-11-16 Toshiba Corp 半導体集積回路

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