KR0167299B1 - 메모리의 컬럼스위치 인에이블신호 발생회로 - Google Patents

메모리의 컬럼스위치 인에이블신호 발생회로 Download PDF

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KR0167299B1 KR1019950053432A KR19950053432A KR0167299B1 KR 0167299 B1 KR0167299 B1 KR 0167299B1 KR 1019950053432 A KR1019950053432 A KR 1019950053432A KR 19950053432 A KR19950053432 A KR 19950053432A KR 0167299 B1 KR0167299 B1 KR 0167299B1
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Abstract

본 발명의 목적은 정상모드시에는 외부 제어신호인 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호를 발생하여 비정상적인 어드레스신호의 입력에 따른 오데이타의 출력을 방지하고, 정상모드가 아닌 경우에는 어드레스 천이 검출신호의 합산신호에 의해 그 합산신호의 펄스폭을 갖는 컬럼 스위칭 인에이블신호를 발생하여 데이터 입출력시 소비되는 전류를 감소시키는 메모리의 컬럼스위치 인에이블신호 발생회로에 관한 것으로, 이와같은 본 발명의 목적을 달성하기 위한 수단은 정상모드시 외부에서 인가되는 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호의 형태를 제어하기 위해 제1 제어신호를 출력하는 제1신호형태 제어수단과, 리프레시 모드시 외부에서 인가되는 어드레스 천이 검출신호의 합산신호에 의해 컬럼스위치 인에이블신호의 형태를 제어하기 위해 제2 제어신호를 출력하는 제2 신호형태 제어수단과, 상기 제1 신호형태 제어수단 또는 제2 신호형태 제어수단으로부터 각각 출력되는 제1 제어신호 또는 제2 제어신호에 의해 컬럼 스위치 인어이블신호를 발생하여 출력하는 신호 발생수단을 포함하여 구성한다.

Description

메모리의 컬럼스위치 인에이블신호 발생회로
제1도는 종래 메모리회로의 블록 구성도.
제2도는 제1도에서의 신호 발생부의 상세 회로도.
제3도는 제1도에서의 컬럼 디코딩부의 상세 회로도.
제4도는 제1도의 각부 입출력 파형도.
제5도는 본 발명에 의한 메모리의 컬럼 스위치 인에이블신호 발생회로도.
제6도는 정상모드시 제5도의 각부 입출력 파형도.
제7도는 리프레시 모드시 제5도의 각부 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제1 신호형태 제어부 200 : 제2 신호형태 제어부
300 : 신호 발생부
본 발명은 메모리의 컬럼스위치 인에이블신호 발생회로에 관한 것으로, 특히 정상모드시에는 외부 제어신호인 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호를 발생하여 비정상적인 어드레스신호의 입력에 따른 오 데이터의 출력을 방지하고, 정상모드가 아닌 경우에는 어드레스 천이 검출신호의 합산신호에 의해 그 합산신호의 펄스폭을 갖는 컬럼 스위칭 인에이블신호를 발생하여 데이터 입출력시 소비되는 전류를 감소시키는 메모리의 컬럼스위치 인에이블신호 발생회로에 관한 것이다.
제1도에 도시된 바와같이, 종래 메모리회로는 입력되는 어드레스신호(AD)를 버퍼링하고, 그 버퍼링된 어드레스신호(ADS)를 출력하는 입력버퍼(1)와, 상기 입력버퍼(1)로부터 출력된 어드레스신호(ADS)의 천이를 검출하고, 그 검출에 따른 어드레스 천이 검출신호(ATDS)를 출력하는 어드레스 천이 검출부(2)와, 상기 어드레스 천이 검출부(2)로부터 출력된 어드레스 천이 검출신호(ATDS)들을 합산하고, 그 합산된 신호(이하, ATD합산신호라 칭함)(ATDS')를 출력하는 신호 합산부(3)와, 상기 신호 합산부(3)로부터 출력된 ATD 합산신호(ATDS')와 외부에서 입력되는 컬럼 스타트신호(CSS) 및 라이트 인에이블신호(WES)에 의해 컬럼 스위치 인에이블신호(CSEE) 및 메인 증폭기 인에이블신호(MAES)를 각각 발생하여 출력하는 신호 발생부(4)와, 상기 입력버퍼(1)로부터 출력된 어드레스신호(ADS)를 프리 디코딩하고, 그 프리 디코딩된 프리 디코딩신호(PDS1 - PDS3)를 출력하는 프리 디코딩부(5)와, 상기 신호 발생부(4)에 입력되는 컬럼 스타트신호(CSS) 및 상기 신호 발생부(4)로부터 출력된 컬럼 스위치 인에이블신호(CESS)에 의해 상기 프리 디코딩부(5)로부터 출력된 프리 디코딩신호(PDAS1 - PDAS3)를 디코딩하고, 그 디코딩된 컬럼 디코딩신호(CDS)를 출력하는 컬럼 디코딩부(6)와, 상기 컬럼 디코딩부(6)로부터 출력된 컬럼 디코딩신호(CDS)에 의해 스위칭되어 메모리 셀(7)에서의 비트라인과 데이터 입출력버스(I/O BUS)를 연결시키는 컬럼 스위치(8)와, 로우 디코딩부(9)로부터 출력된 디코딩된 신호에 의해 워드라인이 인에이블되어 상기 컬럼 스위치(8)에 의해 연결된 데이터 입출력버스(I/O BUS)를 거쳐 데이터를 출력하는 메모리 셀(7)과, 상기 메모리 셀(7)로부터 출력된 데이터를 증폭하는 메인 증폭기(10)와, 상기 메인 증폭기(10)에서 증폭된 데이터를 버퍼링하여 그 버퍼링된 데이터(DO)를 출력하는 출력버퍼(11)로 구성된다.
상기 신호 발생부(4)는 외부에서 입력되는 컬럼 스타트신호(CSS)에 의해 상기 신호 합산부(3)로부터 출력된 ATD 합산신호(ATDS')를 소정시간 지연시키는 신호 지연부(41)와, 상기 신호 지연부(41)에서 지연된 신호와 외부에서 입력되는 라이트 인에이블신호(WES)에 의해 컬럼 스위치 인에이블신호(CSES)를 발생하는 컬럼스위치 인에이블신호 발생부(42)와, 상기 신호 지연부(41)에 입력되는 컬럼 스타트신호(CSS) 및 상기 신호 지연부(41)로부터 출력된 신호에 의해 메인 증폭기 인에이블신호(MAES)를 발생하는 메인 증폭기 인에이블신호 발생부(43)로 구성된다.
그리고, 제2도에 도시된 바와같이 상기 신호 지연부(41)는 외부에서 입력되는 컬럼 스타트신호(CSS)와 상기 신호 합산부(3)고부터 출력된 ATD 합산신호(ATDS')를 낸드링하는 낸드 게이트(NAND1)와, 상기 낸드 게이트(NAND1)로부터 출력된 신호를 순차 인버팅하는 인버터(INV1),(INV2)와, 상기 인버터(INV2)로부터 출력된 신호를 소정시간 지연시켜 출력하는 지연기(411)와, 상기 인버터(INV2) 및 지연기(411)로부터 각각 출력된 신호를 낸드링하는 낸드 게이트(NAND2)로 구성된다.
상기 컬럼 스위치 인에이블신호 발생부(42)는 상기 신호 지연부(41)에서의 낸드게이트(NAND2)로부터 출력된 신호와 외부에서 입력되는 라이트 인이에블신호(WES)를 낸드링하여 컬럼 스위치 인에이블신호(CSES)를 출력하는 낸드 게이트(NAND3)로 구성된다.
상기 메인 증폭기 인에이블신호 발생부(43)는 외부로부터 입력되는 컬럼 스타트신호(CSS)와 상기 신호 지연부(41)에서의 낸드 게이트(NAND2)로부터 출력되는 신호를 낸드링하는 낸드 게이트(NAND4)와, 상기 낸드 게이트(NAND4)로부터 출력된 신호를 순차 인버팅하여 메인 증폭기 인에이블신호(MAES)를 출력하는 인버터(INV3),(INV4)로 구성된다.
그리고, 제3도에 도시된 바와같이 상기 컬럼 디코딩부(6)는 프리 디코딩부(5)로부터 각각 출력된 프리 디코딩신호(PDS1 - PDS3)를 낸드링하는 낸드 게이트(NAND5)와, 외부에서 입력되는 컬럼 스타트신호(CSS)를 인버팅하는 인버터(INV5)와, 상기 낸드 게이트(NAND5) 및 인버터(INV5)로부터 각각 출력된 신호를 노아링하는 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)로부터 출력된 신호와 상기 컬럼 스위치 인에이블신호 발생부(42)로부터 출력된 컬럼 스위칭 인에이블신호(CSES)를 낸드링하는 낸드 게이트(NAND6)와, 상기 낸드 게이트(NAND6)로부터 출력된 신호를 인버팅하여 컬럼 디코딩신호(CDS)를 출력하는 인버터(INV6)로 구성된다.
이와같이 구성된 종래 메모리회로의 펄스발생동작을 설명하면 다음과 같다.
먼저, 사용자가 메모리 셀(7)에 기 저장되어 있는 데이터를 인출하기 위해 소정의 동작을 하게되면, 그 동작에 따라 제4도의(a)에 실선으로 도시된 어드레스신호(AD)가 입력버퍼(1)에 입력되게 된다.
그러면, 상기 입력버퍼(1)는 그 입력된 어드레스신호(AD)를 버퍼링하여 제4도의(b)에 실선으로 도시된 어드레스신호(ADS)를 출력하게 되고, 어드레스 천이 검출부(2)는 상기 입력버퍼(1)로부터 출력된 어드레스신호(ADS)를 입력받아 그 입력받은 어드레스신호(ADS)가 하이상태에서 로우상태로 천이 될 때 그 천이를 검출하여 그 검출에 따른 제4도의(c)에 실선으로 도시된 로우상태의 어드레스 천이 검출신호(ATDS)를 출력한다.
이어서, 신호 합산부(3)는 상기 어드레스 천이 검출부(2)로부터 출력된 로우상태의 어드레스 천이 검출신호(ATDS)들을 합산하여 그 합산된 로우상태의 ATD 합산신호(ATDS')를 출력하게 된다.
그러면, 신호 지연부(41)에서의 낸드 게이트(NAND1)는 일측 입력단자에 외부에서 인가되는 컬럼 스타트신호(CSS)를 입력받고, 타측 입력단자에 상기 신호 합산부(3)로부터 출력된 로우상태의 ATD 합산신호(ATDS')를 입력받아 그 입력받은 컬럼 스타트신호(CSS)의 상태에 상관없이 상기 신호 합산부(3)로부터 출력된 로우상태의 어드레스 천이 검출신호(ATDS')에 의해 하이신호를 출력한다.
상기 낸드 게이트(NAND1)로부터 출력된 하이신호는 인버터(INV1),(INV2)를 순차 거쳐 하이신호로 출력되고, 그 출력된 하이신호는 지연기(411)를 거쳐 소정시간 지연된 후 하이신호로 출력된다.
이어서, 낸드 게이트(NAND2)는 일측 입력단자에 상기 인버터(INV2)로부터 출력된 하이신호를 입력받고, 타측 입력단자에 상기 지연기(411)로부터 각각 출력된 하이신호를 입력받아 낸드링하여 로우신호를 출력하게 된다.
이에따라, 컬럼 스위치 인에블신호 발생부(42)에서의 낸드 게이트(NAND3)는 일측 입력단자에 상기 신호 지연부(41)에서의 낸드 게이트(NAND2)로부터 출력된 로우신호를 입력받고, 타측 입력단자에 외부에서 입력되는 라이트 인에이블신호(WES)를 인가받아 그 인가받은 라이트 인에이블신호(WES)의 상태에 상관없이 상기 낸드 게이트(NAND2)로부터 인가받은 로우신호에 의해 하이상태의 컬럼 스위치 인에이블신호(CSES)를 출력하게 된다.
그리고, 메인 증폭기 인에이블신호 발생부(43)에서의 낸드 게이트(NAND4)는 일측 입력단자에 외부에서 인가되는 컬럼 스타트신호(CSS)를 인가받고, 타측 입력단자에 상기 신호 지연부(41)에서의 낸드 게이트(NAND2)로부터 출력된 로우신호를 인가받아 그 인가받은 컬럼 스타트신호(CS1)의 상태에 상관없이 그 낸드 게이트(NAND2)로부터 인가되는 로우신호에 의해 하이신호를 출력하고, 그 출력된 하이신호는 인버터(INV3),(INV4)를 순차 거쳐 제4도의(e)에 실선으로 도시된 바와같이 하이상태의 메인 증폭기 인에블신호(MAES)로 출력된다.
한편, 프리 디코딩부(5)는 상기 입력버퍼(1)로부터 출력된 어드레스신호(ADS)를 프리 디코딩하여 하이상태의 프리 디코딩신호(PDAS1 - PDAS3)를 출력하고, 컬럼 디코딩부(6)에서의 낸드 게이트(NAND5)는 상기 프리 디코딩부(5)로부터 출력된 하이상태의 프리 디코딩신호(PDAS1 - PDAS3)를 제1 내지 제3 입력단자에 인가받아 낸드링하여 로우신호를 출력한다.
그리고, 외부에서 인가되는 하이상태의 컬럼 스타트신호(CSS)는 인버터(INV5)를 거쳐 로우상태로 반전되어 출력된다.
그러면, 노아 게이트(NOR1)는 일측 입력단자에 상기 인버터(INV5)로부터 출력된 로우신호를 입력받고, 타측 입력단자에 상기 낸드 게이트(NAND5)로부터 출력된 로우신호를 인가받아 노아링하여 하이신호를 출력한다.
이어서, 낸드 게이트(NAND6)는 일측 입력단자에 상기 컬럼 스취이 인에이블신호 발생부(42)에서의 낸드 게이트(NAND3)로부터 출력된 하이상태의 컬럼 스위치 인에이블신호(CSES)를 인가받고, 타측 입력단자에 상기 노아 게이트(NOR1)로부터 출력된 하이신호를 각각 인가받아 낸드링하여 로우신호를 출력하고, 그 출력된 로우신호는 인버터(INV6)를 거쳐 제4도의 (d)에 실선으로, 도시된 바와같이 하이상태의 컬럼 디코딩신호(CDS)로 출력된다.
그러면, 컬런 스위치(8)는 상기 컬럼 디코딩부(6)로부터 출력된 하이상태의 컬럼 디코딩신호(CDS)에 의해 턴-온되어 그 컬럼 스위치(8)에 연결된 비트라인과 데이터 입출력 버스(I/O BUS)가 연결된다.
따라서, 로우 디코딩부(9)로부터 출력된 로우디코딩신호에 의해 워드라인이 인에이블되어 메모리 셀(7)에 기 저장된 데이터는 데이터 입출력 버스(I/O BUS)를 거쳐 출력된다.
이어서, 메인 증폭부(10)는 상기 메인 증폭기 인에이블신호 발생부(43)에서의 인버터(INV4)로부터 출력된 하이신호에 의해 인에이블되어 상기 입출력버스(I/O BUS)를 거쳐 출력된 데이터를 증폭하여 출력한다.
그리고, 출력버퍼(11)는 상기 메인 증폭기(10)로부터 출력된 데이터는 버퍼링 한 후 그 버퍼링된 데이터(DO)를 메모리 외부로 출력하게 되는 것이다.
그러나, 종래 메모리회로는 제4도의(a)에 점선으로 도시된 바와같이 비정상적인 어드레스신호인 노이즈 또는 장애신호(glich)가 입력버퍼에 입력되면 그 입력된 신호는 입력버퍼를 거쳐 제4도의 (b)에 점선으로 도시된 어드레스신호로 출력되고, 어드레스 천이 검출부는 제4도의 (c)에 점선으로 도시된 불안전한 어드레스 천이 검출신호를 출력하게 되며, 그 불안전한 어드레스 천이검출신호에 의해 컬럼 디코딩부에서는 제4도의(d)에 점선으로 도시된 컬럼 디코딩신호가 출력되어 컬럼 스위치의 스위칭동작이 비정상적으로 동작하게 되므로 인해 제4도의(f)에 도시도니 바와같이 불안전한 데이터가 입출력 버스로 출력된 후 메인 증폭기 및 출력버퍼를 거쳐 제4도의(f)에 도시된 오 데이터가 출력되는 문제점이 있었다.
따라서, 본 발명의 목적은 정상모드시에는 외부 제어신호인 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호를 발생하여 비정상적인 어드레스신호의 입력에 따른 오 데이터의 출력을 방지하고, 정상모드가 아닌 경우에는 어드레스 천이 검출신호의 합산신호에 의해 그 합산신호의 펄스폭을 갖는 컬럼 스위칭 인에이블신호를 발생하여 데이터 입출력시 소비되는 전류를 감소시키는 메모리의 컬럼스위치 인에이블신호 발생회로를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위한 수단은 정상모드시 외부에서 인가되는 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호의 형태를 제어하기 위해 제1제어신호를 출력하는 제1 신호형태 제어수단과, 리프레시 모드시 외부에서 인가되는 어드레스 천이 검출신호의 합산신호에 의해 컬럼 스위치 인에이블신호의 형태를 제어하기 위해 제2 제어신호를 출력하는 제2 신호형태 제어수단과, 상기 제1 신호형태 제어수단 또는 제2 신호형태 제어수단으로부터 각각 출력되는 제1 제어신호 또는 제2 제어신호에 의해 컬럼 스위치 인에이블신호를 발생하여 출력하는 신호 발생수단을 포함하여 구성한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도에 도시된 바와같이, 본 발명에 의한 메모리의 컬럼 스위치 인에이블신호 발생회로는 정상모드시 외부에서 인가되는 컬럼 스타트신호(CSS)에 의해 컬럼 스위치 인에이블신호(CSES)의 형태를 제어하기 위해 제1 제어신호(SGC1)를 출력하는 제1 신호형태 제어부(100)와, 리프레시 모드시 외부에서 인가되는 어드레스 천이 검출신호에 의해 컬럼 스위치 인에이블신호의 형태를 제어하기 위해 제2 제어신호(SGC2)를 출력하는 제2 신호형태 제어부(200)와, 상기 제1 신호형태 제어부(1) 또는 제2 신호형태 제어부(2)로부터 각각 출력되는 제1 제어신호(SGC1) 또는 제2 제어신호(SGC2)에 의해 컬럼 스위치 인에이블신호(CSES)를 발생하여 출력하는 신호 발생부(300)로 구성한다.
상기 제1 신호형태 제어부(100)는 외부에서 각각 인가되는 컬럼 스타트신호(CSS)와 전원전압(VDD)을 낸드링하여 낸드 게이트(ND1)와, 인버터(I1)를 거친 상기 낸드 게이트(ND1)로부터 출력된 신호와 외부에서 인가되는 리프레시모드 검출신호(RDS)를 낸드링하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND2)로부터 출력된 신호를 인버팅하여 제1 제어신호(SGC1)를 출력하는 인버터(I2)로 구성한다.
상기 제2 신호형태 제어부(200)는 외부에서 각각 인가되는 리프레시모드 검출신호(RDS)와 ATD 합산신호(ATDS')를 노아링하는 노아 게이트(NR1)와, 상기 노아 게이트(NR1)로부터 출력된 신호를 인버팅하여 출력하는 인버터(I3)와, 상기 인버터(I3)로부터 출력된 신호와 전원전압(VDD)을 낸드링하는 낸드 게이트(ND3)와, 인버터(I4) 및 콘덴서(C1)를 순차 거친 상기 낸드 게이트(ND3)로부터 출력된 신호를 순차 인버팅하는 인버터(I5),(I6)와, 상기 인버터(I3)로부터 출력된 신호와 콘덴서(C2)를 거친 상기 인버터(I6)로부터 출력된 신호를 낸드링하는 낸드 게이트(ND4)와, 외부에서 인가되는 라이트 인에이블신호(CS2), 상기 인버터(I3)로부터 출력된 신호와 인버터(I7) 및 콘덴서(C3)를 순차 거친 상기 낸드 게이트(ND4)로부터 출력된 신호를 낸드링하여 제2 제어신호(SGC2)를 출력하는 낸드 게이트(ND5)로 구성한다.
상기 신호 발생부(300)는 상기 제1 신호형태 제어부(1)에서의 인버터(I2)로부터 출력된 제1 제어신호(SGC1)와 상기 제2 신호형태 제어부(2)에서의 낸드 게이트(ND5)로부터 출력된 제2 제어신호(SGC2)를 노아링하는 노아 게이트(NR2)와, 상기 노아 게이트(NR2)로부터 출력된 신호를 인버팅하는 인버터(I8)로 구성한다.
이와같이 구성한 본 발명에 의한 메모리의 컬럼 스위치 인에이블신호 발생회로의 동작을 도면 제1도, 제6도 및 제7도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 정상모드시에 컬럼 스위치 인에이블신호 발생회로의 동작을 설명하면, 정상모드시에는 리프레시모드 검출신호(RDS)는 제6도의(b)에 도시된 바와같이 하이상태를 유지하게 되고, 제6도의(c)에 도시된 바와같이 컬럼 스타트신호(CSS)는 제6도의 (a)에 도시된 로우 스트로브 어드레스신호가 하이상태에서 로우상태로 천이될 때 로우상태에서 하이상태로 천이된다.
따라서, 제1 신호형태 제어부(100)에서의 낸드 게이트(ND1)는 일측 입력단자에 전원전압(VDD)을 인가받고, 타측 입력단자에 상기 하이상태로 천이된 컬럼 스타트신호(CSS)를 인가받아 낸드링하여 로우신호를 출력하고, 그 출력된 로우신호는 인버터(I1)를 거쳐 인버팅되어 하이신호로 출력된다.
이어서, 낸드 게이트(ND2)는 일측 입력단자에 상기 하이상태로 유지되는 리프레시 모드 검출신호(RDS)를 외부로부터 인가받고, 타측 입력단자에 상기 인버터(I1)를 거친 하이신호를 인가받아 낸드링하여 로우신호를 출력하고, 그 출력된 로우신호는 인버터(I2)를 거쳐 하이상태로 제1 제어신호(SGC1)로 출력된다.
그러면, 신호 발생기(300)에서의 노아 게이트(NR2)는 일측 입력단자에 상기 인버터(I2)를 거쳐 출력된 하이상태의 제1 제어신호(SGC1)를 인가받아 타측 입력단자에 인가되는 제2 신호형태 제어부(200)로부터 출력된 제2 제어신호(SGC2)의 상태에 상관없이 로우신호를 출력하고, 그 출력된 로우신호는 인버터(I8)를 거쳐 하이상태의 컬럼 스위치 인에이블신호(CSES)로 출력된다.
결국, 상기 컬럼 스위치 인에이블신호(CSES)는 외부에서 인가되는 상기 컬럼 스타트신호(CSS)에 의해 발생되게 되는 것이다.
이어서, 제1도의 컬럼 디코딩부(6)는 기 설명한 바와같이 상기 신호 발생기(300)로부터 하이상태의 컬럼 스위치 인에이블신호(CSES)에 의해 프리 디코딩부(5)로부터 출력된 프리 디코딩신호(PDS1 - PDS3)를 디코딩하여 제6도의(f)에 도시된 바와같이 하이상태의 컬럼 디코딩신호(CDS)를 출력하게 되고, 그 출력된 하이상태의 컬럼 디코딩신호(CDS)에 의해 컬럼 스위치(8)가 턴-온된다.
따라서, 메모리 셀(7)에 기 저장된 데이타는 제6도의 (g)에 도시된 바와같이 입출력 버스(I/O BUS)를 거쳐 출력되어 메인 증폭기(10) 및 출력버퍼(11)를 순차 거쳐 메모리 외부로 출력되게 되는 것이다.
이후, 정상모드가 아닌 경우, 예를들면 리프레시 모드시에 컬럼 스위치 인에이블회로의 동작을 설명하면, 먼저, 리프레시 모드시에는 제7도의 (a)에 도시된 로우 어드레스 스트로브신호가 하이상태에서 로우상태로 천이될 때 제7도의 (c)에 도시된 바와같이 리프레시 모드 검출신호(RDS)는 하이상태에서 로우상태로 천이된다.
따라서, 제1 신호형태 제어부(100)에서의 낸드 게이트(ND2)는 일측 입력단자에 상기 로우상태로 천이된 리프레시 모드 검출신호(RDS)를 인가받아 타측 입력단자에 인가되는 신호의 상태에 상관없이 하이신호를 출력하고, 그 출력된 하이신호는 인버터(I2)를 거쳐 제7도의 (d)에 도시된 바와같이 로우상태의 제1 제어신호(SGC1)로 출력된다.
그리고, 제2 신호형태 제어부(200)에서의 노아 게이트(NR1)는 일측 입력단자에 상기 로우상태로 천이된 리프레시모드 검출신호(RDS)를 외부로부터 인가받고, 타측 입력단자에 제1도의 신호 합산부(3)로부터 출력된 로우상태의 ATD 합산신호(ATDS')를 인가받아 노아링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(I3)를 거쳐 로우신호로 출력된다.
이어서, 낸드 게이트(ND3)는 일측 입력단자에 상기 인버터(I3)를 거쳐 출력된 로우신호를 인가받고, 타측 입력단자에 전원전압(VDD)을 인가받아 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(I4) 및 콘덴서(C1)를 순차 거쳐 인버팅되어 로우신호로 출력된다.
그러면, 인버터(I5),(I6)는 상기 인버터(I4) 및 콘덴서(C1)를 순차 거쳐 인버팅된 로우신호를 순차 인버팅하여 로우신호를 출력한다.
이어서, 낸드 게이트(ND4)는 일측 입력단자에 상기 인버터(I3)로부터 출력된 로우신호를 인가받고, 타측 입력단자에 상기 인버터(I6)로부터 출력된 로우신호를 인가받아 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(I7) 및 콘덴서(C3)를 순차 거쳐 로우신호로 출력된다.
따라서, 낸드 게이트(ND5)는 제1측 입력단자에 외부에서 인가되는 라이트 인에이블신호(WES)를 인가받고, 제2측 입력단자에 상기 인버터(I3)로부터 출력된 로우신호를 인가받으며, 제3측 입력단자에 상기 인버터(I7) 및 콘덴서(C3)를 순차 거쳐 출력된 로우신호를 인가받아 낸드링하여 하이신호를 출력한다.
이에따라, 상기 신호 발생기(300)에서의 노아 게이트(NR2)는 일측 입력단자에 상기 제1 신호형태 제어부(100)에서의 인버터(I2)로부터 출력된 로우상태의 제1 제어신호(SGC1)를 인가받고, 타측 입력단자에 상기 제2 신호형태 제어부(200)에서의 낸드 게이트(ND5)로부터 출력된 하이상태의 제2 제어신호(SGC2)를 인가받아 그 인가받은 제2 제어신호(SGC2)에 의해 로우신호를 출력하고, 그 출력된 로우신호는 인버터(I8)를 거쳐 제7도의 (f)에 도시된 바와같이 하이상태의 컬럼 스위칭 인에이블신호(CSES)로 출력된다.
결국, 상기 하이상태의 컬럼 스위치 에이블신호(CSES)는 상기 신호 합산부(1)로부터 출력된 로우상태의 ATD 합산신호(ATDS')에 의해 그 ATD 합산신호(ATDS')의 펄스폭을 갖게 되는 것이다.
이어서, 제1도의 컬럼 디코딩부(6)는 기 설명한 바와같이 상기 신호 발생기(300)로부터 하이상태의 컬럼 스위치 인에이블신호(CSES)에 의해 프리 디코딩부(5)로부터 출력된 프리 디코딩신호(PDS1 - PDS3)를 디코딩하여 제7도의 (g)에 도시된 바와같이 하이상태의 컬럼 디코딩신호(CDS)를 출력하게 되고, 그 출력된 하이상태의 컬럼 디코딩신호(CDS)에 의해 컬럼 스위치(8)가 턴-온되어 메모리 셀(7)에 기 저장된 데이타는 저7도의 (h)에 도시된 바와같이 입출력 버스(I/O BUS), 메인 증폭기(10) 및 출력버퍼(11)를 순차 거쳐 출력되게 되는 것이다.
이상에 상세히 설명한 바와같이, 본 발명에 의한 메모리의 컬럼 스위치 인에이블신호 발생회로는 정상모드시에는 외부로부터 인가되는 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호를 발생시킴으로써 메모리에 비정상적인 어드레스 신호가 입력될 경우에 발생될 수 있는 오 데이타의 출력을 방지할 수 있는 효과가 있다.
아울러, 정상모드가 아닌 경우 즉, 리프레시 모드인 경우에는 ATD 합산신호에 의해 ATD 합산신호의 펄스폭을 갖는 컬럼 스위칭 인에이블신호를 발생하여 데이타 입출력시 소비되는 전류를 감소시킴으로써 소비전력을 감소시킬 수 있는 효과가 있다.

Claims (4)

  1. 정상모드시 외부에서 인가되는 컬럼 스타트신호에 의해 컬럼 스위치 인에이블신호의 형태를 제어하기 위해 제1 제어신호를 출력하는 제1 신호형태 제어수단과, 리프레시 모드시 외부에서 인가되는 어드레스 천이 검출신호의 합산신호에 의해 컬럼 스위치 인에이블신호의 형태를 제어하기 위해 제2 제어신호를 출력하는 제2 신호형태 제어수단과, 상기 제1 신호형태 제어수단 또는 제2 신호형태 제어수단으로부터 각각 출력되는 제1 제어시노 또는
    제2 제어신호에 의해 컬럼 스위치 인에이블신호를 발생하여 출력하는 신호 발생수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 컬럼스위치 인에이블신호 발생회로.
  2. 제1항에 있어서, 상기 제1 신호형태 제어수단은 외부에서 각각 인가되는 컬럼 스타트신호와 전원전압을 낸드링하여 제1 낸드 게이트와, 제1 인버터를 거친 상기 제1 낸드 게이트로부터 출력된 신호와 외부에서 인가되는 리프레스모드 검출신호를 낸드링하는 제2 낸드 게이트와, 상기 제2 낸드 게이트로부터 출력된 신호를 인버팅하여 제1 제어신호를 출력하는 제2 인버터를 포함하여 구성되는 것을 특징으로 하는 메모리의 컬럼스위치 인에이블신호 발생회로.
  3. 제1항에 있어서, 상기 제2 신호형태 제어수단은 외부에서 각각 인가되는 리프레시모드 검출신호와 어드레스 천이 검출신호의 합산신호를 노아링하는 노아 게이트와, 상기 노아 게이트로부터 출력된 신호를 인버팅하여 출력하는 제1 인버터와, 상기 제1 인버터로부터 출력된 신호와 전원전압을 낸드링하는 제1 낸드 게이트와, 제2 인버터 및 제1 콘덴서를 순차 거친 상기 제1 낸드 게이트로부터 출력된 신호를 순차 인버팅하는 제3, 제4의 인버터와, 상기 제1 인버터로부터 출력된 신호와 제2 콘덴서를 순차 거친 상기 제4 인버터로부터 출력된 신호를 낸드링하는 제2 낸드 게이트와, 외부에서 인가되는 라이트 인에이블신호, 상기 제1 인버터로부터 출력된 신호와 제5 인버터 및 제3 콘덴서를 순차 거친 상기 제2 낸드게이트로부터 출력된 신호를 낸드링하여 제2 제어신호를 출력하는 제3 낸드 게이트를 포함하여 구성되는 것을 특징으로 하는 메모리의 컬럼스위치 인에이블신호 발생회로.
  4. 제1항에 있어서, 상기 신호 발생수단은 상기 제1 신호형태 제어수단에서의 제2 인버터로부터 출력된 제1 제어신호와 상기 제2 신호형태 제어수단에서의 제3 낸드 게이트로부터 출력된 제2 제어신호를 노아링하는 노아 게이트와, 상기 노아 게이트로부터 출력된 신호를 인버팅하여 컬럼스위치 인에이블신호를 출력하는 인버터를 포함하여 구성되는 것을 특징으로 하는 메모리의 컬럼스위치 인에이블신호 발생회로.
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