JP3965595B2 - 半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、カス（ＣＡＳ）アクセス（ａｃｃｅｓｓ）途中にプリチャージインタラプト命令（ｐｒｅｃｈａｒｇｅ ｉｎｔｅｒｒｕｐｔ ｃｏｍｍａｎｄ）によりカス（ＣＡＳ）動作を終了するとき、グローバルエリア（ｇｌｏｂａｌ ａｒｅａ）で発生する信号をインタラプトすることにより、バンク（ｂａｎｋ）側に行く信号ラインを減少させてプリデコーダの不要な動作を防ぎ、パワー（ｐｏｗｅｒ）消耗を減少させた半導体メモリ装置に関する。
【０００２】
【従来の技術】
図１は、従来のプリチャージ信号発生時のインタラプト関連部位の半導体メモリ装置のブロック構成図である。
図示されているように、ＴＴＬレベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓｂ）、ライトイネーブルバー信号（ｗｅｂ）を入力してＣＭＯＳレベルに緩衝させるコマンドバッファ部１と、ＴＴＬレベルのバンクアドレス信号（ｂａｄｄ＜ｉ＞）をＣＭＯＳレベルに緩衝させるバンクアドレスバッファ部２と、現在カス（ＣＡＳ）命令が進められているバンクを知らせるカスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を発生するカスイネーブルバンク信号発生部３と、前記コマンドバッファ部１の出力信号（ｒａｓｘ、ｃａｓｚ、ｗｅｘ）を入力して組み合わせ、前記バンクアドレスバッファ部２の出力信号（ｂａｔ＜ｉ＞）を受けて入力されたプリチャージ命令のバンクを選択し、前記カスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と入力されたプリチャージ命令のバンクと比較して一致すれば、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）を該当バンク（５＿ｎ）に発生させるプリチャージインタラプト信号発生部４で構成されている。
【０００３】
従来のプリチャージインタラプト方式は、コマンドバッファ部１の出力信号（ｒａｓｘ、ｃａｓｚ、ｗｅｘ）をプリチャージインタラプト信号発生部４で組み合わせ、バンク（ｂａｎｋ）アドレスバッファ部２の出力信号（ｂａｔ＜ｉ＞）を受けて現在入力されたバンクアドレスが入力されたプリチャージ命令のバンクを選択することになる。
【０００４】
そして、現在進められているカス（ＣＡＳ）動作が何れのバンクであるかを知らせるカスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を入力され、入力されたプリチャージ命令のバンクと前記カスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を比較して一致すれば、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）を発生させ、該当バンクでイネーブルされるカラム選択信号（リード時）、又はグローバル入／出力ラインでコア（ｃｏｒｅ）のデータバスラインに伝達される信号（ライト時）を該当クロック（ｃｌｏｃｋ）でディスエーブルさせることになる。
【０００５】
ところが、前記のような構成を有する従来の半導体メモリ装置においては、前記プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）が一度に全てのバンク（ｂａｎｋ）をカバー（ｃｏｖｅｒ）するのが難しいので、普通バンク毎に１つずつローカル（ｌｏｃａｌ）に信号を作ることになる。これにより、従来の半導体メモリ装置はグローバル領域（ａｒｅａ）からローカル領域に行く信号ラインが多くなり、さらに、インタラプトされる信号等が殆どセルアクセス（ｃｅｌｌ ａｃｃｅｓｓ）の最終の段階にあるため、不要にパワー（ｐｏｗｅｒ）を多く消耗することになる問題点があった。
【０００６】
【発明が解決しようとする技術的課題】
そこで、本発明は、上記の問題点を解決するためなされたもので、本発明の目的は、カス（ＣＡＳ）アクセス途中にプリチャージインタラプトが入力されたとき、これをローカル（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインのデータにインタラプトを掛けることではなく、バッファでマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内部命令イネーブルまでのディレイ時間を最少化してプリデコーダストローブ信号にインタラプトを掛けることにより、バンク（ｂａｎｋ）側に行く信号ラインを減少させてプリデコーダの不要な動作を防ぎ、パワー（ｐｏｗｅｒ）消耗を減少させた半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体メモリ装置は、ＴＴＬレベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓｂ）、ライトイネーブルバー（ｗｅｂ）信号を入力してＣＭＯＳレベルに緩衝させるコマンドバッファ部と、ＴＴＬレベルのバンクアドレス信号をＣＭＯＳレベルに緩衝させるバンクアドレスバッファ部と、カス（ＣＡＳ）が進められているバンクを知らせるカスイネーブルバンク信号を発生するカスイネーブルバンク信号発生手段と、前記コマンドバッファ部の出力信号を組み合わせてプリチャージ命令を検出し、前記バンクアドレスバッファ部の出力信号と既に入力された前記カスイネーブルバンク信号とを比較し、イネーブルされているバンクと前記検出されたプリチャージ命令により選択されたバンクが一致すれば、イネーブル信号を発生させ、発生したイネーブル信号をマスタークロックにラッチさせた後にプリチャージインタラプト信号を出力するプリチャージインタラプト信号発生手段と、前記プリチャージインタラプト信号により動作が制御され、外部カス又は内部カスによりバンクを選択するためのプリデコーダを動作させるストローブ信号を発生するプリデコーダストローブ信号発生手段とを含んでなり、前記プリチャージインタラプト信号発生手段は、前記コマンドバッファ部の出力信号をデコーディングする命令デコーディング部と、前記バンクアドレスバッファ部の出力信号と前記カスイネーブルバンク信号を比較し、イネーブルされているバンクと前記検出されたプリチャージ命令により選択されたバンクの一致したかどうかを示す信号を出力するバンクデコーディング部と、前記命令デコーディング部の出力信号により、前記バンクデコーディング部の出力信号を利用してイネーブル信号を発生するイネーブル信号発生部と、前記イネーブル信号をマスタークロックによりラッチさせた後、プリチャージインタラプト信号を出力するラッチ部とからなることを特徴とする。
【０００８】
【発明の実施の形態】
次に、本発明にかかる半導体メモリ装置の実施の形態の具体例を図面を参照しながら説明する。なお、実施の形態を説明するための全ての図面で同一の機能を有するものは同一の符号を用い、その反復的な説明は省略する。
【０００９】
図２は、本発明による半導体メモリ装置のブロック構成図である。
【００１０】
図示されているように、ＴＴＬレベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓｂ）、ライトイネーブルバー信号（ｗｅｂ）を入力してＣＭＯＳレベルに緩衝 させるコマンドバッファ部１０と、ＴＴＬレベルのバンクアドレス信号（ｂａｄｄ＜ｉ＞）をＣＭＯＳレベルに緩衝させるバンクアドレスバッファ部２０と、 ＴＴＬレベルのクロック信号（ｃｌｋ）をＣＭＯＳレベルに緩衝させるクロックバッファ部４０と、カス（ＣＡＳ）が進められているバンクを知らせるカスイ ネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を発生するカスイネーブルバンク信号発生部３０と、コマンドバッファ部１０の出力信号（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）を組み合わせてプリチャージ命令を検出し、バンクアドレスバッファ部２０の出力信号（ｂａ＜ｉ＞）を入力されて予め入力されたカスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と比較し、イネーブルされているバンクと検出されたプリチャージ命令により選択されたバンクが一致すればイネーブル信号を発生させ、発生したイネーブル信号をマスタークロック（ｍａｓｔｅｒ ｃｌｏｃｋ）にラッチさせた後にプリチャージインタラプト信号を出力するプリチャージインタラプト信号発生部５０と、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）により動作が制御され、外部カス（ｃａｓ）及び内部カス（ｃａｓ）によりバンクを選択するためのプリデコーダを動作させるストローブ信号を発生するプリデコーダストローブ信号発生部７０と、プリデコーダストローブ信号発生部７０から出力されたストローブ信号（ｓｔｂ＜ｎ＞）をそれぞれ入力し、該当バンク（ｎ）を選択するプリデコーダ部８０で構成されている。
【００１１】
図３は、図２に示したプリチャージインタラプト信号発生部５０の構成をブロックに示す図である。
図示されているように、本発明のプリチャージインタラプト信号発生部５０は、コマンドバッファ部１０の出力信号（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）をデコーディングする命令デコーディング部５１と、バンクアドレスバッファ部の出力信号（ｂａ＜ｉ＞）とカスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）とを比較し、イネーブルされているバンクと検出されたプリチャージ命令により選択されたバンクが互いに一致するのかを表わす信号を出力するｎ個のバンクデコーディング部（５２＿ｎ）と、命令デコーディング部５１の出力信号（ｐｒｅ＿ｐｃｇ）によりｎ個のバンクデコーディング部（５２＿ｎ）の出力信号をマルチプレクサしてイネーブル信号（ｐｃｇ＿ｂｋ）を発生するイネーブル信号発生部５３と、イネーブル信号（ｐｃｇ＿ｂｋ）をマスタークロック（ｍａｓｔｅｒ ｃｌｏｃｋ）によりラッチさせた後、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）を出力するラッチ部５４で構成されている。
【００１２】
本発明の核心部は、外部入力をＣＭＯＳレベルに変換させるバッファリング以後、内部マスタークロック（ｍａｓｔｅｒ ｃｌｏｃｋ）にラッチ（ｌａｔｃｈ）させる前にプリチャージ命令デコーディングと、この命令のバンクアドレスと、進行中のカス（ＣＡＳ）動作のバンクを比較・確認することにより、内部カス（ＣＡＳ）命令によりプリデコーダ（ｐｒｅｄｅｃｏｄｅｒ）のストローブ（ｓｔｒｏｂｅ）信号がイネーブルされる前に、インタラプトを行うか否かを決定してプリデコーダのストローブ信号を制御することにある。
【００１３】
それでは、図２に示したブロック構成図を参照し、本発明の半導体メモリ装置に対して説明する。
コマンドバッファ部１０、バンクアドレスバッファ部２０、クロックバッファ部４０は、外部入力命令をＴＴＬレベルからＣＭＯＳレベルに変換させる役割だけを果たす。コマンドバッファ部１０の出力命令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）とバンクアドレス（ｂａ＜ｉ＞）が、プリチャージインタラプト信号発生部５０に入力されることになる。ここで、コマンドバッファ部１０の出力命令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）はプリチャージ命令に組み合わせられることになる。そして、バンクアドレス（ｂａ＜ｉ＞）は既に入力されて待機しているカスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と比較し、イネーブルされているバンクと検出されたプリチャージ命令により選択されたバンクが一致すれば、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）を発生させる。
【００１４】
プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）は、プリデコーダストローブ信号（ｓｔｂ＜ｎ＞）を作るプリデコーダストローブ信号発生部７０に行ってプリデコーダストローブ信号（ｓｔｂ＜ｎ＞）がイネーブルされることを防ぎ、アドレスのデコーディングを元から防止する。このとき、プリデコーダストローブ信号発生部７０でプリデコーダストローブ信号（ｓｔｂ＜ｎ＞）をイネーブルさせるのは、内部カス（ＣＡＳ）命令のｉｎｔ＿ｃａｓと外部カス（ＣＡＳ）命令のｅｘｔ＿ｃａｓであるが、これら信号はクロックにラッチされてから少なくとも５つのインバータのディレイが過ぎた後にイネーブルされるため、クロックラッチされてから直ちに出力されるプリチャージインタラプト信号（ｐｃｇｔｅｒｍ）によりプリデコーダストローブ信号（ｓｔｂ＜ｎ＞）が制御されるのに問題がない。
【００１５】
次に、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）を発生するプリチャージインタラプト信号発生部５０に対し説明する。
図３に示されているように、初めにバッファリングされた制御信号等と同様にバッファリングされたバンクアドレス（図３ではデコーディングされたアドレスが入力されたが、デコーディングされていないバンクアドレス等が入力されても何等の問題がない。ただ、ＮＡＮＤゲートの入力端が多くなるだけである。）と、そして、進行中のカス（ＣＡＳ）動作のバンク情報を知らせるｃａｓｅｎ＿ｂａ＜ｉ：ｎ＞等が入力されてデコーディングを経ることになる。
【００１６】
若し、コマンドバッファ部１０から出力された出力命令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）の組合せがプリチャージ命令であれば、命令デコーディング部５１の出力信号（ｐｒｅ＿ｐｃｇ）はイネーブルされてイネーブル信号発生部５３をターンオンさせる。即ち、命令デコーディング部５１の出力信号（ｐｒｅ＿ｐｃｇ）は、イネーブル信号発生部５３のストローブの役割を果たす。そして、同時に入力されたバンクアドレス（ｂａ＜ｎ＞）とカスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を比較し、イネーブルされているバンクとｐｃｇ命令により選択されたバンクが同一であれば、該当バンクのｐｃｇ＿ｂｎ信号がイネーブルされてイネーブル信号発生部５３に入力される。
【００１７】
若し、カス（ＣＡＳ）動作中のバンクとｐｃｇ命令が共に入力されたバンクアドレスが一致しないとすれば、命令デコーダ部５１の出力信号（ｐｒｅ＿ｐｃｇ）によりイネーブル信号発生部５３が開かれてもイネーブル信号（ｐｃｇ＿ｂｋ）は引き続きディスエーブル状態にあるはずであり、若し、一致すればイネーブル信号（ｐｃｇ＿ｂｌｋ）はイネーブルされるはずである。その後、イネーブル信号（ｐｃｇ＿ｂｋ）をラッチ部５４で内部マスタークロック（ｍａｓｔｅｒ ｃｌｏｃｋ）によりラッチした後、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）を出力することになる。
【００１８】
参考に、バッファでセットアップ（ｓｅｔｕｐ）／ホールドタイム（ｈｏｌｄｔｉｍｅ）を合わせるため、普通バッファリングした信号に一定のディレイを与えてその後にクロックにラッチされるようにするが、ここではバッファリングされた制御信号とアドレスが入力された後にイネーブル信号（ｐｃｇ＿ｂｋ）が反応するまでの時間と一致するようディレイを考慮しなければならない。
このようにイネーブルされクロックにラッチされたイネーブル信号（ｐｃｇｔｅｒｍ）は、前述したように、内部カス（ＣＡＳ）命令を受けてプリデコーダのストローブ信号（ｓｔｂ）の発生をインタラプトするため、プリデコーダストローブ信号発生部７０に入力される。
【００１９】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２０】
【発明の効果】
上述したように、本発明に係る半導体メモリ装置によれば、セットアップ（ｓｅｔｕｐ）／ホールドタイム（ｈｏｌｄ ｔｉｍｅ）を合わせるためのディレイ時間を利用し、この時間のあいだプリチャージインタラプト（ｐｒｅｃｈａｒｇｅ ｉｎｔｅｒｒｕｐｔ）内部命令を発生したあと内部クロックにこの信号を同期させるので、インタラプト命令のイネーブル時間を繰り上げてカス（ＣＡＳ）動作初期に終了させることができる。これにより、グローバル領域（ｇｌｏｂａｌ ａｒｅａ）でカス（ＣＡＳ）経路の特定時間をインタラプトすることにより回路の面積を縮小させることができ、さらに、不要な回路の動作を遮断することによりパワー消耗を減少させることができる。
【図面の簡単な説明】
【図１】従来のプリチャージ命令によりインタラプトを行うための半導体メモリ装置のブロック構成図である。
【図２】本発明に係る半導体メモリ装置のブロック構成図である。
【図３】図２に示したプリチャージインタラプト信号発生部の詳細構成図である。
【符号の説明】
１０ コマンドバッファ部
２０ バンクアドレスバッファ部
３０ カスイネーブルバンク信号発生部
４０ クロックバッファ部
５０ プリチャージインタラプト信号発生部
５１ 命令デコーディング部
５２＿０〜５２＿ｎ バンク＿０〜バンク＿ｎデコーディング部
５３ イネーブル信号発生部
５４ ラッチ部
６０ 外部カス及び内部カス発生部
７０ プリデコーダストローブ信号発生部
８０ プリデコーダ部
１００＿０〜１００＿ｎ バンク

Claims (1)

1. ＴＴＬレベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓｂ）、ライトイネーブルバー（ｗｅｂ）信号を入力してＣＭＯＳレベルに緩衝させるコマンドバッファ部と、
   ＴＴＬレベルのバンクアドレス信号をＣＭＯＳレベルに緩衝させるバンクアドレスバッファ部と、
   カス（ＣＡＳ）が進められているバンクを知らせるカスイネーブルバンク信号を発生するカスイネーブルバンク信号発生手段と、
   前記コマンドバッファ部の出力信号を組み合わせてプリチャージ命令を検出し、前記バンクアドレスバッファ部の出力信号と既に入力された前記カスイネーブルバンク信号とを比較し、イネーブルされているバンクと前記検出されたプリチャージ命令により選択されたバンクが一致すれば、イネーブル信号を発生させ、発生したイネーブル信号をマスタークロックにラッチさせた後にプリチャージインタラプト信号を出力するプリチャージインタラプト信号発生手段と、
   前記プリチャージインタラプト信号により動作が制御され、外部カス又は内部カスによりバンクを選択するためのプリデコーダを動作させるストローブ信号を発生するプリデコーダストローブ信号発生手段とを含んでなり、
   前記プリチャージインタラプト信号発生手段は、前記コマンドバッファ部の出力信号をデコーディングする命令デコーディング部と、前記バンクアドレスバッファ部の出力信号と前記カスイネーブルバンク信号を比較し、イネーブルされているバンクと前記検出されたプリチャージ命令により選択されたバンクの一致したかどうかを示す信号を出力するバンクデコーディング部と、前記命令デコーディング部の出力信号により、前記バンクデコーディング部の出力信号を利用してイネーブル信号を発生するイネーブル信号発生部と、前記イネーブル信号をマスタークロックによりラッチさせた後、プリチャージインタラプト信号を出力するラッチ部とからなることを特徴とする半導体メモリ装置。

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