JPH11306760A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 オートプリチャージ付きリード／ライト動作
中に他バンクのリード／ライト動作のインタラプトが発
生した際、プリチャージ動作の開始ポイントを速めて次
のアクティブコマンドの入力を速くできる半導体記憶装
置を提供する。 【解決手段】 メモリアレイバンクと、その周辺回路か
らなる２バンク１６ＭビットＳＤＲＡＭであって、制御
論理＆タイミング発生器にはインタラプト用制御回路が
内蔵され、選択された特定のメモリアレイバンクのオー
トプリチャージ付きリード／ライト動作中に、他のメモ
リアレイバンクのリード／ライト動作のインタラプトを
可能とすることができる。１サイクル目のバンク０のオ
ートプリチャージ付きリードコマンドＲｅａｄＡ０が入
力され、３サイクル目にバンク１のリードコマンドＲｅ
ａｄ１のインタラプトが発生する動作例においては、次
の４サイクル目にバンク０のプリチャージ動作が開始さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特に外部クロック信号に同期して動作し、複
数のバンクを有するメモリにおいて、入出力仕様として
オートプリチャージ付きリード／ライト動作中に他バン
クのリード／ライト動作のインタラプトが可能なシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）などの半導体記憶装置に
適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭでは、プリチャージコマンドの実行を不
要とするために、リード／ライト動作終了後に自動的に
プリチャージ動作を行うことが可能なオートプリチャー
ジ付きリード／ライトコマンドを用いる技術などが考え
られる。このオートプリチャージ付きリード／ライト動
作中は、リード／ライトコマンドの入力は仕様で保証さ
れていない。

【０００３】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３４４〜Ｐ３
４８などに記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭなどの半導体記憶装置においては、たとえ
ば２バンクのうちのバンク０，１ともに、オートプリチ
ャージ付きリード動作中のリード／ライトコマンドの入
力は受け付けず、従ってオートプリチャージ付きリード
／ライトコマンドの入力後、バースト長のサイクル後か
ら他のバンクのリード／ライトコマンドを入力する必要
が生じる。

【０００５】この動作は、たとえば図６のようなタイミ
ングとなる。図６において、ＣＡＳレイテンシーＣＬ＝
３、バースト長ＢＬ＝４の条件で、“ＲｅａｄＡ０”は
バンク０のオートプリチャージ付きリードコマンド、
“ａ０”〜“ａ３”はバンク０のリードデータである。
すなわち、バンク０のオートプリチャージ付きリード動
作中にバンク１のリード／ライト動作のインタラプトが
発生すると、ＢＬ＝４なので、４サイクル後から次のコ
マンドの入力が可能である。

【０００６】以上のように、特定のバンクのオートプリ
チャージ付きリード／ライト動作中に他のバンクのリー
ド／ライト動作を実施する場合、先のオートプリチャー
ジ付きリード／ライト動作の完了した後で次のコマンド
を入力する必要がある。このために、プリチャージ動作
が開始するポイントが遅くなり、次のアクティブコマン
ドの入力が制限されることが考えられる。

【０００７】そこで、本発明の目的は、特定のバンクの
オートプリチャージ付きリード／ライト動作中に他のバ
ンクのリード／ライト動作のインタラプトが可能な制御
方式を提案し、プリチャージ動作の開始ポイントを速め
て次のアクティブコマンドの入力を速くすることができ
る半導体記憶装置を提供するものである。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による半導体記憶装置
は、オートプリチャージ付きリード／ライト動作中に他
のバンクのリード／ライト動作のインタラプトができる
制御回路を追加し、入出力仕様としての新規制御方式を
提案するものである。

【００１１】この構成において、各バンクに対応する複
数のバーストエンド判定回路と複数のカラムアドレスカ
ウンタとを設け、インタラプトに関係なく、バーストエ
ンド判定後、プリチャージ動作を開始するようにした
り、あるいは各バンクに対応するカラムイネーブル信号
発生回路を設け、インタラプトされた次のサイクルから
プリチャージ動作を開始するようにしたものである。

【００１２】よって、前記半導体記憶装置によれば、オ
ートプリチャージ付きリード／ライト動作中に他のバン
クのリード／ライト動作のインタラプトが可能となり、
特に１つの制御方式として、インタラプトされた次のサ
イクルからプリチャージ動作を開始することができる。
この方式により、小規模回路で機能が実現できる。しか
も、プリチャージ動作が開始するポイントが速いため、
次のアクティブコマンドの入力が速くできる。

【００１３】これにより、これまでのＳＤＲＡＭでは、
オートプリチャージ付きリード／ライト動作中に他のバ
ンクのリード／ライトを行いたい場合、先のオートプリ
チャージ付きライト動作が完了した後で次のコマンドを
入力する必要があったが、本制御による入出力仕様を追
加することにより、オートプリチャージ付きリード／ラ
イト動作中にリード／ライト動作のインタラプトができ
るようになる。

【００１４】これは、プリチャージ動作が開始するポイ
ントが速いため、次のアクティブコマンドの入力が速く
できるのは、バンク毎のカラムイネーブル信号による制
御方式のためである。特に、外部クロック信号に同期し
て動作するＳＤＲＡＭなどに適用できる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】図１は本発明の一実施の形態である半導体
記憶装置を示す全体ブロック図、図２(a),(b) は本実施
の形態の半導体記憶装置において、第１の制御方式の動
作例を示すタイミング図、図３は第２の制御方式の動作
例を示すタイミング図、図４は第２の制御方式の回路例
を示す回路図、図５は第２の制御方式の回路動作例を示
すタイミング図である。

【００１７】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００１８】本実施の形態の半導体記憶装置は、たとえ
ば２バンク１６ＭビットＳＤＲＡＭとされ、メモリアレ
イバンク１，２と、各メモリアレイバンク１，２に対応
するロウデコーダ３，４、カラムデコーダ５，６および
センスアンプ＆入出力バス７，８と、共通のロウアドレ
スバッファ９、カラムアドレスバッファ１０、カラムア
ドレスカウンタ１１、リフレッシュカウンタ１２、入力
バッファ１３、出力バッファ１４、制御論理＆タイミン
グ発生器１５などの一般的な構成からなり、周知の半導
体製造技術により１個の半導体チップ上に形成されてい
る。

【００１９】このＳＤＲＡＭには、外部からアドレス信
号Ａｉが入力され、ロウアドレス信号ＸＡ、カラムアド
レス信号ＹＡが生成されて、それぞれロウアドレスバッ
ファ９、カラムアドレスバッファ１０に入力され、ロウ
デコーダ３，４、カラムデコーダ５，６を介してメモリ
アレイバンク１，２内の任意のメモリセルが選択され
る。そして、入出力データＩ／Ｏｉは、書き込み動作時
に入力バッファ１３を介して入力され、読み出し動作時
にセンスアンプ＆入出力バス７，８、出力バッファ１４
を介して出力される。

【００２０】また、制御信号として、外部クロック信号
ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレク
ト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ、データマスク信号ＤＱＭなどが外部か
ら入力され、これらの制御信号に基づいて制御論理＆タ
イミング発生器１５によりコマンド、内部制御信号が生
成され、このコマンド、内部制御信号により内部回路の
動作が制御されるようになっている。

【００２１】特に、本実施の形態における制御論理＆タ
イミング発生器１５にはインタラプト用制御回路１６が
内蔵されており、このインタラプト用制御回路１６に
は、バンク０のメモリアレイバンク１とバンク１のメモ
リアレイバンク２のうち、選択された特定のメモリアレ
イバンク１，２のオートプリチャージ付きリード／ライ
ト動作中に、他のメモリアレイバンク２，１のリード／
ライト動作のインタラプトを可能とする制御機能が備え
られている。具体的には、第１の制御方式と第２の制御
方式とがあり、それぞれの動作例も含めた比較内容は以
下に示す。

【００２２】次に、本実施の形態の作用について、第１
の制御方式と第２の制御方式との動作例を順に、図２〜
図５に基づいて説明する。

【００２３】第１の制御方式は、インタラプトに関係な
く、バーストエンド判定後にプリチャージ動作を開始す
る方式であり、図２に示すようなタイミングとなる。な
お、このタイミングはＣＡＳレイテンシーＣＬ＝３、バ
ースト長ＢＬ＝４の条件で行われ、図２における、“Ｒ
ｅａｄＡ０”はバンク０のオートプリチャージ付きリー
ドコマンド、“ａ０”〜“ａ３”はバンク０のリードデ
ータ、“Ｒｅａｄ１”はバンク１のリードコマンド、
“ａ０”，“ａ１”はバンク０のリードデータ、“ｂ
０，“ｂ１”はバンク１のリードデータである。

【００２４】この第１の制御方式において、図２(a) は
通常のバンク０のオートプリチャージ付きリード動作の
タイミング、図２(b) はバンク０のオートプリチャージ
付きリード動作中にバンク１のリード／ライト動作のイ
ンタラプトが発生したタイミングをそれぞれ示してい
る。この図２(b) のタイミングでは、バンク０のオート
プリチャージ付きリードコマンドＲｅａｄＡ０が入力さ
れ、その２サイクル後にバンク１のリードコマンドＲｅ
ａｄ１が入力され、バンク０のリードデータａ０，ａ１
はオートプリチャージ付きリードコマンドＲｅａｄＡ０
の入力から３サイクル後、バンク１のリードデータｂ
０，ｂ１はリードコマンドＲｅａｄ１の入力から３サイ
クル後からそれぞれ出力される。

【００２５】特に、第１の制御方式では図２(b) のよう
に、１サイクル目のバンク０のオートプリチャージ付き
リードコマンドＲｅａｄＡ０が入力されると、これから
バースト長ＢＬ＝４に相当する４サイクル後（５サイク
ル目）のバーストエンド判定後に、このバンク０のプリ
チャージ動作を開始することができる。この第１の制御
方式では、バンク毎にバーストエンドを判定するため
に、図１に示すカラムアドレスカウンタ１１と図示しな
いバーストエンド判定回路とをバンク数（たとえば本実
施の形態のように１６Ｍの場合は２個）必要になる。よ
って、回路規模も大きくなる。そこで、これを解決する
ために第２の制御方式が考えられる。

【００２６】第２の制御方式は、インタラプトされた次
のサイクルからプリチャージ動作を開始する方式であ
り、図３に示すようなタイミングとなる。この図３のタ
イミングでは、バンク０のオートプリチャージ付きリー
ドコマンドＲｅａｄＡ０が入力され、その２サイクル後
にバンク１のリードコマンドＲｅａｄ１が入力され、バ
ンク０のリードデータａ０，ａ１はオートプリチャージ
付きリードコマンドＲｅａｄＡ０の入力から３サイクル
後、バンク１のリードデータｂ０，ｂ１はリードコマン
ドＲｅａｄ１の入力から３サイクル後からそれぞれ出力
される。

【００２７】特に、第２の制御方式では、１サイクル目
のバンク０のオートプリチャージ付きリードコマンドＲ
ｅａｄＡ０が入力され、３サイクル目にバンク１のリー
ドコマンドＲｅａｄ１のインタラプトが発生すると、次
の４サイクル目にバンク０のプリチャージ動作を開始す
ることができる。この第２の制御方式では、インタラプ
トされた次のサイクルからプリチャージ動作を開始する
ため、後述するカラムイネーブル信号を新たにバンク毎
に用意する必要があるが、次のアクティブコマンドの入
力が前記第１の制御方式に比べて速くできる。よって、
第１の制御方式の図２(b) と第２の制御方式の図３とを
比較すると、回路規模も小さく抑えることができ、さら
にこの場合では第２の制御方式の方が１サイクル速くプ
リチャージ動作を開始することができる。

【００２８】この第２の制御方式を実現する回路例を図
４、その内部動作例のタイミングを図５にそれぞれ示
す。図４において、このインタラプト用制御回路１６
は、インバータＩＶ１、否定論理積ゲートＮＡＮＤ１、
否定論理和ゲートＮＯＲ１、フリップフロップ回路ＦＦ
１からなるカラムイネーブル信号発生回路１７と、イン
バータＩＶ２〜ＩＶ５、論理積ゲートＡＮＤ１，ＡＮＤ
２、否定論理積ゲートＮＡＮＤ２、フリップフロップ回
路ＦＦ２からなるオートプリチャージ開始信号発生回路
１８と、インバータＩＶ６、否定論理和ゲートＮＯＲ
２、フリップフロップ回路ＦＦ３からなるロウ起動信号
発生回路１９とから構成されている。このインタラプト
用制御回路１６は、図１の制御論理＆タイミング発生器
１５に内蔵されている。

【００２９】このインタラプト用制御回路１６には、外
部クロック信号ＣＬＫから生成される内部クロック信号
ＩＣＬＫ、リード／ライトコマンドＲｅａｄ／Ｗｒｉｔ
ｅによる特定のバンクのバンクリード／ライト信号ＢＲ
Ｄ／ＢＷＴｉ、他のバンクのバンクリード／ライト信号
ＢＲＤ／ＢＷＴｉＢ、アクティブコマンドＡｃｔｉｖｅ
によるバンクアクティブ信号ＢＡＣＴｉ、プリチャージ
コマンドＰｒｅｃｈａｒｇｅによるプリチャージ信号Ｐ
Ｒｉがそれぞれ入力される。各信号のサフィックス
“ｉ”はバンクを識別する符号であり、“ｉ”＝０（バ
ンク０），１（バンク１）である。

【００３０】カラムイネーブル信号発生回路１７は、イ
ンバータＩＶ１に特定のバンクのバンクリード／ライト
信号ＢＲＤ／ＢＷＴｉが入力され、反転されてフリップ
フロップ回路ＦＦ１のセット端子に入力される。また、
否定論理積ゲートＮＡＮＤ１には他のバンクのバンクリ
ード／ライト信号ＢＲＤ／ＢＷＴｉＢが入力され、論理
積演算されて否定論理和ゲートＮＯＲ１の一方の入力端
子に入力され、他方の入力端子にはバーストエンド信号
ＢＥＮＤが入力され、論理和演算されてフリップフロッ
プ回路ＦＦ１のリセット端子に入力される。このカラム
イネーブル信号発生回路１７のフリップフロップ回路Ｆ
Ｆ１からは、カラムイネーブル信号ＣＯＥｉが出力され
る。

【００３１】オートプリチャージ開始信号発生回路１８
は、インバータＩＶ２にカラムイネーブル信号発生回路
１７からのカラムイネーブル信号ＣＯＥｉが入力され、
反転されて論理積ゲートＡＮＤ１の一方の入力端子に入
力され、他方の入力端子にはインバータＩＶ２の出力を
さらにインバータＩＶ３〜ＩＶ５により反転が繰り返さ
れた信号が入力される。これらの入力信号は論理積演算
されて否定論理積ゲートＮＡＮＤ２の一方の入力端子に
入力され、他方の入力端子にはオートプリチャージフラ
グＡＰＦｉが入力される。これらの入力信号は論理積演
算されてフリップフロップ回路ＦＦ２のセット端子に入
力され、またリセット端子にはロウ起動信号発生回路１
９からのロウ起動信号Ｒ１ｉが入力される。このフリッ
プフロップ回路ＦＦ２の出力は論理積ゲートＡＮＤ２の
一方の入力端子に入力され、他方の入力端子には内部ク
ロック信号ＩＣＬＫが入力される。このオートプリチャ
ージ開始信号発生回路１８の論理積ゲートＡＮＤ２から
は、オートプリチャージ開始信号ＡＰＳＴｉが出力され
る。

【００３２】ロウ起動信号発生回路１９は、インバータ
ＩＶ６にバンクアクティブ信号ＢＡＣＴｉが入力され、
反転されてフリップフロップ回路ＦＦ３のセット端子に
入力される。また、否定論理和ゲートＮＯＲ２の一方の
入力端子にはプリチャージ信号ＰＲｉが入力され、他方
の入力端子にはオートプリチャージ開始信号発生回路１
８からのオートプリチャージ開始信号ＡＰＳＴｉが入力
され、論理和演算されてフリップフロップ回路ＦＦ３の
リセット端子に入力される。このロウ起動信号発生回路
１９のフリップフロップ回路ＦＦ３からは、ロウ起動信
号Ｒ１ｉが出力される。

【００３３】このインタラプト用制御回路１６における
動作を図５に基づいて説明する。この動作タイミングに
おいては、外部クロック信号ＣＬＫに同期してコマンド
が入力され、またインタラプト用制御回路１６内の内部
動作は内部クロック信号ＩＣＬＫに同期して制御され、
前記図３に示した、バンク０のオートプリチャージ付き
リードコマンドＲｅａｄＡ０の入力後に、バンク１のリ
ードコマンドＲｅａｄ１のインタラプトが発生する例を
示している。

【００３４】初期状態においては、カラムイネーブル信
号ＣＯＥ０、オートプリチャージフラグＡＰＦ０、オー
トプリチャージ開始信号ＡＰＳＴ０がそれぞれ発生して
おらず、またロウ起動信号Ｒ１０が発生している状態で
ある。これらの信号は、発生している際にはセット状態
で電圧レベルが“Ｈ”レベル、発生していない場合には
リセット状態で電圧レベルが“Ｌ”レベルである。

【００３５】まず、外部クロック信号ＣＬＫに同期し
て、バンク０のオートプリチャージ付きリードコマンド
ＲｅａｄＡ０が入力された時、内部クロック信号ＩＣＬ
Ｋの立ち上がりに同期してカラムイネーブル信号ＣＯＥ
０とオートプリチャージフラグＡＰＦ０がセットされ
る。ここで、たとえばＲｅａｄＡ０の入力から２サイク
ル後に、他のバンク１のリードコマンドＲｅａｄ１を入
力すると、この時点で内部クロック信号ＩＣＬＫの立ち
上がりに同期してカラムイネーブル信号ＣＯＥ０はリセ
ットされる。

【００３６】そして、次の内部クロック信号ＩＣＬＫの
立ち上がりに同期してオートプリチャージ開始信号ＡＰ
ＳＴ０が発生し、これに同期してロウ起動信号Ｒ１０が
リセットされてロウ系がディセーブルされる。このオー
トプリチャージ開始信号ＡＰＳＴ０はワンショットパル
スなので、この立ち下がりに同期してオートプリチャー
ジフラグＡＰＦ０がリセットされる。この次のサイクル
からバンク０のプリチャージが開始される。

【００３７】以上のようにして、第２の制御方式では、
特定のバンクのオートプリチャージ付きリードコマンド
が入力された後、他のバンクのリードコマンドのインタ
ラプトが発生すると、次のサイクルから特定のバンクの
プリチャージ動作を開始することができるので、次のア
クティブコマンドの入力が速くできる。

【００３８】なお、このような動作はリードコマンドに
限らず、オートプリチャージ付きライトコマンドの入力
後のライトコマンドによるインタラプト、さらにオート
プリチャージ付きリードコマンドの入力後のライトコマ
ンドによるインタラプト、逆にオートプリチャージ付き
ライトコマンドの入力後のリードコマンドによるインタ
ラプトなどの組み合わせにおいても同様に適用すること
ができる。

【００３９】従って、本実施の形態の半導体記憶装置に
よれば、インタラプト用制御回路１６が制御論理＆タイ
ミング発生器１５に内蔵されることにより、選択された
特定のバンクのオートプリチャージ付きリード／ライト
動作中に、他のバンクのリード／ライト動作のインタラ
プトを可能とすることができる。

【００４０】たとえば、第１の制御方式では、バンク毎
にカラムアドレスカウンタとバーストエンド判定回路と
を備えることにより、特定のバンクのオートプリチャー
ジ付きリード／ライト動作中に他のバンクのリード／ラ
イト動作のインタラプトが発生した場合に、インタラプ
トに関係なく、オートプリチャージ付きリード／ライト
動作のバーストエンド判定後にプリチャージ動作を開始
することができる。

【００４１】また、第２の制御方式では、バンク毎にカ
ラムイネーブル信号を用意することにより、特定のバン
クのオートプリチャージ付きリード／ライト動作中に他
のバンクのリード／ライト動作のインタラプトが発生し
た場合に、リード／ライト動作によりインタラプトされ
た次のサイクルからプリチャージ動作を開始することが
できる。特に、この第２の制御方式では、小規模回路で
機能が実現できる。しかも、プリチャージ動作が開始す
るポイントが速いため、次のアクティブコマンドの入力
を速くすることができる。

【００４２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４３】たとえば、前記実施の形態においては、２
バンク１６ＭビットＳＤＲＡＭの例で説明したが、これ
に限定されるものではなく、４バンク、８バンク、さら
に多バンク化の傾向にあり、また６４Ｍビット、２５６
Ｍビット、さらに大容量化の傾向にあるＳＤＲＡＭにつ
いても広く適用可能であり、このように多バンク、大容
量の構成とすることにより本発明の効果はますます大き
くなる。

【００４４】また、ＳＤＲＡＭに適用した場合について
説明したが、外部クロック信号に同期して動作し、複数
のバンクを有する他の半導体記憶装置についても適用す
ることができる。

【００４５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４６】(1).インタラプト用制御回路を有すること
で、特定のバンクのオートプリチャージ付きリード／ラ
イト動作中に他のバンクのリード／ライト動作のインタ
ラプトが可能となる。

【００４７】(2).各バンクに対応する複数のバーストエ
ンド判定回路と複数のカラムアドレスカウンタとを有す
る場合には、特定のバンクのオートプリチャージ付きリ
ード／ライト動作におけるバーストエンド判定後に、こ
の特定のバンクのプリチャージ動作を開始することが可
能となる。

【００４８】(3).各バンクに対応するカラムイネーブル
信号発生回路を有する場合には、他のバンクのリード／
ライト動作のためのインタラプトされた次のサイクルか
ら、特定のバンクのプリチャージ動作を開始することが
可能となる。

【００４９】(4).前記(3) により、インタラプト用制御
回路を小規模回路で実現でき、しかもプリチャージ動作
が開始するポイントが速いために次のアクティブコマン
ドの入力を速くすることが可能となる。

【００５０】(5).前記(1) 〜(4) により、外部クロック
信号に同期して動作し、複数のバンクを有するＳＤＲＡ
Ｍなどの半導体記憶装置において、入出力仕様として特
定のバンクのオートプリチャージ付きリード／ライト動
作中に他のバンクのリード／ライト動作のインタラプト
が可能となり、プリチャージ動作の開始ポイントを速め
て動作周波数の高速化に対応することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す全体ブロック図である。

【図２】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、第１の制御方式の動作例を示すタイミン
グ図である。

【図３】本発明の一実施の形態の半導体記憶装置におい
て、第２の制御方式の動作例を示すタイミング図であ
る。

【図４】本発明の一実施の形態の半導体記憶装置におい
て、第２の制御方式の回路例を示す回路図である。

【図５】本発明の一実施の形態の半導体記憶装置におい
て、第２の制御方式の回路動作例を示すタイミング図で
ある。

【図６】本発明の前提となる半導体記憶装置において、
制御方式の動作例を示すタイミング図である。

【符号の説明】

１，２ メモリアレイバンク ３，４ ロウデコーダ ５，６ カラムデコーダ ７，８ センスアンプ＆入出力バス ９ ロウアドレスバッファ １０ カラムアドレスバッファ １１ カラムアドレスカウンタ １２ リフレッシュカウンタ １３ 入力バッファ １４ 出力バッファ １５ 制御論理＆タイミング発生器 １６ インタラプト用制御回路 １７ カラムイネーブル信号発生回路 １８ オートプリチャージ開始信号発生回路 １９ ロウ起動信号発生回路 ＩＶ１〜ＩＶ６ インバータ ＮＡＮＤ１，ＮＡＮＤ２ 否定論理積ゲート ＮＯＲ１，ＮＯＲ２ 否定論理和ゲート ＦＦ１〜ＦＦ３ フリップフロップ回路 ＡＮＤ１，ＡＮＤ２ 論理積ゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して動作し、複
   数のバンクを有する半導体記憶装置であって、前記複数
   のバンクのうち、選択された特定のバンクのオートプリ
   チャージ付きリード／ライト動作中に、他のバンクのリ
   ード／ライト動作のインタラプトを可能とする制御回路
   を有することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記制御回路は、前記各バンクに対応する複数のバ
   ーストエンド判定回路と複数のカラムアドレスカウンタ
   とを含み、前記特定のバンクのオートプリチャージ付き
   リード／ライト動作におけるバーストエンド判定後に、
   この特定のバンクのプリチャージ動作を開始することを
   特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置であっ
   て、前記制御回路は、前記各バンクに対応するカラムイ
   ネーブル信号発生回路を含み、前記他のバンクのリード
   ／ライト動作のためのインタラプトされた次のサイクル
   から、前記特定のバンクのプリチャージ動作を開始する
   ことを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置であっ
   て、前記カラムイネーブル信号発生回路は、前記特定の
   バンクのオートプリチャージ付きリード／ライト信号
   と、前記他のバンクのリード／ライト信号とを入力とし
   て、前記特定のバンクのオートプリチャージ付きリード
   ／ライト信号の入力で“Ｈ”レベルとなり、前記他のバ
   ンクのリード／ライト信号の入力で“Ｌ”レベルとなる
   カラムイネーブル信号を発生し、このカラムイネーブル
   信号に基づいてオートプリチャージ開始信号発生回路を
   介してインタラプトされた次のサイクルで内部クロック
   信号に同期してオートプリチャージ開始信号を発生し、
   このオートプリチャージ開始信号に基づいてロウ起動信
   号発生回路を介してロウ起動信号を“Ｈ”レベルから
   “Ｌ”レベルに移行させることを特徴とする半導体記憶
   装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   記憶装置であって、前記半導体記憶装置は、シンクロナ
   スＤＲＡＭであることを特徴とする半導体記憶装置。