JP2002184184A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 バンク側に行く信号ラインを減少させてプリ
デコーダの不要な動作を防ぎ、パワー消耗を減少させた
半導体メモリ装置を提供する。 【解決手段】 カス（ＣＡＳ）アクセス途中にプリチャ
ージインタラプトが入力されたとき、これをローカル
（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎｓｅｌ
ｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスライン
のデータにインタラプトを掛けることではなく、バッフ
ァ１０、２０、４０でマスタークロックラッチ（ｍａｓ
ｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内
部命令イネーブルまでのディレイ時間を最少化してプリ
デコーダストローブ信号にインタラプトを掛ける。
デコーダの不要な動作を防ぎ、パワー消耗を減少させた
半導体メモリ装置を提供する。 【解決手段】 カス（ＣＡＳ）アクセス途中にプリチャ
ージインタラプトが入力されたとき、これをローカル
（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎｓｅｌ
ｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスライン
のデータにインタラプトを掛けることではなく、バッフ
ァ１０、２０、４０でマスタークロックラッチ（ｍａｓ
ｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内
部命令イネーブルまでのディレイ時間を最少化してプリ
デコーダストローブ信号にインタラプトを掛ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、カス（ＣＡＳ）アクセス（ａｃｃｅｓｓ）
途中にプリチャージインタラプト命令（ｐｒｅｃｈａｒ
ｇｅ ｉｎｔｅｒｒｕｐｔ ｃｏｍｍａｎｄ）によりカ
ス（ＣＡＳ）動作を終了するとき、グローバルエリア
（ｇｌｏｂａｌ ａｒｅａ）で発生する信号をインタラ
プトすることにより、バンク（ｂａｎｋ）側に行く信号
ラインを減少させてプリデコーダの不要な動作を防ぎ、
パワー（ｐｏｗｅｒ）消耗を減少させた半導体メモリ装
置に関する。
関し、特に、カス（ＣＡＳ）アクセス（ａｃｃｅｓｓ）
途中にプリチャージインタラプト命令（ｐｒｅｃｈａｒ
ｇｅ ｉｎｔｅｒｒｕｐｔ ｃｏｍｍａｎｄ）によりカ
ス（ＣＡＳ）動作を終了するとき、グローバルエリア
（ｇｌｏｂａｌ ａｒｅａ）で発生する信号をインタラ
プトすることにより、バンク（ｂａｎｋ）側に行く信号
ラインを減少させてプリデコーダの不要な動作を防ぎ、
パワー（ｐｏｗｅｒ）消耗を減少させた半導体メモリ装
置に関する。
【０００２】
【従来の技術】図１は、従来のプリチャージ信号発生時
のインタラプト関連部位の半導体メモリ装置のブロック
構成図である。図示されているように、ＴＴＬレベルの
ラスバー（ｒａｓｂ）、カスバー（ｃａｓｂ）、ライト
イネーブルバー信号（ｗｅｂ）を入力してＣＭＯＳレベ
ルに緩衝させるコマンドバッファ部１と、ＴＴＬレベル
のバンクアドレス信号（ｂａｄｄ＜ｉ＞）をＣＭＯＳレ
ベルに緩衝させるバンクアドレスバッファ部２と、現在
カス（ＣＡＳ）命令が進められているバンクを知らせる
カスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）
を発生するカスイネーブルバンク信号発生部３と、前記
コマンドバッファ部１の出力信号（ｒａｓｘ、ｃａｓ
ｚ、ｗｅｘ）を入力して組み合わせ、前記バンクアドレ
スバッファ部２の出力信号（ｂａｔ＜ｉ＞）を受けて入
力されたプリチャージ命令のバンクを選択し、前記カス
イネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と入
力されたプリチャージ命令のバンクと比較して一致すれ
ば、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）
を該当バンク（５＿ｎ）に発生させるプリチャージイン
タラプト信号発生部４で構成されている。
のインタラプト関連部位の半導体メモリ装置のブロック
構成図である。図示されているように、ＴＴＬレベルの
ラスバー（ｒａｓｂ）、カスバー（ｃａｓｂ）、ライト
イネーブルバー信号（ｗｅｂ）を入力してＣＭＯＳレベ
ルに緩衝させるコマンドバッファ部１と、ＴＴＬレベル
のバンクアドレス信号（ｂａｄｄ＜ｉ＞）をＣＭＯＳレ
ベルに緩衝させるバンクアドレスバッファ部２と、現在
カス（ＣＡＳ）命令が進められているバンクを知らせる
カスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）
を発生するカスイネーブルバンク信号発生部３と、前記
コマンドバッファ部１の出力信号（ｒａｓｘ、ｃａｓ
ｚ、ｗｅｘ）を入力して組み合わせ、前記バンクアドレ
スバッファ部２の出力信号（ｂａｔ＜ｉ＞）を受けて入
力されたプリチャージ命令のバンクを選択し、前記カス
イネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と入
力されたプリチャージ命令のバンクと比較して一致すれ
ば、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）
を該当バンク（５＿ｎ）に発生させるプリチャージイン
タラプト信号発生部４で構成されている。
【０００３】従来のプリチャージインタラプト方式は、
コマンドバッファ部１の出力信号（ｒａｓｘ、ｃａｓ
ｚ、ｗｅｘ）をプリチャージインタラプト信号発生部４
で組み合わせ、バンク（ｂａｎｋ）アドレスバッファ部
２の出力信号（ｂａｔ＜ｉ＞）を受けて現在入力された
バンクアドレスが入力されたプリチャージ命令のバンク
を選択することになる。
コマンドバッファ部１の出力信号（ｒａｓｘ、ｃａｓ
ｚ、ｗｅｘ）をプリチャージインタラプト信号発生部４
で組み合わせ、バンク（ｂａｎｋ）アドレスバッファ部
２の出力信号（ｂａｔ＜ｉ＞）を受けて現在入力された
バンクアドレスが入力されたプリチャージ命令のバンク
を選択することになる。
【０００４】そして、現在進められているカス（ＣＡ
Ｓ）動作が何れのバンクであるかを知らせるカスイネー
ブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を入力さ
れ、入力されたプリチャージ命令のバンクと前記カスイ
ネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を比較
して一致すれば、プリチャージインタラプト信号（ｐｃ
ｇｔｅｒｍ）を発生させ、該当バンクでイネーブルされ
るカラム選択信号（リード時）、又はグローバル入／出
力ラインでコア（ｃｏｒｅ）のデータバスラインに伝達
される信号（ライト時）を該当クロック（ｃｌｏｃｋ）
でディスエーブルさせることになる。
Ｓ）動作が何れのバンクであるかを知らせるカスイネー
ブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を入力さ
れ、入力されたプリチャージ命令のバンクと前記カスイ
ネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）を比較
して一致すれば、プリチャージインタラプト信号（ｐｃ
ｇｔｅｒｍ）を発生させ、該当バンクでイネーブルされ
るカラム選択信号（リード時）、又はグローバル入／出
力ラインでコア（ｃｏｒｅ）のデータバスラインに伝達
される信号（ライト時）を該当クロック（ｃｌｏｃｋ）
でディスエーブルさせることになる。
【０００５】ところが、前記のような構成を有する従来
の半導体メモリ装置においては、前記プリチャージイン
タラプト信号（ｐｃｇｔｅｒｍ）が一度に全てのバンク
（ｂａｎｋ）をカバー（ｃｏｖｅｒ）するのが難しいの
で、普通バンク毎に１つずつローカル（ｌｏｃａｌ）に
信号を作ることになる。これにより、従来の半導体メモ
リ装置はグローバル領域（ａｒｅａ）からローカル領域
に行く信号ラインが多くなり、さらに、インタラプトさ
れる信号等が殆どセルアクセス（ｃｅｌｌ ａｃｃｅｓ
ｓ）の最終の段階にあるため、不要にパワー（ｐｏｗｅ
ｒ）を多く消耗することになる問題点があった。
の半導体メモリ装置においては、前記プリチャージイン
タラプト信号（ｐｃｇｔｅｒｍ）が一度に全てのバンク
（ｂａｎｋ）をカバー（ｃｏｖｅｒ）するのが難しいの
で、普通バンク毎に１つずつローカル（ｌｏｃａｌ）に
信号を作ることになる。これにより、従来の半導体メモ
リ装置はグローバル領域（ａｒｅａ）からローカル領域
に行く信号ラインが多くなり、さらに、インタラプトさ
れる信号等が殆どセルアクセス（ｃｅｌｌ ａｃｃｅｓ
ｓ）の最終の段階にあるため、不要にパワー（ｐｏｗｅ
ｒ）を多く消耗することになる問題点があった。
【０００６】
【発明が解決しようとする技術的課題】そこで、本発明
は、上記の問題点を解決するためなされたもので、本発
明の目的は、カス（ＣＡＳ）アクセス途中にプリチャー
ジインタラプトが入力されたとき、これをローカル（ｌ
ｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎ ｓｅｌｅ
ｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインの
データにインタラプトを掛けることではなく、バッファ
でマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ
ｌａｔｃｈ）と、インタラプト内部命令イネーブルま
でのディレイ時間を最少化してプリデコーダストローブ
信号にインタラプトを掛けることにより、バンク（ｂａ
ｎｋ）側に行く信号ラインを減少させてプリデコーダの
不要な動作を防ぎ、パワー（ｐｏｗｅｒ）消耗を減少さ
せた半導体メモリ装置を提供することにある。
は、上記の問題点を解決するためなされたもので、本発
明の目的は、カス（ＣＡＳ）アクセス途中にプリチャー
ジインタラプトが入力されたとき、これをローカル（ｌ
ｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎ ｓｅｌｅ
ｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインの
データにインタラプトを掛けることではなく、バッファ
でマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ
ｌａｔｃｈ）と、インタラプト内部命令イネーブルま
でのディレイ時間を最少化してプリデコーダストローブ
信号にインタラプトを掛けることにより、バンク（ｂａ
ｎｋ）側に行く信号ラインを減少させてプリデコーダの
不要な動作を防ぎ、パワー（ｐｏｗｅｒ）消耗を減少さ
せた半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体メモリ装置は、ＴＴＬ
レベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓ
ｂ）、ライトイネーブルバー（ｗｅｂ）信号を入力して
ＣＭＯＳレベルに緩衝させるコマンドバッファ部と、Ｔ
ＴＬレベルのバンクアドレス信号をＣＭＯＳレベルに緩
衝させるバンクアドレスバッファ部と、カス（ＣＡＳ）
が進められているバンクを知らせるカスイネーブルバン
ク信号を発生するカスイネーブルバンク信号発生手段
と、前記コマンドバッファ部の出力信号を組み合わせて
プリチャージ命令を検出し、前記バンクアドレスバッフ
ァ部の出力信号と既に入力された前記カスイネーブルバ
ンク信号とを比較し、イネーブルされているバンクと前
記検出されたプリチャージ命令により選択されたバンク
が一致すれば、プリチャージインタラプト信号を発生さ
せ、発生したプリチャージインタラプト信号をマスター
クロックにラッチさせた後に出力するプリチャージイン
タラプト信号発生手段と、前記プリチャージインタラプ
ト信号により動作が制御され、外部カス又は内部カスに
よりバンクを選択するためのプリデコーダを動作させる
ストローブ信号を発生するプリデコーダストローブ信号
発生手段とを含んでなることを特徴とする。
になされた、本発明による半導体メモリ装置は、ＴＴＬ
レベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓ
ｂ）、ライトイネーブルバー（ｗｅｂ）信号を入力して
ＣＭＯＳレベルに緩衝させるコマンドバッファ部と、Ｔ
ＴＬレベルのバンクアドレス信号をＣＭＯＳレベルに緩
衝させるバンクアドレスバッファ部と、カス（ＣＡＳ）
が進められているバンクを知らせるカスイネーブルバン
ク信号を発生するカスイネーブルバンク信号発生手段
と、前記コマンドバッファ部の出力信号を組み合わせて
プリチャージ命令を検出し、前記バンクアドレスバッフ
ァ部の出力信号と既に入力された前記カスイネーブルバ
ンク信号とを比較し、イネーブルされているバンクと前
記検出されたプリチャージ命令により選択されたバンク
が一致すれば、プリチャージインタラプト信号を発生さ
せ、発生したプリチャージインタラプト信号をマスター
クロックにラッチさせた後に出力するプリチャージイン
タラプト信号発生手段と、前記プリチャージインタラプ
ト信号により動作が制御され、外部カス又は内部カスに
よりバンクを選択するためのプリデコーダを動作させる
ストローブ信号を発生するプリデコーダストローブ信号
発生手段とを含んでなることを特徴とする。
【０００８】また、上記目的を達成するためになされ
た、本発明による半導体メモリ装置は、前記プリチャー
ジインタラプト信号発生手段は、前記コマンドバッファ
部の出力信号をデコーディングする命令デコーディング
部と、前記バンクアドレスバッファ部の出力信号と前記
カスイネーブルバンク信号を比較し、イネーブルされて
いるバンクと前記検出されたプリチャージ命令により選
択されたバンクの一致したかどうかを示す信号を出力す
るバンクデコーディング部と、前記命令デコーディング
部の出力信号により、前記バンクデコーディング部の出
力信号を利用してイネーブル信号を発生するイネーブル
信号発生部と、前記イネーブル信号をマスタークロック
によりラッチさせた後、プリチャージインタラプト信号
を出力するラッチ部とからなることを特徴とする。
た、本発明による半導体メモリ装置は、前記プリチャー
ジインタラプト信号発生手段は、前記コマンドバッファ
部の出力信号をデコーディングする命令デコーディング
部と、前記バンクアドレスバッファ部の出力信号と前記
カスイネーブルバンク信号を比較し、イネーブルされて
いるバンクと前記検出されたプリチャージ命令により選
択されたバンクの一致したかどうかを示す信号を出力す
るバンクデコーディング部と、前記命令デコーディング
部の出力信号により、前記バンクデコーディング部の出
力信号を利用してイネーブル信号を発生するイネーブル
信号発生部と、前記イネーブル信号をマスタークロック
によりラッチさせた後、プリチャージインタラプト信号
を出力するラッチ部とからなることを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明にかかる半導体メモ
リ装置の実施の形態の具体例を図面を参照しながら説明
する。なお、実施の形態を説明するための全ての図面で
同一な機能を有するものは同一な符号を用い、その反復
的な説明は省略する。
リ装置の実施の形態の具体例を図面を参照しながら説明
する。なお、実施の形態を説明するための全ての図面で
同一な機能を有するものは同一な符号を用い、その反復
的な説明は省略する。
【００１０】図２は、本発明による半導体メモリ装置の
ブロック構成図である。図示されているように、ＴＴＬ
レベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓ
ｂ）、ライトイネーブルバー信号（ｗｅｂ）を入力して
ＣＭＯＳレベルに緩衝させるコマンドバッファ部１０
と、ＴＴＬレベルのバンクアドレス信号（ｂａｄｄ＜ｉ
＞）をＣＭＯＳレベルに緩衝させるバンクアドレスバッ
ファ部２０と、ＴＴＬレベルのクロック信号（ｃｌｋ）
をＣＭＯＳレベルに緩衝させるクロックバッファ部４０
と、カス（ＣＡＳ）が進められているバンクを知らせる
カスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）
を発生するカスイネーブルバンク信号発生部３０と、コ
マンドバッファ部１０の出力信号（ｒａｓｅ、ｃａｓ
ｄ、ｗｅｅ）を組み合わせてプリチャージ命令を検出
し、バンクアドレスバッファ部２０の出力信号（ｂａ＜
ｉ＞）を入力されて予め入力されたカスイネーブルバン
ク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と比較し、イネーブ
ルされているバンクと検出されたプリチャージ命令によ
り選択されたバンクが一致すればプリチャージインタラ
プト信号を発生させ、発生したプリチャージインタラプ
ト信号をマスタークロック（ｍａｓｔｅｒ ｃｌｏｃ
ｋ）にラッチさせた後に出力するプリチャージインタラ
プト信号発生部５０と、プリチャージインタラプト信号
（ｐｃｇｔｅｒｍ）により動作が制御され、外部カス
（ｃａｓ）及び内部カス（ｃａｓ）によりバンクを選択
するためのプリデコーダを動作させるストローブ信号を
発生するプリデコーダストローブ信号発生部７０と、プ
リデコーダストローブ信号発生部７０から出力されたス
トローブ信号（ｓｔｂ＜ｎ＞）をそれぞれ入力し、該当
バンク（ｎ）を選択するプリデコーダ部８０で構成され
ている。
ブロック構成図である。図示されているように、ＴＴＬ
レベルのラスバー（ｒａｓｂ）、カスバー（ｃａｓ
ｂ）、ライトイネーブルバー信号（ｗｅｂ）を入力して
ＣＭＯＳレベルに緩衝させるコマンドバッファ部１０
と、ＴＴＬレベルのバンクアドレス信号（ｂａｄｄ＜ｉ
＞）をＣＭＯＳレベルに緩衝させるバンクアドレスバッ
ファ部２０と、ＴＴＬレベルのクロック信号（ｃｌｋ）
をＣＭＯＳレベルに緩衝させるクロックバッファ部４０
と、カス（ＣＡＳ）が進められているバンクを知らせる
カスイネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）
を発生するカスイネーブルバンク信号発生部３０と、コ
マンドバッファ部１０の出力信号（ｒａｓｅ、ｃａｓ
ｄ、ｗｅｅ）を組み合わせてプリチャージ命令を検出
し、バンクアドレスバッファ部２０の出力信号（ｂａ＜
ｉ＞）を入力されて予め入力されたカスイネーブルバン
ク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と比較し、イネーブ
ルされているバンクと検出されたプリチャージ命令によ
り選択されたバンクが一致すればプリチャージインタラ
プト信号を発生させ、発生したプリチャージインタラプ
ト信号をマスタークロック（ｍａｓｔｅｒ ｃｌｏｃ
ｋ）にラッチさせた後に出力するプリチャージインタラ
プト信号発生部５０と、プリチャージインタラプト信号
（ｐｃｇｔｅｒｍ）により動作が制御され、外部カス
（ｃａｓ）及び内部カス（ｃａｓ）によりバンクを選択
するためのプリデコーダを動作させるストローブ信号を
発生するプリデコーダストローブ信号発生部７０と、プ
リデコーダストローブ信号発生部７０から出力されたス
トローブ信号（ｓｔｂ＜ｎ＞）をそれぞれ入力し、該当
バンク（ｎ）を選択するプリデコーダ部８０で構成され
ている。
【００１１】図３は、図２に示したプリチャージインタ
ラプト信号発生部５０の構成をブロックに示す図であ
る。図示されているように、本発明のプリチャージイン
タラプト信号発生部５０は、コマンドバッファ部１０の
出力信号（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）をデコーディ
ングする命令デコーディング部５１と、バンクアドレス
バッファ部の出力信号（ｂａ＜ｉ＞）とカスイネーブル
バンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）とを比較し、イ
ネーブルされているバンクと検出されたプリチャージ命
令により選択されたバンクが互いに一致するのかを表わ
す信号を出力するｎ個のバンクデコーディング部（５２
＿ｎ）と、命令デコーディング部５１の出力信号（ｐｒ
ｅ＿ｐｃｇ）によりｎ個のバンクデコーディング部（５
２＿ｎ）の出力信号をマルチプレクサしてイネーブル信
号（ｐｃｇ＿ｂｋ）を発生するイネーブル信号発生部５
３と、イネーブル信号（ｐｃｇ＿ｂｋ）をマスタークロ
ック（ｍａｓｔｅｒ ｃｌｏｃｋ）によりラッチさせた
後、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）
を出力するラッチ部５４で構成されている。
ラプト信号発生部５０の構成をブロックに示す図であ
る。図示されているように、本発明のプリチャージイン
タラプト信号発生部５０は、コマンドバッファ部１０の
出力信号（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）をデコーディ
ングする命令デコーディング部５１と、バンクアドレス
バッファ部の出力信号（ｂａ＜ｉ＞）とカスイネーブル
バンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）とを比較し、イ
ネーブルされているバンクと検出されたプリチャージ命
令により選択されたバンクが互いに一致するのかを表わ
す信号を出力するｎ個のバンクデコーディング部（５２
＿ｎ）と、命令デコーディング部５１の出力信号（ｐｒ
ｅ＿ｐｃｇ）によりｎ個のバンクデコーディング部（５
２＿ｎ）の出力信号をマルチプレクサしてイネーブル信
号（ｐｃｇ＿ｂｋ）を発生するイネーブル信号発生部５
３と、イネーブル信号（ｐｃｇ＿ｂｋ）をマスタークロ
ック（ｍａｓｔｅｒ ｃｌｏｃｋ）によりラッチさせた
後、プリチャージインタラプト信号（ｐｃｇｔｅｒｍ）
を出力するラッチ部５４で構成されている。
【００１２】本発明の核心部は、外部入力をＣＭＯＳレ
ベルに変換させるバッファリング以後、内部マスターク
ロック（ｍａｓｔｅｒ ｃｌｏｃｋ）にラッチ（ｌａｔ
ｃｈ）させる前にプリチャージ命令デコーディングと、
この命令のバンクアドレスと、進行中のカス（ＣＡＳ）
動作のバンクを比較・確認することにより、内部カス
（ＣＡＳ）命令によりプリデコーダ（ｐｒｅｄｅｃｏｄ
ｅｒ）のストローブ（ｓｔｒｏｂｅ）信号がイネーブル
される前に、インタラプトを行うか否かを決定してプリ
デコーダのストローブ信号を制御することにある。
ベルに変換させるバッファリング以後、内部マスターク
ロック（ｍａｓｔｅｒ ｃｌｏｃｋ）にラッチ（ｌａｔ
ｃｈ）させる前にプリチャージ命令デコーディングと、
この命令のバンクアドレスと、進行中のカス（ＣＡＳ）
動作のバンクを比較・確認することにより、内部カス
（ＣＡＳ）命令によりプリデコーダ（ｐｒｅｄｅｃｏｄ
ｅｒ）のストローブ（ｓｔｒｏｂｅ）信号がイネーブル
される前に、インタラプトを行うか否かを決定してプリ
デコーダのストローブ信号を制御することにある。
【００１３】それでは、図２に示したブロック構成図を
参照し、本発明の半導体メモリ装置に対して説明する。
コマンドバッファ部１０、バンクアドレスバッファ部２
０、クロックバッファ部４０は、外部入力命令をＴＴＬ
レベルからＣＭＯＳレベルに変換させる役割だけを果た
す。コマンドバッファ部１０の出力命令（ｒａｓｅ、ｃ
ａｓｄ、ｗｅｅ）とバンクアドレス（ｂａ＜ｉ＞）が、
プリチャージインタラプト信号発生部５０に入力される
ことになる。ここで、コマンドバッファ部１０の出力命
令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）はプリチャージ命令
に組み合わせられることになる。そして、バンクアドレ
ス（ｂａ＜ｉ＞）は既に入力されて待機しているカスイ
ネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と比較
し、イネーブルされているバンクと検出されたプリチャ
ージ命令により選択されたバンクが一致すれば、プリチ
ャージインタラプト信号（ｐｃｇｔｅｒｍ）を発生させ
る。
参照し、本発明の半導体メモリ装置に対して説明する。
コマンドバッファ部１０、バンクアドレスバッファ部２
０、クロックバッファ部４０は、外部入力命令をＴＴＬ
レベルからＣＭＯＳレベルに変換させる役割だけを果た
す。コマンドバッファ部１０の出力命令（ｒａｓｅ、ｃ
ａｓｄ、ｗｅｅ）とバンクアドレス（ｂａ＜ｉ＞）が、
プリチャージインタラプト信号発生部５０に入力される
ことになる。ここで、コマンドバッファ部１０の出力命
令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）はプリチャージ命令
に組み合わせられることになる。そして、バンクアドレ
ス（ｂａ＜ｉ＞）は既に入力されて待機しているカスイ
ネーブルバンク信号（ｃａｓｅｎ＿ｂａ＜ｉ＞）と比較
し、イネーブルされているバンクと検出されたプリチャ
ージ命令により選択されたバンクが一致すれば、プリチ
ャージインタラプト信号（ｐｃｇｔｅｒｍ）を発生させ
る。
【００１４】プリチャージインタラプト信号（ｐｃｇｔ
ｅｒｍ）は、プリデコーダストローブ信号（ｓｔｂ＜ｎ
＞）を作るプリデコーダストローブ信号発生部７０に行
ってプリデコーダストローブ信号（ｓｔｂ＜ｎ＞）がイ
ネーブルされることを防ぎ、アドレスのデコーディング
を元から防止する。このとき、プリデコーダストローブ
信号発生部７０でプリデコーダストローブ信号（ｓｔｂ
＜ｎ＞）をイネーブルさせるのは、内部カス（ＣＡＳ）
命令のｉｎｔ＿ｃａｓと外部カス（ＣＡＳ）命令のｅｘ
ｔ＿ｃａｓであるが、これら信号はクロックにラッチさ
れてから少なくとも５つのインバータのディレイが過ぎ
た後にイネーブルされるため、クロックラッチされてか
ら直ちに出力されるプリチャージインタラプト信号（ｐ
ｃｇｔｅｒｍ）によりプリデコーダストローブ信号（ｓ
ｔｂ＜ｎ＞）が制御されるのに問題がない。
ｅｒｍ）は、プリデコーダストローブ信号（ｓｔｂ＜ｎ
＞）を作るプリデコーダストローブ信号発生部７０に行
ってプリデコーダストローブ信号（ｓｔｂ＜ｎ＞）がイ
ネーブルされることを防ぎ、アドレスのデコーディング
を元から防止する。このとき、プリデコーダストローブ
信号発生部７０でプリデコーダストローブ信号（ｓｔｂ
＜ｎ＞）をイネーブルさせるのは、内部カス（ＣＡＳ）
命令のｉｎｔ＿ｃａｓと外部カス（ＣＡＳ）命令のｅｘ
ｔ＿ｃａｓであるが、これら信号はクロックにラッチさ
れてから少なくとも５つのインバータのディレイが過ぎ
た後にイネーブルされるため、クロックラッチされてか
ら直ちに出力されるプリチャージインタラプト信号（ｐ
ｃｇｔｅｒｍ）によりプリデコーダストローブ信号（ｓ
ｔｂ＜ｎ＞）が制御されるのに問題がない。
【００１５】次に、プリチャージインタラプト信号（ｐ
ｃｇｔｅｒｍ）を発生するプリチャージインタラプト信
号発生部５０に対し説明する。図３に示されているよう
に、初めにバッファリングされた制御信号等と同様にバ
ッファリングされたバンクアドレス（図３ではデコーデ
ィングされたアドレスが入力されたが、デコーディング
されていないバンクアドレス等が入力されても何等の問
題がない。ただ、ＮＡＮＤゲートの入力端が多くなるだ
けである。）と、そして、進行中のカス（ＣＡＳ）動作
のバンク情報を知らせるｃａｓｅｎ＿ｂａ＜ｉ：ｎ＞等
が入力されてデコーディングを経ることになる。
ｃｇｔｅｒｍ）を発生するプリチャージインタラプト信
号発生部５０に対し説明する。図３に示されているよう
に、初めにバッファリングされた制御信号等と同様にバ
ッファリングされたバンクアドレス（図３ではデコーデ
ィングされたアドレスが入力されたが、デコーディング
されていないバンクアドレス等が入力されても何等の問
題がない。ただ、ＮＡＮＤゲートの入力端が多くなるだ
けである。）と、そして、進行中のカス（ＣＡＳ）動作
のバンク情報を知らせるｃａｓｅｎ＿ｂａ＜ｉ：ｎ＞等
が入力されてデコーディングを経ることになる。
【００１６】若し、コマンドバッファ部１０から出力さ
れた出力命令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）の組合せ
がプリチャージ命令であれば、命令デコーディング部５
１の出力信号（ｐｒｅ＿ｐｃｇ）はイネーブルされてイ
ネーブル信号発生部５３をターンオンさせる。即ち、命
令デコーディング部５１の出力信号（ｐｒｅ＿ｐｃｇ）
は、イネーブル信号発生部５３のストローブの役割を果
たす。そして、同時に入力されたバンクアドレス（ｂａ
＜ｎ＞）とカスイネーブルバンク信号（ｃａｓｅｎ＿ｂ
ａ＜ｉ＞）を比較し、イネーブルされているバンクとｐ
ｃｇ命令により選択されたバンクが同一であれば、該当
バンクのｐｃｇ＿ｂｎ信号がイネーブルされてイネーブ
ル信号発生部５３に入力される。
れた出力命令（ｒａｓｅ、ｃａｓｄ、ｗｅｅ）の組合せ
がプリチャージ命令であれば、命令デコーディング部５
１の出力信号（ｐｒｅ＿ｐｃｇ）はイネーブルされてイ
ネーブル信号発生部５３をターンオンさせる。即ち、命
令デコーディング部５１の出力信号（ｐｒｅ＿ｐｃｇ）
は、イネーブル信号発生部５３のストローブの役割を果
たす。そして、同時に入力されたバンクアドレス（ｂａ
＜ｎ＞）とカスイネーブルバンク信号（ｃａｓｅｎ＿ｂ
ａ＜ｉ＞）を比較し、イネーブルされているバンクとｐ
ｃｇ命令により選択されたバンクが同一であれば、該当
バンクのｐｃｇ＿ｂｎ信号がイネーブルされてイネーブ
ル信号発生部５３に入力される。
【００１７】若し、カス（ＣＡＳ）動作中のバンクとｐ
ｃｇ命令が共に入力されたバンクアドレスが一致しない
とすれば、命令デコーダ部５１の出力信号（ｐｒｅ＿ｐ
ｃｇ）によりイネーブル信号発生部５３が開かれてもイ
ネーブル信号（ｐｃｇ＿ｂｋ）は引き続きディスエーブ
ル状態にあるはずであり、若し、一致すればイネーブル
信号（ｐｃｇ＿ｂｌｋ）はイネーブルされるはずであ
る。その後、イネーブル信号（ｐｃｇ＿ｂｋ）をラッチ
部５４で内部マスタークロック（ｍａｓｔｅｒｃｌｏｃ
ｋ）によりラッチした後、プリチャージインタラプト信
号（ｐｃｇｔｅｒｍ）を出力することになる。
ｃｇ命令が共に入力されたバンクアドレスが一致しない
とすれば、命令デコーダ部５１の出力信号（ｐｒｅ＿ｐ
ｃｇ）によりイネーブル信号発生部５３が開かれてもイ
ネーブル信号（ｐｃｇ＿ｂｋ）は引き続きディスエーブ
ル状態にあるはずであり、若し、一致すればイネーブル
信号（ｐｃｇ＿ｂｌｋ）はイネーブルされるはずであ
る。その後、イネーブル信号（ｐｃｇ＿ｂｋ）をラッチ
部５４で内部マスタークロック（ｍａｓｔｅｒｃｌｏｃ
ｋ）によりラッチした後、プリチャージインタラプト信
号（ｐｃｇｔｅｒｍ）を出力することになる。
【００１８】参考に、バッファでセットアップ（ｓｅｔ
ｕｐ）／ホールドタイム（ｈｏｌｄｔｉｍｅ）を合わせ
るため、普通バッファリングした信号に一定のディレイ
を与えてその後にクロックにラッチされるようにする
が、ここではバッファリングされた制御信号とアドレス
が入力された後にイネーブル信号（ｐｃｇ＿ｂｋ）が反
応するまでの時間と一致するようディレイを考慮しなけ
ればならない。このようにイネーブルされクロックにラ
ッチされたイネーブル信号（ｐｃｇｔｅｒｍ）は、前述
したように、内部カス（ＣＡＳ）命令を受けてプリデコ
ーダのストローブ信号（ｓｔｂ）の発生をインタラプト
するため、プリデコーダストローブ信号発生部７０に入
力される。
ｕｐ）／ホールドタイム（ｈｏｌｄｔｉｍｅ）を合わせ
るため、普通バッファリングした信号に一定のディレイ
を与えてその後にクロックにラッチされるようにする
が、ここではバッファリングされた制御信号とアドレス
が入力された後にイネーブル信号（ｐｃｇ＿ｂｋ）が反
応するまでの時間と一致するようディレイを考慮しなけ
ればならない。このようにイネーブルされクロックにラ
ッチされたイネーブル信号（ｐｃｇｔｅｒｍ）は、前述
したように、内部カス（ＣＡＳ）命令を受けてプリデコ
ーダのストローブ信号（ｓｔｂ）の発生をインタラプト
するため、プリデコーダストローブ信号発生部７０に入
力される。
【００１９】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２０】
【発明の効果】上述したように、本発明に係る半導体メ
モリ装置によれば、セットアップ（ｓｅｔｕｐ）／ホー
ルドタイム（ｈｏｌｄ ｔｉｍｅ）を合わせるためのデ
ィレイ時間を利用し、この時間のあいだプリチャージイ
ンタラプト（ｐｒｅｃｈａｒｇｅ ｉｎｔｅｒｒｕｐ
ｔ）内部命令を発生したあと内部クロックにこの信号を
同期させるので、インタラプト命令のイネーブル時間を
繰り上げてカス（ＣＡＳ）動作初期に終了させることが
できる。これにより、グローバル領域（ｇｌｏｂａｌ
ａｒｅａ）でカス（ＣＡＳ）経路の特定時間をインタラ
プトすることにより回路の面積を縮小させることがで
き、さらに、不要な回路の動作を遮断することによりパ
ワー消耗を減少させることができる。
モリ装置によれば、セットアップ（ｓｅｔｕｐ）／ホー
ルドタイム（ｈｏｌｄ ｔｉｍｅ）を合わせるためのデ
ィレイ時間を利用し、この時間のあいだプリチャージイ
ンタラプト（ｐｒｅｃｈａｒｇｅ ｉｎｔｅｒｒｕｐ
ｔ）内部命令を発生したあと内部クロックにこの信号を
同期させるので、インタラプト命令のイネーブル時間を
繰り上げてカス（ＣＡＳ）動作初期に終了させることが
できる。これにより、グローバル領域（ｇｌｏｂａｌ
ａｒｅａ）でカス（ＣＡＳ）経路の特定時間をインタラ
プトすることにより回路の面積を縮小させることがで
き、さらに、不要な回路の動作を遮断することによりパ
ワー消耗を減少させることができる。
【図１】従来のプリチャージ命令によりインタラプトを
行うための半導体メモリ装置のブロック構成図である。
行うための半導体メモリ装置のブロック構成図である。
【図２】本発明に係る半導体メモリ装置のブロック構成
図である。
図である。
【図３】図２に示したプリチャージインタラプト信号発
生部の詳細構成図である。
生部の詳細構成図である。
１０ コマンドバッファ部 ２０ バンクアドレスバッファ部 ３０ カスイネーブルバンク信号発生部 ４０ クロックバッファ部 ５０ プリチャージインタラプト信号発生部 ５１ 命令デコーディング部 ５２＿０〜５２＿ｎ バンク＿０〜バンク＿ｎデコ
ーディング部 ５３ イネーブル信号発生部 ５４ ラッチ部 ６０ 外部カス及び内部カス発生部 ７０ プリデコーダストローブ信号発生部 ８０ プリデコーダ部 １００＿０〜１００＿ｎ バンク
ーディング部 ５３ イネーブル信号発生部 ５４ ラッチ部 ６０ 外部カス及び内部カス発生部 ７０ プリデコーダストローブ信号発生部 ８０ プリデコーダ部 １００＿０〜１００＿ｎ バンク
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA04 BB07 BB15 BB35 BB36 CC68 CC92 DD63 DD72 PP01
Claims (2)
- 【請求項１】 ＴＴＬレベルのラスバー（ｒａｓｂ）、
カスバー（ｃａｓｂ）、ライトイネーブルバー（ｗｅ
ｂ）信号を入力してＣＭＯＳレベルに緩衝させるコマン
ドバッファ部と、 ＴＴＬレベルのバンクアドレス信号をＣＭＯＳレベルに
緩衝させるバンクアドレスバッファ部と、 カス（ＣＡＳ）が進められているバンクを知らせるカス
イネーブルバンク信号を発生するカスイネーブルバンク
信号発生手段と、 前記コマンドバッファ部の出力信号を組み合わせてプリ
チャージ命令を検出し、前記バンクアドレスバッファ部
の出力信号と既に入力された前記カスイネーブルバンク
信号とを比較し、イネーブルされているバンクと前記検
出されたプリチャージ命令により選択されたバンクが一
致すれば、プリチャージインタラプト信号を発生させ、
発生したプリチャージインタラプト信号をマスタークロ
ックにラッチさせた後に出力するプリチャージインタラ
プト信号発生手段と、 前記プリチャージインタラプト信号により動作が制御さ
れ、外部カス又は内部カスによりバンクを選択するため
のプリデコーダを動作させるストローブ信号を発生する
プリデコーダストローブ信号発生手段とを含んでなるこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 前記プリチャージインタラプト信号発生
手段は、 前記コマンドバッファ部の出力信号をデコーディングす
る命令デコーディング部と、 前記バンクアドレスバッファ部の出力信号と前記カスイ
ネーブルバンク信号を比較し、イネーブルされているバ
ンクと前記検出されたプリチャージ命令により選択され
たバンクの一致したかどうかを示す信号を出力するバン
クデコーディング部と、 前記命令デコーディング部の出力信号により、前記バン
クデコーディング部の出力信号を利用してイネーブル信
号を発生するイネーブル信号発生部と、 前記イネーブル信号をマスタークロックによりラッチさ
せた後、プリチャージインタラプト信号を出力するラッ
チ部とからなることを特徴とする請求項１に記載の半導
体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0062583A KR100368970B1 (ko) | 2000-10-24 | 2000-10-24 | 반도체 메모리 장치 |
| KR2000-062583 | 2000-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184184A true JP2002184184A (ja) | 2002-06-28 |
| JP3965595B2 JP3965595B2 (ja) | 2007-08-29 |
Family
ID=19695098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001325144A Expired - Fee Related JP3965595B2 (ja) | 2000-10-24 | 2001-10-23 | 半導体メモリ装置 |
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|---|---|
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| JP (1) | JP3965595B2 (ja) |
| KR (1) | KR100368970B1 (ja) |
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|---|---|---|---|---|
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| KR100935728B1 (ko) | 2007-12-28 | 2010-01-08 | 주식회사 하이닉스반도체 | 스트로브 신호 제어 회로 |
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|---|---|---|---|---|
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
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| JPH08297993A (ja) * | 1995-04-28 | 1996-11-12 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| KR100192573B1 (ko) * | 1995-09-18 | 1999-06-15 | 윤종용 | 멀티 뱅크 구조의 반도체 메모리 장치 |
| JPH11306760A (ja) * | 1998-04-22 | 1999-11-05 | Hitachi Ltd | 半導体記憶装置 |
| KR100290286B1 (ko) * | 1999-02-05 | 2001-05-15 | 윤종용 | 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치 |
| KR100324820B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 싱크로너스 메모리 소자 |
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2000
- 2000-10-24 KR KR10-2000-0062583A patent/KR100368970B1/ko not_active IP Right Cessation
-
2001
- 2001-10-22 GB GB0125313A patent/GB2371662B/en not_active Expired - Fee Related
- 2001-10-23 JP JP2001325144A patent/JP3965595B2/ja not_active Expired - Fee Related
- 2001-10-23 US US10/037,891 patent/US6515924B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US20020057611A1 (en) | 2002-05-16 |
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| JP3965595B2 (ja) | 2007-08-29 |
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