JP2001006366A - 同期式メモリ装置及びこれのデ−タ書き込み方法 - Google Patents
同期式メモリ装置及びこれのデ−タ書き込み方法Info
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Abstract
(57)【要約】
【課題】 システムの最大動作速度がメモリ装置の書き
込み時間により制限されない同期式メモリ装置及びこれ
のデ−タ書き込み方法を提供すること。 【解決手段】 システムクロック周波数に対する情報が
書き込み周期モ−ドWMとしてモ−ドレジスタセット90に
プログラムされる。従って、システムクロック周波数に
適しているようにメモリ装置の書き込み動作が制御され
る。例えば、システムが低速に動作して基準クロック信
号PCLKの一周期内に一回の書き込みが可能な場合には前
記書き込み周期モ−ドWMの設定により基準クロック信号
PCLKの一周期毎に書き込み動作が遂行される。一方、シ
ステムが高速に動作してシステムクロック信号の一周期
内に一回の書き込みが行えない場合は、前記書き込み周
期モ−ドは少なくとも二周期の基準クロック信号毎に書
き込みが遂行されるように設定され、二周期の基準クロ
ック信号毎に一回書き込みが遂行される。
込み時間により制限されない同期式メモリ装置及びこれ
のデ−タ書き込み方法を提供すること。 【解決手段】 システムクロック周波数に対する情報が
書き込み周期モ−ドWMとしてモ−ドレジスタセット90に
プログラムされる。従って、システムクロック周波数に
適しているようにメモリ装置の書き込み動作が制御され
る。例えば、システムが低速に動作して基準クロック信
号PCLKの一周期内に一回の書き込みが可能な場合には前
記書き込み周期モ−ドWMの設定により基準クロック信号
PCLKの一周期毎に書き込み動作が遂行される。一方、シ
ステムが高速に動作してシステムクロック信号の一周期
内に一回の書き込みが行えない場合は、前記書き込み周
期モ−ドは少なくとも二周期の基準クロック信号毎に書
き込みが遂行されるように設定され、二周期の基準クロ
ック信号毎に一回書き込みが遂行される。
Description
【０００１】
【発明の属する技術分野】本発明は同期式(synchronou
s)メモリ装置に係り、特に書き込み命令語の活性化から
メモリセルにデ−タが書き込まれる構造を有する同期式
メモリ装置及びこれのデ−タ書き込み方法に関する。
s)メモリ装置に係り、特に書き込み命令語の活性化から
メモリセルにデ−タが書き込まれる構造を有する同期式
メモリ装置及びこれのデ−タ書き込み方法に関する。
【０００２】
【従来の技術】最近、メモリ装置のアクセス時間を改善
するため外部システムクロックとメモリ装置の動作を同
期化させた同期式メモリ装置が開発されている。同期式
メモリ装置では外部システムから入力されるシステムク
ロック信号を基準としてデ−タの書き込みや読み出し動
作が制御される。従って、外部システムが高速化されて
システムクロック信号の周波数が増加すればデ−タの書
き込みや読み出し動作速度はやはりこれに対応して調節
されなければならない。
するため外部システムクロックとメモリ装置の動作を同
期化させた同期式メモリ装置が開発されている。同期式
メモリ装置では外部システムから入力されるシステムク
ロック信号を基準としてデ−タの書き込みや読み出し動
作が制御される。従って、外部システムが高速化されて
システムクロック信号の周波数が増加すればデ−タの書
き込みや読み出し動作速度はやはりこれに対応して調節
されなければならない。
【０００３】一般的な同期式メモリ装置において、デ−
タ読み出し時システムクロック周波数の増加に対するメ
モリ装置アクセスタイムの相対的な短縮はカス待ち時間
(CASlatency)の増加により解決される。カス待ち時間
は、カラムアドレスストロ−ブ(Column Address Stro
be)信号の活性化とデ−タ出力DQとの期間と定義され
る。即ち、外部システムが高速化されてシステムの動作
周波数が高くなっても、前記カス待ち時間を増加させる
ことにより、デ−タがシステムクロックに同期されて出
力される。
タ読み出し時システムクロック周波数の増加に対するメ
モリ装置アクセスタイムの相対的な短縮はカス待ち時間
(CASlatency)の増加により解決される。カス待ち時間
は、カラムアドレスストロ−ブ(Column Address Stro
be)信号の活性化とデ−タ出力DQとの期間と定義され
る。即ち、外部システムが高速化されてシステムの動作
周波数が高くなっても、前記カス待ち時間を増加させる
ことにより、デ−タがシステムクロックに同期されて出
力される。
【０００４】このような読み出し動作においては、同期
式メモリ装置の読み出し動作速度が直接的に早くならな
くても、カラムアドレス信号発生後最初のデ−タが読み
出される時点即ち、カス待ち時間のみ延ばせば、早くな
ったシステムクロックに同期させてデ−タを出力でき
る。これは、デ−タ読み出し時、現在のデ−タを処理す
る間に次に呼び出すメモリセルのアドレスを予め入力さ
せるため可能となる。
式メモリ装置の読み出し動作速度が直接的に早くならな
くても、カラムアドレス信号発生後最初のデ−タが読み
出される時点即ち、カス待ち時間のみ延ばせば、早くな
ったシステムクロックに同期させてデ−タを出力でき
る。これは、デ−タ読み出し時、現在のデ−タを処理す
る間に次に呼び出すメモリセルのアドレスを予め入力さ
せるため可能となる。
【０００５】ところで、このような読み出し動作とは違
ってデ−タ書き込み動作の場合には、現在のデ−タが処
理されて始めて次回のデ−タ処理が可能となる。従来
は、デ−タ書き込み時間即ち、書き込み命令語の活性化
からメモリセルにデ−タが書き込まれるまでかかる時間
がシステムクロックの周期より短く、一回の書き込み動
作がシステムクロック一サイクル内で十分にできた。
ってデ−タ書き込み動作の場合には、現在のデ−タが処
理されて始めて次回のデ−タ処理が可能となる。従来
は、デ−タ書き込み時間即ち、書き込み命令語の活性化
からメモリセルにデ−タが書き込まれるまでかかる時間
がシステムクロックの周期より短く、一回の書き込み動
作がシステムクロック一サイクル内で十分にできた。
【０００６】
【発明が解決しようとする課題】しかし、システムが高
速化されてシステムクロックの周期が短くなると、一周
期内にデ−タ書き込み動作がなされない場合が発生す
る。従って、システムの最大動作速度はメモリ装置の書
き込み時間により制限される。
速化されてシステムクロックの周期が短くなると、一周
期内にデ−タ書き込み動作がなされない場合が発生す
る。従って、システムの最大動作速度はメモリ装置の書
き込み時間により制限される。
【０００７】本発明は上記の点に鑑みなされたもので、
その目的はシステムの動作速度がメモリ装置の書き込み
時間により制限されないメモリ装置を提供することにあ
る。本発明の他の目的は前記メモリ装置のデ−タ書き込
み方法を提供することにある。
その目的はシステムの動作速度がメモリ装置の書き込み
時間により制限されないメモリ装置を提供することにあ
る。本発明の他の目的は前記メモリ装置のデ−タ書き込
み方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係るメモリ装置
は、基準クロック信号に同期して書き込みを遂行する同
期式メモリ装置である。この同期式メモリ装置は、行と
列とで配列された複数個のメモリセルを備えるメモリセ
ルアレイと、前記メモリセルへ書き込まれるデ−タを伝
送する入出力ラインを所定の電圧レベルにプリチャ−ジ
するプリチャ−ジ回路と、カラム選択信号の活性に応答
し、前記入出力ラインのデ−タを選択されるメモリセル
へ書き込むカラム選択回路と、書き込み周期モードを設
定するモードレジスタセットとを備え、前記カラム選択
信号の活性周期は前記基準クロック信号の周期との関係
を示す書き込み周期モ−ドにより決定される。ここで、
前記書き込み周期モ−ドは、使用者により決定でき、書
き込み命令語入力から前記メモリセルへデ−タが書き込
まれるまでかかる基準クロック信号周期の数を示す複数
個の書き込み周期モ−ドのうちいずれか一つである。
は、基準クロック信号に同期して書き込みを遂行する同
期式メモリ装置である。この同期式メモリ装置は、行と
列とで配列された複数個のメモリセルを備えるメモリセ
ルアレイと、前記メモリセルへ書き込まれるデ−タを伝
送する入出力ラインを所定の電圧レベルにプリチャ−ジ
するプリチャ−ジ回路と、カラム選択信号の活性に応答
し、前記入出力ラインのデ−タを選択されるメモリセル
へ書き込むカラム選択回路と、書き込み周期モードを設
定するモードレジスタセットとを備え、前記カラム選択
信号の活性周期は前記基準クロック信号の周期との関係
を示す書き込み周期モ−ドにより決定される。ここで、
前記書き込み周期モ−ドは、使用者により決定でき、書
き込み命令語入力から前記メモリセルへデ−タが書き込
まれるまでかかる基準クロック信号周期の数を示す複数
個の書き込み周期モ−ドのうちいずれか一つである。
【０００９】本発明に係るメモリ装置は又、書き込み命
令語入力後カラム選択信号の活性に応答してメモリセル
へデ−タを書き込むデ−タ書き込み動作が遂行され、前
記カラム選択信号の非活性に応答して前記書き込み動作
が終了するメモリ装置である。このメモリ装置は、シス
テムクロック信号、カラムアドレスストロ−ブ信号、書
き込み許容信号を入力して前記カラム選択信号を非活性
化するカラム選択ラインディスエ−ブル信号を発生する
制御信号発生回路と、使用者が指定するアドレスに応答
して特定書き込み周期モ−ドを選択するように、前記書
き込み周期モ−ドがプログラムされるモ−ドレジスタと
を備える。この際、前記カラム選択信号の活性周期は前
記基準クロック信号の周期との関係を示す書き込み周期
モ−ドにより決定される。
令語入力後カラム選択信号の活性に応答してメモリセル
へデ−タを書き込むデ−タ書き込み動作が遂行され、前
記カラム選択信号の非活性に応答して前記書き込み動作
が終了するメモリ装置である。このメモリ装置は、シス
テムクロック信号、カラムアドレスストロ−ブ信号、書
き込み許容信号を入力して前記カラム選択信号を非活性
化するカラム選択ラインディスエ−ブル信号を発生する
制御信号発生回路と、使用者が指定するアドレスに応答
して特定書き込み周期モ−ドを選択するように、前記書
き込み周期モ−ドがプログラムされるモ−ドレジスタと
を備える。この際、前記カラム選択信号の活性周期は前
記基準クロック信号の周期との関係を示す書き込み周期
モ−ドにより決定される。
【００１０】そして、前記制御信号発生回路は、前記シ
ステムクロック信号に応答してデ−タ入出力時基準とな
る基準クロック信号を発生するクロックバッファと、前
記カラムアドレスストロ−ブ信号の活性に応答して一定
時間活性化するカラム選択制御信号を発生するカラムア
ドレスストロ−ブバッファと、前記書き込み許容信号の
活性に応答して一定時間中活性化する書き込みマスタ信
号を発生し、前記書き込み周期モ−ドが第２書き込み周
期モ−ドの場合前記書き込みマスタ信号が一定時間遅延
された書き込みマスタ遅延信号を発生する書き込みイネ
ーブルバッファとを備える。前記制御信号発生回路は
又、前記基準クロック信号に応答して入出力ラインを一
定レベルにプリチャ−ジし、前記書き込みマスタ遅延信
号が活性化する区間中には非活性化するプリチャ−ジ信
号を発生するプリチャ−ジ信号発生回路と、前記プリチ
ャ−ジ信号及びカラム選択制御信号に応答し、カラム選
択ラインをディスエ−ブルさせるカラム選択ラインディ
スエ−ブル信号を発生するカラム選択ラインディスエ−
ブル信号発生回路とをさらに備える。
ステムクロック信号に応答してデ−タ入出力時基準とな
る基準クロック信号を発生するクロックバッファと、前
記カラムアドレスストロ−ブ信号の活性に応答して一定
時間活性化するカラム選択制御信号を発生するカラムア
ドレスストロ−ブバッファと、前記書き込み許容信号の
活性に応答して一定時間中活性化する書き込みマスタ信
号を発生し、前記書き込み周期モ−ドが第２書き込み周
期モ−ドの場合前記書き込みマスタ信号が一定時間遅延
された書き込みマスタ遅延信号を発生する書き込みイネ
ーブルバッファとを備える。前記制御信号発生回路は
又、前記基準クロック信号に応答して入出力ラインを一
定レベルにプリチャ−ジし、前記書き込みマスタ遅延信
号が活性化する区間中には非活性化するプリチャ−ジ信
号を発生するプリチャ−ジ信号発生回路と、前記プリチ
ャ−ジ信号及びカラム選択制御信号に応答し、カラム選
択ラインをディスエ−ブルさせるカラム選択ラインディ
スエ−ブル信号を発生するカラム選択ラインディスエ−
ブル信号発生回路とをさらに備える。
【００１１】本発明のデ−タ書き込み方法は、カラム選
択信号の活性に応答し、特定メモリセルへデ−タを書き
込む同期式メモリ装置のデ−タ書き込み方法である。こ
れは、書き込み命令語処理にかかる基準クロック信号の
個数をプログラミングしてメモリ装置のモ−ドレジスタ
セットのうち少なくとも一つのビットに貯え、前記メモ
リ装置を読み出しモ−ドから書き込みモ−ドへ切り換え
る書き込み許容信号を受信して書き込みマスタ信号と書
き込みマスタ遅延信号とを発生する。そして、前記基準
信号と書き込みマスタ遅延信号とに応答して入出力ライ
ンプリチャ−ジ信号を発生し、プログラミングされた前
記基準クロック信号の個数が１より大きい場合前記書き
込み命令語処理時間まで非活性化し、前記プリチャ−ジ
信号の活性に応答して非活性化するカラム選択ラインデ
ィスエ−ブル信号を発生した後、デコ−ディングされた
アドレスに該当するカラム選択ラインの活性に応答して
活性化し、前記カラム選択ラインディスエ−ブル信号に
応答して非活性化するカラム選択信号を発生する。
択信号の活性に応答し、特定メモリセルへデ−タを書き
込む同期式メモリ装置のデ−タ書き込み方法である。こ
れは、書き込み命令語処理にかかる基準クロック信号の
個数をプログラミングしてメモリ装置のモ−ドレジスタ
セットのうち少なくとも一つのビットに貯え、前記メモ
リ装置を読み出しモ−ドから書き込みモ−ドへ切り換え
る書き込み許容信号を受信して書き込みマスタ信号と書
き込みマスタ遅延信号とを発生する。そして、前記基準
信号と書き込みマスタ遅延信号とに応答して入出力ライ
ンプリチャ−ジ信号を発生し、プログラミングされた前
記基準クロック信号の個数が１より大きい場合前記書き
込み命令語処理時間まで非活性化し、前記プリチャ−ジ
信号の活性に応答して非活性化するカラム選択ラインデ
ィスエ−ブル信号を発生した後、デコ−ディングされた
アドレスに該当するカラム選択ラインの活性に応答して
活性化し、前記カラム選択ラインディスエ−ブル信号に
応答して非活性化するカラム選択信号を発生する。
【００１２】本発明によると、システムクロック周波数
に対する情報が書き込み周期モ−ドでモ−ドレジスタに
プログラムされるので、デ−タ書き込み回数が可変され
得る。従って、システムの最大動作速度がメモリ装置の
書き込み時間により制限されない。
に対する情報が書き込み周期モ−ドでモ−ドレジスタに
プログラムされるので、デ−タ書き込み回数が可変され
得る。従って、システムの最大動作速度がメモリ装置の
書き込み時間により制限されない。
【００１３】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。図１は本発
明の一実施形態によるメモリ装置の概略的なブロック図
であって、便宜上デ−タ書き込み経路に位置した回路が
主に示される。図１に示された本実施形態のメモリ装置
は外部システムクロック信号CLKに応答して発生される
基準クロック信号PCLKに応じてデ−タ入出力動作が制御
される同期式DRAM(Synchronous DRAM)である。
発明の望ましい実施形態を詳細に説明する。図１は本発
明の一実施形態によるメモリ装置の概略的なブロック図
であって、便宜上デ−タ書き込み経路に位置した回路が
主に示される。図１に示された本実施形態のメモリ装置
は外部システムクロック信号CLKに応答して発生される
基準クロック信号PCLKに応じてデ−タ入出力動作が制御
される同期式DRAM(Synchronous DRAM)である。
【００１４】図１を参照すれば、本発明のメモリ装置
は、特定メモリセルを選択する回路を含むコア部と、こ
のコア部に供給される種々の信号を発生する回路を含む
周辺部とに大別される。先ず、コア部は、図示されたよ
うに、メモリセルアレイ10と、ロ−デコ−ダ20と、カラ
ムデコ−ダ30と、カラム選択回路40及びセンスアンプ回
路65とを備える。前記メモリセルアレイ10は複数本のワ
−ドラインWLiとビットラインBLi,BLBiとの交差点に位
置した複数個のメモリセルMCを含み、前記ロ−デコ−ダ
20及びカラムデコ−ダ30は前記メモリセルアレイ10内の
特定メモリセルMCを選択する。前記カラム選択回路40は
デコ−ディングされたアドレスDAiにより選択されるビ
ットラインBL,BLBを対応する入出力ラインIO,IOBに連結
し、前記センスアンプ回路65は選択されたビットライン
BL,BLBのデ−タを感知増幅して前記入出力ラインIO,IOB
へ伝達するか、或いは入出力ラインIO,IOBのデ−タを感
知増幅して該当ビットラインへ伝達する。
は、特定メモリセルを選択する回路を含むコア部と、こ
のコア部に供給される種々の信号を発生する回路を含む
周辺部とに大別される。先ず、コア部は、図示されたよ
うに、メモリセルアレイ10と、ロ−デコ−ダ20と、カラ
ムデコ−ダ30と、カラム選択回路40及びセンスアンプ回
路65とを備える。前記メモリセルアレイ10は複数本のワ
−ドラインWLiとビットラインBLi,BLBiとの交差点に位
置した複数個のメモリセルMCを含み、前記ロ−デコ−ダ
20及びカラムデコ−ダ30は前記メモリセルアレイ10内の
特定メモリセルMCを選択する。前記カラム選択回路40は
デコ−ディングされたアドレスDAiにより選択されるビ
ットラインBL,BLBを対応する入出力ラインIO,IOBに連結
し、前記センスアンプ回路65は選択されたビットライン
BL,BLBのデ−タを感知増幅して前記入出力ラインIO,IOB
へ伝達するか、或いは入出力ラインIO,IOBのデ−タを感
知増幅して該当ビットラインへ伝達する。
【００１５】ここで、前記ロ−デコ−ダ20、カラムデコ
−ダ30及びセンスアンプ回路65は既に知られた回路で具
現でき、前記カラム選択回路40はカラム選択ラインバッ
ファ50と、カラムスイッチ60とを備える。前記カラム選
択ラインバッファ50は前記デコ−ディングされたアドレ
スDAiの活性に応答して活性化し、カラム選択ラインデ
ィスエ−ブル信号CSLDISに応答して非活性化するカラム
選択信号CSLiを発生する。前記カラムスイッチ60は前記
カラム選択信号CSLiの活性に応答して特定のビットライ
ンBL,BLBを入出力ラインIO,IOBに連結する。
−ダ30及びセンスアンプ回路65は既に知られた回路で具
現でき、前記カラム選択回路40はカラム選択ラインバッ
ファ50と、カラムスイッチ60とを備える。前記カラム選
択ラインバッファ50は前記デコ−ディングされたアドレ
スDAiの活性に応答して活性化し、カラム選択ラインデ
ィスエ−ブル信号CSLDISに応答して非活性化するカラム
選択信号CSLiを発生する。前記カラムスイッチ60は前記
カラム選択信号CSLiの活性に応答して特定のビットライ
ンBL,BLBを入出力ラインIO,IOBに連結する。
【００１６】前記周辺部は、アドレスバッファ85と、デ
−タ入力バッファ70と、書き込みドライバ75と、プリチ
ャ−ジ回路80とを備える。前記アドレスバッファ85及び
デ−タ入力バッファ70は外部から入力されるアドレスAD
DR及び書き込みデ−タDINをCMOSレベルに変換する。前
記書き込みドライバ75は書き込みマスタ信号PWRに応答
して前記デ−タ入力バッファ70を通じて入力された前記
書き込みデ−タDINを前記入出力ラインIO,IOBへ伝送す
る。前記プリチャ−ジ回路80は書き込み又は読み出し動
作に対応して前記入出力ラインIO,IOBを所定の電圧レベ
ルにプリチャ−ジする。
−タ入力バッファ70と、書き込みドライバ75と、プリチ
ャ−ジ回路80とを備える。前記アドレスバッファ85及び
デ−タ入力バッファ70は外部から入力されるアドレスAD
DR及び書き込みデ−タDINをCMOSレベルに変換する。前
記書き込みドライバ75は書き込みマスタ信号PWRに応答
して前記デ−タ入力バッファ70を通じて入力された前記
書き込みデ−タDINを前記入出力ラインIO,IOBへ伝送す
る。前記プリチャ−ジ回路80は書き込み又は読み出し動
作に対応して前記入出力ラインIO,IOBを所定の電圧レベ
ルにプリチャ−ジする。
【００１７】ここで、前記アドレス及びデ−タ入力バッ
ファ85,70は既に知られた回路で具現できる。前記書き
込みドライバ75をイネ−ブルさせる前記書き込みマスタ
信号PWRはメモリ装置が書き込みモ−ドへ進入すれば活
性化する信号で、メモリ装置が書き込みモ−ドにあるこ
とを知らせる信号である。前記プリチャ−ジ回路80は所
定のプリチャ−ジ信号IOPRGに応答して活性化し、望ま
しくは、入出力ラインIO,IOBの電圧レベルを同一に保つ
等化器(equalizer)82と、入出力ラインIO,IOBを所定レ
ベル例えば、電源電圧−スレッショルド電圧(Vcc−Vtn)
レベルに保つプリチャ−ジトランジスタ84,86で具現さ
れる。ここで、スレッショルド電圧(Vtn)は前記プリチ
ャ−ジトランジスタ84,86のスレッショルド電圧であ
る。
ファ85,70は既に知られた回路で具現できる。前記書き
込みドライバ75をイネ−ブルさせる前記書き込みマスタ
信号PWRはメモリ装置が書き込みモ−ドへ進入すれば活
性化する信号で、メモリ装置が書き込みモ−ドにあるこ
とを知らせる信号である。前記プリチャ−ジ回路80は所
定のプリチャ−ジ信号IOPRGに応答して活性化し、望ま
しくは、入出力ラインIO,IOBの電圧レベルを同一に保つ
等化器(equalizer)82と、入出力ラインIO,IOBを所定レ
ベル例えば、電源電圧−スレッショルド電圧(Vcc−Vtn)
レベルに保つプリチャ−ジトランジスタ84,86で具現さ
れる。ここで、スレッショルド電圧(Vtn)は前記プリチ
ャ−ジトランジスタ84,86のスレッショルド電圧であ
る。
【００１８】前記周辺部は又、制御信号発生回路100及
びモ−ドレジスタセット(mode register set)90を備
える。前記制御信号発生回路100は外部から所定の信号C
LK,CASB,WEBを入力して前記メモリ装置の動作を制御す
る各種制御信号PCLK,IOPRG,CSLDIS,PWRを発生する。前
記制御信号発生回路100は続く図３を参照して詳細に後
述する。前記モ−ドレジスタセット90には、前記メモリ
装置が特定システムに適しているようにするため種々の
動作モ−ドがプログラムされる。前記モ−ドレジスタセ
ット90にプログラムされるモ−ドには例えば、バ−スト
長さ(burst length)を規定するバ−スト長さ、バ−ス
トの順次性有無を規定するバ−スト型(burst type)、
カラムアドレスからデ−タ出力までのサイクルを規定す
る待ち時間モ−ドがある。
びモ−ドレジスタセット(mode register set)90を備
える。前記制御信号発生回路100は外部から所定の信号C
LK,CASB,WEBを入力して前記メモリ装置の動作を制御す
る各種制御信号PCLK,IOPRG,CSLDIS,PWRを発生する。前
記制御信号発生回路100は続く図３を参照して詳細に後
述する。前記モ−ドレジスタセット90には、前記メモリ
装置が特定システムに適しているようにするため種々の
動作モ−ドがプログラムされる。前記モ−ドレジスタセ
ット90にプログラムされるモ−ドには例えば、バ−スト
長さ(burst length)を規定するバ−スト長さ、バ−ス
トの順次性有無を規定するバ−スト型(burst type)、
カラムアドレスからデ−タ出力までのサイクルを規定す
る待ち時間モ−ドがある。
【００１９】本発明によると、モードレジスタセット90
には、前記モ−ド以外に、書き込み時間を規定する書き
込み周期モ−ドWMがプログラムされる。この書き込み周
期モ−ドWMはシステムクロック信号CLKに対する情報を
含み、書き込み命令語入力から前記メモリセルへデ−タ
が書き込まれるまでかかる基準クロック信号周期の数に
よる影響を受ける。そして、書き込み周期モ−ドWMは他
の動作モ−ドと同じく前記制御信号発生回路100へ供給
され、特に書き込み時発生される前記制御信号PCLK,IOP
RG,CSLDIS,PWRを制御する。
には、前記モ−ド以外に、書き込み時間を規定する書き
込み周期モ−ドWMがプログラムされる。この書き込み周
期モ−ドWMはシステムクロック信号CLKに対する情報を
含み、書き込み命令語入力から前記メモリセルへデ−タ
が書き込まれるまでかかる基準クロック信号周期の数に
よる影響を受ける。そして、書き込み周期モ−ドWMは他
の動作モ−ドと同じく前記制御信号発生回路100へ供給
され、特に書き込み時発生される前記制御信号PCLK,IOP
RG,CSLDIS,PWRを制御する。
【００２０】前記書き込み周期モ−ドは、プログラムさ
れた他のモ−ドと同じく、外部から入力されるアドレス
ADDRにより選択できる。例えば、制御信号発生回路100
の入力信号(CASB,WEB,CS,RASB；ここで、CSはチップ選
択信号であり、RASBはロ−アドレスストロ−ブ信号であ
る)が全てロ−レベルである時システムクロック信号CLK
に同期されて入力されるアドレスはモ−ドレジスタ情報
で認識される。望ましくは、前記書き込み周期モ−ドWM
は少なくとも２個の書き込み周期モ−ドのうち一つが選
択できるように少なくとも一つのビットのモ−ドレジス
タで具現される。
れた他のモ−ドと同じく、外部から入力されるアドレス
ADDRにより選択できる。例えば、制御信号発生回路100
の入力信号(CASB,WEB,CS,RASB；ここで、CSはチップ選
択信号であり、RASBはロ−アドレスストロ−ブ信号であ
る)が全てロ−レベルである時システムクロック信号CLK
に同期されて入力されるアドレスはモ−ドレジスタ情報
で認識される。望ましくは、前記書き込み周期モ−ドWM
は少なくとも２個の書き込み周期モ−ドのうち一つが選
択できるように少なくとも一つのビットのモ−ドレジス
タで具現される。
【００２１】即ち、本発明の実施形態によるメモリ装置
によると、システムクロック周波数に対する情報が書き
込み周期モ−ドWMとして前記モ−ドレジスタセット90に
プログラムされる。そして、使用者により選択された前
記書き込み周期モ−ドにより特定形態の制御信号IOPRG,
CSLDISが発生する。従って、前記システムクロック周波
数に適しているように前記メモリ装置の書き込み動作が
制御される。例えば、システムが低速に動作して基準ク
ロック信号PCLKの一周期内に一回の書き込みが可能な場
合には前記書き込み周期モ−ドWMの設定により基準クロ
ック信号PCLKの一周期毎に書き込み動作が遂行される。
これとは違って、システムが高速に動作してシステムク
ロック信号の一周期内に一回の書き込みが行えない場合
は、前記書き込み周期モ−ドは少なくとも二周期の基準
クロック信号毎に書き込みが遂行されるように設定さ
れ、二周期の基準クロック信号毎に一回書き込みが遂行
される。
によると、システムクロック周波数に対する情報が書き
込み周期モ−ドWMとして前記モ−ドレジスタセット90に
プログラムされる。そして、使用者により選択された前
記書き込み周期モ−ドにより特定形態の制御信号IOPRG,
CSLDISが発生する。従って、前記システムクロック周波
数に適しているように前記メモリ装置の書き込み動作が
制御される。例えば、システムが低速に動作して基準ク
ロック信号PCLKの一周期内に一回の書き込みが可能な場
合には前記書き込み周期モ−ドWMの設定により基準クロ
ック信号PCLKの一周期毎に書き込み動作が遂行される。
これとは違って、システムが高速に動作してシステムク
ロック信号の一周期内に一回の書き込みが行えない場合
は、前記書き込み周期モ−ドは少なくとも二周期の基準
クロック信号毎に書き込みが遂行されるように設定さ
れ、二周期の基準クロック信号毎に一回書き込みが遂行
される。
【００２２】このように、本発明のメモリ装置による
と、システムが高速化されてシステムクロック信号の周
期が短くなっても、メモリ装置は正常に書き込み動作を
遂行できる。従って、従来とは違って、システムの最大
動作速度がメモリ装置の書き込み時間により制限されな
い。
と、システムが高速化されてシステムクロック信号の周
期が短くなっても、メモリ装置は正常に書き込み動作を
遂行できる。従って、従来とは違って、システムの最大
動作速度がメモリ装置の書き込み時間により制限されな
い。
【００２３】図２は図１の制御信号発生回路100を示す
ブロック図である。図２を参照すれば、制御信号発生回
路100はクロックバッファ110と、カラムアドレスストロ
−ブバッファ120と、書き込みイネーブルバッファ130
と、プリチャ−ジ信号発生回路150と、カラム選択ライ
ンディスエ−ブル信号発生回路160とを備える。
ブロック図である。図２を参照すれば、制御信号発生回
路100はクロックバッファ110と、カラムアドレスストロ
−ブバッファ120と、書き込みイネーブルバッファ130
と、プリチャ−ジ信号発生回路150と、カラム選択ライ
ンディスエ−ブル信号発生回路160とを備える。
【００２４】前記クロックバッファ110は、外部システ
ムクロック信号CLKを入力し、デ−タ入出力時基準とな
る基準クロック信号PCLK,PCLKBを発生する。基準クロッ
ク信号PCLKBは基準クロック信号PCLKの反転信号であ
る。クロックバッファ110は続く図３を参照して詳細に
説明される。
ムクロック信号CLKを入力し、デ−タ入出力時基準とな
る基準クロック信号PCLK,PCLKBを発生する。基準クロッ
ク信号PCLKBは基準クロック信号PCLKの反転信号であ
る。クロックバッファ110は続く図３を参照して詳細に
説明される。
【００２５】前記カラムアドレスストロ−ブバッファ12
0はシステムクロック信号CLKに同期されて外部から入力
されるカラムアドレスストロ−ブ信号CASBと、前記クロ
ックバッファ110を通じて発生された基準クロック信号P
CLK,PCLKBを入力し、所定のカラム選択制御信号PCを発
生する。カラム選択制御信号PCは前記カラムアドレスス
トロ−ブ信号CASBの活性に応答して一定時間活性化する
信号である(図９及び図10のタイミング図参照)。CASバ
ッファ120は続く図４を参照して詳細に説明される。
0はシステムクロック信号CLKに同期されて外部から入力
されるカラムアドレスストロ−ブ信号CASBと、前記クロ
ックバッファ110を通じて発生された基準クロック信号P
CLK,PCLKBを入力し、所定のカラム選択制御信号PCを発
生する。カラム選択制御信号PCは前記カラムアドレスス
トロ−ブ信号CASBの活性に応答して一定時間活性化する
信号である(図９及び図10のタイミング図参照)。CASバ
ッファ120は続く図４を参照して詳細に説明される。
【００２６】前記書き込みイネーブルバッファ130は外
部から入力される書き込み許容信号WEBと、前記内部ク
ロック信号PCLK,PCLKB及び前記書き込み周期モ−ドWMを
入力し、書き込みマスタ信号PWRと書き込みマスタ遅延
信号PWRDを発生する。前記書き込み許容信号WEBは前記
システムクロック信号CLKに同期されて入力されて論理
‘ロ−’で活性化する信号である。そして、書き込み許
容信号WEBが論理‘ロ−’である時、前記メモリ装置は
読み出しモ−ドから書き込みモ−ドへ切り換えられる。
前記書き込みマスタ信号PWRは前記書き込み許容信号WEB
の活性に応答して所定時間の間、活性化する信号であり
(図９及び図10のタイミング図参照)、図１に示された書
き込みドライバ75の制御信号として提供される。前記書
き込みマスタ遅延信号PWRDは書き込み周期モ−ドWMによ
り相異なる形態で発生され、前記プリチャ−ジ信号発生
回路150の制御信号として提供される。書き込みイネー
ブルバッファ130は続く図５を参照して詳細に説明され
る。
部から入力される書き込み許容信号WEBと、前記内部ク
ロック信号PCLK,PCLKB及び前記書き込み周期モ−ドWMを
入力し、書き込みマスタ信号PWRと書き込みマスタ遅延
信号PWRDを発生する。前記書き込み許容信号WEBは前記
システムクロック信号CLKに同期されて入力されて論理
‘ロ−’で活性化する信号である。そして、書き込み許
容信号WEBが論理‘ロ−’である時、前記メモリ装置は
読み出しモ−ドから書き込みモ−ドへ切り換えられる。
前記書き込みマスタ信号PWRは前記書き込み許容信号WEB
の活性に応答して所定時間の間、活性化する信号であり
(図９及び図10のタイミング図参照)、図１に示された書
き込みドライバ75の制御信号として提供される。前記書
き込みマスタ遅延信号PWRDは書き込み周期モ−ドWMによ
り相異なる形態で発生され、前記プリチャ−ジ信号発生
回路150の制御信号として提供される。書き込みイネー
ブルバッファ130は続く図５を参照して詳細に説明され
る。
【００２７】前記プリチャ−ジ信号発生回路150は前記
基準クロック信号PCLKBと書き込みマスタ遅延信号PWRD
を入力し、プリチャ−ジ信号IOPRGを発生する。このプ
リチャ−ジ信号IOPRGはプリチャ−ジ区間中活性化し、
図１の入出力ラインIO,IOBを所定レベルにプリチャ−ジ
させ、書き込みや読み出しがなされるアクティブ区間中
には非活性化して入出力ラインIO,IOBにデ−タを載せる
信号である。そして、このプリチャ−ジ信号IOPRGは図
１のプリチャ−ジ回路80と前記カラム選択ラインディス
エ−ブル信号発生回路160の入力信号として提供され
る。プリチャ−ジ信号発生回路150は続く図６を参照し
て詳細に説明される。
基準クロック信号PCLKBと書き込みマスタ遅延信号PWRD
を入力し、プリチャ−ジ信号IOPRGを発生する。このプ
リチャ−ジ信号IOPRGはプリチャ−ジ区間中活性化し、
図１の入出力ラインIO,IOBを所定レベルにプリチャ−ジ
させ、書き込みや読み出しがなされるアクティブ区間中
には非活性化して入出力ラインIO,IOBにデ−タを載せる
信号である。そして、このプリチャ−ジ信号IOPRGは図
１のプリチャ−ジ回路80と前記カラム選択ラインディス
エ−ブル信号発生回路160の入力信号として提供され
る。プリチャ−ジ信号発生回路150は続く図６を参照し
て詳細に説明される。
【００２８】前記カラム選択ラインディスエ−ブル信号
発生回路160は前記プリチャ−ジ信号IOPRGとカラム選択
制御信号PCとを入力し、カラム選択ラインディスエ−ブ
ル信号CSLDISを発生する。カラム選択ラインディスエ−
ブル信号CSLDISは前記カラム選択信号CSLiを非活性化す
る信号で、図１のカラム選択ラインバッファ50の入力信
号として提供される。カラム選択ラインディスエ−ブル
信号発生回路160は続く図７を参照して詳細に説明され
る。
発生回路160は前記プリチャ−ジ信号IOPRGとカラム選択
制御信号PCとを入力し、カラム選択ラインディスエ−ブ
ル信号CSLDISを発生する。カラム選択ラインディスエ−
ブル信号CSLDISは前記カラム選択信号CSLiを非活性化す
る信号で、図１のカラム選択ラインバッファ50の入力信
号として提供される。カラム選択ラインディスエ−ブル
信号発生回路160は続く図７を参照して詳細に説明され
る。
【００２９】図３は前記図２に示されたクロックバッフ
ァ110の一例を示す回路図である。図３を参照すれば、
クロックバッファ110は反転遅延部112と、論理部116
と、反転部117とを備える。前記反転遅延部112は前記シ
ステムクロック信号CLKを入力して反転遅延出力する複
数個のインバ−タ113,114,115で具現される。前記論理
部116は前記反転遅延部112の出力信号と前記システムク
ロック信号CLKを入力する２入力NANDゲ−トで具現さ
れ、前記反転部117は一つのインバ−タで具現される。
ここで、前記論理部116の出力は基準クロック信号PCLKB
として提供され、前記反転部117の出力は基準クロック
信号PCLKとして提供される。
ァ110の一例を示す回路図である。図３を参照すれば、
クロックバッファ110は反転遅延部112と、論理部116
と、反転部117とを備える。前記反転遅延部112は前記シ
ステムクロック信号CLKを入力して反転遅延出力する複
数個のインバ−タ113,114,115で具現される。前記論理
部116は前記反転遅延部112の出力信号と前記システムク
ロック信号CLKを入力する２入力NANDゲ−トで具現さ
れ、前記反転部117は一つのインバ−タで具現される。
ここで、前記論理部116の出力は基準クロック信号PCLKB
として提供され、前記反転部117の出力は基準クロック
信号PCLKとして提供される。
【００３０】図４は前記図２に示されたカラムアドレス
ストロ−ブバッファ120を詳細に示す回路図である。図
４に示されたように、カラムアドレスストロ−ブバッフ
ァ120は反転部122と、第１伝送部123及び第２伝送部126
とを備える。前記反転部122は入力されるカラムアドレ
スストロ−ブ信号CASBを反転出力する。前記第１及び第
２伝送部123,126は入力される信号を基準クロック信号P
CLKの後端エッジ及び先端エッジ(lagging edge and
leading edge)に応答して伝送し、各々は一つの伝送ゲ
−ト(transmission gate）124,127と一つのインバ−タ
ラッチ125,128で具現される。
ストロ−ブバッファ120を詳細に示す回路図である。図
４に示されたように、カラムアドレスストロ−ブバッフ
ァ120は反転部122と、第１伝送部123及び第２伝送部126
とを備える。前記反転部122は入力されるカラムアドレ
スストロ−ブ信号CASBを反転出力する。前記第１及び第
２伝送部123,126は入力される信号を基準クロック信号P
CLKの後端エッジ及び先端エッジ(lagging edge and
leading edge)に応答して伝送し、各々は一つの伝送ゲ
−ト(transmission gate）124,127と一つのインバ−タ
ラッチ125,128で具現される。
【００３１】例えば、基準クロック信号PCLKが‘ロ−’
レベルに遷移されれば、前記第１伝送部123の伝送ゲ−
ト124がタ−ンオンされ、反転部122を通じて入力される
カラムアドレスストロ−ブ信号CASBは基準クロック信号
PCLKの一周期間前記インバ−タラッチ125にラッチされ
る。そして、基準クロック信号PCLKが‘ハイ’レベルに
遷移されれば、第２伝送部126の伝送ゲ−ト127がタ−ン
オンされて前記第１伝送部123にラッチされたカラムア
ドレスストロ−ブ信号CASBは基準クロック信号の一周期
間前記インバ−タラッチ128にラッチされる。そして、
前記第２伝送部126の出力信号はカラム選択制御信号PC
として提供される。
レベルに遷移されれば、前記第１伝送部123の伝送ゲ−
ト124がタ−ンオンされ、反転部122を通じて入力される
カラムアドレスストロ−ブ信号CASBは基準クロック信号
PCLKの一周期間前記インバ−タラッチ125にラッチされ
る。そして、基準クロック信号PCLKが‘ハイ’レベルに
遷移されれば、第２伝送部126の伝送ゲ−ト127がタ−ン
オンされて前記第１伝送部123にラッチされたカラムア
ドレスストロ−ブ信号CASBは基準クロック信号の一周期
間前記インバ−タラッチ128にラッチされる。そして、
前記第２伝送部126の出力信号はカラム選択制御信号PC
として提供される。
【００３２】従って、前記カラムアドレスストロ−ブバ
ッファ120は基準クロック信号PCLKの後端エッジに応答
して前記カラムアドレスストロ−ブ信号CASBを反転入力
し、これを1/2クロック周期間反転ラッチした後、前記
基準クロック信号PCLKの先端エッジに応答して再び反転
出力する。
ッファ120は基準クロック信号PCLKの後端エッジに応答
して前記カラムアドレスストロ−ブ信号CASBを反転入力
し、これを1/2クロック周期間反転ラッチした後、前記
基準クロック信号PCLKの先端エッジに応答して再び反転
出力する。
【００３３】図５は前記図２に示された書き込みイネー
ブルバッファ130を具体的に示す回路図である。図５に
示されたように、書き込みイネーブルバッファ130は第
１反転部131と、第１乃至第３伝送部132,135,138及び第
２反転部141とを備える。前記第１反転部131は前記書き
込み許容信号WEBを反転出力する。前記第１伝送部132は
前記第１反転部131から出力される信号を前記基準クロ
ック信号PCLKの後端エッジに応答して入力し、基準クロ
ック信号PCLKの一周期間反転ラッチさせる。前記第２伝
送部135は前記第１伝送部132の出力信号を前記基準クロ
ック信号PCLKの先端エッジに応答して入力し、これを基
準クロック信号PCLKの一周期間反転ラッチさせる。前記
第１及び第２伝送部132,135の各々は一つの伝送ゲ−ト1
33,136と一つのインバ−タラッチ134,137とで具現でき
る。そして、前記第２伝送部135の出力信号は図示され
たように、書き込みマスタ信号PWRとして提供される。
ブルバッファ130を具体的に示す回路図である。図５に
示されたように、書き込みイネーブルバッファ130は第
１反転部131と、第１乃至第３伝送部132,135,138及び第
２反転部141とを備える。前記第１反転部131は前記書き
込み許容信号WEBを反転出力する。前記第１伝送部132は
前記第１反転部131から出力される信号を前記基準クロ
ック信号PCLKの後端エッジに応答して入力し、基準クロ
ック信号PCLKの一周期間反転ラッチさせる。前記第２伝
送部135は前記第１伝送部132の出力信号を前記基準クロ
ック信号PCLKの先端エッジに応答して入力し、これを基
準クロック信号PCLKの一周期間反転ラッチさせる。前記
第１及び第２伝送部132,135の各々は一つの伝送ゲ−ト1
33,136と一つのインバ−タラッチ134,137とで具現でき
る。そして、前記第２伝送部135の出力信号は図示され
たように、書き込みマスタ信号PWRとして提供される。
【００３４】前記第３伝送部138は前記第２伝送部135の
出力信号即ち、書き込みマスタ信号PWRを前記基準クロ
ック信号PCLKの後端エッジに応答して入力し、前記書き
込み周期モ−ドWMが論理‘ハイ’である時前記書き込み
マスタ信号PWRを反転ラッチさせる。逆に、前記書き込
み周期モ−ドWMの論理レベルが‘ロ−’なら、前記第３
伝送部138は前記書き込みマスタ信号PWRとは関係無く常
に‘ハイ’レベルの信号を出力する。そして、前記第２
反転部141は前記第３伝送部138の出力信号を反転させて
書き込みマスタ遅延信号PWRDとして出力する。従って、
前記書き込み周期モ−ドWMが論理‘ロ−’の場合には常
に‘ロ−’レベルの書き込みマスタ遅延信号PWRDが発生
され、論理‘ハイ’の場合には前記書き込みマスタ信号
PWRが1/2周期遅延された形態の書き込みマスタ遅延信号
PWRDが発生される。
出力信号即ち、書き込みマスタ信号PWRを前記基準クロ
ック信号PCLKの後端エッジに応答して入力し、前記書き
込み周期モ−ドWMが論理‘ハイ’である時前記書き込み
マスタ信号PWRを反転ラッチさせる。逆に、前記書き込
み周期モ−ドWMの論理レベルが‘ロ−’なら、前記第３
伝送部138は前記書き込みマスタ信号PWRとは関係無く常
に‘ハイ’レベルの信号を出力する。そして、前記第２
反転部141は前記第３伝送部138の出力信号を反転させて
書き込みマスタ遅延信号PWRDとして出力する。従って、
前記書き込み周期モ−ドWMが論理‘ロ−’の場合には常
に‘ロ−’レベルの書き込みマスタ遅延信号PWRDが発生
され、論理‘ハイ’の場合には前記書き込みマスタ信号
PWRが1/2周期遅延された形態の書き込みマスタ遅延信号
PWRDが発生される。
【００３５】図６は前記図２に示されたプリチャ−ジ信
号発生回路150を具体的に示す回路図である。図６に示
されたように、プリチャ−ジ信号発生回路150は論理部1
52及び遅延部154で具現される。前記論理部152は前記基
準クロック信号PCLKBと書き込みマスタ遅延信号PWRDを
入力する２入力NORゲ−トで具現され、前記遅延部154は
複数個のインバ−タ156,158で具現される。従って、前
記プリチャ−ジ信号発生回路150は前記基準クロック信
号PCLKBを反転出力し、書き込みマスタ遅延信号PWRDが
‘ハイ’レベルに活性化した状態では‘ロ−’レベルに
非活性化するプリチャ−ジ信号IOPRGを発生する。
号発生回路150を具体的に示す回路図である。図６に示
されたように、プリチャ−ジ信号発生回路150は論理部1
52及び遅延部154で具現される。前記論理部152は前記基
準クロック信号PCLKBと書き込みマスタ遅延信号PWRDを
入力する２入力NORゲ−トで具現され、前記遅延部154は
複数個のインバ−タ156,158で具現される。従って、前
記プリチャ−ジ信号発生回路150は前記基準クロック信
号PCLKBを反転出力し、書き込みマスタ遅延信号PWRDが
‘ハイ’レベルに活性化した状態では‘ロ−’レベルに
非活性化するプリチャ−ジ信号IOPRGを発生する。
【００３６】図７は前記図２に示されたカラム選択ライ
ンディスエ−ブル信号発生回路160を具体的に示す回路
図である。図７に示されたように、カラム選択ラインデ
ィスエ−ブル信号発生回路160は反転部161と、論理部16
2及び遅延部164とで具現される。前記反転部161は前記
カラムアドレスストロ−ブバッファ120の出力信号のカ
ラム選択制御信号PCを反転出力する。前記論理部162は
前記反転部161の出力信号とプリチャ−ジ信号IOPRGとを
入力する２入力NORゲ−トで具現され、前記遅延部164は
複数個のインバ−タ165,166で具現される。従って、前
記カラム選択ラインディスエ−ブル信号発生回路160は
前記プリチャ−ジ信号IOPRGを反転出力し、前記カラム
選択制御信号PCが‘ロ−’レベルに非活性化した状態で
は‘ロ−’レベルに非活性化するカラム選択ラインディ
スエ−ブル信号CSLDISを発生する。
ンディスエ−ブル信号発生回路160を具体的に示す回路
図である。図７に示されたように、カラム選択ラインデ
ィスエ−ブル信号発生回路160は反転部161と、論理部16
2及び遅延部164とで具現される。前記反転部161は前記
カラムアドレスストロ−ブバッファ120の出力信号のカ
ラム選択制御信号PCを反転出力する。前記論理部162は
前記反転部161の出力信号とプリチャ−ジ信号IOPRGとを
入力する２入力NORゲ−トで具現され、前記遅延部164は
複数個のインバ−タ165,166で具現される。従って、前
記カラム選択ラインディスエ−ブル信号発生回路160は
前記プリチャ−ジ信号IOPRGを反転出力し、前記カラム
選択制御信号PCが‘ロ−’レベルに非活性化した状態で
は‘ロ−’レベルに非活性化するカラム選択ラインディ
スエ−ブル信号CSLDISを発生する。
【００３７】図８は図１のカラム選択ラインバッファ50
を具体的に示す回路図である。図８を参照すれば、カラ
ム選択ラインバッファ50はカラムデコ−ダ30によりデコ
−ディングされたアドレスDAiと前記カラム選択ライン
ディスエ−ブル信号CSLDISを入力し、カラム選択ライン
を活性化するカラム選択信号CSLiを発生する。
を具体的に示す回路図である。図８を参照すれば、カラ
ム選択ラインバッファ50はカラムデコ−ダ30によりデコ
−ディングされたアドレスDAiと前記カラム選択ライン
ディスエ−ブル信号CSLDISを入力し、カラム選択ライン
を活性化するカラム選択信号CSLiを発生する。
【００３８】カラム選択ラインバッファ50はプルアップ
部52と、プルダウン部56及びラッチ部58とを備える。前
記プルアップ部52はデコ−ディングアドレスDAiが‘ロ
−’レベルに非活性化し、前記カラム選択ラインディス
エ−ブル信号CSLDISが‘ロ−’レベルに活性化すること
に応答し、‘ハイ’レベルの信号を出力する。このプル
アップ部52は、望ましくは、そのソ−ス(又はドレイン)
が電源電圧(Vcc)と連結されて前記デコ−ディングされ
たアドレスDAiによりゲ−ティングされるプルアップト
ランジスタ53と、このプルアップトランジスタ53と直列
に連結されて前記カラム選択ラインディスエ−ブル信号
CSLDISによりゲ−ティングされるスイッチングトランジ
スタ54とを備える。望ましくは、プルアップトランジス
タ53とスイッチングトランジスタ54とはPMOSトランジス
タで具現される。
部52と、プルダウン部56及びラッチ部58とを備える。前
記プルアップ部52はデコ−ディングアドレスDAiが‘ロ
−’レベルに非活性化し、前記カラム選択ラインディス
エ−ブル信号CSLDISが‘ロ−’レベルに活性化すること
に応答し、‘ハイ’レベルの信号を出力する。このプル
アップ部52は、望ましくは、そのソ−ス(又はドレイン)
が電源電圧(Vcc)と連結されて前記デコ−ディングされ
たアドレスDAiによりゲ−ティングされるプルアップト
ランジスタ53と、このプルアップトランジスタ53と直列
に連結されて前記カラム選択ラインディスエ−ブル信号
CSLDISによりゲ−ティングされるスイッチングトランジ
スタ54とを備える。望ましくは、プルアップトランジス
タ53とスイッチングトランジスタ54とはPMOSトランジス
タで具現される。
【００３９】前記プルダウン部56は前記デコ−ディング
されたアドレスDAiが‘ハイ’レベルに活性化すること
に応答して‘ロ−’レベルの信号を出力する。このプル
ダウン部56はそのソ−ス(又はドレイン)が接地電圧(Vs
s)と連結され、前記デコ−ディングされたアドレスDAi
によりゲ−ティングされるプルダウントランジスタを備
える。望ましくは、前記プルダウントランジスタはNMOS
トランジスタで具現される。前記ラッチ部58は前記プル
アップ部及びプルダウン部52,56の出力を反転ラッチす
る。望ましくは、ラッチ部58はインバ−タラッチで具現
される。
されたアドレスDAiが‘ハイ’レベルに活性化すること
に応答して‘ロ−’レベルの信号を出力する。このプル
ダウン部56はそのソ−ス(又はドレイン)が接地電圧(Vs
s)と連結され、前記デコ−ディングされたアドレスDAi
によりゲ−ティングされるプルダウントランジスタを備
える。望ましくは、前記プルダウントランジスタはNMOS
トランジスタで具現される。前記ラッチ部58は前記プル
アップ部及びプルダウン部52,56の出力を反転ラッチす
る。望ましくは、ラッチ部58はインバ−タラッチで具現
される。
【００４０】図９及び図10は図１に示された本発明のメ
モリ装置を駆動する主要信号のタイミング図であって、
連続して４回の書き込み動作がなされる場合が例として
説明される。そして、書き込み周期モ−ドWMが一つのビ
ットのモ−ドレジスタで具現される場合を仮定する。こ
の際、書き込み周期モ−ド‘０’を、システムが低速に
動作してデ−タ書き込みにかかる基準クロック信号周期
の数が１の場合と(図９のタイミング参照)仮定し、書き
込み周期モ−ド‘１’をシステムが高速に動作してデ−
タ書き込みにかかる基準クロック信号周期の数が２の場
合と仮定する(図10のタイミング参照)。
モリ装置を駆動する主要信号のタイミング図であって、
連続して４回の書き込み動作がなされる場合が例として
説明される。そして、書き込み周期モ−ドWMが一つのビ
ットのモ−ドレジスタで具現される場合を仮定する。こ
の際、書き込み周期モ−ド‘０’を、システムが低速に
動作してデ−タ書き込みにかかる基準クロック信号周期
の数が１の場合と(図９のタイミング参照)仮定し、書き
込み周期モ−ド‘１’をシステムが高速に動作してデ−
タ書き込みにかかる基準クロック信号周期の数が２の場
合と仮定する(図10のタイミング参照)。
【００４１】図２乃至図８の回路図と図９のタイミング
図を参照し、書き込み周期モ−ドが‘０’である時図１
に示されたメモリ装置の書き込み動作を説明すれば次の
通りである。先ず、書き込み命令語処理にかかる前記基
準クロック信号PCLKの周期の個数を書き込み周期モ−ド
で、他の動作モ−ドと共にメモり装置のモ−ドレジスタ
セット90内にプログラミングする。
図を参照し、書き込み周期モ−ドが‘０’である時図１
に示されたメモリ装置の書き込み動作を説明すれば次の
通りである。先ず、書き込み命令語処理にかかる前記基
準クロック信号PCLKの周期の個数を書き込み周期モ−ド
で、他の動作モ−ドと共にメモり装置のモ−ドレジスタ
セット90内にプログラミングする。
【００４２】システムクロック信号CLKに同期されてカ
ラムアドレスストロ−ブ信号CASBと書き込み許容信号WE
Bとが‘ロ−’レベルに活性化すれば、これに応答して
各種の制御信号PC,PWR,PWRD,IOPRG,CSLDISが前記制御信
号発生回路100を通じて発生する。そして、前記書き込
み許容信号WEBの活性に応答して、デ−タ入力バッファ7
0には書き込みデ−タDINが入力される。
ラムアドレスストロ−ブ信号CASBと書き込み許容信号WE
Bとが‘ロ−’レベルに活性化すれば、これに応答して
各種の制御信号PC,PWR,PWRD,IOPRG,CSLDISが前記制御信
号発生回路100を通じて発生する。そして、前記書き込
み許容信号WEBの活性に応答して、デ−タ入力バッファ7
0には書き込みデ−タDINが入力される。
【００４３】前記制御信号発生回路100を通じて発生す
る制御信号を詳細に説明すれば次の通りである。先ず、
前記システムクロック信号CLKに応答して一定周期を有
する基準クロック信号PCLK,PCLKBが発生する(図３のク
ロックバッファ110参照)。
る制御信号を詳細に説明すれば次の通りである。先ず、
前記システムクロック信号CLKに応答して一定周期を有
する基準クロック信号PCLK,PCLKBが発生する(図３のク
ロックバッファ110参照)。
【００４４】そして、前記カラムアドレスストロ−ブ信
号CASBが‘ロ−’レベルに活性化した後発生する一番目
の基準クロック信号PCLKの先端エッジに応答し、‘ハ
イ’レベルに活性化するカラム選択制御信号PCが発生す
る(図４のカラムアドレスストロ−ブバッファ120参
照)。このカラム選択制御信号PCはカラム選択がなされ
る間‘ハイ’レベル状態をそのまま維持する。
号CASBが‘ロ−’レベルに活性化した後発生する一番目
の基準クロック信号PCLKの先端エッジに応答し、‘ハ
イ’レベルに活性化するカラム選択制御信号PCが発生す
る(図４のカラムアドレスストロ−ブバッファ120参
照)。このカラム選択制御信号PCはカラム選択がなされ
る間‘ハイ’レベル状態をそのまま維持する。
【００４５】同じく、前記書き込み許容信号WEBが‘ロ
−’レベルに活性化した後発生する一番目の基準クロッ
ク信号PCLKの先端エッジに応答し、‘ハイ’レベルに活
性化する書き込みマスタ信号PWRが発生する(図５の書き
込みイネーブルバッファ130参照)。この書き込みマスタ
信号PWRは、前記カラム選択制御信号PCと同じく、書き
込み動作がなされる間‘ハイ’レベル状態をそのまま維
持する。
−’レベルに活性化した後発生する一番目の基準クロッ
ク信号PCLKの先端エッジに応答し、‘ハイ’レベルに活
性化する書き込みマスタ信号PWRが発生する(図５の書き
込みイネーブルバッファ130参照)。この書き込みマスタ
信号PWRは、前記カラム選択制御信号PCと同じく、書き
込み動作がなされる間‘ハイ’レベル状態をそのまま維
持する。
【００４６】一方、‘ロ−’レベルの書き込み周期モ−
ドWMが前記書き込みイネーブルバッファ130のNANDゲ−
ト140（図５）へ入力されるので、前記書き込みマスタ
信号PWRとは関係無く常に‘ロ−’レベルに維持される
書き込みマスタ遅延信号PWRDが発生する。この書き込み
マスタ遅延信号PWRDと基準クロック信号PCLKとに応答
し、書き込み命令語が発生する基準クロック信号PCLKの
一周期毎に一定時間中‘ハイ’レベルに活性化するプリ
チャ−ジ信号IOPRGが発生する(図６のプリチャ−ジ信号
発生回路150参照)。そして、このプリチャ−ジ信号IOPR
Gとカラム選択制御信号PCとに応答し、前記プリチャ−
ジ信号IOPRGとは位相が逆で、一定時間遅延されたカラ
ム選択ラインディスエ−ブル信号CSLDISが発生する(図
７のカラム選択ラインディスエ−ブル信号発生回路160
参照)。このカラム選択ラインディスエ−ブル信号CSLDI
Sは前記基準クロック信号PCLKの一周期毎に‘ロ−’レ
ベルに活性化する。
ドWMが前記書き込みイネーブルバッファ130のNANDゲ−
ト140（図５）へ入力されるので、前記書き込みマスタ
信号PWRとは関係無く常に‘ロ−’レベルに維持される
書き込みマスタ遅延信号PWRDが発生する。この書き込み
マスタ遅延信号PWRDと基準クロック信号PCLKとに応答
し、書き込み命令語が発生する基準クロック信号PCLKの
一周期毎に一定時間中‘ハイ’レベルに活性化するプリ
チャ−ジ信号IOPRGが発生する(図６のプリチャ−ジ信号
発生回路150参照)。そして、このプリチャ−ジ信号IOPR
Gとカラム選択制御信号PCとに応答し、前記プリチャ−
ジ信号IOPRGとは位相が逆で、一定時間遅延されたカラ
ム選択ラインディスエ−ブル信号CSLDISが発生する(図
７のカラム選択ラインディスエ−ブル信号発生回路160
参照)。このカラム選択ラインディスエ−ブル信号CSLDI
Sは前記基準クロック信号PCLKの一周期毎に‘ロ−’レ
ベルに活性化する。
【００４７】前記制御信号発生回路100を通じて発生す
る制御信号CSLDIS,PWR,IOPRGはカラム選択ラインバッフ
ァ50、書き込みドライバ75、及びプリチャ−ジ回路80へ
提供され、これらの動作を制御する。例えば、前記プリ
チャ−ジ信号IOPRGは前記プリチャ−ジ回路80を駆動し
て前記入出力ラインIO,IOBを1/2Vccレベルにプリチャ−
ジする。この際、図９のタイミング図に示されたよう
に、前記プリチャ−ジ信号IOPRGは前記基準クロック信
号PCLKの一周期毎に‘ハイ’レベルに活性化されるた
め、前記入出力ラインIO,IOBは基準クロック信号PCLKの
一周期毎にプリチャ−ジされる。そして、前記プリチャ
−ジ信号IOPRGが‘ロ−’レベルに非活性化すれば、書
き込みマスタ信号PWRは前記書き込みドライバ75を駆動
し、デ−タ入力バッファ70を通じて入力される書き込み
デ−タDINを入出力ラインIO,IOBへ伝送する。
る制御信号CSLDIS,PWR,IOPRGはカラム選択ラインバッフ
ァ50、書き込みドライバ75、及びプリチャ−ジ回路80へ
提供され、これらの動作を制御する。例えば、前記プリ
チャ−ジ信号IOPRGは前記プリチャ−ジ回路80を駆動し
て前記入出力ラインIO,IOBを1/2Vccレベルにプリチャ−
ジする。この際、図９のタイミング図に示されたよう
に、前記プリチャ−ジ信号IOPRGは前記基準クロック信
号PCLKの一周期毎に‘ハイ’レベルに活性化されるた
め、前記入出力ラインIO,IOBは基準クロック信号PCLKの
一周期毎にプリチャ−ジされる。そして、前記プリチャ
−ジ信号IOPRGが‘ロ−’レベルに非活性化すれば、書
き込みマスタ信号PWRは前記書き込みドライバ75を駆動
し、デ−タ入力バッファ70を通じて入力される書き込み
デ−タDINを入出力ラインIO,IOBへ伝送する。
【００４８】一方、カラムデコ−ダ30を通じてデコ−デ
ィングされたアドレスDAiに応答し、図８に示されたカ
ラム選択ラインバッファ50のプルダウン部56がイネ−ブ
ルされれば、‘ハイ’レベルに活性化するカラム選択信
号CSLiが発生する。このカラム選択信号CSLiによりカラ
ムスイッチ60がイネ−ブルされ、該当ビットラインBL,B
LBが入出力ラインIO,IOBに連結される。その結果、入出
力ラインIO,IOBに伝送された前記書き込みデ−タDINは
前記センスアンプ回路65を通じて該当ビットラインBL,B
LBに供給された後メモリセルMCへ書き込まれる。
ィングされたアドレスDAiに応答し、図８に示されたカ
ラム選択ラインバッファ50のプルダウン部56がイネ−ブ
ルされれば、‘ハイ’レベルに活性化するカラム選択信
号CSLiが発生する。このカラム選択信号CSLiによりカラ
ムスイッチ60がイネ−ブルされ、該当ビットラインBL,B
LBが入出力ラインIO,IOBに連結される。その結果、入出
力ラインIO,IOBに伝送された前記書き込みデ−タDINは
前記センスアンプ回路65を通じて該当ビットラインBL,B
LBに供給された後メモリセルMCへ書き込まれる。
【００４９】そして、前記デコ−ディングされたアドレ
スDAiが‘ロ−’レベルに非活性化し、前記カラム選択
ラインディスエ−ブル信号CSLDISが‘ロ−’レベルに活
性化すれば、前記カラム選択信号CSLiは‘ロ−’レベル
に非活性化する。従って、前記カラムスイッチ60がオフ
されて入出力ラインIO,IOBとビットラインBL,BLBとの連
結が切れることにより一回の書き込み動作が終了する。
この際、図９のタイミング図に示されたように、前記カ
ラム選択ラインディスエ−ブル信号CSLDISは前記基準ク
ロック信号PCLKの一周期毎に‘ロ−’レベルに活性のた
め、前記カラム選択信号CSLiは前記基準クロック信号PC
LKの一周期毎に非活性化する。
スDAiが‘ロ−’レベルに非活性化し、前記カラム選択
ラインディスエ−ブル信号CSLDISが‘ロ−’レベルに活
性化すれば、前記カラム選択信号CSLiは‘ロ−’レベル
に非活性化する。従って、前記カラムスイッチ60がオフ
されて入出力ラインIO,IOBとビットラインBL,BLBとの連
結が切れることにより一回の書き込み動作が終了する。
この際、図９のタイミング図に示されたように、前記カ
ラム選択ラインディスエ−ブル信号CSLDISは前記基準ク
ロック信号PCLKの一周期毎に‘ロ−’レベルに活性のた
め、前記カラム選択信号CSLiは前記基準クロック信号PC
LKの一周期毎に非活性化する。
【００５０】従って、本発明のメモリ装置によると、シ
ステムが低速に動作して基準クロック信号PCLKの一周期
内に一回の書き込みが可能な場合には前記書き込み周期
モ−ドWMの設定により基準クロック信号PCLKの一周期毎
にプリチャ−ジ信号IOPRGとカラム選択ラインディスエ
−ブル信号CSLDISが活性化する。従って、基準クロック
信号PCLKの一周期毎に書き込み動作がなされる。
ステムが低速に動作して基準クロック信号PCLKの一周期
内に一回の書き込みが可能な場合には前記書き込み周期
モ−ドWMの設定により基準クロック信号PCLKの一周期毎
にプリチャ−ジ信号IOPRGとカラム選択ラインディスエ
−ブル信号CSLDISが活性化する。従って、基準クロック
信号PCLKの一周期毎に書き込み動作がなされる。
【００５１】次に、図２乃至図８の回路図と図10とのタ
イミング図を参照して、書き込み周期モ−ドが‘１’で
ある時図１に示されたメモリ装置の書き込み動作を説明
すれば次の通りである。カラムアドレスストロ−ブ信号
CASBと書き込み許容信号WEBとはシステムクロック信号C
LKの二周期毎に一回ずつ活性化する。そして、書き込み
デ−タDINもやはり、前記システムクロック信号CLKの二
周期毎に一回ずつ前記デ−タ入力バッファ70へ入力され
る。
イミング図を参照して、書き込み周期モ−ドが‘１’で
ある時図１に示されたメモリ装置の書き込み動作を説明
すれば次の通りである。カラムアドレスストロ−ブ信号
CASBと書き込み許容信号WEBとはシステムクロック信号C
LKの二周期毎に一回ずつ活性化する。そして、書き込み
デ−タDINもやはり、前記システムクロック信号CLKの二
周期毎に一回ずつ前記デ−タ入力バッファ70へ入力され
る。
【００５２】前記システムクロック信号CLKに応答して
一定パルス幅を有する基準クロック信号PCLK,PCLKBが発
生する(図３のクロックバッファ110)。そして、前記カ
ラムアドレスストロ−ブ信号CASBの活性後発生する一番
目の基準クロック信号PCLKの先端エッジに応答して‘ハ
イ’レベルに活性化し、以後発生する基準クロック信号
PCLKの先端エッジに応答してトグル(toggle)されるカラ
ム選択制御信号PCが発生される(図４のカラムアドレス
ストロ−ブバッファ120)。同じく、前記書き込み許容信
号WEBの活性後発生する一番目の基準クロック信号PCLK
の先端エッジに応答して‘ハイ’レベルに活性化し、以
後発生する基準クロック信号PCLKの先端エッジに応答し
てトグルされる書き込みマスタ信号PWRが発生される(図
５の書き込みイネーブルバッファ130)。書き込み周期モ
−ドWMが‘ハイ’レベルで入力されるので、図５に示さ
れた書き込みイネーブルバッファ130を通じて、前記書
き込みマスタ信号PWRは1/2クロック遅延された書き込み
マスタ遅延信号PWRDが発生する。
一定パルス幅を有する基準クロック信号PCLK,PCLKBが発
生する(図３のクロックバッファ110)。そして、前記カ
ラムアドレスストロ−ブ信号CASBの活性後発生する一番
目の基準クロック信号PCLKの先端エッジに応答して‘ハ
イ’レベルに活性化し、以後発生する基準クロック信号
PCLKの先端エッジに応答してトグル(toggle)されるカラ
ム選択制御信号PCが発生される(図４のカラムアドレス
ストロ−ブバッファ120)。同じく、前記書き込み許容信
号WEBの活性後発生する一番目の基準クロック信号PCLK
の先端エッジに応答して‘ハイ’レベルに活性化し、以
後発生する基準クロック信号PCLKの先端エッジに応答し
てトグルされる書き込みマスタ信号PWRが発生される(図
５の書き込みイネーブルバッファ130)。書き込み周期モ
−ドWMが‘ハイ’レベルで入力されるので、図５に示さ
れた書き込みイネーブルバッファ130を通じて、前記書
き込みマスタ信号PWRは1/2クロック遅延された書き込み
マスタ遅延信号PWRDが発生する。
【００５３】前記書き込みマスタ遅延信号PWRDと基準ク
ロック信号PCLKに応答し、一定時間中‘ハイ’レベルに
活性化するプリチャ−ジ信号IOPRGが発生する(図６のプ
リチャ−ジ信号発生回路150)。この際、前記プリチャ−
ジ信号IOPRGは‘ハイ’レベルの書き込みマスタ遅延信
号PWRDにより‘ロ−’レベルに非活性化する。即ち、図
10に示されたように、書き込み許容信号WEBの活性後、
二番目の基準クロック信号PCLKに応答して発生するプリ
チャ−ジ信号IOPRGは前記書き込みマスタ遅延信号PWRD
により‘ロ−’レベルにディスエ−ブルされる。従っ
て、プリチャ−ジ信号IOPRGは基準クロック信号PCLKの
二周期に一回活性化する。従って、前記入出力ラインI
O,IOBは二サイクル毎に1/2Vccレベルにプリチャ−ジさ
れる。
ロック信号PCLKに応答し、一定時間中‘ハイ’レベルに
活性化するプリチャ−ジ信号IOPRGが発生する(図６のプ
リチャ−ジ信号発生回路150)。この際、前記プリチャ−
ジ信号IOPRGは‘ハイ’レベルの書き込みマスタ遅延信
号PWRDにより‘ロ−’レベルに非活性化する。即ち、図
10に示されたように、書き込み許容信号WEBの活性後、
二番目の基準クロック信号PCLKに応答して発生するプリ
チャ−ジ信号IOPRGは前記書き込みマスタ遅延信号PWRD
により‘ロ−’レベルにディスエ−ブルされる。従っ
て、プリチャ−ジ信号IOPRGは基準クロック信号PCLKの
二周期に一回活性化する。従って、前記入出力ラインI
O,IOBは二サイクル毎に1/2Vccレベルにプリチャ−ジさ
れる。
【００５４】そして、前記プリチャ−ジ信号IOPRGとカ
ラム選択制御信号PCとに応答し、前記プリチャ−ジ信号
IOPRGとは位相が逆で一定時間遅延されたカラム選択ラ
インディスエ−ブル信号CSLDISが発生する(図７のカラ
ム選択ラインディスエ−ブル信号発生回路160)。前記プ
リチャ−ジ信号IOPRGと同じく、前記カラム選択ライン
ディスエ−ブル信号CSLDISは前記基準クロック信号PCLK
の二周期に一回ずつ‘ロ−’レベルに活性化する。従っ
て、前記カラム選択信号CSLiは図10に示されたように、
前記基準クロック信号PCLKの二周期に一回ずつ非活性化
する。
ラム選択制御信号PCとに応答し、前記プリチャ−ジ信号
IOPRGとは位相が逆で一定時間遅延されたカラム選択ラ
インディスエ−ブル信号CSLDISが発生する(図７のカラ
ム選択ラインディスエ−ブル信号発生回路160)。前記プ
リチャ−ジ信号IOPRGと同じく、前記カラム選択ライン
ディスエ−ブル信号CSLDISは前記基準クロック信号PCLK
の二周期に一回ずつ‘ロ−’レベルに活性化する。従っ
て、前記カラム選択信号CSLiは図10に示されたように、
前記基準クロック信号PCLKの二周期に一回ずつ非活性化
する。
【００５５】即ち、カラムデコ−ダ30を通じてデコ−デ
ィングされたアドレスDAiに応答してカラム選択信号CSL
iが活性化し、前記カラム選択ラインディスエ−ブル信
号CSLDISに応答して前記カラム選択信号CSLiは基準クロ
ック信号PCLKの二周期毎に非活性化する。従って、基準
クロック信号PCLKの二周期毎に書き込み動作がなされ
る。
ィングされたアドレスDAiに応答してカラム選択信号CSL
iが活性化し、前記カラム選択ラインディスエ−ブル信
号CSLDISに応答して前記カラム選択信号CSLiは基準クロ
ック信号PCLKの二周期毎に非活性化する。従って、基準
クロック信号PCLKの二周期毎に書き込み動作がなされ
る。
【００５６】このように、システムが高速に動作して基
準クロック信号PCLKの一周期間に正常な書き込みが不可
能な場合には、基準クロック信号PCLKの二周期に一回の
書き込みが可能な前記書き込み周期モ−ドWMを設定して
基準クロック信号PCLKの二周期毎にプリチャ−ジ信号IO
PRGとカラム選択ラインディスエ−ブル信号CSLDISとが
活性化する。従って、基準クロック信号PCLKの二周期毎
に書き込み動作がなされる。
準クロック信号PCLKの一周期間に正常な書き込みが不可
能な場合には、基準クロック信号PCLKの二周期に一回の
書き込みが可能な前記書き込み周期モ−ドWMを設定して
基準クロック信号PCLKの二周期毎にプリチャ−ジ信号IO
PRGとカラム選択ラインディスエ−ブル信号CSLDISとが
活性化する。従って、基準クロック信号PCLKの二周期毎
に書き込み動作がなされる。
【００５７】以上、本発明の実施形態について詳述し
た。しかし、実施形態は一例に過ぎず、本技術分野の通
常の知識を持つ者なら、これより多様な変形及び均等な
他の実施形態が可能である。例えば、前記実施形態では
各種制御信号を発生する特定回路が例として記述された
が、前記制御信号発生回路は図９及び図10に示されたも
のと同一又は類似したタイミングを有する信号が発生で
きる他の回路で具現される場合もある。従って、本発明
の真の技術的保護範囲は特許請求範囲の技術的思想によ
り決められなければならない。
た。しかし、実施形態は一例に過ぎず、本技術分野の通
常の知識を持つ者なら、これより多様な変形及び均等な
他の実施形態が可能である。例えば、前記実施形態では
各種制御信号を発生する特定回路が例として記述された
が、前記制御信号発生回路は図９及び図10に示されたも
のと同一又は類似したタイミングを有する信号が発生で
きる他の回路で具現される場合もある。従って、本発明
の真の技術的保護範囲は特許請求範囲の技術的思想によ
り決められなければならない。
【００５８】
【発明の効果】以上詳細に説明したように本発明のメモ
リ装置及びデ−タ書き込み方法によると、システムクロ
ック周波数に対する情報が書き込み周期モ−ドでモ−ド
レジスタセットにプログラムされる。そして、使用者に
より書き込み周期モ−ドが選択され、システムクロック
周波数に適しているようにメモリ装置の書き込み動作が
制御される。従って、デ−タ書き込み回数が、プログラ
ミングされた前記書き込み周期モ−ドにより可変に成り
得るので、システムが高速化されてシステムクロックの
周期が短くなっても、メモリ装置は正常に書き込み動作
が遂行できる。この結果、システムの最大動作速度がメ
モリ装置の書き込み時間により制限されない。
リ装置及びデ−タ書き込み方法によると、システムクロ
ック周波数に対する情報が書き込み周期モ−ドでモ−ド
レジスタセットにプログラムされる。そして、使用者に
より書き込み周期モ−ドが選択され、システムクロック
周波数に適しているようにメモリ装置の書き込み動作が
制御される。従って、デ−タ書き込み回数が、プログラ
ミングされた前記書き込み周期モ−ドにより可変に成り
得るので、システムが高速化されてシステムクロックの
周期が短くなっても、メモリ装置は正常に書き込み動作
が遂行できる。この結果、システムの最大動作速度がメ
モリ装置の書き込み時間により制限されない。
【図１】本発明の一実施形態によるメモリ装置の概略的
なブロック図である。
なブロック図である。
【図２】図１の制御信号発生回路を示すブロック図であ
る。
る。
【図３】図２に示されたクロックバッファの具体的な一
例を示す回路図である。
例を示す回路図である。
【図４】図２に示されたカラムアドレスストロ−ブバッ
ファを具体的に示す回路図である。
ファを具体的に示す回路図である。
【図５】図２に示された書き込みイネーブルバッファを
具体的に示す回路図である。
具体的に示す回路図である。
【図６】図２に示されたプリチャ−ジ信号発生回路を具
体的に示す回路図である。
体的に示す回路図である。
【図７】図２に示されたカラム選択ラインディスエ−ブ
ル信号発生回路を具体的に示す回路図である。
ル信号発生回路を具体的に示す回路図である。
【図８】図１のカラム選択ラインバッファを具体的に示
す回路図である。
す回路図である。
【図９】図１に示された本発明のメモリ装置を駆動する
主要信号のタイミング図である。
主要信号のタイミング図である。
【図１０】図１に示された本発明のメモリ装置を駆動す
る主要信号のタイミング図である。
る主要信号のタイミング図である。
10 メモリセルアレイ 40 カラム選択回路 80 プリチャ−ジ回路 90 モ−ドレジスタセット CSLi カラム選択信号 IO,IOB 入出力ライン MC メモリセル PCLK 基準クロック信号
Claims (17)
- 【請求項１】 基準クロック信号に同期して書き込みを
遂行する同期式メモリ装置において、 行と列とで配列された複数個のメモリセルを備えるメモ
リセルアレイと、 前記メモリセルへ書き込まれるデ−タを伝送する入出力
ラインを所定の電圧レベルにプリチャ−ジするプリチャ
−ジ回路と、 カラム選択信号の活性に応答し、前記入出力ラインのデ
−タを選択されるメモリセルへ書き込むカラム選択回路
と、 書き込み周期モ−ドを設定するモ−ドレジスタセットと
を備え、 前記カラム選択信号の活性周期は前記モ−ドレジスタセ
ットに設定された書き込み周期モ−ドにより決定される
ことを特徴とする同期式メモリ装置。 - 【請求項２】 前記書き込み周期モ−ドは使用者により
決定されることを特徴とする請求項１に記載の同期式メ
モリ装置。 - 【請求項３】 前記書き込み周期モ−ドは、書き込み命
令語入力から前記メモリセルへデ−タが書き込まれるま
でかかる基準クロック信号の周期の数を示す複数個の書
き込み周期モ−ドのうちいずれか一つであることを特徴
とする請求項１に記載の同期式メモリ装置。 - 【請求項４】 前記書き込み周期モ−ドは、前記カラム
選択信号が前記基準クロック信号の一周期毎に活性化す
る第１書き込み周期モ−ドと、前記基準クロック信号の
二周期毎に活性化する第２書き込み周期モ−ドとを備え
ることを特徴とする請求項３に記載の同期式メモリ装
置。 - 【請求項５】 前記書き込み周期モ−ドは、複数個のビ
ットで構成されるモ−ドレジスタの少なくとも一つのビ
ットを用いてプログラムされることを特徴とする請求項
１に記載の同期式メモリ装置。 - 【請求項６】 書き込み命令語入力後、カラム選択信号
の活性に応答してメモリセルへデ−タを書き込むデ−タ
書き込み動作が始まり、前記カラム選択信号の非活性に
応答して前記書き込み動作が終了する同期式メモリ装置
において、 システムクロック信号、カラムアドレスストロ−ブ信
号、書き込み許容信号を入力して前記カラム選択信号を
非活性化するカラム選択ラインディスエ−ブル信号を発
生する制御信号発生回路と、 使用者が指定するアドレスに応答して特定書き込み周期
モ−ドを選択するように、前記書き込み周期モ−ドがプ
ログラムされるモ−ドレジスタとを備え、 前記カラム選択信号の活性周期は前記システムクロック
信号の周期との関係を示す書き込み周期モ−ドにより決
定されることを特徴とする同期式メモリ装置。 - 【請求項７】 前記書き込み周期モ−ドは使用者により
決定されることを特徴とする請求項６に記載の同期式メ
モリ装置。 - 【請求項８】 前記書き込み周期モ−ドは、書き込み命
令語入力から前記メモリセルへデ−タが書き込まれるま
でかかる基準クロック信号周期の数を示す複数個の書き
込み周期モ−ドのうちいずれか一つであることを特徴と
する請求項６に記載の同期式メモリ装置。 - 【請求項９】 前記書き込み周期モ−ドは、前記カラム
選択信号が前記基準クロック信号の周期毎に活性化する
第１書き込み周期モ−ドと、前記基準クロック信号の二
周期毎に活性化する第２書き込み周期モ−ドとを備える
ことを特徴とする請求項８に記載の同期式メモリ装置。 - 【請求項１０】 前記制御信号発生回路は、 前記システムクロック信号に応答してデ−タ入出力時基
準となる基準クロック信号を発生するクロックバッファ
と、 前記カラムアドレスストロ−ブ信号の活性に応答して一
定時間活性化するカラム選択制御信号を発生するカラム
アドレスストロ−ブバッファと、 前記書き込み許容信号の活性に応答して一定時間中活性
化する書き込みマスタ信号を発生し、前記書き込み周期
モ−ドが第２書き込み周期モ−ドの場合前記書き込みマ
スタ信号が一定時間遅延された書き込みマスタ遅延信号
を発生する書き込みイネーブルバッファと、 前記基準クロック信号に応答して入出力ラインを一定レ
ベルにプリチャ−ジし、前記書き込みマスタ遅延信号が
活性化する区間中には非活性化するプリチャ−ジ信号を
発生するプリチャ−ジ信号発生回路と、 前記プリチャ−ジ信号及びカラム選択制御信号に応答
し、カラム選択ラインをディスエ−ブルさせるカラム選
択ラインディスエ−ブル信号を発生するカラム選択ライ
ンディスエ−ブル信号発生回路とを備えることを特徴と
する請求項９に記載の同期式メモリ装置。 - 【請求項１１】 前記カラムアドレスストロ−ブバッフ
ァは、 前記カラムアドレスストロ−ブ信号を反転出力する反転
部と、 この反転部出力信号を前記基準クロック信号の後端エッ
ジに応答して反転出力する第１伝送部と、 この第１伝送部出力信号を前記基準クロック信号の先端
エッジに応答して反転出力する第２伝送部とを備えるこ
とを特徴とする請求項10に記載の同期式メモリ装置。 - 【請求項１２】 前記書き込みイネーブルバッファは、 前記書き込み許容信号を反転出力する第１反転部と、 この第１反転部の出力信号を前記基準クロック信号の後
端エッジに応答して入力して一周期間反転ラッチさせる
第１伝送部と、 この第１伝送部の出力信号を前記内部クロック信号の先
端エッジに応答して入力して一周期間反転ラッチさせて
前記書き込みマスタ信号として出力する第２伝送部と、 前記基準クロック信号の後端エッジに応答して前記書き
込みマスタ信号を入力し、該当書き込み周期モ−ドで一
周期間反転ラッチさせる第３伝送部と、 この第３伝送部の出力信号を反転させて前記書き込みマ
スタ遅延信号として出力する第２反転部とを備えること
を特徴とする請求項10に記載の同期式メモリ装置。 - 【請求項１３】 前記プリチャ−ジ信号発生回路は、 前記基準クロック信号と前記書き込みマスタ遅延信号と
を入力する２入力NORゲ−トと、 このNORゲ−トの出力信号を一定時間遅延出力する遅延
部とを備えることを特徴とする請求項10に記載の同期式
メモリ装置。 - 【請求項１４】 前記カラム選択ラインディスエ−ブル
信号発生回路は、 前記カラム選択制御信号を反転出力する反転部と、 この反転部出力信号と前記プリチャ−ジ信号とを入力す
るNORゲ−トと、 このNORゲ−トの出力信号を一定時間遅延出力する遅延
部とを備えることを特徴とする請求項10に記載の同期式
メモリ装置。 - 【請求項１５】 前記同期式メモリ装置は、 前記カラム選択信号の活性に応答し、入出力ラインのデ
−タを選択されるメモリセルへ書き込むカラム選択ライ
ンバッファをさらに備え、 前記カラム選択ラインバッファは、 そのソ−ス又はドレインが電源電圧に連結され、デコ−
ディングされた前記カラムアドレスに応答してディスエ
−ブルされるプルアップトランジスタと、このプルアッ
プトランジスタと直列に連結されて前記カラム選択ライ
ンディスエ−ブル信号の活性に応答してゲ−ティングさ
れるスイッチングトランジスタとを備えるプルアップ部
と、 そのソ−ス又はドレインが接地電圧に連結されて前記デ
コ−ディングされたカラムアドレスの活性に応答してイ
ネ−ブルされるプルダウントランジスタを備えるプルダ
ウン部と、 前記プルアップ及びプルダウン部の出力を反転ラッチす
るラッチ部とを備えることを特徴とする請求項６に記載
の同期式メモリ装置。 - 【請求項１６】 カラム選択信号の活性に応答し、特定
メモリセルへデ−タを書き込む同期式メモリ装置のデ−
タ書き込み方法において、 （ａ）書き込み命令語処理にかかる基準クロック信号周
期の個数をプログラミングしてメモリ装置のモ−ドレジ
スタセットのうち少なくとも一つのビットに貯える段階
と、 （ｂ）前記メモリ装置を読み出しモ−ドから書き込みモ
−ドへ切り換える書き込み許容信号を受信して書き込み
マスタ信号と書き込みマスタ遅延信号とを発生する段階
と、 （ｃ）前記基準クロック信号と書き込みマスタ遅延信号
とに応答して入出力ラインプリチャ−ジ信号を発生し、
プログラミングされた前記基準クロック信号周期の個数
が１より大きい場合前記書き込み命令語処理時間まで非
活性化する段階と、 （ｄ）前記プリチャ−ジ信号の活性に応答して非活性化
するカラム選択ラインディスエ−ブル信号を発生する段
階と、 （ｅ）デコ−ディングされたアドレスに該当するカラム
選択ラインの活性に応答して活性化し、前記カラム選択
ラインディスエ−ブル信号に応答して非活性化するカラ
ム選択信号を発生する段階とを備えることを特徴とする
同期式メモリ装置のデ−タ書き込み方法。 - 【請求項１７】 前記デ−タ書き込み回数はプログラミ
ングされた前記基準クロック信号の数により可変される
ことを特徴とする請求項16に記載の同期式メモリ装置の
デ−タ書き込み方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6401167B1 (en) * | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| US6343352B1 (en) * | 1997-10-10 | 2002-01-29 | Rambus Inc. | Method and apparatus for two step memory write operations |
| US6807613B1 (en) * | 2000-08-21 | 2004-10-19 | Mircon Technology, Inc. | Synchronized write data on a high speed memory bus |
| KR100424118B1 (ko) * | 2001-05-03 | 2004-03-24 | 주식회사 하이닉스반도체 | 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치 |
| KR100404286B1 (ko) * | 2001-07-20 | 2003-11-03 | (주)실리콘세븐 | 디램 셀을 이용한 에스램 호환 메모리 장치의 기입 마스터신호 발생 회로 |
| KR100445062B1 (ko) * | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
| JP4338010B2 (ja) * | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE10233878B4 (de) * | 2002-07-25 | 2011-06-16 | Qimonda Ag | Integrierter synchroner Speicher sowie Speicheranordnung mit einem Speichermodul mit wenigstens einem synchronen Speicher |
| KR100434512B1 (ko) * | 2002-08-13 | 2004-06-05 | 삼성전자주식회사 | 데이터 라인을 프리차지하는 회로를 구비하는 반도체메모리장치 |
| JP2005092963A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
| KR100568253B1 (ko) | 2003-12-01 | 2006-04-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 기입 제어 방법 |
| JP2005267354A (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp | 半導体装置 |
| US7009911B2 (en) * | 2004-07-09 | 2006-03-07 | Micron Technology, Inc. | Memory array decoder |
| KR100610028B1 (ko) * | 2005-01-06 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리장치 및 그에 따른 제어방법 |
| KR100761827B1 (ko) * | 2005-11-23 | 2007-09-28 | 삼성전자주식회사 | 소스 드라이버 제어 장치 및 소스 드라이버 제어 방법 |
| KR100762906B1 (ko) * | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
| KR100933667B1 (ko) * | 2007-11-02 | 2009-12-23 | 주식회사 하이닉스반도체 | 버스 반전 기술을 적용한 반도체 메모리 장치 |
| KR20160076889A (ko) * | 2014-12-23 | 2016-07-01 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| JPH06195988A (ja) * | 1992-12-28 | 1994-07-15 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の書込み方法 |
| KR0164813B1 (ko) * | 1995-07-31 | 1999-02-01 | 김광호 | 메모리장치에 있어서 프로그램어블 라이트 주기 시간 조절회로 |
| JP2806326B2 (ja) * | 1995-09-27 | 1998-09-30 | 日本電気株式会社 | 不揮発性半導体記憶装置の書込み・消去方法 |
| KR100186296B1 (ko) * | 1996-02-02 | 1999-04-15 | 문정환 | 자동으로 주기가 결정되는 셀프 리프레쉬 장치 |
| JPH10283779A (ja) * | 1997-04-09 | 1998-10-23 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3880133B2 (ja) * | 1997-06-18 | 2007-02-14 | ローム株式会社 | Ｅｅｐｒｏｍ装置 |
-
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11573739B2 (en) | 2020-04-16 | 2023-02-07 | Fujitsu Limited | Information processing apparatus and method to control memory access and computer-readable recording medium having stored therein control program to control memory access |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003914A (ko) | 2001-01-15 |
| US6185151B1 (en) | 2001-02-06 |
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