JPH09167492A - 半導体メモリ装置のプリチャージ回路 - Google Patents
半導体メモリ装置のプリチャージ回路Info
- Publication number
- JPH09167492A JPH09167492A JP8292320A JP29232096A JPH09167492A JP H09167492 A JPH09167492 A JP H09167492A JP 8292320 A JP8292320 A JP 8292320A JP 29232096 A JP29232096 A JP 29232096A JP H09167492 A JPH09167492 A JP H09167492A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- control signal
- write control
- sdl
- precharging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 より迅速にプリチャージを行えるプリチャー
ジ回路を提供する。 【解決手段】 書込制御信号φWEに従ってビットライ
ンをプリチャージするビットラインプリチャージ手段
と、選択手段を介してビットラインと接続されるデータ
ラインSDL,/SDLを書込制御信号φWEに従って
プリチャージするデータラインプリチャージ手段M5〜
M7と、を備えたプリチャージ回路において、書込制御
信号φWEの非活性化後に所定期間活性化するプリチャ
ージパルスφPCに従ってデータラインSDL,/SD
Lをプリチャージするサブプリチャージ手段M8〜M1
0を設ける。このサブプリチャージ手段M8〜M10の
トランジスタサイズは他のプリチャージトランジスタよ
りも大きくして駆動能力を大きくしておく。
ジ回路を提供する。 【解決手段】 書込制御信号φWEに従ってビットライ
ンをプリチャージするビットラインプリチャージ手段
と、選択手段を介してビットラインと接続されるデータ
ラインSDL,/SDLを書込制御信号φWEに従って
プリチャージするデータラインプリチャージ手段M5〜
M7と、を備えたプリチャージ回路において、書込制御
信号φWEの非活性化後に所定期間活性化するプリチャ
ージパルスφPCに従ってデータラインSDL,/SD
Lをプリチャージするサブプリチャージ手段M8〜M1
0を設ける。このサブプリチャージ手段M8〜M10の
トランジスタサイズは他のプリチャージトランジスタよ
りも大きくして駆動能力を大きくしておく。
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリ装置の
プリチャージ回路に関し、特に、SRAMにおけるビッ
トライン及びデータラインのプリチャージ回路に関す
る。
プリチャージ回路に関し、特に、SRAMにおけるビッ
トライン及びデータラインのプリチャージ回路に関す
る。
【0002】
【従来の技術】半導体メモリ装置では、大容量・高集積
化されるにつれて高速動作の実現が要求される。メモリ
の高速化は、特にデータ書込後の読出動作(write recov
er) におけるビットラインの感知動作に大きく左右さ
れ、これは、半導体メモリ装置のデータアクセス速度に
直接関連する。
化されるにつれて高速動作の実現が要求される。メモリ
の高速化は、特にデータ書込後の読出動作(write recov
er) におけるビットラインの感知動作に大きく左右さ
れ、これは、半導体メモリ装置のデータアクセス速度に
直接関連する。
【0003】半導体メモリ装置において、読出時にビッ
トラインはプリチャージされるのでデータに応じる状態
変化は速い。しかし、書込でビットライン電圧差が大き
くなったところへ続けて読出を遂行するときには、ビッ
トラインのプリチャージに一定の時間が要求されること
になり、従ってデータアクセス速度は遅くなる。またこ
れは、データラインについても同様のことが言える。
トラインはプリチャージされるのでデータに応じる状態
変化は速い。しかし、書込でビットライン電圧差が大き
くなったところへ続けて読出を遂行するときには、ビッ
トラインのプリチャージに一定の時間が要求されること
になり、従ってデータアクセス速度は遅くなる。またこ
れは、データラインについても同様のことが言える。
【0004】図1に、半導体メモリ装置におけるプリチ
ャージ回路を示す。メモリセル10は、ビットラインB
L,/BL(“/”は反転を示す)の対間に接続され
る。ビットラインプリチャージ手段20は、書込制御信
号φWEに制御されて電源電圧をビットラインBL,/
BLへ提供する。即ち、PMOSトランジスタM1が電
源電圧とビットラインBLとの間に設けられて書込制御
信号φWEによりゲート制御され、またPMOSトラン
ジスタM2が電源電圧とビットライン/BLとの間に設
けられて書込制御信号φWEによりゲート制御され、こ
れらによりビットラインBL,/BLがプリチャージさ
れる。このビットラインプリチャージ手段20は、書込
制御信号φWEがロウになる読出動作でオンとなり、ビ
ットラインBL,/BLを電源電圧レベルにプリチャー
ジする。
ャージ回路を示す。メモリセル10は、ビットラインB
L,/BL(“/”は反転を示す)の対間に接続され
る。ビットラインプリチャージ手段20は、書込制御信
号φWEに制御されて電源電圧をビットラインBL,/
BLへ提供する。即ち、PMOSトランジスタM1が電
源電圧とビットラインBLとの間に設けられて書込制御
信号φWEによりゲート制御され、またPMOSトラン
ジスタM2が電源電圧とビットライン/BLとの間に設
けられて書込制御信号φWEによりゲート制御され、こ
れらによりビットラインBL,/BLがプリチャージさ
れる。このビットラインプリチャージ手段20は、書込
制御信号φWEがロウになる読出動作でオンとなり、ビ
ットラインBL,/BLを電源電圧レベルにプリチャー
ジする。
【0005】ビットラインBL,/BLにはまた、常時
オンの負荷手段30が設けられている。この負荷手段3
0は、電源電圧とビットラインBLとの間に設けられ、
ゲート端子を接地したPMOSトランジスタM3と、電
源電圧とビットライン/BLとの間に設けられ、ゲート
端子を接地したPMOSトランジスタM4と、で構成さ
れ、ビットラインBL,/BLへ負荷電流を提供する。
オンの負荷手段30が設けられている。この負荷手段3
0は、電源電圧とビットラインBLとの間に設けられ、
ゲート端子を接地したPMOSトランジスタM3と、電
源電圧とビットライン/BLとの間に設けられ、ゲート
端子を接地したPMOSトランジスタM4と、で構成さ
れ、ビットラインBL,/BLへ負荷電流を提供する。
【0006】このようなプリチャージ手段を有するビッ
トラインBL,/BLは、選択手段40を介してデータ
ラインSDL,/SDLへ接続される。この選択手段4
0はカラム選択信号Yにより選択され、ビットラインB
LとデータラインSDLとの間に設けられた第1伝達ゲ
ート(transfer gate) TG1と、ビットライン/BLと
データライン/SDLとの間に設けられた第2伝達ゲー
トTG2と、を備えている。各伝達ゲートTG1,TG
2は、それぞれNMOSトランジスタとPMOSトラン
ジスタとから構成される。
トラインBL,/BLは、選択手段40を介してデータ
ラインSDL,/SDLへ接続される。この選択手段4
0はカラム選択信号Yにより選択され、ビットラインB
LとデータラインSDLとの間に設けられた第1伝達ゲ
ート(transfer gate) TG1と、ビットライン/BLと
データライン/SDLとの間に設けられた第2伝達ゲー
トTG2と、を備えている。各伝達ゲートTG1,TG
2は、それぞれNMOSトランジスタとPMOSトラン
ジスタとから構成される。
【0007】データラインSDL,/SDLに対しては
書込及びプリチャージ手段50が設けられており、書込
制御信号φWEの活性化で入力データDIN,/DIN
に従いデータラインSDL,/SDLを駆動する。この
書込及びプリチャージ手段50で書込駆動手段を構成す
るNANDゲートNG1は、入力データ/DIN及び書
込制御信号φWEを否定積演算してデータラインSDL
を駆動し、NANDゲートNG2は、入力データDIN
及び書込制御信号φWEを否定積演算してデータライン
/SDLを駆動する。即ち、NANDゲートNG1,N
G2は、書込制御信号φWEの論理“ハイ”活性化で入
力データDIN,/DINに従い論理変化し、データラ
インSDL,/SDLを駆動する。また、書込及びプリ
チャージ手段50でデータラインプリチャージ手段を構
成するPMOSトランジスタM5は、書込制御信号φW
Eによりゲート制御され、データラインSDLへ電源電
圧を提供してプリチャージする。更にPMOSトランジ
スタM6は、書込制御信号φWEによりゲート制御さ
れ、データライン/SDLへ電源電圧を提供してプリチ
ャージする。そしてPMOSトランジスタM7は、書込
制御信号φWEによりゲート制御され、データラインS
DL,/SDLの等化を行う。即ち、書込制御信号φW
Eが論理“ロウ”非活性となる読出に際しデータライン
SDL,/SDLは、PMOSトランジスタM5,M6
により電源電圧にプリチャージされると共にPMOSト
ランジスタM7により等化される。
書込及びプリチャージ手段50が設けられており、書込
制御信号φWEの活性化で入力データDIN,/DIN
に従いデータラインSDL,/SDLを駆動する。この
書込及びプリチャージ手段50で書込駆動手段を構成す
るNANDゲートNG1は、入力データ/DIN及び書
込制御信号φWEを否定積演算してデータラインSDL
を駆動し、NANDゲートNG2は、入力データDIN
及び書込制御信号φWEを否定積演算してデータライン
/SDLを駆動する。即ち、NANDゲートNG1,N
G2は、書込制御信号φWEの論理“ハイ”活性化で入
力データDIN,/DINに従い論理変化し、データラ
インSDL,/SDLを駆動する。また、書込及びプリ
チャージ手段50でデータラインプリチャージ手段を構
成するPMOSトランジスタM5は、書込制御信号φW
Eによりゲート制御され、データラインSDLへ電源電
圧を提供してプリチャージする。更にPMOSトランジ
スタM6は、書込制御信号φWEによりゲート制御さ
れ、データライン/SDLへ電源電圧を提供してプリチ
ャージする。そしてPMOSトランジスタM7は、書込
制御信号φWEによりゲート制御され、データラインS
DL,/SDLの等化を行う。即ち、書込制御信号φW
Eが論理“ロウ”非活性となる読出に際しデータライン
SDL,/SDLは、PMOSトランジスタM5,M6
により電源電圧にプリチャージされると共にPMOSト
ランジスタM7により等化される。
【0008】データラインSDL,/SDLにはまたセ
ンスアンプ60が設けられ、これにより、データライン
SDL,/SDLへ読出されたデータが感知、増幅され
て出力される。
ンスアンプ60が設けられ、これにより、データライン
SDL,/SDLへ読出されたデータが感知、増幅され
て出力される。
【0009】このようなプリチャージ回路を有する半導
体メモリ装置におけるデータアクセス動作について説明
すると、まず、書込制御信号φWEが論理“ハイ”に活
性化されることで書込となる。そして、これに従いNA
NDゲートNG1及びNANDゲートNG2が、それぞ
れ入力データDIN,/DINに基づきデータラインS
DL,/SDLを駆動する。このときに該当カラム選択
信号Yが論理“ハイ”に活性化されれば選択手段40が
オンし、データラインSDL,/SDLへ伝達された入
力データデータDIN,/DINがビットラインBL,
/BLへ送られメモリセル10に記憶される。
体メモリ装置におけるデータアクセス動作について説明
すると、まず、書込制御信号φWEが論理“ハイ”に活
性化されることで書込となる。そして、これに従いNA
NDゲートNG1及びNANDゲートNG2が、それぞ
れ入力データDIN,/DINに基づきデータラインS
DL,/SDLを駆動する。このときに該当カラム選択
信号Yが論理“ハイ”に活性化されれば選択手段40が
オンし、データラインSDL,/SDLへ伝達された入
力データデータDIN,/DINがビットラインBL,
/BLへ送られメモリセル10に記憶される。
【0010】この書込の終了で書込制御信号φWEが論
理“ロウ”に非活性化され、そして読出開始になると、
ビットラインプリチャージ手段20及び書込及びプリチ
ャージ手段50のデータラインプリチャージ手段が動作
してデベロープされたビットラインBL,/BL及びデ
ータラインSDL,/SDLをプリチャージする。即
ち、読出開始で書込制御信号φWEが論理“ロウ”にな
ると、ビットラインプリチャージ手段20のPMOSト
ランジスタM1,M2がオンし、また負荷手段30のP
MOSトランジスタM3,M4は常時オン状態なので、
これらによりビットラインBL,/BLが電源電圧のレ
ベルにプリチャージされる。また、書込及びプリチャー
ジ手段50のPMOSトランジスタM5,M6,N7も
書込制御信号φWEに従いオンし、データラインSD
L,/SDLが電源電圧のレベルにプリチャージ及び等
化される。
理“ロウ”に非活性化され、そして読出開始になると、
ビットラインプリチャージ手段20及び書込及びプリチ
ャージ手段50のデータラインプリチャージ手段が動作
してデベロープされたビットラインBL,/BL及びデ
ータラインSDL,/SDLをプリチャージする。即
ち、読出開始で書込制御信号φWEが論理“ロウ”にな
ると、ビットラインプリチャージ手段20のPMOSト
ランジスタM1,M2がオンし、また負荷手段30のP
MOSトランジスタM3,M4は常時オン状態なので、
これらによりビットラインBL,/BLが電源電圧のレ
ベルにプリチャージされる。また、書込及びプリチャー
ジ手段50のPMOSトランジスタM5,M6,N7も
書込制御信号φWEに従いオンし、データラインSD
L,/SDLが電源電圧のレベルにプリチャージ及び等
化される。
【0011】
【発明が解決しようとする課題】上記従来技術の各プリ
チャージ手段は、書込時にはオフとされて動作せず、読
出時にオンとされてビットライン及びデータラインをプ
リチャージする。このような構成のプリチャージ手段で
は、そのトランジスタのサイズを大きくすればプリチャ
ージ速度を速くすることができるが、この場合には読出
動作で読出データに従う電圧差が現れ難くなって感知動
作を遂行できなくなる。従って、読出におけるデータ感
知動作を円滑に遂行するために、各プリチャージ手段の
トランジスタサイズは小さく設計しなければならない。
つまり、従来のこのような半導体メモリ装置では、小サ
イズのプリチャージトランジスタで容量の大きいビット
ライン及びデータラインをプリチャージしなければなら
ないため構造的に一定のプリチャージ時間が必要とさ
れ、データアクセス時間が長くなるという解決課題があ
る。
チャージ手段は、書込時にはオフとされて動作せず、読
出時にオンとされてビットライン及びデータラインをプ
リチャージする。このような構成のプリチャージ手段で
は、そのトランジスタのサイズを大きくすればプリチャ
ージ速度を速くすることができるが、この場合には読出
動作で読出データに従う電圧差が現れ難くなって感知動
作を遂行できなくなる。従って、読出におけるデータ感
知動作を円滑に遂行するために、各プリチャージ手段の
トランジスタサイズは小さく設計しなければならない。
つまり、従来のこのような半導体メモリ装置では、小サ
イズのプリチャージトランジスタで容量の大きいビット
ライン及びデータラインをプリチャージしなければなら
ないため構造的に一定のプリチャージ時間が必要とさ
れ、データアクセス時間が長くなるという解決課題があ
る。
【0012】そこで本発明の目的は、より高速のデータ
アクセスを実現可能なプリチャージ回路を提供すること
にある。
アクセスを実現可能なプリチャージ回路を提供すること
にある。
【0013】
【課題を解決するための手段】この目的のために本発明
では、書込制御信号を利用して該書込制御信号の非活性
化から所定期間プリチャージパルスを発生し、このプリ
チャージパルスによって補足的なプリチャージを遂行す
ることにより、書込後の読出時に高速プリチャージを行
うプリチャージ回路を提供する。
では、書込制御信号を利用して該書込制御信号の非活性
化から所定期間プリチャージパルスを発生し、このプリ
チャージパルスによって補足的なプリチャージを遂行す
ることにより、書込後の読出時に高速プリチャージを行
うプリチャージ回路を提供する。
【0014】即ち本発明によれば、書込制御信号に従っ
てビットラインをプリチャージするビットラインプリチ
ャージ手段と、選択手段を介してビットラインと接続さ
れるデータラインを書込制御信号に従ってプリチャージ
するデータラインプリチャージ手段と、を備えた半導体
メモリ装置のプリチャージ回路において、書込制御信号
の非活性化後に所定期間活性化するプリチャージパルス
に従ってビットライン及び/又はデータラインをプリチ
ャージするサブプリチャージ手段を設けることを特徴と
する。
てビットラインをプリチャージするビットラインプリチ
ャージ手段と、選択手段を介してビットラインと接続さ
れるデータラインを書込制御信号に従ってプリチャージ
するデータラインプリチャージ手段と、を備えた半導体
メモリ装置のプリチャージ回路において、書込制御信号
の非活性化後に所定期間活性化するプリチャージパルス
に従ってビットライン及び/又はデータラインをプリチ
ャージするサブプリチャージ手段を設けることを特徴と
する。
【0015】このようなサブプリチャージ手段の駆動能
力(トランジスタサイズ)は、他のプリチャージ手段よ
りも大きいものとしておくのがよい。また、書込制御信
号を遅延させる遅延器と、該遅延器の出力及び書込制御
信号を論理演算してプリチャージパルスを生成する論理
ゲートと、からなるパルス発生手段を設け、前記遅延器
の遅延時間でプリチャージパルスを活性化させるように
するとよい。プリチャージパルスは、書込制御信号の非
活性遷移からワードラインが駆動されるまでの間に活性
化されるものとしておくのが好ましい。
力(トランジスタサイズ)は、他のプリチャージ手段よ
りも大きいものとしておくのがよい。また、書込制御信
号を遅延させる遅延器と、該遅延器の出力及び書込制御
信号を論理演算してプリチャージパルスを生成する論理
ゲートと、からなるパルス発生手段を設け、前記遅延器
の遅延時間でプリチャージパルスを活性化させるように
するとよい。プリチャージパルスは、書込制御信号の非
活性遷移からワードラインが駆動されるまでの間に活性
化されるものとしておくのが好ましい。
【0016】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【0017】尚、“書込制御信号φWE”は、半導体メ
モリ装置の書込活性化のための信号(write enable)で、
“カラム選択信号Y”は、アドレスデコードにより発生
され列選択を行うための信号である。そして、“プリチ
ャージパルスφPC”は、書込制御信号φWEを基に発
生され、書込制御信号φWEの非活性化後に一定期間活
性化されるパルス信号である。
モリ装置の書込活性化のための信号(write enable)で、
“カラム選択信号Y”は、アドレスデコードにより発生
され列選択を行うための信号である。そして、“プリチ
ャージパルスφPC”は、書込制御信号φWEを基に発
生され、書込制御信号φWEの非活性化後に一定期間活
性化されるパルス信号である。
【0018】図2に、本実施形態におけるプリチャージ
回路を示す。図示のように、書込及びプリチャージ手段
70を除いた残りの構成は従来同様である。本例の書込
及びプリチャージ手段70は、書込駆動手段71、デー
タラインプリチャージ手段72、及びパルス発生手段7
3を備えている。書込駆動手段71は、書込制御信号φ
WEの活性化により入力データDIN,/DINに従っ
てデータラインSDL,/SDLを駆動する。パルス発
生手段73は、書込制御信号φWEの非活性遷移に基づ
き所定期間活性化するプリチャージパルスφPCを生成
する。データラインプリチャージ手段72は、書込制御
信号φWEの非活性化でプリチャージ及び等化を行う従
来同様のプリチャージ部と、プリチャージパルスφPC
の活性化でプリチャージ及び等化を行うサブプリチャー
ジ部と、を有し、読出に際してデータラインSDL,/
SDLを電源電圧にプリチャージする。
回路を示す。図示のように、書込及びプリチャージ手段
70を除いた残りの構成は従来同様である。本例の書込
及びプリチャージ手段70は、書込駆動手段71、デー
タラインプリチャージ手段72、及びパルス発生手段7
3を備えている。書込駆動手段71は、書込制御信号φ
WEの活性化により入力データDIN,/DINに従っ
てデータラインSDL,/SDLを駆動する。パルス発
生手段73は、書込制御信号φWEの非活性遷移に基づ
き所定期間活性化するプリチャージパルスφPCを生成
する。データラインプリチャージ手段72は、書込制御
信号φWEの非活性化でプリチャージ及び等化を行う従
来同様のプリチャージ部と、プリチャージパルスφPC
の活性化でプリチャージ及び等化を行うサブプリチャー
ジ部と、を有し、読出に際してデータラインSDL,/
SDLを電源電圧にプリチャージする。
【0019】図3には、書込及びプリチャージ手段70
の詳細を示してある。書込駆動手段71は、NANDゲ
ートNG1及びNANDゲートNG2で構成される。N
ANDゲートNG1は、入力データ/DIN及び書込制
御信号φWEを否定積して出力し、NANDゲートNG
2は、入力データDIN及び書込制御信号φWEを否定
積して出力する。従って、書込制御信号φWEが活性化
されるときに入力データDIN,/DINに従ってデー
タラインSDL,/SDLが駆動される。
の詳細を示してある。書込駆動手段71は、NANDゲ
ートNG1及びNANDゲートNG2で構成される。N
ANDゲートNG1は、入力データ/DIN及び書込制
御信号φWEを否定積して出力し、NANDゲートNG
2は、入力データDIN及び書込制御信号φWEを否定
積して出力する。従って、書込制御信号φWEが活性化
されるときに入力データDIN,/DINに従ってデー
タラインSDL,/SDLが駆動される。
【0020】パルス発生手段73は、遅延器DLYで書
込制御信号φWEを遅延させた後にインバータIG1で
反転し、そしてNORゲートNOG1において書込制御
信号φWE及びインバータIG1の出力を否定和するこ
とにより、書込制御信号φWEの非活性遷移後に遅延器
DLYの遅延時間で活性化するパルス信号を生成する。
最終的にインバータIG2がNORゲートNOG1の出
力を反転することでプリチャージパルスφPCが出力さ
れる。従ってプリチャージパルスφPCは、書込制御信
号φWEが非活性化された後の読出期間の頭で、遅延器
DLYによる遅延時間の間活性化されるパルス信号にな
る。
込制御信号φWEを遅延させた後にインバータIG1で
反転し、そしてNORゲートNOG1において書込制御
信号φWE及びインバータIG1の出力を否定和するこ
とにより、書込制御信号φWEの非活性遷移後に遅延器
DLYの遅延時間で活性化するパルス信号を生成する。
最終的にインバータIG2がNORゲートNOG1の出
力を反転することでプリチャージパルスφPCが出力さ
れる。従ってプリチャージパルスφPCは、書込制御信
号φWEが非活性化された後の読出期間の頭で、遅延器
DLYによる遅延時間の間活性化されるパルス信号にな
る。
【0021】データラインプリチャージ手段72は、書
込制御信号φWEに従いプリチャージ及び等化を行うプ
リチャージ部のPMOSトランジスタM5,M6,M7
と、プリチャージパルスφPCに従いプリチャージ及び
等化を行うサブプリチャージ部のPMOSトランジスタ
M8,M9,M10と、から構成される。PMOSトラ
ンジスタM5は書込制御信号φWEにゲート制御されて
電源電圧をデータラインSDLへ提供し、PMOSトラ
ンジスタM6は書込制御信号φWEにゲート制御されて
電源電圧をデータライン/SDLへ提供する。そしてP
MOSトランジスタM7は、書込制御信号φWEにゲー
ト制御されてデータラインSDL,/SDLの対間を等
化する。従って、読出に際してデータラインSDL,/
SDLは、PMOSトランジスタM5,M6でプリチャ
ージされ、PMOSトランジスタM7で等化される。一
方、PMOSトランジスタM8はプリチャージパルスφ
PCにゲート制御されて電源電圧をデータラインSDL
へ提供し、PMOSトランジスタM9はプリチャージパ
ルスφPCにゲート制御されて電源電圧をデータライン
/SDLへ提供する。そしてPMOSトランジスタM1
0は、プリチャージパルスφPCにゲート制御されてデ
ータラインSDL,/SDLの対間を等化する。従っ
て、プリチャージパルスφPCが活性化する期間、即ち
書込終了後の読出開始時の一定期間でデータラインSD
L,/SDLは、PMOSトランジスタM8,M9によ
りプリチャージされ、PMOSトランジスタM10によ
り等化される。つまりPMOSトランジスタM8〜M1
0は、読出開始に当たって補足的にSDL,/SDLを
プリチャージする。
込制御信号φWEに従いプリチャージ及び等化を行うプ
リチャージ部のPMOSトランジスタM5,M6,M7
と、プリチャージパルスφPCに従いプリチャージ及び
等化を行うサブプリチャージ部のPMOSトランジスタ
M8,M9,M10と、から構成される。PMOSトラ
ンジスタM5は書込制御信号φWEにゲート制御されて
電源電圧をデータラインSDLへ提供し、PMOSトラ
ンジスタM6は書込制御信号φWEにゲート制御されて
電源電圧をデータライン/SDLへ提供する。そしてP
MOSトランジスタM7は、書込制御信号φWEにゲー
ト制御されてデータラインSDL,/SDLの対間を等
化する。従って、読出に際してデータラインSDL,/
SDLは、PMOSトランジスタM5,M6でプリチャ
ージされ、PMOSトランジスタM7で等化される。一
方、PMOSトランジスタM8はプリチャージパルスφ
PCにゲート制御されて電源電圧をデータラインSDL
へ提供し、PMOSトランジスタM9はプリチャージパ
ルスφPCにゲート制御されて電源電圧をデータライン
/SDLへ提供する。そしてPMOSトランジスタM1
0は、プリチャージパルスφPCにゲート制御されてデ
ータラインSDL,/SDLの対間を等化する。従っ
て、プリチャージパルスφPCが活性化する期間、即ち
書込終了後の読出開始時の一定期間でデータラインSD
L,/SDLは、PMOSトランジスタM8,M9によ
りプリチャージされ、PMOSトランジスタM10によ
り等化される。つまりPMOSトランジスタM8〜M1
0は、読出開始に当たって補足的にSDL,/SDLを
プリチャージする。
【0022】サブプリチャージ部を構成するPMOSト
ランジスタM8〜M10のサイズは、PMOSトランジ
スタM1〜M7のサイズより大きく設計され、駆動能力
を大きくすることができる。従って、このPMOSトラ
ンジスタM8〜M10がオンすることにより、迅速なプ
リチャージが行われる。しかしながら、このように大サ
イズのPMOSトランジスタM8〜M10をオンさせた
ままでは上述のようにデータ感知が行えないことになる
ので、プリチャージパルスφPCにより、読出開始時の
所定期間でのみオンするようにしてある。このプリチャ
ージパルスφPCの活性期間は、読出でワードライン駆
動信号(ワードライン電圧)が活性化されるまでの間と
することが好ましい。
ランジスタM8〜M10のサイズは、PMOSトランジ
スタM1〜M7のサイズより大きく設計され、駆動能力
を大きくすることができる。従って、このPMOSトラ
ンジスタM8〜M10がオンすることにより、迅速なプ
リチャージが行われる。しかしながら、このように大サ
イズのPMOSトランジスタM8〜M10をオンさせた
ままでは上述のようにデータ感知が行えないことになる
ので、プリチャージパルスφPCにより、読出開始時の
所定期間でのみオンするようにしてある。このプリチャ
ージパルスφPCの活性期間は、読出でワードライン駆
動信号(ワードライン電圧)が活性化されるまでの間と
することが好ましい。
【0023】図4は、書込制御信号φWE及びプリチャ
ージパルスφPCとワードラインWL及びビットライン
BL,/BLとの関係を示したタイミングチャートであ
る。図示のように書込動作になると、書込制御信号φW
Eが論理“ハイ”に活性化され、これに応じて各プリチ
ャージ手段のPMOSトランジスタM1,M2,M5〜
M7,M8〜M10はオフになり、そして書込駆動手段
71による入力データDIN,/DINが伝送されて書
込が行われる。
ージパルスφPCとワードラインWL及びビットライン
BL,/BLとの関係を示したタイミングチャートであ
る。図示のように書込動作になると、書込制御信号φW
Eが論理“ハイ”に活性化され、これに応じて各プリチ
ャージ手段のPMOSトランジスタM1,M2,M5〜
M7,M8〜M10はオフになり、そして書込駆動手段
71による入力データDIN,/DINが伝送されて書
込が行われる。
【0024】この書込動作から読出になると、書込制御
信号φWEが論理“ロウ”非活性へ遷移する。この書込
制御信号φWEの非活性遷移に応じてプリチャージ手段
のPMOSトランジスタM1,M2,M5〜M7がオン
し、ビットラインBL,/BL及びデータラインSD
L,/SDLのプリチャージが開始される。一方、パル
ス発生手段73は、書込制御信号φWEの非活性遷移に
応じてプリチャージパルスφPCを論理“ロウ”に活性
化させ、そして遅延器DLYによる遅延時間だけ活性維
持した後に論理“ハイ”に非活性化させる。このプリチ
ャージパルスφPCの活性化に応じてPMOSトランジ
スタM8〜M10はオンし、プリチャージパルスφPC
の論理“ハイ”非活性でオフになるまでの間に、データ
ラインSDL,/SDLをプリチャージする。
信号φWEが論理“ロウ”非活性へ遷移する。この書込
制御信号φWEの非活性遷移に応じてプリチャージ手段
のPMOSトランジスタM1,M2,M5〜M7がオン
し、ビットラインBL,/BL及びデータラインSD
L,/SDLのプリチャージが開始される。一方、パル
ス発生手段73は、書込制御信号φWEの非活性遷移に
応じてプリチャージパルスφPCを論理“ロウ”に活性
化させ、そして遅延器DLYによる遅延時間だけ活性維
持した後に論理“ハイ”に非活性化させる。このプリチ
ャージパルスφPCの活性化に応じてPMOSトランジ
スタM8〜M10はオンし、プリチャージパルスφPC
の論理“ハイ”非活性でオフになるまでの間に、データ
ラインSDL,/SDLをプリチャージする。
【0025】このように、書込後に読出動作が開始され
ると、書込制御信号φWEに従ってビットラインプリチ
ャージ手段20のPMOSトランジスタM1,M2がオ
ンになり、常時オンの負荷手段30のPMOSトランジ
スタM3,M4と共にビットラインBL,/BLがプリ
チャージされる。また、書込及びプリチャージ手段70
のプリチャージ部をなすPMOSトランジスタM5〜M
7が書込制御信号φWEに従いオンになり、そして、サ
ブプリチャージ部をなすPMOSトランジスタM8〜M
10がプリチャージパルスφPCに従いオンになること
により、データラインSDL,/SDLがプリチャージ
される。更に、データラインSDL,/SDLのプリチ
ャージ電圧は、選択された選択手段40を介してビット
ラインBL,/BLへも伝達され、従ってビットライン
BL,/BLのプリチャージも迅速に行われることにな
る。この後に、ワードライン駆動信号が提供されてワー
ドラインが駆動される際には、プリチャージパルスφP
Cが非活性化されて大サイズのPMOSトランジスタM
8〜M10はオフとなるので、読出データによるビット
ラインの状態感知に当たっては、従来通り小サイズのP
MOSトランジスタM1〜M7だけが関与することにな
り、データ感知への影響はない。
ると、書込制御信号φWEに従ってビットラインプリチ
ャージ手段20のPMOSトランジスタM1,M2がオ
ンになり、常時オンの負荷手段30のPMOSトランジ
スタM3,M4と共にビットラインBL,/BLがプリ
チャージされる。また、書込及びプリチャージ手段70
のプリチャージ部をなすPMOSトランジスタM5〜M
7が書込制御信号φWEに従いオンになり、そして、サ
ブプリチャージ部をなすPMOSトランジスタM8〜M
10がプリチャージパルスφPCに従いオンになること
により、データラインSDL,/SDLがプリチャージ
される。更に、データラインSDL,/SDLのプリチ
ャージ電圧は、選択された選択手段40を介してビット
ラインBL,/BLへも伝達され、従ってビットライン
BL,/BLのプリチャージも迅速に行われることにな
る。この後に、ワードライン駆動信号が提供されてワー
ドラインが駆動される際には、プリチャージパルスφP
Cが非活性化されて大サイズのPMOSトランジスタM
8〜M10はオフとなるので、読出データによるビット
ラインの状態感知に当たっては、従来通り小サイズのP
MOSトランジスタM1〜M7だけが関与することにな
り、データ感知への影響はない。
【0026】この例のプリチャージ回路によれば、書込
から読出となる場合のデータライン及びビットラインを
迅速にプリチャージすることができ、データアクセスを
高速化することができる。即ち、図5Aに示すように、
従来の小サイズのトランジスタだけを利用してデータラ
イン及びビットラインのプリチャージを行う場合は、ラ
イン容量の大きさからプリチャージ時間が29.00m
sかかっているが、図5Bに示すように、本例の大サイ
ズのトランジスタも加えてデータライン及びビットライ
ンのプリチャージを行えば、26.00msまでプリチ
ャージ時間を短縮することができる。
から読出となる場合のデータライン及びビットラインを
迅速にプリチャージすることができ、データアクセスを
高速化することができる。即ち、図5Aに示すように、
従来の小サイズのトランジスタだけを利用してデータラ
イン及びビットラインのプリチャージを行う場合は、ラ
イン容量の大きさからプリチャージ時間が29.00m
sかかっているが、図5Bに示すように、本例の大サイ
ズのトランジスタも加えてデータライン及びビットライ
ンのプリチャージを行えば、26.00msまでプリチ
ャージ時間を短縮することができる。
【0027】尚、プリチャージパルスφPCに従うサブ
プリチャージ部は、ビットラインに設ける、或いはビッ
トラインとデータラインの両方に設けることも可能であ
るが、集積性を考慮すればデータラインに設けておくだ
けの方が好ましい。
プリチャージ部は、ビットラインに設ける、或いはビッ
トラインとデータラインの両方に設けることも可能であ
るが、集積性を考慮すればデータラインに設けておくだ
けの方が好ましい。
【図1】従来のプリチャージ回路を示す回路図。
【図2】本発明によるプリチャージ回路を示す回路図。
【図3】図2中の書込及びプリチャージ手段70の詳細
を示す回路図。
を示す回路図。
【図4】図2の回路の動作タイミングを示す信号波形
図。
図。
【図5】分図Aは従来技術によるプリチャージ特性を示
す縦軸−電圧(V)、横軸−時間(ms)のグラフ、分
図Bは本発明の実施形態によるプリチャージ特性を示す
縦軸−電圧(V)、横軸−時間(ms)のグラフ。
す縦軸−電圧(V)、横軸−時間(ms)のグラフ、分
図Bは本発明の実施形態によるプリチャージ特性を示す
縦軸−電圧(V)、横軸−時間(ms)のグラフ。
10 メモリセル 20 ビットラインプリチャージ手段 30 負荷手段 40 選択手段 60 センスアンプ 70 書込及びプリチャージ手段 71 書込駆動手段 72 データラインプリチャージ手段 73 パルス発生手段 φWE 書込制御信号 φPC プリチャージパルス
Claims (5)
- 【請求項1】 書込制御信号に従ってビットラインをプ
リチャージするビットラインプリチャージ手段と、選択
手段を介してビットラインと接続されるデータラインを
書込制御信号に従ってプリチャージするデータラインプ
リチャージ手段と、を備えた半導体メモリ装置のプリチ
ャージ回路において、 書込制御信号の非活性化後に所定期間活性化するプリチ
ャージパルスに従ってビットライン及び/又はデータラ
インをプリチャージするサブプリチャージ手段を設けた
ことを特徴とするプリチャージ回路。 - 【請求項2】 サブプリチャージ手段の駆動能力を他の
プリチャージ手段の駆動能力よりも大きくする請求項1
記載のプリチャージ回路。 - 【請求項3】 サブプリチャージ手段をデータラインに
設ける請求項1又は請求項2記載のプリチャージ回路。 - 【請求項4】 書込制御信号を遅延させる遅延器と、該
遅延器の出力及び書込制御信号を論理演算してプリチャ
ージパルスを生成する論理ゲートと、からなるパルス発
生手段を設け、前記遅延器の遅延時間でプリチャージパ
ルスを活性化させる請求項1〜3のいずれか1項に記載
のプリチャージ回路。 - 【請求項5】 プリチャージパルスは、書込制御信号の
非活性遷移からワードラインが駆動されるまでの間に活
性化される請求項1〜4のいずれか1項に記載のプリチ
ャージ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950039616A KR970029803A (ko) | 1995-11-03 | 1995-11-03 | 반도체 메모리장치의 프리차지 회로 |
KR1995P39616 | 1995-11-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09167492A true JPH09167492A (ja) | 1997-06-24 |
Family
ID=19432908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8292320A Pending JPH09167492A (ja) | 1995-11-03 | 1996-11-05 | 半導体メモリ装置のプリチャージ回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5973972A (ja) |
EP (1) | EP0774757B1 (ja) |
JP (1) | JPH09167492A (ja) |
KR (1) | KR970029803A (ja) |
DE (1) | DE69630858T2 (ja) |
TW (1) | TW329529B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016115376A (ja) * | 2014-12-11 | 2016-06-23 | 株式会社ソシオネクスト | ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 |
CN108242247A (zh) * | 2016-12-27 | 2018-07-03 | 拉碧斯半导体株式会社 | 半导体存储器 |
Families Citing this family (90)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100225947B1 (ko) * | 1996-06-27 | 1999-10-15 | 김영환 | 라이트 리커버리 보장 회로 |
US6192382B1 (en) * | 1997-09-24 | 2001-02-20 | Mediaone Group, Inc. | Method and system for web site construction using HTML fragment caching |
US6249790B1 (en) * | 1998-07-31 | 2001-06-19 | Babcock & Jenkins, Inc. | Relational database management system and method of operation |
KR100297717B1 (ko) * | 1998-09-22 | 2001-08-07 | 윤종용 | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 |
US6075733A (en) * | 1998-11-23 | 2000-06-13 | Lsi Logic Corporation | Technique for reducing peak current in memory operation |
US6618043B2 (en) * | 1999-02-16 | 2003-09-09 | Sharp Kabushiki Kaisha | Image display device and image display method |
JP2001015352A (ja) * | 1999-06-30 | 2001-01-19 | Mitsubishi Electric Corp | 変圧器 |
US6976077B1 (en) * | 1999-07-06 | 2005-12-13 | Microsoft Corporation | Automatic and transparent synchronization of server-side state information with a client application |
JP2002170399A (ja) * | 2000-12-05 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
KR100403315B1 (ko) * | 2001-06-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 |
US6778455B2 (en) * | 2002-07-24 | 2004-08-17 | Micron Technology, Inc. | Method and apparatus for saving refresh current |
KR100528468B1 (ko) * | 2003-02-26 | 2005-11-15 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
JP4437891B2 (ja) * | 2003-03-24 | 2010-03-24 | Okiセミコンダクタ株式会社 | 同期型dramのデータ書込方法 |
WO2005094387A2 (en) | 2004-04-03 | 2005-10-13 | Merial Limited | Method and apparatus for automatic jet injection of bird eggs |
ES2716874T3 (es) | 2005-03-23 | 2019-06-17 | Genmab As | Anticuerpos contra cd38 para el tratamiento del mieloma múltiple |
US7545176B2 (en) * | 2007-10-25 | 2009-06-09 | International Business Machines Corporation | Energy-saving circuit and method using charge equalization across complementary nodes |
EP2612868B1 (en) | 2007-11-01 | 2018-08-15 | Astellas Pharma Inc. | Immunosuppressive polypeptides and nucleic acids |
US7800959B2 (en) * | 2008-09-19 | 2010-09-21 | Freescale Semiconductor, Inc. | Memory having self-timed bit line boost circuit and method therefor |
UA109633C2 (uk) | 2008-12-09 | 2015-09-25 | Антитіло людини проти тканинного фактора | |
US8120975B2 (en) * | 2009-01-29 | 2012-02-21 | Freescale Semiconductor, Inc. | Memory having negative voltage write assist circuit and method therefor |
CN103003307B (zh) | 2010-03-10 | 2017-08-11 | 根马布股份公司 | 抗c‑MEt的单克隆抗体 |
CN103153339B (zh) | 2010-05-27 | 2021-05-04 | 根马布股份公司 | 针对her2表位的单克隆抗体 |
CA3051311A1 (en) | 2010-05-27 | 2011-12-01 | Genmab A/S | Monoclonal antibodies against her2 |
EP2580243B1 (en) | 2010-06-09 | 2019-10-16 | Genmab A/S | Antibodies against human cd38 |
BR112012031727B1 (pt) | 2010-06-15 | 2022-03-29 | Genmab A/S | Conjugado de droga-anticorpo, composição farmacêutica, e, uso do conjugado de droga- anticorpo |
WO2012136552A1 (en) | 2011-04-08 | 2012-10-11 | H. Lundbeck A/S | ANTIBODIES SPECIFIC TO PYROGLUTAMATED Αβ |
JP2014514314A (ja) | 2011-04-20 | 2014-06-19 | ゲンマブ エー/エス | Her2およびcd3に対する二重特異性抗体 |
CN103796678B (zh) | 2011-04-20 | 2018-02-27 | 健玛保 | 针对her2的双特异性抗体 |
AU2012328322A1 (en) | 2011-10-27 | 2014-06-12 | Genmab A/S | Production of heterodimeric proteins |
CN104736174B (zh) | 2012-07-06 | 2019-06-14 | 根马布私人有限公司 | 具有三重突变的二聚体蛋白质 |
US8817562B2 (en) * | 2012-07-31 | 2014-08-26 | Freescale Semiconductor, Inc. | Devices and methods for controlling memory cell pre-charge operations |
ES2752190T3 (es) | 2012-09-14 | 2020-04-03 | Us Health | Proteína Brachyury, vectores adenovirales que codifican proteína Brachyury y su uso |
US9842631B2 (en) * | 2012-12-14 | 2017-12-12 | Nvidia Corporation | Mitigating external influences on long signal lines |
TWI682941B (zh) | 2013-02-01 | 2020-01-21 | 美商再生元醫藥公司 | 含嵌合恆定區之抗體 |
US9353163B2 (en) | 2013-03-14 | 2016-05-31 | Regeneron Pharmaceuticals, Inc. | Apelin fusion proteins and uses thereof |
SG10201800982QA (en) | 2013-07-05 | 2018-03-28 | Genmab As | Humanized or chimeric cd3 antibodies |
HUE039551T2 (hu) | 2013-10-11 | 2019-01-28 | Regeneron Pharma | Metabolikusan optimalizált sejttenyészet |
WO2016007414A1 (en) | 2014-07-08 | 2016-01-14 | New York University | Tau imaging ligands and their uses in the diagnosis and treatment of tauopathy |
AU2015286569B2 (en) | 2014-07-11 | 2021-04-15 | Genmab A/S | Antibodies binding AXL |
AR102333A1 (es) | 2014-08-19 | 2017-02-22 | Regeneron Pharma | Selectividad eficiente de proteínas recombinadas |
ES2939555T3 (es) | 2014-11-14 | 2023-04-24 | Regeneron Pharma | Método para generar anticuerpos de alta afinidad |
GB201503453D0 (en) | 2015-03-01 | 2015-04-15 | Jain Arjun | Endothelin-1"sponge" |
EP3319993B1 (en) | 2015-07-10 | 2020-01-15 | Genmab A/S | Axl-specific antibody-drug conjugates for cancer treatment |
GB201512215D0 (en) | 2015-07-13 | 2015-08-19 | Lundbeck & Co As H | Agents,uses and methods |
JO3711B1 (ar) | 2015-07-13 | 2021-01-31 | H Lundbeck As | أجسام مضادة محددة لبروتين تاو وطرق استعمالها |
CN108289940B (zh) | 2015-08-03 | 2023-01-13 | 美国卫生和人力服务部 | Brachyury缺失突变体、编码brachyury缺失突变体的非酵母载体及其用途 |
US10358503B2 (en) | 2015-08-13 | 2019-07-23 | New York University | Antibody-based molecules selective for the {P}Ser404 epitope of Tau and their uses in the diagnosis and treatment of tauopathy |
JP6913078B2 (ja) | 2015-08-13 | 2021-08-04 | ニューヨーク・ユニバーシティ | タウの短縮型Asp421エピトープに特異的な、抗体を基にした分子、ならびにタウ異常症の診断および治療におけるそれらの使用 |
EP3464332A1 (en) | 2016-05-26 | 2019-04-10 | University College Cork - National University of Ireland, Cork | Methods for increasing proliferation of mammalian cells |
WO2017203051A1 (en) | 2016-05-26 | 2017-11-30 | University College Cork - National University Of Ireland, Cork | An engineered gram positive bacterium |
US9779802B1 (en) * | 2016-06-30 | 2017-10-03 | National Tsing Hua University | Memory apparatus and write failure responsive negative bitline voltage write assist circuit thereof |
GEP20217222B (en) | 2016-07-12 | 2021-02-10 | Lundbeck A/S H | Antibodies specific for hyperphosphorylated tau and methods of use thereof |
BR112019000512A2 (pt) | 2016-07-14 | 2019-04-24 | Genmab A/S | anticorpo, ácido nucleico, vetor de expressão, célula hospedeira, composição, métodos de tratamento de uma doença, para produzir um anticorpo biespecífico e para detectar se a reticulação entre as células que expressam cd40 e cd137 ocorre em uma amostra, uso de um anticorpo multiespecífico, e, kit |
MA47019A (fr) | 2016-12-16 | 2021-04-21 | H Lundbeck As | Agents, utilisations et procédés |
MA47205A (fr) | 2017-01-04 | 2019-11-13 | H Lundbeck As | Anticorps spécifiques de la protéine tau hyperphosphorylée pour traiter des maladies oculaires |
EP3592769B1 (en) | 2017-03-09 | 2024-05-08 | Genmab A/S | Antibodies against pd-l1 |
CA3057907A1 (en) | 2017-03-31 | 2018-10-04 | Genmab Holding B.V. | Bispecific anti-cd37 antibodies, monoclonal anti-cd37 antibodies and methods of use thereof |
EP3624895A1 (en) | 2017-05-09 | 2020-03-25 | The U.S.A. as represented by the Secretary, Department of Health and Human Services | Combination pdl1 and tgf-beta blockade in patients with hpv+ malignancies |
CN111328335A (zh) | 2017-06-07 | 2020-06-23 | 根马布私人有限公司 | 基于突变igg六聚体的治疗性抗体 |
US10894833B2 (en) | 2017-07-20 | 2021-01-19 | H. Lundbeck A/S | Agents, uses and methods for treatment |
SG11202000198QA (en) | 2017-08-04 | 2020-02-27 | Genmab As | Binding agents binding to pd-l1 and cd137 and use thereof |
US11833178B2 (en) | 2017-08-25 | 2023-12-05 | University College Cork—National University of Ireland, Cork | Bifidobacterium longum for treating obesity and weight management |
WO2019102018A2 (en) | 2017-11-24 | 2019-05-31 | University College Cork, National University Of Ireland, Cork | A composition comprising a cohort of bacteria |
BR112020018490A2 (pt) | 2018-03-12 | 2020-12-29 | Genmab A/S | Anticorpo, imunoconjugado ou conjugado de anticorpo-fármaco, construção de ácido nucléico, vetor de expressão, célula, composição, composição farmacêutica, anticorpo, método, método para produzir um anticorpo, kit de partes, e, anticorpo anti-idiotípico |
WO2019243636A1 (en) | 2018-06-22 | 2019-12-26 | Genmab Holding B.V. | Anti-cd37 antibodies and anti-cd20 antibodies, compositions and methods of use thereof |
JP2021526845A (ja) | 2018-07-13 | 2021-10-11 | ゲンマブ エー/エス | Cd38抗体を使用したトロゴサイトーシスを介した治療 |
PE20211858A1 (es) | 2018-07-13 | 2021-09-21 | Genmab As | Variantes de anticuerpos anti-cd38 y sus usos |
EP3604507A1 (en) | 2018-07-30 | 2020-02-05 | University College Cork-National University of Ireland, Cork | An omega-transaminase enzyme |
KR20210116429A (ko) | 2018-10-04 | 2021-09-27 | 젠맵 홀딩 비.브이. | 이중특이적 항-cd37 항체를 포함하는 제약 조성물 |
AU2020334196A1 (en) | 2019-08-20 | 2022-03-03 | Nuritas Limited | Peptides for treating muscle atrophy |
EP3783012A1 (en) | 2019-08-20 | 2021-02-24 | Nuritas Limited | An antimicrobial peptide |
BR112022007047A2 (pt) | 2019-10-22 | 2022-07-05 | Nuritas Ltd | Tratamento de doença hepática gordurosa não alcoólica |
AR121599A1 (es) | 2020-03-18 | 2022-06-22 | Genmab As | Anticuerpos |
CA3190349A1 (en) | 2020-09-10 | 2022-03-17 | Brian Elliott | Bispecific antibodies against cd3 and cd20 for treating chronic lymphocytic leukemia |
IL301085A (en) | 2020-09-10 | 2023-05-01 | Genmab As | A bispecific antibody against CD3 and CD20 in combination therapy for the treatment of diffuse large B-cell lymphoma |
CA3193914A1 (en) | 2020-10-02 | 2022-04-07 | Louise KOOPMAN | Antibodies capable of binding to ror2 and bispecific antibodies binding to ror2 and cd3 |
BR112023011689A2 (pt) | 2020-12-23 | 2023-10-31 | Regeneron Pharma | Método para obter uma célula produtora de anticorpos, anticorpo, e, célula hospedeira de mamífero |
WO2022148414A1 (zh) | 2021-01-08 | 2022-07-14 | 北京韩美药品有限公司 | 特异性结合pd-l1的抗体及其抗原结合片段 |
KR20230129484A (ko) | 2021-01-08 | 2023-09-08 | 베이징 한미 파마슈티컬 컴퍼니 리미티드 | 4-1bb와 특이적으로 결합하는 항체 및 그 항원 결합단편 |
WO2022148412A1 (zh) | 2021-01-08 | 2022-07-14 | 北京韩美药品有限公司 | 特异性结合cd47的抗体及其抗原结合片段 |
CA3210971A1 (en) | 2021-03-12 | 2022-09-15 | Bart-Jan DE KREUK | Non-activating antibody variants |
EP4070670A1 (en) | 2021-04-08 | 2022-10-12 | University College Cork-National University of Ireland Cork | Lacticaseibacillus paracasei em025-11 and uses thereof |
AU2022259536A1 (en) | 2021-04-14 | 2023-11-09 | University College Cork - National University Of Ireland, Cork | Treatment of cerebrovascular events and neurological disorders |
CA3214579A1 (en) | 2021-04-14 | 2022-10-20 | Tom Moore | Psg1 for use in the treatment of osteoarthritis |
EP4367134A1 (en) | 2021-07-05 | 2024-05-15 | Regeneron Pharmaceuticals, Inc. | Utilization of antibodies to shape antibody responses to an antigen |
AR127743A1 (es) | 2021-09-06 | 2024-02-28 | Genmab Bv | Anticuerpos capaces de unirse a cd27, variantes y usos de los mismos |
TW202330610A (zh) | 2021-10-08 | 2023-08-01 | 丹麥商珍美寶股份有限公司 | 結合至cd30及cd3之抗體 |
US20230349919A1 (en) | 2022-03-15 | 2023-11-02 | Regeneron Pharmaceuticals, Inc. | Methods Of Mapping Antigen Specificity To Antibody-Secreting Cells |
WO2024078729A1 (en) | 2022-10-14 | 2024-04-18 | University College Cork - National University Of Ireland, Cork | Placenta expressed proteins for use in the treatment of tendon injury |
WO2024102948A1 (en) | 2022-11-11 | 2024-05-16 | Celgene Corporation | Fc receptor-homolog 5 (fcrh5) specific binding molecules and bispecific t-cell engaging antibodies including same and related methods |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05128865A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | パルス発生回路 |
JPH0620475A (ja) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | 半導体記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
US5579256A (en) * | 1988-11-01 | 1996-11-26 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US4996671A (en) * | 1989-02-18 | 1991-02-26 | Sony Corporation | Semiconductor memory device |
KR920010345B1 (ko) * | 1990-06-30 | 1992-11-27 | 삼성전자 주식회사 | 선충전수단을 구비한 라이트 드라이버(write driver) |
JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-11-03 KR KR1019950039616A patent/KR970029803A/ko not_active Application Discontinuation
-
1996
- 1996-10-23 TW TW085113014A patent/TW329529B/zh not_active IP Right Cessation
- 1996-11-01 EP EP96307949A patent/EP0774757B1/en not_active Expired - Lifetime
- 1996-11-01 DE DE69630858T patent/DE69630858T2/de not_active Expired - Fee Related
- 1996-11-04 US US08/743,021 patent/US5973972A/en not_active Expired - Lifetime
- 1996-11-05 JP JP8292320A patent/JPH09167492A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05128865A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | パルス発生回路 |
JPH0620475A (ja) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | 半導体記憶装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016115376A (ja) * | 2014-12-11 | 2016-06-23 | 株式会社ソシオネクスト | ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 |
CN108242247A (zh) * | 2016-12-27 | 2018-07-03 | 拉碧斯半导体株式会社 | 半导体存储器 |
CN108242247B (zh) * | 2016-12-27 | 2023-06-30 | 拉碧斯半导体株式会社 | 半导体存储器 |
Also Published As
Publication number | Publication date |
---|---|
US5973972A (en) | 1999-10-26 |
TW329529B (en) | 1998-04-11 |
DE69630858D1 (de) | 2004-01-08 |
EP0774757A2 (en) | 1997-05-21 |
DE69630858T2 (de) | 2004-11-04 |
EP0774757A3 (en) | 1999-05-26 |
KR970029803A (ko) | 1997-06-26 |
EP0774757B1 (en) | 2003-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH09167492A (ja) | 半導体メモリ装置のプリチャージ回路 | |
JP3903674B2 (ja) | 半導体メモリ装置 | |
JP2771130B2 (ja) | セルフ リフレッシュ可能なデュアル ポート動的camセル及びリフレッシュ装置 | |
KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
JP3209485B2 (ja) | 自動プリチャージ機能を有する同期式メモリ装置 | |
JP3894273B2 (ja) | 同期式メモリ装置 | |
KR20010011521A (ko) | 센스앰프 구동회로 | |
JP4031102B2 (ja) | 同期式半導体メモリ装置のカラム選択ライン制御回路 | |
JP3259764B2 (ja) | 半導体記憶装置 | |
US20080062792A1 (en) | Memory device and method for precharging a memory device | |
US7535777B2 (en) | Driving signal generator for bit line sense amplifier driver | |
JP2828963B2 (ja) | 半導体メモリ装置のデータ出力制御回路 | |
JPH09167486A (ja) | メモリ装置 | |
US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
JPH09106680A (ja) | 半導体メモリ装置 | |
JPH07192472A (ja) | 半導体記憶装置 | |
US7054210B2 (en) | Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same | |
JP2979185B2 (ja) | ブロックライト制御機能を有するシンクロナスグラフィックram | |
US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
JPH09219090A (ja) | 順次アクセス用メモリ装置 | |
JPH0660663A (ja) | 半導体記憶装置 | |
JPH09282881A (ja) | アドレス遷移感知器を用いた半導体メモリ装置の書込み経路制御方法 | |
JP2983750B2 (ja) | 半導体記憶装置 | |
JPH0863962A (ja) | 記憶装置及び半導体記憶装置 | |
JP3369706B2 (ja) | 半導体記憶装置 |