JPH0620475A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0620475A JPH0620475A JP4176371A JP17637192A JPH0620475A JP H0620475 A JPH0620475 A JP H0620475A JP 4176371 A JP4176371 A JP 4176371A JP 17637192 A JP17637192 A JP 17637192A JP H0620475 A JPH0620475 A JP H0620475A
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- JP
- Japan
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- write
- bit line
- circuit
- memory device
- semiconductor memory
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Abstract
(57)【要約】
【構成】半導体記憶装置において、ライトイネ−ブル信
号及びデ−タ入力の変化を検知するデ−タ変化検知回路
出力されるパルス信号によって、メモリセルへのデ−タ
の書き込み終了後、ビット線負荷及び書き込みデ−タ線
負荷をオンさせビット線をＨＩＧＨ−ＨＩＧＨとする。 【効果】書き込み終了後に書き込みビット線負荷及び書
き込みデ−タ線によるビット線プリチャ−ジを高速にす
ることができるため、良好なリカバリタイムを得ること
ができ、高速な書き込み動作を行う事ができる。
号及びデ−タ入力の変化を検知するデ−タ変化検知回路
出力されるパルス信号によって、メモリセルへのデ−タ
の書き込み終了後、ビット線負荷及び書き込みデ−タ線
負荷をオンさせビット線をＨＩＧＨ−ＨＩＧＨとする。 【効果】書き込み終了後に書き込みビット線負荷及び書
き込みデ−タ線によるビット線プリチャ−ジを高速にす
ることができるため、良好なリカバリタイムを得ること
ができ、高速な書き込み動作を行う事ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に高速で動作する半導体記憶装置に関
する。
るものであり、特に高速で動作する半導体記憶装置に関
する。
【０００２】
【従来の技術】従来の半導体記憶装置のブロック図を図
３に示す。１はメモリセル、２は相補なビット線、３は
ワ−ド線、４はカラムゲ−ト、５はカラム選択線、６は
ビット線負荷、７は書き込み回路、８は書き込みデ−タ
線、９は外部デ−タ入力信号端子、１０は外部ライトイ
ネ−ブル信号端子、１１は書き込みデ−タ入力バッファ
回路、１２は書き込み制御回路、１３はデ−タ変化検出
回路、１４は制御パルス発生回路、１５はワ−ド線駆動
回路、１６はビット線負荷駆動回路である。
３に示す。１はメモリセル、２は相補なビット線、３は
ワ−ド線、４はカラムゲ−ト、５はカラム選択線、６は
ビット線負荷、７は書き込み回路、８は書き込みデ−タ
線、９は外部デ−タ入力信号端子、１０は外部ライトイ
ネ−ブル信号端子、１１は書き込みデ−タ入力バッファ
回路、１２は書き込み制御回路、１３はデ−タ変化検出
回路、１４は制御パルス発生回路、１５はワ−ド線駆動
回路、１６はビット線負荷駆動回路である。
【０００３】書き込み動作について説明する。半導体記
憶装置への書き込みは１０の外部ライトイネ−ブル信号
がＨＩＧＨからＬＯＷレベルに立ち下げた時、または９
の外部デ−タ入力信号が変化した時に行なわれ、１３の
デ−タ変化検出回路においてこれらの信号の変化を検知
し、１４の制御パルス発生回路において制御パルス信号
を作り、ある一定時間だけ書き込み動作を行い書き込み
動作終了後、すなはち制御パルス信号が切れることによ
り、１５のワ−ド線駆動回路はワ−ド線の強制的な立ち
下げを行い、半導体記憶装置を待機状態と同様にしてい
た。また書き込みサイクル時は、１２の書き込み制御回
路により制御されたビット線負荷駆動回路によりビット
線負荷および書き込み回路の非活性化を行い、書き込み
によるＤＣ的な電流を無くしていた。
憶装置への書き込みは１０の外部ライトイネ−ブル信号
がＨＩＧＨからＬＯＷレベルに立ち下げた時、または９
の外部デ−タ入力信号が変化した時に行なわれ、１３の
デ−タ変化検出回路においてこれらの信号の変化を検知
し、１４の制御パルス発生回路において制御パルス信号
を作り、ある一定時間だけ書き込み動作を行い書き込み
動作終了後、すなはち制御パルス信号が切れることによ
り、１５のワ−ド線駆動回路はワ−ド線の強制的な立ち
下げを行い、半導体記憶装置を待機状態と同様にしてい
た。また書き込みサイクル時は、１２の書き込み制御回
路により制御されたビット線負荷駆動回路によりビット
線負荷および書き込み回路の非活性化を行い、書き込み
によるＤＣ的な電流を無くしていた。
【０００４】
【発明が解決しようとする課題】上記の従来半導体記憶
装置では，書き込みサイクル時には書き込み回路により
制御されたビット線負荷をオフとさせることにより、書
き込み回路とビット線負荷とのデ−タ衝突を避けること
により電流を低減させ、またＬＯＷ書き込みデ−タの電
位を接地電位まで下げることができるために、書き込み
特性すなわちメモリセルへの書き込み時間の短縮が図れ
高速な書き込み動作としていた。しかし書き込み動作終
了後も引きつずきビット線負荷はオフ状態となってお
り、書き込みデ−タ線およびビット線は書き込みデ−タ
が保持されたままであり、次のサイクルが開始されて、
始めてビット線負荷がオン状態となりビット線のプリチ
ャ−ジが始まっていた。これによりビット線を接地レベ
ルから所定のレベルまで電位を引き上げるためのプリチ
ャ−ジ時間が長くなり、これによりライトリカバリタイ
ムが長くなるという課題があった。
装置では，書き込みサイクル時には書き込み回路により
制御されたビット線負荷をオフとさせることにより、書
き込み回路とビット線負荷とのデ−タ衝突を避けること
により電流を低減させ、またＬＯＷ書き込みデ−タの電
位を接地電位まで下げることができるために、書き込み
特性すなわちメモリセルへの書き込み時間の短縮が図れ
高速な書き込み動作としていた。しかし書き込み動作終
了後も引きつずきビット線負荷はオフ状態となってお
り、書き込みデ−タ線およびビット線は書き込みデ−タ
が保持されたままであり、次のサイクルが開始されて、
始めてビット線負荷がオン状態となりビット線のプリチ
ャ−ジが始まっていた。これによりビット線を接地レベ
ルから所定のレベルまで電位を引き上げるためのプリチ
ャ−ジ時間が長くなり、これによりライトリカバリタイ
ムが長くなるという課題があった。
【０００５】本発明は、この様な問題を解決するもの
で、その目的とするところは、メモリセルへの書き込み
が終了した状態からビット線のプリチャ−ジを高速に行
うことができ、良好なライトリカバリタイムを得ること
により、高速な動作を可能にした半導体記憶装置を提供
することにある。
で、その目的とするところは、メモリセルへの書き込み
が終了した状態からビット線のプリチャ−ジを高速に行
うことができ、良好なライトリカバリタイムを得ること
により、高速な動作を可能にした半導体記憶装置を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルに接続された一対のビット線と、一対の
ビット線にカラムゲ−トを介して接続された一対の書き
込みデ−タ線と、外部ライトイネ−ブル信号または外部
デ−タ入力信号が変化したことを検出するデ−タ変化検
出回路と、デ−タ変化検出回路の出力により一定時間書
き込み動作可能とし、書き込み終了後は半導体記憶装置
が待機状態と同様とする制御パルス信号発生回路とを具
備した半導体記憶装置において、ビット線に接続され、
制御パルス信号発生回路から出力された第一の制御信号
により制御されたビット線負荷と、書き込みデ−タ線に
接続され、制御パルス信号発生回路から出力された第二
の制御信号により制御された書き込みデ−タ線負荷と、
一対のビット線間および書き込みデ−タ線間を短絡する
ための制御パルス信号発生回路から出力された第三の制
御信号により制御された回路とを具備したことを特徴と
する。
は、メモリセルに接続された一対のビット線と、一対の
ビット線にカラムゲ−トを介して接続された一対の書き
込みデ−タ線と、外部ライトイネ−ブル信号または外部
デ−タ入力信号が変化したことを検出するデ−タ変化検
出回路と、デ−タ変化検出回路の出力により一定時間書
き込み動作可能とし、書き込み終了後は半導体記憶装置
が待機状態と同様とする制御パルス信号発生回路とを具
備した半導体記憶装置において、ビット線に接続され、
制御パルス信号発生回路から出力された第一の制御信号
により制御されたビット線負荷と、書き込みデ−タ線に
接続され、制御パルス信号発生回路から出力された第二
の制御信号により制御された書き込みデ−タ線負荷と、
一対のビット線間および書き込みデ−タ線間を短絡する
ための制御パルス信号発生回路から出力された第三の制
御信号により制御された回路とを具備したことを特徴と
する。
【０００７】
【作用】上記手段によれば、内部書き込みイネ−ブル信
号により制御され書き込み終了後にワ−ド線が立ち下が
りメモリセルにデ−タが書き込まれない状態とし、書き
込みビット線負荷をオンにし、かつ書き込みデ−タ線負
荷をオンさせることにより選択されているビット線対に
書き込みデ−タ線からビット線の電位を引き上げること
ができる。更にビット線間および書き込みデ−タ線間を
短絡することにより、より高速にＬＯＷレベルを引き上
げる事が出来、ビット線対をＨＩＧＨ−ＨＩＧＨ書き込
みという状態にする。このことにより次のサイクルでビ
ット線負荷のみでビット線をプリチャ−ジする場合に比
べ、より駆動能力のあるトランジスタでプリチャ−ジす
ることができ高速にＨＩＧＨ−ＨＩＧＨ状態にすること
ができ、次のサイクルでのアクセス動作が高速にするこ
とができる。
号により制御され書き込み終了後にワ−ド線が立ち下が
りメモリセルにデ−タが書き込まれない状態とし、書き
込みビット線負荷をオンにし、かつ書き込みデ−タ線負
荷をオンさせることにより選択されているビット線対に
書き込みデ−タ線からビット線の電位を引き上げること
ができる。更にビット線間および書き込みデ−タ線間を
短絡することにより、より高速にＬＯＷレベルを引き上
げる事が出来、ビット線対をＨＩＧＨ−ＨＩＧＨ書き込
みという状態にする。このことにより次のサイクルでビ
ット線負荷のみでビット線をプリチャ−ジする場合に比
べ、より駆動能力のあるトランジスタでプリチャ−ジす
ることができ高速にＨＩＧＨ−ＨＩＧＨ状態にすること
ができ、次のサイクルでのアクセス動作が高速にするこ
とができる。
【０００８】
【実施例】以下に本発明について，実施例に基いて説明
する。図１は，本発明の第１の実施例を示す半導体記憶
装置のブロック図である。１はメモリセル、２は相補な
ビット線、３はワ−ド線、４はカラムゲ−ト、５はカラ
ム選択線、６はビット線負荷、７は書き込み回路、８は
書き込みデ−タ線、９は外部デ−タ入力信号端子、１０
は外部ライトイネ−ブル信号端子、１１は書き込みデ−
タ入力バッファ回路、１２は書き込み制御回路、１３は
デ−タ変化検出回路、１４はパルス発生回路、１５はワ
−ド線駆動回路、１６はビット線負荷駆動回路、１７は
ライト時ビット線負荷、１８は書き込みデ−タ線負荷、
１９はビット線対短絡回路、２０は書き込みデ−タ線対
短絡回路である。
する。図１は，本発明の第１の実施例を示す半導体記憶
装置のブロック図である。１はメモリセル、２は相補な
ビット線、３はワ−ド線、４はカラムゲ−ト、５はカラ
ム選択線、６はビット線負荷、７は書き込み回路、８は
書き込みデ−タ線、９は外部デ−タ入力信号端子、１０
は外部ライトイネ−ブル信号端子、１１は書き込みデ−
タ入力バッファ回路、１２は書き込み制御回路、１３は
デ−タ変化検出回路、１４はパルス発生回路、１５はワ
−ド線駆動回路、１６はビット線負荷駆動回路、１７は
ライト時ビット線負荷、１８は書き込みデ−タ線負荷、
１９はビット線対短絡回路、２０は書き込みデ−タ線対
短絡回路である。
【０００９】書き込み動作について説明する。半導体記
憶装置への書き込みは１０の外部ライトイネ−ブル信号
（図２のタイミング波形では／ＷＥとしている）がＨＩ
ＧＨからＬＯＷレベルに立ち下げた時、または９の外部
デ−タ入力信号（図２ではＤＩＮ）が変化した時に行な
われる。１３のデ−タ変化検出回路においてはこれらの
信号の変化を検知し、デ−タ変化検出回路出力（図２で
はＤＴＤ）は、１４の制御パルス発生回路に接続されて
おり、制御パルス発生回路において第一の制御信号（図
２ではＷＥＩＮ）を作り、ある一定時間だけ書き込み動
作を行い書き込み動作終了後、すなはち制御信号がオフ
になることにより、１５のワ−ド線駆動回路はワ−ド線
（図２ではＷＬ）の強制的な立ち下げを行い、メモリセ
ルへの書き込みをやめ、また１２の書き込み制御回路に
より制御された１６のビット線負荷駆動回路により６の
ビット線負荷および７の書き込み回路の非活性化を行
い、半導体記憶装置を待機状態と同様にしている。書き
込みサイクル時は、１２の書き込み制御回路により制御
された１６のビット線負荷駆動回路により６のビット線
負荷および７の書き込み回路の非活性化を行い、６のビ
ット線負荷と１のメモリセル間でのＤＣ的な電流を無く
し、かつ６のビット線負荷と７の書き込み回路内の書き
込みアンプ（書き込みデ−タ線駆動トランジスタ）回路
との間のＤＣ的な電流を無くしている。ここまでの動作
は従来の回路の動作と同一である。
憶装置への書き込みは１０の外部ライトイネ−ブル信号
（図２のタイミング波形では／ＷＥとしている）がＨＩ
ＧＨからＬＯＷレベルに立ち下げた時、または９の外部
デ−タ入力信号（図２ではＤＩＮ）が変化した時に行な
われる。１３のデ−タ変化検出回路においてはこれらの
信号の変化を検知し、デ−タ変化検出回路出力（図２で
はＤＴＤ）は、１４の制御パルス発生回路に接続されて
おり、制御パルス発生回路において第一の制御信号（図
２ではＷＥＩＮ）を作り、ある一定時間だけ書き込み動
作を行い書き込み動作終了後、すなはち制御信号がオフ
になることにより、１５のワ−ド線駆動回路はワ−ド線
（図２ではＷＬ）の強制的な立ち下げを行い、メモリセ
ルへの書き込みをやめ、また１２の書き込み制御回路に
より制御された１６のビット線負荷駆動回路により６の
ビット線負荷および７の書き込み回路の非活性化を行
い、半導体記憶装置を待機状態と同様にしている。書き
込みサイクル時は、１２の書き込み制御回路により制御
された１６のビット線負荷駆動回路により６のビット線
負荷および７の書き込み回路の非活性化を行い、６のビ
ット線負荷と１のメモリセル間でのＤＣ的な電流を無く
し、かつ６のビット線負荷と７の書き込み回路内の書き
込みアンプ（書き込みデ−タ線駆動トランジスタ）回路
との間のＤＣ的な電流を無くしている。ここまでの動作
は従来の回路の動作と同一である。
【００１０】制御パルス発生回路より出力された第一の
制御信号は書き込み終了後にワ−ド線が立ち下がり１の
メモリセルにデ−タが書き込まれない状態とし、制御パ
ルス発生回路より出力された第二の制御信号に制御され
た１６のビット線負荷駆動回路の書き込みビット線負荷
駆動出力により、１７の書き込みビット線負荷をオンに
し、かつ制御パルス発生回路より出力された第三の制御
信号により１８の書き込みデ−タ線負荷をオンさせるこ
とにより、選択されているビット線対に８の書き込みデ
−タ線から２のビット線（図２ではＢＬ）対の電位を引
き上げることができる。更に制御パルス発生回路より出
力された第四の制御信号が１９のビット線短絡回路によ
り２のビット線間および２０の書き込みデ−タ線短絡回
路により８の書き込みデ−タ線間を短絡することによ
り、双方の書き込みデ−タ線及びビット線からプリチャ
−ジすることにより、高速にビット線のＬＯＷレベルを
引き上げる事が出来、ビット線対をＨＩＧＨ−ＨＩＧＨ
書き込みという状態にする。このことにより次のサイク
ルで６のビット線負荷のみでビット線をプリチャ−ジす
る場合に比べ、より駆動能力のあるトランジスタで２の
ビット線をプリチャ−ジすることができ高速にＨＩＧＨ
−ＨＩＧＨ状態にすることができる。これによりビット
線のＬＯＷレベルが引き上がるまでワ−ド線の立ち上げ
のタイミングを遅らせる必要が無くなるために、ワ−ド
線の立ち上げのタイミングを速くすることができ、次の
サイクルでのアクセス動作が高速にすることができ、か
つ良好なライトリカバリタイムを得ることができる。
制御信号は書き込み終了後にワ−ド線が立ち下がり１の
メモリセルにデ−タが書き込まれない状態とし、制御パ
ルス発生回路より出力された第二の制御信号に制御され
た１６のビット線負荷駆動回路の書き込みビット線負荷
駆動出力により、１７の書き込みビット線負荷をオンに
し、かつ制御パルス発生回路より出力された第三の制御
信号により１８の書き込みデ−タ線負荷をオンさせるこ
とにより、選択されているビット線対に８の書き込みデ
−タ線から２のビット線（図２ではＢＬ）対の電位を引
き上げることができる。更に制御パルス発生回路より出
力された第四の制御信号が１９のビット線短絡回路によ
り２のビット線間および２０の書き込みデ−タ線短絡回
路により８の書き込みデ−タ線間を短絡することによ
り、双方の書き込みデ−タ線及びビット線からプリチャ
−ジすることにより、高速にビット線のＬＯＷレベルを
引き上げる事が出来、ビット線対をＨＩＧＨ−ＨＩＧＨ
書き込みという状態にする。このことにより次のサイク
ルで６のビット線負荷のみでビット線をプリチャ−ジす
る場合に比べ、より駆動能力のあるトランジスタで２の
ビット線をプリチャ−ジすることができ高速にＨＩＧＨ
−ＨＩＧＨ状態にすることができる。これによりビット
線のＬＯＷレベルが引き上がるまでワ−ド線の立ち上げ
のタイミングを遅らせる必要が無くなるために、ワ−ド
線の立ち上げのタイミングを速くすることができ、次の
サイクルでのアクセス動作が高速にすることができ、か
つ良好なライトリカバリタイムを得ることができる。
【００１１】本発明の実施例では、書き込みビット線負
荷、書き込みデ−タ線負荷、内部ライトイネ−ブル信号
に制御されたビット線短絡回路、書き込みデ−タ線短絡
回路の４つの手段でビット線のＬＯＷレベルを引き上げ
ているが、少なくとも１つの手段でも駆動トタンジスタ
能力を最適化することにより同様な効果を得る事ができ
る。
荷、書き込みデ−タ線負荷、内部ライトイネ−ブル信号
に制御されたビット線短絡回路、書き込みデ−タ線短絡
回路の４つの手段でビット線のＬＯＷレベルを引き上げ
ているが、少なくとも１つの手段でも駆動トタンジスタ
能力を最適化することにより同様な効果を得る事ができ
る。
【００１２】
【発明の効果】以上のように本発明によれば、書き込み
終了後に書き込みビット線負荷および選択されているビ
ット線に書き込みデ−タ線負荷によりＨＩＧＨを書き込
むためにＨＩＧＨ−ＨＩＧＨ書き込みとすること、更に
ビット線および書き込みデ−タ線を短絡することによ
り、ビット線負荷によるビット線プリチャ−ジのみより
駆動能力を高めることができ、良好なリカバリタイムを
得ることができる。このことによりメモリセルへの書き
込みが終了した状態から、ビット線のプリチャ−ジを高
速に行うことができるため、次のサイクルでビット線の
プリチャ−ジに要する必要がなく、高速なアクセスを実
現した半導体記憶装置を提供することができる。
終了後に書き込みビット線負荷および選択されているビ
ット線に書き込みデ−タ線負荷によりＨＩＧＨを書き込
むためにＨＩＧＨ−ＨＩＧＨ書き込みとすること、更に
ビット線および書き込みデ−タ線を短絡することによ
り、ビット線負荷によるビット線プリチャ−ジのみより
駆動能力を高めることができ、良好なリカバリタイムを
得ることができる。このことによりメモリセルへの書き
込みが終了した状態から、ビット線のプリチャ−ジを高
速に行うことができるため、次のサイクルでビット線の
プリチャ−ジに要する必要がなく、高速なアクセスを実
現した半導体記憶装置を提供することができる。
【図１】本発明に係わる半導体記憶装置を示すブロック
図である。
図である。
【図２】本発明の半導体記憶装置における書き込みタイ
ミング波形を示す図である。
ミング波形を示す図である。
【図３】従来の半導体記憶装置を示すブロック図であ
る。
る。
１ ・・・ メモリセル。 ２ ・・・ ビット線。 ３ ・・・ ワ−ド線。 ４ ・・・ カラムゲ−ト。 ５ ・・・ カラム選択線。 ６ ・・・ ビット線負荷。 ７ ・・・ 書き込み回路。 ８ ・・・ 書き込みデータ線。 ９ ・・・ 外部デ−タ入力信号端子。 １０ ・・・ 外部ライトイネ−ブル信号端子。 １１ ・・・ 書き込み入力バッファ回路。 １２ ・・・ 書き込み制御回路。 １３ ・・・ デ−タ変化検出回路。 １４ ・・・ 制御パルス発生回路。 １５ ・・・ ワ−ド線駆動回路。 １６ ・・・ ビット線負荷駆動回路。 １７ ・・・ ライト時ビット線負荷。 １８ ・・・ 書き込みデ−タ線負荷。 １９ ・・・ ビット線対短絡回路。 ２０ ・・・ 書き込み線対短絡回路。
Claims (3)
- 【請求項１】メモリセルに接続された一対のビット線
と、前記一対のビット線にカラムゲ−トを介して接続さ
れた一対の書き込みデ−タ線と、外部ライトイネ−ブル
信号または外部デ−タ入力信号が変化したことを検出す
るデ−タ変化検出回路と、前記デ−タ変化検出回路の出
力により一定時間書き込み動作可能とし、書き込み終了
後は半導体記憶装置が待機状態と同様とする制御パルス
信号発生回路とを具備した半導体記憶装置において、前
記書き込みデ−タ線に接続され、前記制御パルス信号発
生回路から出力された制御信号により制御された書き込
みデ−タ線負荷を具備したことを特徴とする半導体記憶
装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、前記一対のビット線間および書き込みデ−タ線間を
短絡するための前記制御パルス信号発生回路から出力さ
れた制御信号により制御された回路を具備したことを特
徴とする半導体記憶装置。 - 【請求項３】請求項１に記載の半導体記憶装置におい
て、前記ビット線に接続され、前記パルス信号発生回路
から出力された制御信号により制御されたビット線負荷
を具備したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176371A JPH0620475A (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176371A JPH0620475A (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620475A true JPH0620475A (ja) | 1994-01-28 |
Family
ID=16012458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176371A Pending JPH0620475A (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620475A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167492A (ja) * | 1995-11-03 | 1997-06-24 | Samsung Electron Co Ltd | 半導体メモリ装置のプリチャージ回路 |
| US6130846A (en) * | 1998-02-06 | 2000-10-10 | Nec Corporation | Semiconductor memory device |
| KR100492996B1 (ko) * | 1998-01-07 | 2005-09-26 | 삼성전자주식회사 | 내부신호발생기의제어신호발생회로와이를이용한반도체장치 |
-
1992
- 1992-07-03 JP JP4176371A patent/JPH0620475A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167492A (ja) * | 1995-11-03 | 1997-06-24 | Samsung Electron Co Ltd | 半導体メモリ装置のプリチャージ回路 |
| KR100492996B1 (ko) * | 1998-01-07 | 2005-09-26 | 삼성전자주식회사 | 내부신호발생기의제어신호발생회로와이를이용한반도체장치 |
| US6130846A (en) * | 1998-02-06 | 2000-10-10 | Nec Corporation | Semiconductor memory device |
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