KR100492996B1 - 내부신호발생기의제어신호발생회로와이를이용한반도체장치 - Google Patents

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Abstract

본 발명의 제어신호 발생회로는 드라이버(21) 및 제어신호 발생부(23)를 구비한다. 드라이버(21)는 제어신호 CLKDQP2에 응답한다. 제어신호 발생부(23)는 버스트 종료시, 기입 모드시 또는 독출 인터럽트 발생시에 제어신호 CLKDQP2를 "하이" 레벨로 만든다. 제어신호 발생회로(23)는 PCL 발생회로(25) 및 논리 수단(27)을 구비한다. PCL 발생회로(25)는 버스트 종료시 또는 기입 모드시에 출력 신호 PCL을 "로우" 레벨로 한다. 논리 수단(27)은 PCL 신호가 "로우" 레벨로 활성화할 때 또는 독출 인터럽트 발생시에 "하이"로 액티브되는 인터럽트 지시신호 PWR2에 응답하여 제어신호 CLKDQP2를 발생한다. 논리 수단(27)은 구체적으로 노아(NOR) 게이트(29)와 낸드(NAND) 게이트(31)을 구비한다. 노아 게이트(29)에 상기 PCL의 반전신호와 인터럽트 지시신호 PWR2를 입력 신호로 한다. 그리고 낸드 게이트(31)는 노아 게이트(29)의 출력(N30)과 전원 공급 신호 PVCCH를 입력 신호로 한다. PVCCH는 전원 전압의 공급이 안정화되면, "하이" 레벨을 유지한다.

Description

내부 신호 발생기의 제어신호 발생회로와 이를 이용한 반도체 장치{Control signal generating circuit for internal signal generator and semiconductor using the same}
본 발명은 반도체 장치에 관한 것으로서, 특히 내부 신호 발생기를 제어하는 제어신호 발생회로와 이를 이용한 반도체 장치에 관한 것이다.
일반적으로 반도체 장치가 고집적화 및 고속화함에 따라서, 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향으로 수행되고 있다. 특히, 설계적인 측면에서는 회로의 배치 및 배선, 그리고 새로운 개념의 로직을 갖는 회로 구현 등의 방법을 통하여 반도체 장치의 고집적, 저전력, 그리고 고속화를 추구하고 있다. 더욱이 최근에는 노트북이나 휴대용 통신기기 등 밧테리(battery)를 전원으로 하는 제품들의 수요가 증대함에 따라 반도체 칩에서 소모 전류의 최소화가 그 제품을 경쟁력을 결정하는 중요한 요소가 되었다.
외부 클락에 동기되어 동작하는 동기식 DRAM(Synchronous DRAM, 이하 SDRAM이라 함)에는 외부의 칩 세트에서 정보를 수신하는 많은 수의 입력 버퍼들이 있다. 그런데, SDRAM의 각 동작 상태에서 정보를 받아들일 필요가 없는 입력 버퍼들을 디스에이블하는 로직의 적용은 칩의 소모 전류의 최소화를 위하여 필수적이다.
이러한 목적들을 달성하기 위하여 많은 연구들이 수행되었는데, 그 중의 하나가 클락 출력 발생기와 같은 내부 신호 발생기의 사용이다. 현재 대부분의 SDRAM에서는 독출 때에만 데이터 출력을 위한 내부 회로를 동작시키기 위하여 내부 클락 발생기를 적용하고, 그 내부 회로를 위한 외부 클락 버퍼를 별도로 배치한다. 이와 같은 버퍼를 클락 출력 버퍼라 한다.
도 1은 종래의 제어신호 발생회로와 내부 신호 발생기를 나타내는 도면이다. 통상적으로 반도체 장치는 워드라인이 인에이블된 후에는 독출/기입 명령이 모두 가능하다. 그래서 액티브 및 기입 명령을 조합하여 반도체 장치의 뱅크가 액티브되면서 기입 동작이 일어나지 않는 경우에도, 4-입력 낸드 게이트(10)의 출력인 CLKDQP1이 "로우" 레벨이된다. 즉, 기입 모드가 아니면 기입 모드 정보 신호 PWR1은 "로우" 레벨이다. 그리고 로우 액티브시에 래치되는 로우 액티브 래치 정보 신호 PRAL도 "하이" 레벨이다. 그리고 전원 전압의 공급이 안정화되면, 전원 공급 신호 PVCCH도 "하이" 레벨이다. 그리고 데이터의 버스트 길이가 "2"이상인 경우에는 CL1이 "로우" 레벨을 가진다. 따라서 상기 4-입력 낸드 게이트(10)의 출력인 CLKDQP1은 "로우" 레벨이된다. 그러므로 피모스 트랜지스터로 구성된 드라이버(20)는 "턴온"되며 내부 신호 발생기(30)는 동작하게 된다. 이와 같은 제어신호 발생회로는 순수한 독출 동작 이외의 모드에서도 상기 내부 신호 발생기(30)가 동작하게 되므로, 반도체 장치의 소모 전류가 증가하게 되는 문제점이 발생한다.
따라서 본 발명이 이루고자 하는 과제는 액티브 후의 기입 모드와 버스트 종료시 또는 독출 인터럽트 모드에서 내부 신호 발생기의 동작을 차단하는 제어신호 발생회로 및 이를 이용한 반도체 장치를 제공하는 데 있다.
본 발명은 내부 신호 발생기를 가지며, 클락 신호에 동기하는 반도체 장치이다. 본 발명의 반도체 장치는 소정의 제어신호에 응답하여 상기 내부 신호 발생기에 전원 전압을 공급하는 드라이버 및 버스트 종료시, 기입 모드시 또는 독출 인터럽트 발생시에 상기 드라이버의 구동을 차단하는 상기 제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 한다.
바람직하기로는 상기 제어신호 발생회로는 버스트 종료시 또는 기입 모드시에 활성화하는 PCL 신호를 발생하는 PCL 발생회로 및 상기 PCL 신호의 활성화와 독출 인터럽트 발생시에 액티브되는 인터럽트 지시신호에 응답하여 상기 제어신호를 발생하는 논리 수단을 구비하는 것이다.
더욱 바람직하기로는 상기 PCL 발생회로는 제1 조절 신호에 응답하여, 버스트 데이터 독출 모드에서 활성화하는 PCAS 신호를 전송하고 래치하는 전송 래치, 제2 조절 신호에 응답하여 상기 전송 래치의 출력을 전송하는 전송게이트, 상기 전송게이트의 출력을 래치하는 래치, 상기 클락 신호에 응답하는 상기 제1 조절신호 및 기입 모드의 버스트 동작에서 첫 번째 클락 신호에 응답하는 상기 제2 조절 신호를 발생하는 조절신호 발생부 및 버스트 종료시에 상기 PCS 신호를 활성화시키는 버스트 종료 지시부를 구비하는 것이다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 2는 본 발명의 제어신호 발생회로와 내부 신호 발생기를 나타내는 도면이다. 이를 참조하면, 본 발명의 제어신호 발생회로는 드라이버(21) 및 제어신호 발생부(23)를 구비한다. 상기 드라이버(21)는 제어신호 CLKDQP2에 응답한다. 상기 드라이버(21)는 상기 제어신호 CLKDQP2가 "로우" 레벨이 될 때, 내부 신호 발생기(30)에 전원 전압 VCC를 공급한다. 상기 제어신호 발생부(23)는 버스트 종료시, 기입 모드시 또는 독출 인터럽트 발생시에 상기 제어신호 CLKDQP2를 "하이" 레벨로 만든다. 이 때 상기 드라이버(21)의 구동은 차단되어 상기 내부 신호 발생기(30)에 전원 전압 VCC가 공급되지 않는다. 바람직하기로는 본 실시예의 상기 드라이버(21)는 피모스 트랜지스터로 구성하는 것이다.
상기 제어신호 발생부(23)는 PCL 발생회로(25) 및 논리 수단(27)을 구비한다. 상기 PCL 발생회로(25)는 버스트 종료시 또는 기입 모드시에 출력 신호 PCL을 "로우" 레벨로 한다. 상기 논리 수단(27)은 상기 PCL 신호가 "로우" 레벨로 활성화할 때 또는 독출 인터럽트 발생시에 "하이"로 액티브되는 인터럽트 지시신호 PWR2에 응답하여 상기 제어신호 CLKDQP2를 발생한다. 상기 논리 수단(27)은 구체적으로 노아(NOR) 게이트(29)와 낸드(NAND) 게이트(31)을 구비한다. 상기 노아 게이트(29)에 상기 PCL의 반전신호와 인터럽트 지시신호 PWR2를 입력 신호로 한다. 따라서 반도체 장치가 독출 인터럽트 발생시가 아닌 경우에, 상기 PWR2는 "로우" 레벨이다. 따라서 상기 노아 게이트(29)는 독출 인터럽트 발생시가 아닌 경우에, 상기 PCL에 응답하게 된다. 그리고 상기 낸드 게이트(31)는 상기 노아 게이트(29)의 출력(N30)과 전원 공급 신호 PVCCH를 입력 신호로 한다. 상기 PVCCH는 전원 전압의 공급이 안정화되면, "하이" 레벨을 유지한다. 따라서 상기 낸드 게이트(31)는 전원 전압의 공급이 안정화된 후에는 상기 노아 게이트(29)의 출력(N30)에 응답한다.
도 3은 도 2의 PCL 발생회로(25)의 실시예를 나타내는 도면이다. 이를 참조하면, 상기 PCL 발생회로(25)는 전송 래치(31), 전송게이트(33), 래치(35), 조절신호 발생부(37) 및 버스트 종료 지시부(39)를 구비한다. 상기 전송 래치(31)는 제1 조절 신호 CON1에 응답하여, 버스트 데이터 독출 모드에서 활성화하는 PCAS의 관련 신호를 전송하고 래치한다. 상기 제2 조절 신호 CON2에 응답하여 상기 전송 래치(31)의 출력(N32)을 전송한다. 그리고 상기 래치(35)는 상기 전송게이트(33)의 출력(N34)을 래치한다. 상기 조절신호 발생부(37)는 제1 조절 신호 CON1과 제2 조절 신호 CON2를 발생한다. 상기 제1 조절 신호 CON1은 외부 클락 신호 CLK에 응답하여 발생된다. 그리고 상기 제2 조절 신호 CON2는 기입 모드의 버스트 동작에서 첫 번째 클락 신호에 응답하여 발생된다. 상기 버스트 종료 지시부(39)는 버스트 종료시에 상기 PCS 신호를 활성화시킨다.
상기 조절신호 발생부(37)는 구체적으로 제1 조절신호 발생부(41) 및 제2 조절신호 발생부(43)을 구비한다. 상기 제1 조절신호 발생부(41)는 내부 클락 신호 PCLK에 응답하여 상기 제1 조절신호 CON1을 발생한다. 상기 내부 클락 신호 PCLK는 상기 외부 클락 신호 CLK의 상승 단부에 응답하여 발생되는 신호이다.
상기 제2 조절신호 발생부(43)는 기입 모드의 버스트 동작에서 첫 번째 클락에서, 상기 내부 클락 신호 PCLK에 응답하여 상기 제2 조절 신호 CON2를 발생한다. 상기 상기 제2 조절신호 발생부(43)는 구체적으로 NAND 게이트(45)와 NOR 게이트(47)을 구비한다. 상기 NAND 게이트(45)는 액티브 지시신호 PRAL과 내부 클락 신호 PCLK를 입력으로 한다. 상기 액티브 지시신호 PRAL는 반도체 장치가 액티브되면, "하이"로 되는 신호이다. 상기 NOR 게이트(47)는 상기 PCL 신호와 상기 NAND 게이트(45)의 출력(N46)을 입력으로 하여 상기 제2 조절신호 CON2를 발생한다. 따라서 상기 제2 조절신호 CON2는 반도체 장치가 액티브되고 첫 번째 내부 클락 신호 PCLK가 활성화할 때 "하이"로 액티브된다. 이 때 상기 PCL 신호는 상기 전송 래치(31)에 저장된 PCAS의 레벨 "하이"가 된다.
상기 버스트 종료 지시부(39)는 구체적으로 NAND 게이트(49)와 앤모스 트랜지스터(51)을 구비한다. 상기 NAND 게이트는 상기 PVCCH와 버스트 종료 지시신호 LATENCYP의 반전신호를 입력으로 한다. 즉 전원 전압의 공급이 안정화된 상태에서 버스트가 종료되고 일정한 수의 클락이 경과하면, 상기 LATENCYP는 "하이"로 액티브되는 펄스가된다. 이 때 상기 앤모스 트랜지스터(51)는 "턴온"된다. 그러면, 상기 앤모스 트랜지스터(51)의 드레인과 접속되어 있는 상기 래치(35)이 입력에 "로우" 레벨이 전송되어 상기 PCL은 "로우" 레벨이 된다. 본 실시예에서는 레이턴시(latency)가 2인 경우를 가정하여 버스트 종료 후 2 클락이 경과되면, 상기 LATENCYP가 "하이"로 액티브되게 하였다.
도 4는 본 발명의 제어신호 발생회로의 주요단자 및 주요 신호의 타이밍도이다. 여기서는 레이턴시가 "2"이고 버스트 길이가 "4"인 경우를 예로 들어 설명하였다. 외부 클락 신호 CLK의 상승 단부를 감지하여 내부 클락 신호 PCLK가 발생된다. 그리고 로우 스트로브 신호 RASB가 "로우" 액티브되면, 반도체 장치는 액티브 모드가 되고, 이 때 상기 PRAL은 "하이"로 액티브된다. 그리고 반도체 장치가 액티브된 후 2 클락이 경과하면, 독출이 시작되고 상기 PCL은 "하이"로 액티브된다. 그리고 상기 PWR2도 "로우"로 비활성화된다. 그러면, 상기 제어신호 CLKDQP2가 "로우"로 활성화된다. 따라서 상기 드라이버(21)는 "턴온"되어 상기 내부 신호 발생기(30)을 구동한다.
그리고 버스트가 종료된 후 레이턴시 2 클락이 경과하면 , 상기 LATENCYP가 "하이"로 액티브되어 상기 CLKDQP2를 "하이"로 만든다. 따라서 상기 드라이버(21)는 "턴오프"되어 상기 내부 신호 발생기(30)의 구동을 정지한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 제어신호 발생회로는 기입 모드 또는 버스트 종료 등의 경우에 불필요한 내부 신호 발생기의 작동을 방지하여 전력의 소모를 최소화한다.
도 1은 종래의 제어신호 발생회로와 내부 신호 발생기를 나타내는 도면이다.
도 2는 본 발명의 제어신호 발생회로와 내부 신호 발생기를 나타내는 도면이다.
도 3은 도 2의 PCL 발생회로(25)의 실시예를 나타내는 도면이다.
도 4는 본 발명의 제어신호 발생회로의 주요단자 및 주요 신호의 타이밍도이다.

Claims (8)

  1. 내부 신호 발생기를 가지며, 클락 신호에 동기하는 반도체 장치에 있어서,
    제어신호에 응답하여 상기 내부 신호 발생기에 전원 전압을 공급하거나 차단시키는 드라이버; 및
    상기 제어신호를 발생하는 제어신호 발생부를 구비하고,
    상기 제어신호 발생부는,
    버스트 종료시 또는 기입 모드시에 활성화하는 PCL 신호를 생성하는 PCL 발생회로; 및
    상기 PCL 신호의 활성화와 독출 인터럽트 발생시에 액티브되는 인터럽트 지시신호에 응답하여 상기 제어신호를 생성하는 논리 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서, 상기 버스트 종료시, 상기 기입 모드시 또는 상기 독출 인터럽트 발생 시에 발생되는 상기 제어신호에 따라 상기 드라이버에서 상기 내부 신호 발생기로의 전원 공급이 차단되는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 PCL 발생회로는,
    제1 조절 신호에 응답하여, 버스트 데이터 독출 모드에서 활성화하는 PCAS 신호를 전송하고 래치하는 전송 래치;
    제2 조절 신호에 응답하여 상기 전송 래치의 출력을 전송하는 전송게이트;
    상기 전송게이트의 출력을 래치하는 래치;
    상기 클락 신호에 응답하여 상기 제1 조절신호 및 상기 제2 조절 신호를 발생하는 조절신호 발생부; 및
    버스트 종료시에 상기 PCL 신호를 활성화시키는 버스트 종료 지시부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3 항에 있어서, 상기 조절신호 발생부는,
    기입 모드에서 상기 클락 신호에 응답하여 상기 제1 조절신호를 생성하는 제1 조절신호 발생부; 및
    기입 모드의 버스트 동작에서 첫 번째 클락에서, 상기 클락 신호에 응답하여 상기 제2 조절 신호를 생성하는 제2 조절신호 발생부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서, 상기 드라이버는,
    상기 제어신호에 응답하는 피모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
  6. 버스트로 데이터를 출력하고 클락 신호에 동기하는 반도체 장치의 제어신호 발생회로에 있어서,
    제1 조절 신호에 응답하여, 버스트 데이터 독출 모드에서 활성화하는 PCAS 신호를 전송하고 래치하는 전송 래치;
    제2 조절 신호에 응답하여 상기 전송 래치의 출력을 전송하는 전송게이트;
    상기 전송게이트의 출력을 래치하여 래치된 신호를 PCL 신호로서 출력하는 래치;
    기입 모드에서 상기 클락 신호에 응답하여 상기 제1 조절신호를 생성하는 제1 조절신호 발생부;
    기입 모드의 버스트 동작에서 첫 번째 클락에서, 상기 클락 신호에 응답하여 상기 제2 조절 신호를 생성하는 제2 조절신호 발생부; 및
    버스트 종료시에 상기 PCL 신호를 활성화시키는 버스트 종료 지시부를 구비하는 것을 특징으로 하는 반도체 장치의 제어신호 발생회로.
  7. 제6 항에 있어서, 상기 반도체 장치는,
    상기 PCL 신호의 활성화와 독출 인터럽트 발생시에 액티브되는 인터럽트 지시신호에 응답하여 상기 반도체 장치의 제어신호를 생성하는 논리 수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제6 항에 있어서, 상기 제2 조절신호 발생부는
    상기 클락 신호에 응답하는 NAND 게이트; 및
    상기 PCL 신호와 상기 NAND 게이트의 출력을 입력으로 하여 상기 제2 조절신호를 발생하는 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 제어신호 발생회로.
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