KR20050064036A - 클럭신호를 이용한 데이터 스트로브 회로 - Google Patents
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Abstract
Description
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- 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 논리연산하고, 클럭 인에이블 신호와 내부 제어신호에 따라 상기 논리연산 결과를 출력하는 외부입력 처리부;상기 클럭 인에이블 신호에 따라 클럭신호를 출력하는 클럭신호 처리부; 및상기 외부입력 처리부와 상기 클럭신호 처리부의 출력신호를 논리연산하여, 상기 외부입력 처리부와 상기 클럭신호 처리부의 출력신호 중 어느 하나를 선택적으로 내부 데이터 스트로브 신호로 출력하는 스트로브 신호 출력부를 구비하는 클럭신호를 이용한 데이터 스트로브 회로.
- 제 1항에 있어서, 상기 외부입력 처리부는 상기 클럭 인에이블 신호가 비활성화시 상기 내부 제어신호에 따라 상기 논리연산 결과를 출력하며,상기 클럭신호 처리부는 상기 클럭 인에이블 신호가 활성화시 상기 클럭신호를 출력하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
- 제 2항에 있어서, 상기 외부입력 처리부는상기 데이터 스트로브 신호와 상기 기준전압을 비교하는 제 1 비교부;상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전 신호를 비교하는 제 2 비교부; 및상기 클럭 인에이블 신호가 비활성화시, 제 1 내부 제어신호와 제 2 내부 제어신호에 따라 상기 제 1 비교부와 상기 제 2 비교부의 출력신호를 선택적으로 출력하는 선택 출력부를 구비하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
- 제 3항에 있어서, 상기 선택 출력부는상기 클럭 인에이블 신호를 반전시켜 출력하는 신호반전부;상기 신호반전부의 출력신호와 상기 제 1 내부 제어신호에 따라 상기 제 1 비교부의 출력신호를 상기 스트로브 신호 출력부를 출력하는 제 1 선택 출력부; 및상기 신호반전부의 출력신호와 상기 제 2 내부 제어신호에 따라 상기 제 2 비교부의 출력신호를 상기 스트로브 신호 출력부를 출력하는 제 2 선택 출력부를 구비하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
- 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 논리연산하고, 클럭 인에이블 신호가 비활성화시 내부 제어신호에 따라 상기 논리연산 결과를 내부 스트로브 신호로 출력하는 외부입력 처리부; 및상기 클럭 인에이블 신호가 활성화시 클럭신호를 상기 내부 스트로브 신호로 출력하는 클럭신호 처리부를 구비하는 클럭신호를 이용한 데이터 스트로브 회로.
- 제 5항에 있어서, 상기 외부입력 처리부는상기 데이터 스트로브 신호와 기준전압을 비교하는 제 1 비교부;상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전 신호를 비교하는 제 2 비교부; 및상기 클럭 인에이블 신호가 비활성화시, 제 1 내부 제어신호와 제 2 내부 제어신호에 따라 상기 제 1 비교부의 출력신호와 상기 제 2 비교부의 출력신호 중 어느 하나를 선택적으로 전송시켜 상기 내부 스트로브 신호로 출력하는 선택 출력부를 구비하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
- 제 5항 또는 제 6항에 있어서, 상기 클럭신호 처리부는상기 클럭 인에이블 신호에 따라 온/오프 되어 상기 클럭신호를 선택적으로 전송하는 전송게이트인 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030095305A KR100557636B1 (ko) | 2003-12-23 | 2003-12-23 | 클럭신호를 이용한 데이터 스트로브 회로 |
TW093117967A TWI260479B (en) | 2003-12-23 | 2004-06-21 | Data strobe circuit using clock signal |
CN2004100619376A CN1637952B (zh) | 2003-12-23 | 2004-06-29 | 使用时钟信号的数据选通电路 |
US10/879,300 US7053686B2 (en) | 2003-12-23 | 2004-06-30 | Data strobe circuit using clock signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030095305A KR100557636B1 (ko) | 2003-12-23 | 2003-12-23 | 클럭신호를 이용한 데이터 스트로브 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050064036A true KR20050064036A (ko) | 2005-06-29 |
KR100557636B1 KR100557636B1 (ko) | 2006-03-10 |
Family
ID=34675953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030095305A KR100557636B1 (ko) | 2003-12-23 | 2003-12-23 | 클럭신호를 이용한 데이터 스트로브 회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7053686B2 (ko) |
KR (1) | KR100557636B1 (ko) |
CN (1) | CN1637952B (ko) |
TW (1) | TWI260479B (ko) |
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-
2004
- 2004-06-21 TW TW093117967A patent/TWI260479B/zh not_active IP Right Cessation
- 2004-06-29 CN CN2004100619376A patent/CN1637952B/zh active Active
- 2004-06-30 US US10/879,300 patent/US7053686B2/en active Active
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---|---|
TW200521645A (en) | 2005-07-01 |
TWI260479B (en) | 2006-08-21 |
KR100557636B1 (ko) | 2006-03-10 |
US20050134340A1 (en) | 2005-06-23 |
CN1637952B (zh) | 2011-05-04 |
CN1637952A (zh) | 2005-07-13 |
US7053686B2 (en) | 2006-05-30 |
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