CN1637952A - 使用时钟信号的数据选通电路 - Google Patents

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Abstract

本发明公开一种数据选通电路，其配置成响应一时钟信号产生内部选通信号用于锁存数据。使用一时钟信号的数据选通电路包含：一外部输入处理单元、一时钟信号处理单元及一选通信号输出单元。该外部输入处理单元响应一时钟启动信号与一内部控制信号，对一外部施加的数据选通信号与一参考电压上施行一逻辑操作，且输出该逻辑操作的结果。该时钟信号处理单元响应该时钟启动信号，选择性地输出一外部时钟信号。该选通信号输出单元对来自外部输入处理单元与时钟信号处理单元的输出信号施行一逻辑操作，且选择性地输出来自外部输入处理单元与时钟信号处理单元的输出信号中之一作为一内部数据选通信号。

Description

使用时钟信号的数据选通电路
技术领域
本发明关于一种数据选通电路，且特别是关于一种经改进的数据选通电路，用于不是通过由外部施加的一数据选通信号而是通过在一晶片测试中的时钟信号产生一内部选通信号，因而在一晶片状态同时测试大量的芯片。
背景技术
近年来，半导体存储器领域的主要问题已从集成化转移至操作速度。因此，诸如一DDR SDRAM(双倍数据速率同步DRAM)的高速同步存储器及一RAMBUSDRAM已成为半导体存储器领域的新焦点。
相对于外部系统时钟称为同步操作的存储器的一同步存储器，包括一领导目前大量生产DRAM存储器市场的SDRAM。通过使输入/输出操作相对于时钟脉冲的一上升沿同步，SDRAM在每一时钟脉冲施行一次数据存取。然而，诸如DDR SDRAM的高速度同步存储器通过使输入/输出操作相对于一下降沿及一上升沿同步，而在每一时钟脉冲施行二次数据存取。
图1表示用于在一数据输入路径中产生内部数据选通信号的常规数据选通电路的电路图。
图1的常规数据选通电路包含：比较器101与102、NAND门103与104、及一AND门105。比较器101比较一参考电压VREF与一外部施加的数据选通信号LDQS(或UDQS)。比较器102比较该数据选通信号LDQS(或UDQS)与一通过将该信号LDQS(或UDQS)反相获得的信号LDQSB(或UDQSB)。NAND(与非)门103响应一内部控制信号EN_SGL，选择性地从比较器101输出一输出信号。NAND门104响应一内部控制信号EN_DBL，选择性地从比较器102输出一输出信号。AND(与)门105对来自NAND门103与104的输出信号施行一AND(与)操作，且输出一内部选通信号STROBE。在此，数据选通信号LDQS(低DQS)表示具有一来自整个外部施加数据选通信号的一预定低位(bit)的信号。该内部控制信号EN_SGL与EN_DBL用以控制内部选通信号STROBE的产生，因此来自比较器101与102的输出信号中之一可作为内部选通信号STROBE输出，或该内部选通信号STROBE可按输出信号的组合输出。
上述常规数据选通电路需要诸如外部施加的数据选通信号LDQS与LDASB的外部输入信号，用以产生用于数据锁存的内部选通信号STROBE。
然而，当大量存储器器件在多个存储器器件封装前在一晶片状态测试时，可同时测试的接脚(pin)数目取决于测量设备的形体限制。因此，由于常规存储器器件需要外部输入信号(诸如数据选通发信号LDQS与LDQSB与参考电压VREF)以产生内部选通信号STROBE，由于其接脚数目的限制，因此不能同时测试大量芯片。
发明内容
因此，本发明的一目的在于提供一种数据选通电路，用以在一测试模式中不是通过诸如LDQS、LDQSB与VREF的外部施加的数据锁存输入信号，而是通过一存储器器件的参考时钟信号CLK，产生用于锁存数据的内部选通信号，因而减少测试每个存储器器件以同时测量大量芯片所需的接脚数目。
在一第一实施例中，一使用一时钟信号的数据选通电路包含：一外部输入处理单元、一时钟信号处理单元及一选通信号输出单元。该外部输入处理单元响应一时钟启动(enable)信号与一内部控制信号，对一外部施加的数据选通信号与一参考电压施行一逻辑操作，且输出该逻辑操作的结果。该时钟信号处理单元响应该时钟启动信号，选择性地输出一时钟信号。该选通信号输出单元对来自该外部输入处理单元与时钟信号处理单元的输出信号施行一逻辑操作，且选择性地输出来自该外部输入处理单元与时钟信号处理单元的输出信号中之一，作为一内部数据选通信号。
在一第二实施例中，一使用一时钟信号的数据选通电路包含：一外部输入处理单元与一时钟信号处理单元。该外部输入处理单元响应该内部控制信号，对一外部施加的数据选通信号与一参考电压施行一逻辑操作，当该时钟启动信号未激活(inactivate)时，输出该逻辑操作的结果作为一内部选通信号。当该时钟启动信号被激活(activate)时，时钟信号处理单元输出该时钟信号作为内部选通信号。
附图说明
通过阅读以下详细说明且参考附图，将可明了本发明的其他特点与优点，其中：
图1表示一在数据输入路径中用于产生一内部数据选通信号的常规数据选通电路的电路图；
图2表示一依据本发明第一实施例使用一时钟信号的数据选通电路的电路图；及
图3表示一依据本发明第二实施例使用一时钟信号的数据选通电路的电路图。
具体实施方式
本发明将参考附图详细说明。
图2表示依据本发明第一实施例使用一时钟信号的一数据选通电路的电路图。
在一实施例中，该数据选通电路包含：一外部输入处理单元200、一时钟信号处理单元300与一选通信号输出单元400。
外部输入处理单元200响应一内部控制信号EN_SGL与EN_DBL及一时钟启动信号EN_CLK，对一外部施加的数据选通信号LDQS与LDQSB及一参考电压VREF施行一逻辑操作，且选择性地输出该逻辑操作的结果。外部输入处理单元200包括一第一比较单元210、一第二比较单元220及一选择性输出单元230。这里，响应一时钟信号CLK，在一测试模式中控制内部选通信号STROBE的产生的时钟启动信号EN_CLK，其在一测试模式中被激活，且在一正常模式中未激活。
第一比较单元210比较数据选通信号LDQS与参考电压VREF，且输出比较的结果。在此，第一比较单元210包含一用于比较数据选通信号LDQS的电平与参考电压VREF的电平的比较器。
第二比较单元220比较数据选通信号LDQS与一通过反相该信号LDQS所获得的信号LDQSB。在此，第二比较单元220包含一用于比较数据选通信号LDQS的电平与信号LDQSB的电平的比较器。
选择性输出单元230响应时钟启动信号EN_CLK与内部控制信号EN_SGL及EN_DBL，将来自第一比较单元210与第二比较单元220的输出信号，选择性地输出至选通信号输出单元400。在此，选择性输出单元230包括三输入NAND门232与234，及一反相器236。
三输入NAND门232对来自第一比较单元210的输出信号、内部控制信号EN_SGL及一通过将时钟启动信号反相获得的信号/EN_CLK施行一NAND操作，且将操作结果输出至选通信号输出单元400。三输入NAND门234对一通过将来自第二比较单元220的输出信号反相得到的信号、内部控制信号EN_DBL及已反相时钟启动信号/EN_CLK施行一NAND操作，且将操作结果输出至选通信号输出单元400。反相器236将时钟启动信号EN_CLK反相，且输出已反相信号至三输入NAND门232与234。
时钟信号处理单元300响应该时钟启动信号EN_CLK，选择性地输出作为该内部存储器器件的基准的一时钟信号CLK。时钟信号处理单元300包含一NAND门，用于对时钟启动信号EN_CLK及一通过将该时钟信号CLK反相获得的信号施行一NAND操作。
选通信号输出单元400在来自外部输入处理单元200与时钟信号处理单元300的输出信号上施行一逻辑操作，且输出来自该外部输入处理单元200与时钟信号处理单元300的输出信号中之一，作为用于锁存数据的内部数据选通信号STROBE。选通信号输出单元400包含一个三输入AND门，用于对来自多个三输入NAND门232与234及时钟信号处理单元300的输出信号施行一AND操作。虽然在图1中选通信号输出单元400以一AND门体现，一NAND门实际上串联到一反相器。
以下将描述图2的数据选通电路的操作。
当比较图1与图2的选通电路时，响应图1中的控制信号EN_SGL，将来自用于比较数据选通信号LDQS与参考电压VREF的比较器101的输出信号，从NAND门103传输到AND门105。然而，响应已反相的时钟启动信号/EN_CLK以及控制信号EN_SGL，将来自第一比较单元210的输出信号，从NAND门232传输到选通信号输出单元400。
换句话说，如果时钟启动信号EN_CLK被激活，来自第一比较单元210的输出信号不会传输到选通信号输出单元400，且不影响内部选通信号STROBE的产生。
同样地，如果时钟启动信号EN_CLK被激活，来自第二比较单元220的输出信号不会传输到选通信号输出单元400，且不影响内部选通信号STROBE的产生。
在测试模式中，如果时钟启动信号EN_CLK激活，选择性输出单元230不会通过已反相的时钟启动信号/EN_CLK从第一比较单元210及第二比较单元220输出输出信号，而是仅输出一“高”信号至选通信号输出单元400。另一方面，如果时钟启动信号EN_CLK激活，时钟信号处理单元300输出时钟信号CLK至选通信号输出单元400。以此方式，由于在该测试模式中来自外部输入处理单元200的输出信号维持在一高电平，且时钟信号处理单元300输出该时钟信号CLK，选通信号输出单元400输出时钟信号CLK作为内部选通信号STROBE。
在一正常模式中，时钟启动信号EN_CLK未激活，且来自时钟信号处理单元300的输出信号维持在一高电平。另一方面，外部输入处理单元200，响应内部控制信号EN_SGL与EN_DBL，选择性地输出来自第一比较单元210或第二比较单元220的输出信号。因此，选通信号输出单元400输出来自第一比较单元210与第二比较单元220的输出信号中之一，作为如图1的内部选通信号STROBE。
如上述，图2的数据选通电路配置成在测试模式中，不是响应内部数据选通信号LDQS与LDQSB及参考电压VREF，而是响应该时钟信号CLK产生内部选通信号。因此，由于在一存储器测试中各芯片内所需的接脚数目减少，所以能同时测试大量存储器芯片。
图3表示依据本发明第二实施例使用一时钟信号的数据选通电路的电路图。
图3的数据选通电路包含：一外部输入处理单元500与一时钟信号处理单元600。
外部输入处理单元500当一时钟启动信号EN_CLK不激活时，响应内部控制信号EN_SGL与EN_DBL，对一外部施加的数据选通信号LDQS与LDQSB及一参考电压VREF上施行一逻辑操作，输出该逻辑操作的结果作为一内部选通信号STROBE。在此，外部输入处理单元500包括一第三比较单元510、一第四比较单元520及一选择性输出单元530。
第三比较单元510比较数据选通信号LDQS与参考电压VREF，且输出比较的结果。在此，第三比较单元510包含一用于比较数据选通信号LDQS的电平与参考电压VREF的电平的比较器。
第四比较单元520比较数据选通信号LDQS与已反相的数据选通信号LDQSB，且输出比较的结果。在此，第四比较单元520包含一用于比较数据选通信号LDQS与LDQSB的比较器。
当该时钟启动信号未激活时，选择性输出单元530响应内部控制信号EN_SGL及EN_DBL，将来自第三比较单元510或第四比较单元520的一输出信号传输作为内部选通信号。在此，选择性输出单元530包含AND门531与532、传输门电路533与534、及一反相器535。
AND门531对内部控制信号EN_SGL与一已反相的时钟启动信号/EN_CLK施行一AND操作。AND门532对内部控制信号EN_DBL与该已反相时钟启动信号/EN_CLK施行一AND操作。传输门电路533响应来自AND门531的一输出信号，选择性地传输来自第三比较单元510的输出信号，且输出该内部选通信号STROBE。传输门电路534响应来自AND门532的一输出信号，选择性地传输来自第四比较单元520的输出信号，且输出该内部选通信号STROBE。反相器535使时钟启动信号EN_CLK反相，且输出已反相信号至AND门531与532。
当时钟启动信号EN_CLK激活时，时钟信号处理单元600输出一为内部存储器器件的基准的时钟信号作为内部选通信号STROBE。在此，时钟信号处理元600包含一传输门电路，其响应时钟启动信号EN_CLK而导通/关断，且用于传输该时钟信号CLK作为该内部选通信号STROBE。
以下，将描述图3的数据选通电路的操作。
在测试模式中，如果时钟启动信号EN_CLK已被激活，来自AND门531与532的输出信号维持在一低电平。因此，传输门电路533和534保持关断，且来自第三比较单元510与第四比较单元520的输出信号不会被作为内部选通信号STROBE传输。另一方面，激活时钟启动信号EN_CLK只导通传输门电路600，且时钟信号CLK被作为内部选通信号STROBE传输。
在正常模式中，如果时钟启动信号EN_CLK未激活，传输门电路600关断，因此中断时钟信号CLK的传输。另一方面，分别响应内部控制信号EN_SGL与EN_DBL，来自AND门531与532的输出信号被选择性地激活，因而选择性地开启传输门电路533与534。因此，来自第三比较单元510与第四比较单元520的输出信号中之一被作为内部选通信号STROBE选择性地输出。
如同先前讨论的，依据本发明一实施例的一数据选通电路配置成在一测试模式中响应一时钟信号产生内部选通信号，因而减少在一存储器测试中各芯片内中所需的接脚数目，以同时在大量存储器芯片上施行测试。
虽然在本文中已通过以举例方式在图中表示及详细说明特定实施例，可对本发明进行各种修改及有替代性形式。然而，应了解本发明不局限于所公开的特定形式。而是本发明涵盖落入由随附权利要求所界定的本发明精神与范畴内的所有修改、等效物及替代物。

Claims (7)

1.一种使用一时钟信号的数据选通电路，其包含：
一外部输入处理单元，用于响应一时钟启动信号与一内部控制信号，对一外部施加的数据选通信号与一参考电压施行一逻辑操作，且输出该逻辑操作的结果；
一时钟信号处理单元，用于响应该时钟启动信号，选择性地输出一外部时钟信号；及
一选通信号输出单元，用于对来自该外部输入处理单元与该时钟信号处理单元的输出信号施行一逻辑操作，且选择性地输出来自该外部输入处理单元与该时钟信号处理单元的输出信号中之一作为一内部数据选通信号。
2.如权利要求1所述的电路，其中当该时钟启动信号不激活时，该外部输入处理单元响应该内部控制信号，传输该逻辑操作的该结果至该选通信号输出单元，且当该时钟启动信号激活时，该时钟信号处理单元传输该时钟信号至该选通信号输出单元。
3.如权利要求2所述的电路，其中该外部输入处理单元包含：
一第一比较单元，用于比较该数据选通信号与该参考电压；
一第二比较单元，用于比较该数据选通信号与一反相的该数据选通信号；及
一选择性输出单元，用于当该时钟启动信号不激活时，响应该第一内部控制信号与该第二内部控制信号，选择性传输来自该第一比较单元与该第二比较单元的输出信号。
4.如权利要求3所述的电路，其中该选择性输出单元包含：
一信号反相单元，用于反相该时钟启动信号；
一第一选择性输出单元，用于响应来自该信号反相单元的一输出信号及该第一内部控制信号，传输来自该第一比较单元的该输出信号至该选通信号输出单元；及
一第二选择性输出单元，用于响应来自该信号反相单元的该输出信号及该第二内部控制信号，传输来自该第二比较单元的该输出信号至该选通信号输出单元。
5.一种使用一时钟信号的数据选通电路，其包含：
一外部输入处理单元，用于响应一内部控制信号，对一外部施加的数据选通信号与一参考电压施行一逻辑操作，且当一时钟启动信号未激活时，传输该逻辑操作的该结果作为一内部选通信号；及
一时钟信号处理单元，当该时钟启动信号激活时，该时钟信号处理单元用于传输一外部时钟信号作为该内部选通信号。
6.如权利要求5所述的电路，其中该外部输入处理单元包含：
一第一比较单元，用于比较该数据选通信号与该参考电压；
一第二比较单元，用于比较该数据选通信号与一反相的该数据选通信号；及
一选择性输出单元，用于当该时钟启动信号不激活时，响应一第一内部控制信号与一第二内部控制信号，选择性传输来自该第一比较单元与该第二比较单元中的输出信号的一作为该内部选通信号。
7.如权利要求5所述的电路，其中该时钟信号处理单元为一传输门电路，其响应该时钟启动信号而导通/关断，且用于选择性地传输该时钟信号。
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