KR100557636B1 - 클럭신호를 이용한 데이터 스트로브 회로 - Google Patents

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Abstract

본 발명은 클럭신호에 따라 데이터 래치를 위한 내부 스트로브 신호를 발생시키는 데이터 스트로브 회로를 개시한다.
본 발명에 따른 데이터 스트로브 회로는 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 비교한 결과값 및 데이터 스트로브 신호와 데이터 스트로브 신호의 반전신호를 비교한 결과값을 클럭 인에이블 신호에 따라 선택적으로 출력하는 외부입력 처리부; 클럭 인에이블 신호에 따라 선택적으로 클럭신호를 출력하는 클럭신호 처리부; 및 외부입력 처리부와 클럭신호 처리부의 출력신호를 인가받아 노말 모드시 외부입력 처리부의 출력신호를 내부 데이터 스트로브 신호로 출력하고, 테스트 모드시 클럭신호 처리부의 출력신호를 내부 데이터 스트로브 신호로 출력하는 스트로브 신호 출력부를 구비하며, 테스트 모드시 클럭신호에 따라 내부 스트로브 신호가 발생되도록 함으로써 메모리 테스트시 각 칩당 필요한 핀(Pin)의 개수를 줄여주어 보다 많은 메모리 칩들을 동시에 테스트할 수 있도록 해준다.

Description

클럭신호를 이용한 데이터 스트로브 회로{Data strobe circuit using clk signal}
도 1은 종래 데이터 입력 패스에서 내부 데이터 스트로브 신호를 생성하는 데이터 스트로브 회로의 구성을 나타내는 회로도.
도 2는 본 발명의 제 1 실시예에 따른 클럭신호를 이용한 데이터 스트로브 회로의 구성을 나타내는 회로도.
도 3은 본 발명의 제 2 실시예에 따른 클럭신호를 이용한 데이터 스트로브 회로의 구성을 나타내는 회로도
본 발명은 데이터 스트로브 회로에 관한 것으로서, 보다 상세하게는 웨이퍼 테스트시 외부에서 인가되는 데이터 스트로브 신호가 아닌 클럭 신호에 따라 내부 스트로브 신호가 발생되도록 회로를 개선하여 웨이퍼 상태에서 동시에 보다 많은 칩을 테스트할 수 있도록 해주는 데이터 스트로브 회로에 관한 것이다.
최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등 의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.
동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM은 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭마다 한번의 데이터 액세스를 수행하게 된다. 이에 비해, DDR SDRAM 등의 고속 동기식 메모리는 클럭의 라이징 에지 뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭마다 두번의 데이터 액세스가 가능한 특징이 있다.
도 1은 종래 데이터 입력 패스에서 내부 데이터 스트로브 신호를 생성하는 데이터 스트로브 회로의 구성을 나타내는 회로도이다.
도 1의 데이터 스트로브 회로는, 소자의 외부로부터 인가되는 데이터 스트로브 신호 LDQS(또는 UDQS)와 기준전압 VREF을 비교하여 출력하는 비교기(101), 데이터 스트로브 신호 LDQS(또는 UDQS)와 그 반전 신호 LDQSB(또는 UDQSB)를 비교하여 출력하는 비교기(102), 내부 제어신호 EN_SGL에 따라 비교기(101)의 출력신호를 선택적으로 출력하는 낸드게이트(103), 내부 제어신호 EN_DBL에 따라 비교기(102)의 출력신호를 선택적으로 출력하는 낸드게이트(104) 및 낸드게이트(103, 104)의 출력신호를 앤드연산하여 내부 스트로브 신호 STROBE를 출력하는 앤드게이트(105)를 구비한다. 이때, 데이터 스트로브 신호 LDQS는 외부에서 인가되는 전체 데이터 스트로브 신호들 중 일정 하위 비트의 신호(Low DQS)를 나타낸다. 그리고, 내부 제어신호 EN_SGL 및 EN_DBL은 비교기(101 및 102)의 두 출력신호 중 어느 하나가 내부 스트로브 신호 STROBE로서 출력되거나 두 출력신호의 병합에 의해 내부 스트로브 신호 STROBE가 생성되도록 제어하기 위한 신호이다.
이러한 종래의 데이터 스트로브 회로는 외부에서 인가되는 데이터 스트로브 신호 LDQS 및 LDQSB와 기준전압 VREF를 논리연산 한 후 그 결과를 내부 제어신호 EN_SGL 및 EN_DBL에 따라 선택적으로 출력하여 내부 스트로브 신호 STROBE를 생성한다.
이처럼, 종래의 데이터 스트로브 회로는 데이터 래치를 위한 내부 스트로브 신호 STROBE의 발생을 위해 외부에서 인가되는 데이터 스트로브 신호 LDQS 및 LDQSB와 기준전압 VREF 등의 데이터 래치용 외부 입력신호들을 필요로 한다.
그런데, 생산된 메모리 소자를 패키지하기 전에 웨이퍼 상태에서 대량으로 테스트하는 경우, 측정장비의 물리적 제약에 의해 동시에 테스트할 수 있는 전체 핀(Pin)의 개수가 일정하게 정해진다. 따라서, 도 1에서와 같이 내부 스트로브 신호 STROBE를 발생시키기 위해 데이터 스트로브 신호 LDQS 및 LDQSB와 기준전압 VREF 등의 외부 입력신호들을 모두 필요로 하는 종래의 메모리 소자에서는 동시에 측정할 수 있는 핀(Pin) 개수의 제약으로 인해 다량의 칩을 동시에 테스트할 수 없게 되는 문제가 있다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 테스트 모드시 데이터 래치를 위한 내부 스트로브 신호가 외부에서 인가되는 데이터 래치용 입력신호(LDQS, LDQSB, VREF 등)에 따라 발생되지 않고 메모리 소자의 기준 클럭신호 CLK에 따라 발생되도록 함으로써 각 메모리 소자를 테스트하기 위해 요구되는 핀(Pin) 수를 줄여 보다 많은 수의 칩들을 동시에 측정할 수 있도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 클럭신호를 이용한 데이터 스트로브 회로는 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 비교한 결과값 및 데이터 스트로브 신호와 데이터 스트로브 신호의 반전신호를 비교한 결과값을 클럭 인에이블 신호에 따라 선택적으로 출력하는 외부입력 처리부; 클럭 인에이블 신호에 따라 선택적으로 클럭신호를 출력하는 클럭신호 처리부; 및 외부입력 처리부와 클럭신호 처리부의 출력신호를 인가받아 노말 모드시 외부입력 처리부의 출력신호를 내부 데이터 스트로브 신호로 출력하고, 테스트 모드시 클럭신호 처리부의 출력신호를 내부 데이터 스트로브 신호로 출력하는 스트로브 신호 출력부를 구비한다.
본 발명의 클럭신호를 이용한 데이터 스트로브 회로는 노말 모드시 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 비교한 결과값 및 데이터 스트로브 신호와 데이터 스트로브 신호의 반전신호를 비교한 결과값을 클럭 인에이블 신호에 따라 선택적으로 내부 스트로브 신호로 출력하는 외부입력 처리부; 및 테스트 모드시 클럭 인에이블 신호에 따라 선택적으로 클럭신호를 내부 스트로브 신호로 출력하는 클럭신호 처리부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 클럭신호를 이용한 데이터 스트로브 회로의 구성을 나타내는 회로도이다.
도 2의 데이터 스트로브 회로는 외부입력 처리부(200), 클럭신호 처리부(300) 및 스트로브 신호 출력부(400)를 구비한다.
외부입력 처리부(200)는 외부에서 인가되는 데이터 스트로브 신호 LDQS 및 LDQSB와 기준전압 VREF를 논리연산한 후 그 결과를 내부 제어신호 EN_SGL 및 EN_DBL와 클럭 인에이블 신호 EN_CLK에 따라 선택적으로 출력한다. 이러한 외부입력 처리부(200)는 제 1 비교부(210), 제 2 비교부(220) 및 선택 출력부(230)를 구비한다. 이때, 클럭 인에이블 신호 EN_CLK는 테스트 모드에서 내부 스트로브 신호 STROBE가 클럭신호 CLK에 따라 발생되도록 제어하기 위한 신호로서, 테스트 모드시 활성화되고 노말 모드시 비활성화된다.
제 1 비교부(210)는 데이터 스트로브 신호 LDQS와 기준전압 VREF를 비교한 후 그 비교결과를 출력한다. 이러한 제 1 비교부(210)는 데이터 스트로브 신호 LDQS와 기준전압 VREF를 비교하는 비교기를 구비한다.
제 2 비교부(220)는 데이터 스트로브 신호 LDQS와 그 반전 신호 LDQSB를 비교한 후 그 비교결과를 출력한다. 이러한 제 2 비교부(220)는 데이터 스트로브 신호 LDQS와 그 반전 신호 LDQSB를 비교하는 비교기를 구비한다.
선택 출력부(230)는 클럭 인에이블 신호 EN_CLK와 내부 제어신호 EN_SGL 및 EN_DBL에 따라 제 1 비교부(210)와 제 2 비교부(220)의 출력신호를 선택적으로 스트로브 신호 출력부(400)로 출력한다. 이러한 선택 출력부(230)는 3입력 낸드게이트(232, 234) 및 인버터(236)를 구비한다.
3입력 낸드게이트(232)는 제 1 비교부(210)의 출력신호, 내부 제어신호 EN_SGL 및 반전된 클럭 인에이블 신호 EN_CLK/를 낸드연산하여 스트로브 신호 출력부(400)로 출력한다. 3입력 낸드게이트(234)는 제 2 비교부(220)의 출력신호, 내 부 제어신호 EN_DBL 및 반전된 클럭 인에이블 신호 EN_CLK/를 낸드연산하여 스트로브 신호 출력부(400)로 출력한다. 인버터(236)는 클럭 인에이블 신호 EN_CLK를 반전시켜 3입력 낸드게이트(232, 234)로 출력한다.
클럭신호 처리부(300)는 클럭 인에이블 신호 EN_CLK에 따라 메모리 소자 내부의 기준이 되는 클럭신호 CLK를 선택적으로 출력한다. 이러한 클럭신호 처리부(300)는 반전된 클럭신호 CLK와 클럭 인에이블 신호 EN_CLK를 낸드연산하는 낸드게이트를 구비한다.
스트로브 신호 출력부(400)는 외부입력 처리부(200) 및 클럭신호 처리부(300)의 출력신호를 논리연산하여, 외부입력 처리부(200) 및 클럭신호 처리부(300)의 출력신호 중 어느 하나를 데이터를 래치를 위한 내부 데이터 스트로브 신호 STROBE로서 출력한다. 이러한 스트로브 신호 출력부(400)는 3입력 낸드게이트(232, 234) 및 클럭신호 처리부(300)의 출력신호를 앤드연산하는 3입력 앤드게이트를 구비한다. 여기에서, 도 1에서 스트로브 신호 출력부(400)의 실시 구성이 앤드게이트로 구현되었지만, 실질적으로는 낸드게이트와 인버터가 직렬 연결되는 구성을 갖게 된다.
도 2의 구성을 갖는 데이터 스트로브 회로의 동작을 간략하게 설명하면 다음과 같다.
우선 도 1의 데이터 스트로브 회로와 도 2의 스트로브 회로를 비교해보면, 도 1에서, 데이터 스트로브 신호 LDQS와 기준전압 VREF의 크기를 비교하여 그 결과에 따른 로직 데이터("1", "0")를 출력하는 비교기(101)의 출력은 낸드게이트(103) 에서 제어신호 EN_SGL에 따라 앤드게이트(105)로 전송된다. 그러나, 도 2에서, 제 1 비교부(210)의 출력은 낸드게이트(232)에서 제어신호 EN_SGL 뿐만 아니라 반전된 클럭 인에이블 신호 EN_CLK/에 따라 스트로브 신호 출력부(400)로 전송된다.
즉, 제 1 비교부(210)의 출력은 클럭 인에이블 신호 EN_CLK가 활성화되면 스트로브 신호 출력부(400)로 전송되지 못하여 내부 스트로브 신호 STROBE의 발생에 영향을 미치지 못하게 된다.
마찬가지로, 제 2 비교부(220)의 출력은 클럭 인에이블 신호 EN_CLK가 활성화되면 스트로브 신호 출력부(400)로 전송되지 못하여 내부 스트로브 신호 STROBE의 발생에 영향을 미치지 못하게 된다.
테스트 모드시, 클럭 인에이블 신호 EN_CLK가 활성화되면, 선택 출력부(230)는 반전된 클럭 인에이블 신호 EN_CLK/에 의해 제 1 비교부(210)와 제 2 비교부(220)의 출력신호를 출력하지 않고 로직 하이의 신호만을 스트로브 신호 출력부(400)로 출력한다. 반면에, 클럭신호 처리부(300)는 클럭 인에이블 신호 EN_CLK가 활성화되면 클럭신호 CLK를 스트로브 신호 출력부(400)로 출력한다. 이처럼, 테스트 모드시 외부입력 처리부(200)의 출력신호는 하이 레벨을 유지하고 클럭신호 처리부(300)는 클럭신호 CLK를 출력하므로, 스트로브 신호 출력부(400)는 클럭신호 CLK를 그대로 내부 스트로브 신호 STROBE로서 출력한다.
노말 모드시에는, 클럭 인에이블 신호 EN_CLK가 비활성화되어, 클럭신호 처리부(300)의 출력신호는 하이 레벨로 유지되고, 외부입력 처리부(200)는 내부 제어신호 EN_SGL 및 EN_DBL에 따라 제 1 비교부(210) 또는 제 2 비교부(220)의 출력신호를 선택적으로 출력한다. 따라서, 스트로브 신호 출력부(400)는 도 1에서와 같이 제 1 비교부(210) 및 제 2 비교부(220)의 출력신호 중 어느 하나를 내부 스트로브 신호 STROBE로서 출력한다.
즉, 도 2의 데이터 스트로브 회로는 테스트 모드시에는 내부 데이터 스트로브 신호 LDQS, LDQSB 및 기준전압 VREF가 아닌 클럭신호 CLK에 따라 내부 스트로브 신호가 발생되도록 구성됨으로써, 메모리 테스트시 각 칩당 필요한 핀(Pin)의 개수를 줄여주어 보다 많은 메모리 칩들을 동시에 테스트할 수 있도록 해준다.
도 3은 본 발명의 제 2 실시예에 따른 클럭신호를 이용한 데이터 스트로브 회로의 구성을 나타내는 회로도이다.
도 3의 데이터 스트로브 회로는 외부입력 처리부(500) 및 클럭신호 처리부(600)를 구비한다.
외부입력 처리부(500)는 외부에서 인가되는 데이터 스트로브 신호 LDQS 및 LDQSB와 기준전압 VREF를 논리연산한 후, 클럭 인에이블 신호 EN_CLK가 비활성화시 내부 제어신호 EN_SGL, EN_DBL에 따라 논리연산 결과를 내부 스트로브 신호 STROBE로서 출력한다. 이러한, 외부입력 처리부(500)는 제 3 비교부(510), 제 4 비교부(520) 및 선택 출력부(530)를 구비한다.
제 3 비교부(510)는 데이터 스트로브 신호 LDQS와 기준전압 VREF를 비교한 후 그 비교결과를 출력한다. 이러한 제 3 비교부(510)는 데이터 스트로브 신호 LDQS와 기준전압 VREF를 비교하는 비교기를 구비한다.
제 4 비교부(520)는 데이터 스트로브 신호 LDQS와 그 반전 신호 LDQSB를 비 교한 후 그 비교결과를 출력한다. 이러한 제 4 비교부(520)는 데이터 스트로브 신호 LDQS와 그 반전 신호 LDQSB를 비교하는 비교기를 구비한다.
선택 출력부(530)는 클럭 인에이블 신호 EN_CLK가 비활성화시, 내부 제어신호 LDQS 및 LDQSB에 따라 제 3 비교부(510)의 출력신호 또는 제 4 비교부(520)의 출력신호를 선택적으로 전송시켜 내부 스트로브 신호를 발생시킨다. 이러한 선택 출력부(530)는 내부 제어신호 EN_SGL 및 반전된 클럭 인에이블 신호 EN_CLK/를 앤드연산하는 앤드게이트(531), 내부 제어신호 EN_DBL 및 반전된 클럭 인에이블 신호 EN_CLK/를 앤드연산하는 앤드게이트(532), 앤드게이트(531)의 출력에 따라 온/오프되어 제 3 비교부(510)의 출력신호를 선택적으로 전송시켜 내부 스트로브 신호 STROBE를 출력하는 전송게이트(533), 앤드게이트(532)의 출력에 따라 온/오프되어 제 4 비교부(520)의 출력신호를 선택적으로 전송시켜 내부 스트로브 신호 STROBE를 출력하는 전송게이트(534), 및 클럭 인에이블 신호 EN_CLK를 반전시켜 출력하는 인버터(535)를 구비한다.
클럭신호 처리부(600)는 클럭 인에이블 신호 EN_CLK가 활성화시 메모리 소자 내부의 기준이 되는 클럭신호 CLK를 내부 스트로브 신호 STROBE로서 출력한다. 이러한 클럭신호 처리부(600)는 클럭 인에이블 신호 EN_CLK에 따라 선택적으로 온/오프 되어 클럭신호 CLK를 내부 스트로브 신호 STROBE로 출력하는 전송게이트를 구비한다.
도 3의 구성을 갖는 데이터 스트로브 회로의 동작을 간략하게 설명하면 다음과 같다.
테스트 모드에서 클럭 인에이블 신호 EN_CLK이 활성화되면, 앤드게이트(531, 532)의 출력은 로우 레벨로 유지된다. 따라서, 전송게이트(533, 534)는 오프상태를 유지하게 되어 제 3 비교부(510) 및 제 4 비교부(520)의 출력은 내부 스트로브 신호 STROBE로서 출력되지 못한다. 이때, 클럭 인에이블 신호 EN_CLK의 활성화로 전송게이트(600)만 온되어 클럭신호 CLK를 그대로 내부 스트로브 신호 STROBE로 출력한다.
노말 모드에서 클럭 인에이블 신호 EN_CLK가 비활성화되면, 전송게이트(600)는 오프된다. 그리고, 앤드게이트(531, 532)의 출력은 각각 내부 제어신호 EN_SGL 및 EN_DBL에 따라 선택적으로 온되어 전송게이트(533, 534)를 선택적으로 온 시킨다. 따라서, 제 3 비교부(510) 또는 제 4 비교부(520)의 출력신호 중 어느 하나가 선택적으로 내부 스트로브 신호 STROBE로 출력된다.
상술한 바와 같이, 본 발명의 데이터 스트로브 회로는 테스트 모드시에는 클럭신호에 따라 내부 스트로브 신호가 발생되도록 구성됨으로써 메모리 테스트시 각 칩당 필요한 핀(Pin)의 개수를 줄여주어 보다 많은 메모리 칩들을 동시에 테스트할 수 있도록 해준다.

Claims (7)

  1. 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 비교한 결과값 및 상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전신호를 비교한 결과값을 클럭 인에이블 신호에 따라 선택적으로 출력하는 외부입력 처리부;
    상기 클럭 인에이블 신호에 따라 선택적으로 클럭신호를 출력하는 클럭신호 처리부; 및
    상기 외부입력 처리부와 상기 클럭신호 처리부의 출력신호를 인가받아 노말 모드시 상기 외부입력 처리부의 출력신호를 내부 데이터 스트로브 신호로 출력하고, 테스트 모드시 상기 클럭신호 처리부의 출력신호를 상기 내부 데이터 스트로브 신호로 출력하는 스트로브 신호 출력부를 구비하는 클럭신호를 이용한 데이터 스트로브 회로.
  2. 제 1항에 있어서, 상기 외부입력 처리부는 상기 클럭 인에이블 신호가 비활성화시 상기 내부 제어신호에 따라 상기 논리연산 결과를 출력하며,
    상기 클럭신호 처리부는 상기 클럭 인에이블 신호가 활성화시 상기 클럭신호를 출력하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
  3. 제 2항에 있어서, 상기 외부입력 처리부는
    상기 데이터 스트로브 신호와 상기 기준전압을 비교하는 제 1 비교부;
    상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전 신호를 비교하는 제 2 비교부; 및
    상기 클럭 인에이블 신호가 비활성화시, 제 1 내부 제어신호와 제 2 내부 제어신호에 따라 상기 제 1 비교부와 상기 제 2 비교부의 출력신호를 선택적으로 출력하는 선택 출력부를 구비하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
  4. 제 3항에 있어서, 상기 선택 출력부는
    상기 클럭 인에이블 신호를 반전시켜 출력하는 신호반전부;
    상기 신호반전부의 출력신호와 상기 제 1 내부 제어신호에 따라 상기 제 1 비교부의 출력신호를 상기 스트로브 신호 출력부를 출력하는 제 1 선택 출력부; 및
    상기 신호반전부의 출력신호와 상기 제 2 내부 제어신호에 따라 상기 제 2 비교부의 출력신호를 상기 스트로브 신호 출력부를 출력하는 제 2 선택 출력부를 구비하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
  5. 노말 모드시 외부에서 인가되는 데이터 스트로브 신호와 기준전압을 비교한 결과값 및 상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전신호를 비교한 결과값을 클럭 인에이블 신호에 따라 선택적으로 내부 스트로브 신호로 출력하는 외부입력 처리부; 및
    테스트 모드시 상기 클럭 인에이블 신호에 따라 선택적으로 클럭신호를 상기 내부 스트로브 신호로 출력하는 클럭신호 처리부를 구비하는 클럭신호를 이용한 데이터 스트로브 회로.
  6. 제 5항에 있어서, 상기 외부입력 처리부는
    상기 데이터 스트로브 신호와 상기 기준전압을 비교하는 제 1 비교부;
    상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전 신호를 비교하는 제 2 비교부; 및
    상기 클럭 인에이블 신호가 비활성화시, 제 1 내부 제어신호와 제 2 내부 제어신호에 따라 상기 제 1 비교부의 출력신호와 상기 제 2 비교부의 출력신호 중 어느 하나를 선택적으로 전송시켜 상기 내부 스트로브 신호로 출력하는 선택 출력부를 구비하는 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
  7. 제 5항 또는 제 6항에 있어서, 상기 클럭신호 처리부는
    상기 클럭 인에이블 신호에 따라 온/오프 되어 상기 클럭신호를 선택적으로 전송하는 전송게이트인 것을 특징으로 하는 클럭신호를 이용한 데이터 스트로브 회로.
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