KR100206724B1 - 동기식 반도체 메모리 장치의 클럭 버퍼 - Google Patents

Abstract

반도체 메모리 장치에 관한 것으로, 특히 고속으로 메모리 어레이내의 데이타를 억세스하는 동기식 디램을 번-인 테스트시 싸이클 타임을 감축할 수 있는 동기식 반도체 메모리 장치의 클럭버퍼에 관한 것이다. 상기의 클럭버퍼는, 칩 외부로부터 입력되는 시스템 클럭의 제1에지에 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제1자동 펄스 발생 수단과, 번-인 모드 인에이블 신호의 활성화에 인에이블되며, 상기 시스템 클럭의 제1에지 및 제2에지에 각각 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제2자동 펄스 발생 수단과, 상기 제1, 제2자동 펄스 발생 수단의 출력노드와 상기 칩내부의 클럭입력노드의 사이에 접속되며, 상기 번-인모드 인에이블신호의 활성화 상태에 따라 상기 제1, 제2자동펄스 발생 수단들로부터 각각 출력되는 펄스를 선택적으로 상기 칩으로 전송하는 전송수단을 포함하여 구성된다.

Description

동기식 반도체 메모리 장치의 클럭 버퍼

제1도는 일반적인 반도체 메모리 장치의 번-인 동작 타이밍도.

제2도는 동기식 디램(Sychronous DRAM)의 번-인 동작 타이밍도.

제3도는 종래의 동기식 디램(DRAM)의 클럭버퍼도 상세도를 나타낸 도면.

제4도는 본 발명의 실시예에 따른 동기식 디램의 클럭버퍼의 상세도를 나타낸 도면.

제5a도 및 제5b도는 본 발명의 실시예에 따른 클럭버퍼의 입출력 동작에 대한 시뮬레이션 파형도.

제6도는 제4도에 도시된 클럭버퍼를 채용한 SDRAM의 번-인 동작 타이밍도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속으로 메모리 어레이내의 데이타를 억세스하는 동기식 디램(Sychronous DRAM;SDRAM)을 번-인 테스트시 싸이클 타임을 감축할 수 있는 동기식 반도체 메모리 장치의 클럭버퍼(Clock buffer)에 관한 것이다.

컴퓨터 시스템 등의 성능(Performance)의 향상을 위해 점차적으로 고속으로 동작되는 CPU(Central Processing Unit)가 등장되고 있다. 최근의 CPU들의 동작클럭 주기는 클럭주파수로서 66MHz,75MHz, 90MHz, 100MHz, 120MHz등과 같이 점점더 짧게 되어 가고 있다. 상기와 같이 데이타의 처리속도가 빨라지는 CPU의 초리속도에 대응하기 위해 컴퓨터 시스템의 주기억장치로 이용되는 반도체 메모리 장치, 특히 메인 메모리로서 사용되는 디램(DRAM)의 응답속도(혹은 억세스 싸이클)도 점점 빨라지고 있다. 예를 들면, 컴퓨터 시스템에 범용적으로 사용되는 다이나믹 랜덤 억세스 메모리의 동작모드는 패스트 페이지 모드(Fast page mode)에서 EDO모드(Extended Data Out mode)(EDO Mode), PBEDO 모드(Pipelined Bust EDO mode)등의 동작모드로 발전되어 왔다. 이외에도 기존의 다이나믹 랜덤억세스 메모리의 동작 속도의 한계를 극복하기 위해 컴퓨터 시스템의 시스템 클럭을 반도체 메모리 장치에 직접 인가하여 데이타의 리이드 및 라이트를 상기 시스템 클럭에 동기하여 제어하는 동기식 메모리(Synchrous Memory)가 개발되었다.

칩의 외부로부터 인가되는 시스템 클럭에 동기하여 메모리 어레이내의 데이타를 리이드 및 라이트하는 동기식 메모리의 예로서는 SDRAM(Synchrous DRAM), RDRAM(Rambus DRAM), SGRAM(Synchrous Graphic DRAM), CDRAM(Cached DRAM), MDRAM(Mosys DRAM)등 여러 종류의 반도체 메모리 장치가 있다. 이와 같은 동기식 메모리들은 공통적으로 일반적인 다이나믹 랜덤 억세스 메모리의 제어신호 이외에 외부로부터 인가되는 시스템 클럭에 동기되어 데이터의 입출력을 제어한다는 것이 특이할 만한 점이다.

즉, 외부로부터 칩내부로 인가되는 시스템 클럭에 동기되어 메모리 어레이의 데이타를 고속으로 억세스하는 것이다. 본 발명의 명세서에서는 상기와 같은 여러가지의 동기식 메모리 장치중에서도 대표적으로 사용되는 SDRAM의 예를 들어 동기식 메모리 장치에서 발생되는 문제점 및 그 해결방안에 대하여 논할 것임 밝혀 둔다.

SDRAM은 칩 외부로부터 공급되는 시스템 클럭의 상승에지(High going edge)에 동기되어 입력 및 출력의 명령(commemd)이 정의 됨은 주지의 사실이다. 따라서, 상기와 같은 SDRAM에서 메모리 어레이내에 데이타를 1회 억세스 하기 위해서는 여러 주기의 시스템 클럭을 필요로하게 됨을 알 수 있다. 예를 들면, 한번의 데이타를 억세스하기 위해서는 메모리를 활성화시키기 위한 액티브(Active), 리이드 혹은 라이트 하기 위한 라이드/리이트(Read/write), 그리고, 데이타를 메모리 어레이로 리이트 혹은 라이트한 후에 필요되는 프리차아지(Precharge)등을 위해 최소한 3번의 클럭 토글링(Clock toggling)이 있어야 메모리 어레이로 데이타를 억세스 할 수 있게된다.

상기와 같이 여러 주기의 시스템 클럭이 필요로하는 것은 SDRAM이 본래의 목적대로 고주파수에서 동작될 때에는 전혀 문제를 야기치 않는다. 왜냐하면, 통상적인 다이나믹 랜덤 억세스 메모리의 고유한 특성 때문에 한번의 억세스를 위해서는 3개 이상의 클럭이 필요로하기 때문이다. 좀더 자세히 설명하면 하기와 같다.

로우 어드레스 스트로브 억세스 시간 tRAC가 50ns 인 다이나믹 랜덤 억세스 메모리라 할지라도 데아타 억세스 싸이클 타임 tRC는 약 90ns정도이며, 100MHz의 시스템 클럭 주파수에 의해 동작되는 SDRAM은 최소 9개의 시스템 클럭이 필요로하게 되고, 현재의 기술발전의 추세대로라면 로우 어드레스 스토로브 억세스 시간 tRAC이 빨라지는 정도보다 SDRAM의 동작 가능 주파수가 빨라지는 정도가 훨씬 클것으로 예상된다. 따라서, 향후에도 정상적인 동작 주파수에서는 한번의 억세스와 프리차아지를 위해서는 약 9개 이상의 시스템 클럭이 필요할 것으로 예상된다.

그러나, 상기와 같이 한번의 억세스 및 프리차아지를 위해서 최소 3주기의 클럭을 필요로하는 일반적인 SDRAM은 저주파수의 영역에서 동작될 때 매우 불리한 점으로 작용되는 문제점이 발생된다. 예를 들면, 반도체 메모리 장치의 결함 메모리셀을 검출하기 위하여 메모리셀을 테스트하는 경우 저주파수에서 장시간동안 SDRAM등과 같은 메모리를 동작시키기 때문에 테스트 시간의 증가를 초래하는 문제가 야기된다.

다이나믹 랜덤 억세스 메모리의 테스트 방법을 살펴보면 크게 3가지로 나눌 수 있는데, 직류 특성 테스트, 메모리셀 테스트 및 메모리 기능 테스트 등이 그것이다. 이중에서 억세스 속도에 문제를 야기시키는 테스트 부분은 메모리셀 테스트 부분으로서, 이 테스트는 반도체 메모리 장치의 교류 및 직류적인 특성을 배제한 상태에서 메모리셀 자체의 결함(Defect)만을 스크린(Screen)해 내는 개념으로 대부분 저주파수에서 전 메모리셀에 대하여 테스트가 실행되기 때문이다. 구체적인 일 예로서, 다이나믹 랜덤 억세스 메모리셀의 테스트중의 하나인 번-인(Burn-in)의 경우를 들어 설명하면 하기와 같다.

제1도는 일반적인 반도체 메모리 장치의 번-인 동작 타이밍도로서, 다이나믹 랜덤 억세스 메모리의 번-인을 위한 로우 어드레스 스트로브 신호 RASB와 컬럼 어어드레스 스트로브 신호 CASB 및 라이트 인에이블 신호 WEB의 입력 타이밍 관계를 도시한 것이다. 제1도에서 A는 액티브 싸이클(Active cycle)이고, W는 라이트싸이클(Write cycle)이며, P는 프리차아지 싸이클(Precharge cycle)을 의미한다. 상기 제1도와 같은 입력 타이밍으로 동작되는 다이나믹 랜덤 억세스 메모리는 로우 어드레스 스트로브 신호 RASB에 의해서만 억세스 싸이클 타임이 결정되므로서 메모리셀의 억세스 싸이클 타임을 수백 나노초(ns)까지 줄일 수 있음을 알 수 있다.

제2도는 동기식 디램(Sychronous DRAM)의 번-인 동작 타이밍도로서, SDRAM의 번-인을 위한 외부로부터 공급되는 시스템 클럭 CLK에 동기된 클럭PCLK, 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB 및 라이트 인에이블 신호 WEB의 입력 타이밍 관계를 도시한 것이다. 제2도에 도시된 A, W, P들 각각은 제1도와 같다. 상기 제2도와 같은 입력 타이밍으로 동작되는 SDRAM는 외부로부터 칩내부로 공급되는 시스템 클럭 CLK에 의해 억세스 싸이클 타임이 결정되므로서, 일반적인 다이나믹 랜덤 억세스 메모리에 비하여 약3배 정도의 싸이클 타임이 요구됨을 알 수 있다. 상기와 같은 입력 타이임중 시스템 클럭 CLK에 동기된 클럭 PCLK는 클럭버퍼(clock buffer)을 통하여 SDRAM내로 입력된다. 상기 클럭 버퍼의 구성은 후술되는 제3도에서 상세히 설명될 것이다.

상기와 같은 번-인에서 한가지 중요한 사항은, 번-인은 수천개의 메모리 디바이스를 동시에 제어함으로 인해 입력 신호를 싸이클 타임에 제약이 발생한다는 것이다. [통상적인 번-인 장비의 싸이클 타임은 수백 나노초 이상이다.] 그리고, 통상적인 번-인 장비의 총 번-인 시간은 하기 식1과 같이 된다.

[일반식 1]

상기 식1과 같이 계산되는 번-인 시간 계산식중 첫 번째항은 리플레쉬 싸이클(refresh cycle)등에 의해 결정되는 불변의 시간이고, 세 번째항은 메모리셀의 제조 공정의 능력에 의해 결정되므로 총 번-인 시간을 줄일 수 있는 효과적인 방법은 두번째항인 싸이클 타임 tRC를 최소로 가져 가는 것이다. 그러나, 이는 번-인 장비의 동작 주파수가 수백 나노초(ns) 이상을 가짐으로서 장비의 능력에 제약을 받게된다.

즉, 동일한 번-인 장비로서 시스템 클럭 CLK에 동기되어 싸이클 타임이 결정되는 SDRAM을 번-인시에는 로우 어드레스 스트로브 RASB에 의해 싸이클 타임이 결정되는 다이나믹 랜덤 억세스 메모리 보다 약 3배 정도의 싸이클 타임이 소요되어 번-인 시간이 그만큼 소요됨을 알 수 있다. 이와 같이 번-인 시간이 증가되면 생산 수율이 저하되는 것은 주지의 사실이다.

제3도는 종래의 동기식 디램의 클럭버퍼의 상세도를 나타낸 도면으로서, 이는 외부로부터 공급되는 시스템 클럭 CLK이 로우에서 하이로 변화되는 것을 검출하여 일정한 듀레이션 tCC를 갖는 펄스 PLCK를 발생시키는 구성을 가지고 있다.

지금, 논리 로우의 인에이블 신호 PEN이 제1피모오스 트랜지스터 14의 게이트로 입력되면, 상기 제1피모오스 트랜지스터 14의 소오스에 접속된 전원전압 Vcc가 소오스-드레인간의 채널을 통하여 내부노드 N1으로 공급된다. 이때, 상기 내부노드 N1와 접지사이에는 기준전압 VREF와 외부 시스템 클럭 CLK를 입력하는 두개의 전류 패스를 가지고 있다.

상기 두개의 전류패스중 제1전류패스는 소오스가 상기 내부노드 N1에 접속되어 기준전압 VREF를 게이트로 입력하는 제2피모오스 트랜지스터 16와 제1엔모오스 트랜지스터 20의 채널이 직렬로 접속되어 있으며, 상기 제1엔모오스 트랜지스터 20의 게이트는 상기 제2피모오스 트랜지스터 16의 드레인에 접속되어 있다. 그리고, 제2전류패스는 소오스가 상기 내부노드 N1에 접속되어 외부 시스템 클럭 CLK를 게이트로 입력하는 제3피모오스 트랜지스터 18와 제2엔모오스 트랜지스터 22의 채널이 직렬로 접속되어 있으며, 상기 제2엔모오스 트랜지스터 22의 게이트는 상기 제2피모오스 트랜지스터 16의 드레인에 접속되어 있다.

이와 같이 구성된 비교기 12는 상기 기준전압 VREF와 외부 시스템 클럭 CLK의 레벨을 비교하여 상기 시스템 클럭 CLK의 레벨이 상기 기준전압 VREF의 레벨보다 높을 때 논리 로우로 천이되는 신호를 출력노드 N2로 출력한다.

상기 비교기 12의 출력노드 N2로 부터 출력되는 시스템 클럭 CLK는 상기 출력노드 N2에 입력노드가 접속된 제1인버터 체인 24으로 공급되며, 상기 제1인버터 체인 24는 입력되는 시스템 클럭 CLK를 반전하여 내부클럭 iCLK로서 드라이브한다. 따라서, 외부로 부터 공급되는 시스템 클럭 CLK가 로우에서 하이로 변화되면, 제1인버터 체인 24으로 부터 출력되는 내부클럭 iCLK의 레벨도 로우에서 하이로 천이되어 드라이브됨을 알 수 있다. 상기와 같이 발생된 내부클럭 iCLK는 제1인버터 체인 24의 출력노드에 접속된 자동 펄스 발생기(Auto Pulse Generator) 26로 공급된다.

이때, 상기 제1인버터 체인 24의 출력은 자동 펄스 발생기 26내의 낸드게이트 30의 일측노드로 공급됨과 동시에 홀수개의 인버터가 직렬 접속된 제2인버터 체인 28의 입력노드로 공급된다. 따라서, 시스템 클럭 CLK가 로우에서 하이로 변화되면 초기 상기 낸드게이트 30은 상기 제2인버터 체인 28에 의해 지연되어 반전출력되는 이전 상태의 신호 하이와 현재 입력되는 하이의 신호를 부논리곱하여 로우의 신호를 발생하며, 이는 출력노드에 접속된 인버터 32에 의해 하이로 반전되어 출력된다.

소정의 시간, 예를 들면, 제2인버터 체인 28의 지연 시간 동안 시스템 클릭CLK의 입력이 논리 하이의 상태로 지속되면 제2인버터 체인 28의 출력이 로우로 변화되어 낸드게이트 30의 출력이 하이로 변화된다. 따라서, 상기와 같은 자동 펄스 발생기 26는 외부로부터 입력되는 시스템 클럭 CLK가 로우에서 하이로 천이될 때 일정 구간 동안 하이 레벨의 듀레이션을 가지는 내부클럭 펄스 PLCK를 발생함을 알 수 있다. 이러한, 자동 펄스 발생기 26의 출력은 칩내부 회로의 동작 마진(margin)을 확보하기 위한 것이다. 또한, 상기 자동 펄스 발생기 26는 외부 시스템 클럭 CLK가 하이에서 로우로 천이될때에는 칩 내부적으로 아무런 영향이 없도록 내부클럭펄스 PCLK의 레벨을 변화시키지 않도록 동작된다.

상기와 같이 동작되는 종래 SDRAM의 클럭버퍼는 외부로부터 칩내부로 공급도되는 시스템 클럭 CLK에 동기되는 클럭 PLCK를 그대로 칩 내부의 회로로 공급함으로써 전술한 바와 같은 메모리셀 테스트시 테스트 시간이 많이 소요되어 생산 수율이 저하되는 문제가 야기된다.

따라서, 본 별명의 목적은 SDRAM의 메모리셀 테스트를 고속으로 수행할 수 있는 SDRAM를 제공함에 있다.

본 발명의 다른 목적은 외부로부터 공급되는 시스템 클럭에 동기하여 동작되는 반도체 메모리 장치의 억세스 싸이클 타임을 감소시킬 수 있도록 상기 시스템 클럭의 주기를 변화시키는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 외부로부터 공급되는 시스템 클럭의 상승에지와 하강에지를 검출하여 리이드, 라이트 및 프리차아지 동작시의 싸이클 타임을 감축시키는 동기식 반도체 메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 외부로 부터 공급되는 시스템 클럭의 하강 에지의 검출에 응답하여 내부의 시스템 클럭을 발생함으로써 메모리셀 테스트의 동작을 고속으로 수행할 수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 외부 시스템 클럭의 입력에 동기되어 칩 내부의 회로들을 동작시키는 동기식 반도체 메모리 장치에 있어서, 상기 시스템 클럭의 제1에지에 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제1에지검출수단과, 상기 시스템 클럭의 제2에지에 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제2에지검출수단과, 전송인에이블신호에 응답하여 상기 제1 및 제2에지검출수단의 출력노드로부터 출력되는 펄스를 상기 칩내부로 전송하는 전송수단으로 구성함을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제4도는 본 발명에 따른 동기식 디램의 클럭버퍼의 상세도로서, 시스템 클럭CLK의 제1에지상태와 제2에지상태를 검출하여 시스템 클럭의 레벨이 천이될 때 마다 소정의 폭을 갖는 펄스를 자동적으로 발생하는 제2자동 펄스 발생기 33와, 특별모드 인에이블신호(Specail Mode Enable Clock) PSME에 의해 제1자동펄스 발생기 26 및 제2자동 펄스 발생기 33의 출력을 선택적으로 칩의 내부회로에 전송하는 수단이 더 구비되어 있다. 상기에서 특별모드 인에이블신호 PSME는 SDRAM의 특징중의 하나인 모드 레지스터 셋 싸이클(mode regiser set cycle)을 이용하여 특별한 모드, 예를 들면, 번-인시에 하이로 인에이블(활성화)되는 신호이다. 상기와 같이 구성된 본 발명의 구성은, 시스템 클럭 CLK이 하이에서 로우(LOW going edge)로 천이하는 경우에도 칩내부로 공급되는 내부펄스 PLCK를 발생하는 것을 특징으로 하는 것이다.

제5a도 및 제5b도는 본 발명에 따른 클럭버퍼의 입출력 동작에 대한 시뮬레이션 파형도이다. 상기 도면중, 제5a도는 노말동작모드인 경우의 시물레이션 파형도이고, 제5b도는 특별모드 인에이블신호 PSME가 활성화 되었을때의 시물레이션 파형도로서 제2자동 펄스 발생기 33의 동작 파형도이다.

지금, 특별모드 인에이블신호 PSME가 로우로 디스에이블되면, 제1, 제2전송게이트 50, 52을 제어하기 위한 인버터 54의 출력은 하이로 출력된다. 이때, 상기 인버터 54의 출력노드는 제1전송게이트 50내의 엔모오스 트랜지스터의 게이트에 접속됨과 동시에 제2전송게이트 52내의 피모오스 트랜지스터의 게이트에 공통으로 접속되어 있다. 그리고, 제1전송게이트 50내의 피모오스 트랜지스터의 게이트와 제2전송게이트 52내의 엔모오스 트랜지스터의 게이트는 상기 특별모드 인에이블신호 PSME가 입력되는 단자에 접속되어 있다. 따라서, 상기 특별모드 인에이블신호 PSME가 논리 로우로 입력되면 제1전송게이트 50만이 인에블되어 입력되는 신호를 출력노드에 접속된 인버터 32로 전송하게끔 동작된다. 이때, 제2자동 펄스 발생기 33는 디스에이블된다.

이와 같은 상태에서 제5A도에 도시되어진 바와 같은 시스템 클럭 CLK가 비교기 12로 입력되면, 제1인버터 체인 24는 내부클럭 iCLK를 제1자동 펄스 발생기 26으로 공급한다. 이때, 상기 제1자동 펄스 발생기 26는 제3도에서 전술한 바와 같이 동작되어 진다. 상기 제1자동 펄스 발생기 25의 출력은 특별모드 인에이블신호 PSME의 로우 에 의해 온 스위칭된 제1전송게이트 50의 채널을 통하여 인버터 32로 입력되므로써 제5a도에 도시된 바와 같은 클럭 PCLK이 칩내부의 회로에 공급된다.

번-인모드에 응답하여 특별모드 인에이블신호 PSME가 하이로 인에이블되면 제1전송게이트 50의 채널은 오프되며, 제2전성게이트 52가 온 스위칭된다. 즉, 특별모드 인에이블신호 PSME의 인에이블에 의해 제1자동 펄스 발생기 26으로부터 인버터 32의 입력노드로의 패스는 차단되고, 제2자동 펄스 발생기 33의 출력패스가 인버퍼 32의 입력노드로 접속된다. 한편, 제2자동 펄스 발생기 33내의 제1에지검출기 58의 낸드게이트 45와 제2에지검출기 56내의 낸드게이트 34들 각각은 일측 입력 노드로 논리 하이의 상태로 인에이블된 특별모드 인에이블신호 PSME에 응답하여 인에이블된다.

상기 특별모드 인에이블신호 PSME가 논리 하이로 활성화되면 제1에지검출기 58은 제1인버터 체인 24로부터 출력되는 내부클럭iCLK가 제5b도와 같이 제1에지, 예를 들면, 논리 하이로 천이되는 순간부터 소정 시간 동안 제2전송게이트 52의 입력노드로 제5b도의 P와 같이 로우로 천이되는 펄스를 공급한다. 이때, 상기 제2전송게이트 52는 상기 제1에지검출기 52의 출력을 인버터 32로 전송함으로서 칩의 내부회로에는 제5b도에 도시되어진 바와 같은 클럭 PLCK가 공급된다. 만약, 제1인버터 체인 24으로부터 출력되는 내부클럭 iCLK가 제2에지상태, 예를 들면, 논리 로우로 천이되면 제2에지검출기 26가 이를 검출하여 제5b도와 같이 소정의 폭을 가지는 펄스를 발생한다. 따라서, 상기 특별모드 인에이블신호 PSME가 논리 하이로 활성화되면 제2자동 펄스 발생기 33가 시스템 클럭CLK의 에지가 변화될때 마다 소정의 펄스폭을 가지는 펄스를 자동적으로 발생하여 출력함으로써 번-인시 칩의 내부로 공급되는 클럭 PCLK의 주기가 빨라지게되어 칩내의 싸이클 타임이 감소되게 된다.

상기 제4도와 같은 구성을 갖는 클럭버퍼가 내장된 SDRAM를 번-인시의 동작을 살피면 하기 제6도에 도시되어진 바와 같이 억세스 싸이클 타임 tRC이 감소됨을 알 수 있다.

상술한 바와 같이 본 발명에 의한 클럭버퍼는 노말동작시 외부로 부터 공급되는 시스템 클럭의 상승에지에 동기된 클럭을 발생하여 공급하며, 번-인 모드시에는 외부로 부터 공급되는 시스템 클럭의 상승에지 및 하강에지에 동기하여 클럭을 발생함으로써 칩의 동작 싸이클 타임 tRC를 기존에 비하여 절반으로 줄일 수 있게할 수 있다.

Claims (4)

1. 외부로부터 공급되는 시스템 클럭에 동기되어 칩 내부의 회로들을 동작 시키는 동기식 반조체 메모리 장치에 있어서, 상기 시스템 클럭의 제1에지에 응답하여 소정의 듀게이션을 갖는 펄스를 출력하는 제1자동 펄스 발생 수단과, 번-인모드 인에이블 신호의 활성화에 인에이블되며, 상기 시스템 클럭의 제1에지 및 제2에지에 각각 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제2자동 펄스 발생 수단과, 상기 제1, 제2자동 펄스 발생 수단의 출력노드와 상기 칩내부의 클럭입력노드의 사이에 접속되며, 상기 번-인모드 인에이블신호의 활성화 상태에 따라 상기 제1, 제2자동 펄스 수단들로부터 각각 출력되는 펄스를 선택적으로 상기 칩으로 전송하는 전송수단으로 구성함을 특징으로 하는 동기식 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제2자동 펄스 발생 수단은 상기 시스템 클럭의 제1에지에 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제1에지검출수단과, 상기 시스템 클럭의 제2에지에 응답하여 소정의 듀레이션을 갖는 펄스를 출력하는 제2에지검출수단으로 구성함을 특징으로 하는 동기식 반도체 메모리 장치.
3. 제1항 또는 제2항에 있어서, 상기 제1에지와 제2에지는 시스템 클럭의 하이와 로우임을 특징으로 하는 동기식 반도체 메모리 장치.
4. 제1항 또는 제2항에 있어서, 상기 전송수단은 상기 제1자동 펄스 발생 수단의 촐력노드와 상기 칩의 클럭 입력노드 사이에 접속된 제1전송게이트와, 상기 제2자동 펄스 발생 수단의 출력노드와 상기 칩의 클럭 입력노드 사이에 접속된 제2전게이트로 구성되며, 상기 제1 및 제2전송게이트를 각각은 상기 번-인 모드 인에이블 신호에 의해 서로 배타적으로 스위칭됨을 특징으로 하는 동기식 반도체 메모리 장치.