KR100765876B1 - 반도체 장치 및 신호 처리 방법 - Google Patents

Abstract

본 발명은 실제의 실장 및 접속 환경에 따른 시스템 클록에 동기화한 데이터의 유효 범위를 정확히 결정할 수 있도록 하는 것을 목적으로 한다.

더블 데이터 레이트의 메모리 사이에서 전송되는 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)의 도달 시간을 전송로의 반사파를 이용하여 취득하고, 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여 동기화하는 데이터의 유효 범위를 구하도록 하여 실제의 실장 및 접속 환경에 따라 시스템 클록에 동기화하는 데이터의 유효 범위를 결정할 수 있도록 한다.

Description

반도체 장치 및 신호 처리 방법{SEMICONDUCTOR DEVICE AND SIGNAL PROCESSING METHOD}

도 1은 본 발명의 실시 형태에서의 데이터 스트로브 신호의 플라이트 타임의 취득 원리를 설명하기 위한 도면.

도 2는 본 발명의 실시 형태에서의 클록 신호의 플라이트 타임의 취득 원리를 설명하기 위한 도면.

도 3은 데이터 스트로브 신호에 따른 반사파 관측 시간과 플라이트 타임의 상관성에 대한 프로세스 변동의 관계를 도시하는 도면.

도 4는 본 실시 형태에서의 메모리 컨트롤러 LSI의 구성예를 도시하는 도면.

도 5는 본 실시 형태에서의 메모리 컨트롤러 LSI의 리드 동작을 도시하는 타이밍 차트.

<도면의 주요 부분에 대한 부호의 설명>

1: 메모리 컨트롤러 LSI 2: 메모리

11: 탐색 펄스 발생기 12: Hi-Z 신호 발생기

13: 스큐 제어 회로 14: 클록 신호 발생기

15: 스트로브 신호 발생기 16, 17: 계수기

19: 기억부 20: 맵 검색부

21: 지연 계산부 25: 캡쳐 플립플롭

26: 클록 버퍼 27: 동기화 플립플롭

110, 210, 220: 양방향 I/O

130, 240, 250, 330: PCB 전송로

본 발명은, 반도체 장치 및 신호 처리 방법에 관한 것이며, 특히 더블 데이터 레이트(DDR: Double Data Rate)의 SDRAM(Synchronous Dynamic Random Access Memory)에 따른 인터페이스를 갖는 반도체 장치에 이용하여 적합한 것이다.

DDR-SDRAM, DDR2-SDRAM 등에 대응하는 메모리 컨트롤러 회로의 설계에서는, 특히 메모리로부터 출력된 리드 데이터를 내부의 플립플롭에 의해 캡쳐하는 부분, 및 그 플립플롭으로부터 시스템 클록에 동기화시키는 부분의 설계가 어렵다. 동기화한 데이터의 유효 범위를 결정하기 위해서는 메모리 컨트롤러로부터 출력한 클록이 메모리(SDRAM)를 경유하여 데이터 스트로브 신호(DQS)로서 메모리 컨트롤러에 복귀할 때까지의 라운드 트립 딜레이(Round-Trip-Delay)의 산출이 중요해진다. 그 타이밍 설계에는 수십 내지 수백 피코초의 정밀도에서의 시뮬레이션 및 검증을 행할 필요가 있고, 메모리 컨트롤러의 지연 설계 및 프린트 기판(PCB 보드)의 타이밍 설계에 많은 시간을 요구한다.

또한, 메모리 컨트롤러에 접속되는 메모리 소자, DIMM 모듈의 개수나 형격, 프린트 기판의 재질이나 층수는 일의로 정해지는 것이 아니다. 또한, DDR-SDRAM, DDR2-SDRAM의 추세도 DDR 200, 266, 333, 400, DDR2 400, 533, 667이라는 바와 같이 데이터 레이트가 올라 와 있다. 그 때문에 제조 변동이나 온도 조건의 모든 영역에서 실현 가능한 모든 메모리 탑재 구성으로 시뮬레이션 검증을 행하는 것은 곤란하다.

DDR-SDRAM용의 메모리 컨트롤러에 관해서, 실제 PCB 전송로(프린트 배선)를 모방한 선로에 메모리 소자에 상당하는 용량을 설치하고, 실제로 메모리를 더미 리드 사이클로 리드하며, 그 응답 파형을 계측하여 데이터 스트로브 신호(DQS)의 위상을 맞춤으로써 타이밍 조정을 행하는 방법이 제안되어 있다(예컨대, 특허 문헌 1 참조.).

또한, 특허 문헌 2에는 전송선에서의 특성 임피던스의 불연속이나 미스 매칭 등에 의한 신호의 반사 및 그에 수반하는 링잉을 억제하는 기술에 관해서 기재되어 있다.

[특허 문헌 1] 일본 특허 공개 제2005-78547호 공보

[특허 문헌 2] 일본 특허 공개 제2001-183422호 공보

특허 문헌 1에 기재한 것은 실제 전송로를 모방한 PCB 선로를 추가하고, 부하로서 부하 용량만을 설치하고 있다. 그 때문에 전송로를 통해 접속되는 부하 용량이 직접 부착한 DRAM인지 DIMM 모듈인지와, DRAM의 개수, DIMM 모듈의 랭크, DIMM 모듈의 컴포넌트 수에 의해 큰 제약을 받아, 단순히 부하로만 한 유사한 전송 로의 지연과 실제 전송로의 지연은 수십 내지 천 피코초 정도 어긋날 가능성이 있다.

또한, 실제의 데이터 스트로브 신호나 클록 신호를 이용하지 않고, 실제 전송로의 형상을 반영하지 않기 때문에 데이터 스트로브 신호나 클록 신호의 플라이트 타임을 계측할 수 없다.

또한, 더미 리드 사이클을 이용하기 때문에 메모리 컨트롤러측의 설계가 복잡해지는 동시에, 메모리를 접속하지 않으면 실제 회로 동작의 시험을 행할 수 없다.

본 발명은, 이러한 사정에 감안하여 이루어진 것으로, 실제 실장 및 접속 환경에 따른 시스템 클록에 동기화하는 데이터의 유효 범위를 정확히 결정할 수 있도록 하는 것을 목적으로 한다.

본 발명의 반도체 장치는, 더블 데이터 레이트의 메모리와의 사이에서 전송되는 클록 신호 및 데이터 스트로브 신호의 도달 시간을 반사파를 이용하여 취득하는 도달 시간 취득부와, 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여, 시스템 클록에 동기화하는 데이터의 유효 범위를 구하는 연산부와, 구한 유효 범위의 데이터를 동기화하는 동기화 처리부를 포함한다.

이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.

우선, 본 발명의 일 실시 형태에 의한 반도체 장치를 적용한 메모리 컨트롤러 LSI의 개요를 설명한다.

본 실시 형태에서의 메모리 컨트롤러 LSI는 PCB 보드상에 탑재된 상태로 실제의 PCB 전송로[클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)에 따른 각각의 전송로]에 탐색 펄스를 발신하고, 그 반사파가 검출되기까지의 시간을 계측한다. 이에 관해서, 양방향 I/O(입출력 회로)를 사용하고, 그 양방향 I/O를 하이 임피던스 상태로 하는 타이밍을 최적화함으로써, PCB 전송로상에 나타나는 반사파를 크게 한 상태를 만들어 내어 반사파의 관측을 행한다.

다음에, 메모리 컨트롤러 LSI는 반사파가 검출되기까지의 시간과 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)의 플라이트 타임(도달 시간)과의 상관성에 기초하여, 실장된 접속 환경하에서의 실제의 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)의 플라이트 타임을 구한다. 이 플라이트 타임의 취득은 상관성을 도시한 맵이나 계산식에 기초하여 행한다.

계속해서, 메모리 컨트롤러 LSI는 구한 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)의 플라이트 타임에 기초하여, 라운드 트립 딜레이(Round-Trip-Delay)를 산출하고, 그것을 이용하여 동기화하는 유효한 데이터의 범위를 결정한다.

[데이터 스트로브 신호(DQS)의 플라이트 타임의 취득 원리]

도 1을 참조하여, 데이터 스트로브 신호(DQS)의 플라이트 타임의 취득 원리에 관해서 설명한다.

도 1 (a)는 데이터 스트로브 신호(DQS)의 전송에 따른 구성을 도시하는 도면이다.

도 1 (a)에서, 110은 컨트롤러측(메모리 컨트롤러 LSI)이 구비하는 양방향 I/O, 120은 메모리(SDRAM)가 구비하는 양방향 I/O, 130은 컨트롤러측과 메모리 사이에서 데이터 스트로브 신호(DQS)가 전송되는 PCB 전송로이다.

양방향 I/O(110)는 2개의 버퍼(111, 112)를 갖는다. 버퍼(111, 112)는 하이 임피던스(Hi-Z) 제어 신호에 따라 출력을 하이 임피던스 상태로 하는, 소위 트라이 스테이트 버퍼이다.

버퍼(111)는 입력단이 데이터 스트로브 신호(DQS)의 신호 발생 회로에 접속되고, 출력단이 PCB 전송로(130)에 접속된다. 버퍼(112)는 입력단이 PCB 전송로(130)에 접속되고, 출력단이 반사파 관측 모니터 및 DLL(Delay Locked Loop)에 접속된다.

양방향 I/O(120)는 간략화하여 도시하고 있지만, 양방향 I/O(110)와 마찬가지로, 출력을 하이 임피던스 상태로 하는 것이 가능한 2개의 버퍼를 가지며, 한쪽 버퍼의 입력단 및 다른쪽 버퍼의 출력단이 PCB 전송로(130)에 접속된다.

도 1 (b)는 PCB 전송로(130)에 따른 신호 파형을 도시하는 도면이다.

PCB 전송로(130)로써 반사파가 검출되기까지의 시간을 계측할 때, 도 1 (b)에 도시하는 바와 같이, 컨트롤러측으로부터 양방향 I/O(110)에서의 버퍼(111)를 통해 "0"→"1"→"0"으로 변화하는(즉 펄스형의) 탐색 펄스(SP)를 출력한다. 탐색 펄스(SP)의 출력 종료("1"→"0"의 천이 포인트) 후, Hi-Z 제어 신호에 의해 버퍼(111)의 출력을 하이 임피던스 상태로 하여 반사파의 검출이 행해진다. 그리고, 그 Hi-Z 제어 신호의 출력으로부터 PCB 전송로(130)에서의 반사파가 검출되기까지 의 반사파 관측 시간(T_hiZ_fly)이 관측된다.

여기서, 반사파의 관측에는 데이터 스트로브 신호(DQS)에 따른 컨트롤러측 내부 단자가 사용된다. 반사파가 실림으로써 컨트롤러측 내부 단자에 레퍼런스 전압(Vref) ±한계값 전압〔mV〕을 넘는 요동이 발생하는 경우, 신호의 상태 변화(0/1)에 의해 반사파가 실리는 것을 감지할 수 있다. 즉, 반사파 관측 시간(T_hiZ_fly)은 버퍼(111)의 출력을 하이 임피던스 상태로 하기 위한 Hi-Z 제어 신호를 출력한 후에 컨트롤러측 내부 단자의 상태가 변화되기까지의 시간이 된다.

또한, 도 1 (b)부터, PCB 전송로(130)상의 파형은 탐색 펄스(SP)의 발신에 의해 전송로상에 데이터가 전송되어 구동되고 있는 기간에 버퍼(111)의 출력이 하이 임피던스 상태로 전환되면 목적지를 잃은 전하가 전송로에서의 반사를 반복하여 감쇠하고, 전송로에 링잉이 많이 발생하고 있는 것을 알 수 있다.

이 반사파의 발생량과, 탐색 펄스(SP)의 출력 종료로부터 양방향 I/O(110)의 버퍼(111)를 하이 임피던스 상태로 하기까지의 시간(T_skew)에는 의존 관계가 존재한다. 그래서, 반사파의 관측에서는 탐색 펄스(SP)의 출력 종료로부터 버퍼(111)를 하이 임피던스 상태로 하기까지의 시간(T_skew)을 변화시키고(sweep하고), 반사파가 많이 관측되는 시간을 구한다.

도 1 (c)는 데이터 스트로브 신호(DQS)에 따른 반사파 관측 시간(T_hiZ_fly)(DQS)과 플라이트 타임(T_DRAM)(DQS)의 상관성을 도시하는 도면이다. 탐색 펄스(SP)의 출력 종료로부터 Hi-Z 제어 신호를 출력하기까지의 시간, 즉 시간(T_skew)을 일정하게 하여 전송로의 길이를 여러 가지로 바꾸면 도 1 (c)에 도시 하는 바와 같이 반사파 관측 시간(T_hiZ_fly)(DQS)과 메모리(SDRAM)로부터 출력되는 데이터 스트로브 신호(DQS)의 플라이트 타임(T_DRAM)(DQS)의 관계는 전송로의 길이에 비례한다. 이 관계를 시간(T_skew)을 바꿀 때마다 작성하여 테이블 또는 계산식에 의해 가짐으로써 반사파 관측 시간(T_hiZ_fly)(DQS)을 기초로 플라이트 타임(T_DRAM)(DQS)을 구할 수 있다.

[클록 신호(CK, CK#)의 플라이트 타임의 취득 원리]

도 2를 참조하여 클록 신호(CK, CK#)의 플라이트 타임의 취득 원리에 관해서 설명한다.

도 2 (a)는 클록 신호(CK, CK#)의 전송에 따른 구성을 도시하는 도면이다.

도 2 (a)에서, 210은 컨트롤러측(메모리 컨트롤러 LSI)이 구비하는 클록 신호(포지티브 클록 신호)(CK)를 출력하기 위한 양방향 I/O, 220은 컨트롤러측이 구비하는 클록 신호(네가티브 클록 신호)(CK#)를 출력하기 위한 양방향 I/O이다. 230은 메모리(SDRAM)가 구비하는 클록 버퍼, 240, 250은 컨트롤러측으로부터 메모리에 클록 신호(CK, CK#)가 전송되는 PCB 전송로이다.

일반적으로, 클록 신호(CK, CK#)를 출력하는 경우에는 Hi-Z 상태를 갖지 않는 출력 전용 차동 I/O가 사용되지만, 본 실시 형태에서는 PCB 전송로(240, 250)에서의 반사파의 관측을 가능하게 하기 위해 양방향 I/O(210, 220) 및 인버터(INV1)에 의해 구성되는 Hi-Z 상태 부가 양방향 차동 I/O가 이용된다.

양방향 I/O(210)는 2개의 버퍼(211, 212)를 갖는다. 버퍼(211, 212)는 하이 임피던스(Hi-Z) 제어 신호에 따라 출력을 하이 임피던스 상태로 하는, 소위 트라이 스테이트 버퍼이다. 버퍼(211)는 입력단이 클록 신호(CK)의 신호 발생 회로에 접속되고, 출력단이 PCB 전송로(240)에 접속된다. 버퍼(212)는 입력단이 PCB 전송로(240)에 접속되고, 출력단이 반사파 관측 모니터에 접속된다.

마찬가지로, 양방향 I/O(220)는 2개의 버퍼(221, 222)를 갖는다. 버퍼(221, 222)는 Hi-Z 제어 신호에 따라 출력을 하이 임피던스 상태로 하는, 소위 트라이 스테이트 버퍼이다. 버퍼(221)는 입력단이 인버터(INV1)를 통해 클록 신호(CK)의 신호 생성 회로에 접속되고, 출력단이 PCB 전송로(250)에 접속된다. 버퍼(222)는 입력단이 PCB 전송로(250)에 접속되고, 출력단이 반사파 관측 모니터에 접속된다.

도 2 (b)는 PCB 전송로(240, 250)에 따른 신호 파형을 도시하는 도면이다.

PCB 전송로(240, 250)로써 반사파가 검출되기까지의 시간을 계측할 때, 도 2 (b)에 도시하는 바와 같이, 컨트롤러측으로부터 양방향 I/O[210(220)]에서의 버퍼[211(221)]를 통해 "0"→"1"→"0"("1"→"0"→"1")으로 변화되는 탐색 펄스(SP)를 출력한다. 탐색 펄스(SP)의 출력 종료 후, Hi-Z 제어 신호에 의해 버퍼(211, 221)의 출력을 하이 임피던스 상태로 하여 반사파의 검출이 행해진다. 그리고, 그 Hi-Z 제어 신호의 출력으로부터, PCB 전송로(240, 250)에서의 반사파가 검출되기까지의 반사파 관측 시간(T_hiZ_fly)이 관측된다.

또한, PCB 전송로(240, 250)에서의 반사파의 관측에서는, PCB 전송로(240, 250)를 통한 메모리(SDRAM)에의 클록 신호(CK, CK#)의 공급을 정지하여 행할 필요가 있다. 그 때문에 PCB 전송로(240, 250)에서의 반사파의 관측은 메모리에의 클록 공급 정지를 실현할 수 있어, 메모리에 대한 액세스가 행해지지 않는 기간(예컨대 전원 투입시의 파워 온 리셋 후)에 메모리에 대하여 이니셜 동작을 시키기 전에 캘리브레이션의 일환으로서 행하는 것이 바람직하다.

반사파의 관측에는 클록 신호(CK, CK#)에 따른 컨트롤러측 내부 단자가 사용된다. 컨트롤러측 내부 단자에서의 신호의 상태 변화(0/1)에 의해 반사파가 실린 것을 감지할 수 있다. 즉, 반사파 관측 시간(T_hiZ_fly)은 버퍼(211, 221)의 출력을 하이 임피던스 상태로 하기 위한 Hi-Z 제어 신호를 출력한 후, 컨트롤러측 내부 단자의 상태가 변화되기까지의 시간이 된다.

또한, 도 2(b)에 도시되는 바와 같이, 클록 신호(CK, CK#)를 구동하고 있는 기간에서, 전송로상에 하이 레벨/로우 레벨의 전위를 유지하고 있는 상태로 버퍼(211, 221)의 출력이 하이 임피던스 상태로 전환되면 목적지를 잃은 전하에 의해 링잉이 발생한다. 클록 신호(CK, CK#)에 관해서도, 클록 신호(CK, CK#)의 0/1의 천이 포인트로부터 양방향 I/O(210, 220)의 버퍼(211, 221)를 하이 임피던스 상태로 하기까지의 시간(T_skew)에는 의존 관계가 존재한다. 그래서, 반사파의 관측에서는 탐색 펄스(SP)의 출력 종료로부터 버퍼(211, 221)를 하이 임피던스 상태로 하기까지의 시간(T_skew)을 변화시키고(sweep하고), 반사파가 많이 관측되는 시간을 구한다.

도 2 (c)는, 클록 신호(CK, CK#)에 따른 반사파 관측 시간[T_hiZ_fly(CK)]과 플라이트 타임[T_DRAM(CK)]의 상관성을 도시하는 도면이다. 시간(T_skew)을 일정하게 하여 전송로의 길이를 여러 가지로 바꾸면 도 2(c)에 도시하는 바와 같이 반사파 관측 시간[T_hiZ_fly(CK)]과 컨트롤러측으로부터 메모리(SDRAM)에 공급되는 클 록 신호(CK, CK#)의 플라이트 타임[T_DRAM(CK)]의 관계는 전송로의 길이에 비례한다. 이 관계를 시간(T_skew)을 바꿀 때마다 작성하여 테이블 또는 계산식에 의해 가짐으로써, 반사파 관측 시간[T_hiZ_fly(CK)]을 기초로 플라이트 타임[T_DRAM(CK)]을 구할 수 있다.

도 3은 데이터 스트로브 신호(DQS)에 따른 반사파 관측 시간[T_hiZ_fly(DQS)]과 플라이트 타임[T_DRAM(DQS)]의 상관성에 대한 프로세스 변동의 관계를 도시하는 도면이다. 종축 및 횡축 모두, 동일한 I/O 셀의 지연이기 때문에 I/O 셀 내의 변동이 작다고 가정하면 입출력 I/O의 입력 지연과 출력 지연은 칩간, 웨이퍼간, 및 로트간 변동만을 고려하면 좋고, PCB 전송로의 거리로만 의존하는 것이 된다. 시뮬레이션에 의하면, 플라이트 타임이 2nsec 정도의 전송로(컨트롤러로부터 메모리까지 10 cm 정도)에서, Fast-Slow 차는 200 ps 이내이며, 반사파 관측 시간[T_hiZ_fly(DQS)]과 플라이트 타임[T_DRAM(DQS)]의 관계는 전송로의 거리에 따라 일의로 결정할 수 있다고 할 수 있다. 클록 신호(CK, CK#)에 따른 반사파 관측 시간[T_hiZ_fly(CK)]과 플라이트 타임[T_DRAM(CK)]에 관해서 마찬가지이다.

도 4는, 본실시 형태에서의 메모리 컨트롤러 LSI(1)의 구성예를 도시하는 도면이며, 도 5는 본 실시 형태에서의 메모리 컨트롤러 LSI(1)의 리드 동작을 도시하는 타이밍 차트이다.

도 4에 도시하는 바와 같이, 메모리 컨트롤러 LSI(1)는 PCB 전송로(130, 240, 250, 330)를 통해 더블 데이터 레이트의 메모리(SDRAM)(2)에 접속 가능해지고 있다. 또한, 메모리 컨트롤러(1)와 메모리(2) 사이에서는 도시하지 않지만 다른 제 어 신호(커맨드)도 PCB 전송로를 통해 송수신되어 있다.

메모리 컨트롤러(1)에서, 11은 PCB 전송로에 출력하는 탐색 펄스(SP)를 생성하는 탐색 펄스 발생기, 12는 양방향 I/O(110, 210, 220)에 출력되는 Hi-Z 제어 신호를 생성하는 Hi-Z 신호 발생기, 13은 탐색 펄스 발생기(11)에 의한 탐색 펄스(SP)의 출력 종료로부터 Hi-Z 신호 발생기(12)에 의해 Hi-Z 제어 신호를 출력하기까지의 시간(T_skew)을 제어하는 스큐 제어 회로이다. 14는 클록 신호(CK)를 생성하는 클록 신호 발생기, 15는 데이터 스트로브 신호(DQS)를 생성하는 스트로브 신호 발생기이다.

16은 PCB 전송로(240, 250)에서의 반사파 관측 시간[T_hiZ_fly(CK)]을 계측하기 위한 계수기, 17은 PCB 전송로(130)에서의 반사파 관측 시간[T_hiZ_fly(DQS)]을 계측하기 위한 계수기이다. 계수기(16, 17)는 체배기(18)에 의해 시스템 클록 신호의 주기를 (1/N)배 한, 시스템 클록 신호보다 충분히 빠른 클록 신호로 동작한다.

19는 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)에 따른 시간(T_skew)에 따른 반사파 관측 시간(T_hiZ_fly)과 플라이트 타임(T_DRAM)의 관계를 도시하는 맵(테이블)을 기억하는 기억부이며, 예컨대 RAM이나 ROM 등으로 구성된다.

20은 스큐 제어 회로(13)로부터 공급되는 시간(T_skew)의 정보에 기초하여, 기억부(19)로부터 시간(T_skew)에 따른 맵을 검색하는 맵 검색부이다. 또한, 맵 검색부(20)는 검색하여 얻어진 맵을 참조하고, 계수기(16, 17)로부터 공급되는 반사 파 관측 시간(T_hiZ_fly)을 기초로 플라이트 타임(T_DRAM)을 구하여 출력한다.

21은 라운드 트립 딜레이(Round-Trip-delay)를 계산하는 지연 계산부이다. 지연 계산부(21)는 맵 검색부(20)로부터 출력된 플라이트 타임[T_DRAM(CK), T_DRAM(DQS)] 및 컨트롤 레지스터(22, 23)에 기억되어 있는 버스트 길이(BL), CAS 레이턴시(CL) 등에 기초하여 라운드 트립 딜레이(Round-Trip-delay)를 계산한다. 또한, 지연 계산부(21)는 산출한 라운드 트립 딜레이(Round-Trip-Delay)를 이용하여 동기화하는 유효한 데이터의 범위를 결정하고, 그 범위를 도시하는 마스크 신호를 생성하여 출력한다.

24는 메모리(2)로부터 입력된 데이터 스트로브 신호(DQS)의 위상을 90° 시프트하여 출력하는 DLL(Delay Locked Loop), 25는 DLL(24)의 출력 및 인버터(INV2)에 의해 반전된 DLL(24)의 출력을 이용하여 메모리(2)로부터 입력된 데이터를 캡쳐하는 캡쳐 플립플롭이다.

26은 지연 계산부(21)로부터의 마스크 신호에 기초하여 시스템 클록을 마스크하여 출력하는 클록 버퍼이며, 예컨대 AND 게이트 등 논리 회로를 이용하여 구성된다. 27은 클록 버퍼(26)로부터 출력되는 마스크 처리된 시스템 클록에 기초하여, 캡쳐 플립플롭(25)으로부터 출력되는 유효 데이터를 시스템 클록에 동기화하는 동기화 플립플롭이다.

110은 데이터 스트로브 신호(DQS)에 따른 양방향 I/O이며, Hi-Z 제어 신호에 따라 출력을 하이 임피던스 상태로 하는 2개의 버퍼(111, 112)를 갖는다. 버퍼(111)는 입력단이 스트로브 신호 발생기(15)에 접속되고, 출력단이 단자(DQS_C) 를 통해 PCB 전송로(130)에 접속된다. 버퍼(112)는 입력단이 단자(DQS_C)를 통해 PCB 전송로(130)에 접속되고, 출력단이 계수기(17) 및 DLL(24)에 접속된다.

210은 클록 신호(CK)에 따른 양방향 I/O이며, Hi-Z 제어 신호에 따라 출력을 하이 임피던스 상태로 하는 2개의 버퍼(211, 212)를 갖는다. 버퍼(211)는 입력단이 클록 신호 발생기(14)에 접속되고, 출력단이 단자(CK_C)를 통해 PCB 전송로(240)에 접속된다. 버퍼(212)는, 입력단이 단자(CK_C)를 통해 PCB 전송로(240)에 접속되고, 출력단이 계수기(16)에 접속된다.

마찬가지로, 220은 클록 신호(CK#)에 따른 양방향 I/O이며, Hi-Z 제어 신호에 따라 출력을 하이 임피던스 상태로 하는 2개의 버퍼(221, 222)를 갖는다. 버퍼(221)는 입력단이 인버터(INV1)를 통해 클록 신호 발생기(14)에 접속되고, 출력단이 단자(CK#_C)를 통해 PCB 전송로(250)에 접속된다. 버퍼(222)는 입력단이 단자(CK#_C)를 통해 PCB 전송로(250)에 접속되고 출력단이 계수기(16)에 접속된다.

310은 데이터 신호(DQ)에 따른 양방향 I/O이며, Hi-Z 제어 신호에 따라 출력을 하이 임피던스 상태로 하는 2개의 버퍼(311, 312)를 갖는다. 버퍼(311)는 출력단이 단자(DQ_C)를 통해 PCB 전송로(330)에 접속된다. 버퍼(312)는 입력단이 단자(DQ_C)를 통해 PCB 전송로(330)에 접속되고, 출력단이 캡쳐 플립플롭(25)에 접속된다. 또한, 데이터 신호(DQ)에 따른 양방향 I/O는 하나만 도시하고 있지만, 데이터 폭에 따라 복수 갖고 있는 것은 물론이다.

또한, 120은 데이터 스트로브 신호(DQS)에 따른 양방향 I/O이며, 단자(DQS_M)를 통해 PCB 전송로(130)에 접속되어 있다. 230은 클록 신호(CK, CK#)에 따른 클록 버퍼이며, 단자(CK_M, CK#_M)를 통해 PCB 전송로(240, 250)에 접속되어 있다. 320은 데이터 신호(DQ)에 따른 양방향 I/O이며, 단자(DQ_M)를 통해 PCB 전송로(330)에 접속되어 있다.

다음에, 동작에 관해서 설명한다.

우선, 예컨대 전원 투입 직후 등의 메모리(2)에 대하여 클록 신호(CK, CK#)의 공급을 행하지 않은 이니셜라이즈 시퀀스 등에서, 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)에 따른 PCB 전송로에 탐색 펄스(SP)를 발신하고, 전송로의 응답을 조사한다.

메모리 컨트롤러 LSI(1)는, 클록 신호(CK, CK#)의 전송로(240, 250)에 대하여, 탐색 펄스 발생기(11)에 의해 클록 신호 발생기(14) 및 양방향 I/O(210, 220)을 통해 탐색 펄스(SP)를 발신한다. 그리고, 그 반사파를 검출하여 계수기(16)로 카운트를 행함으로써, 반사파 관측 시간[T_hiZ_fly(CK)]을 계측한다. 또한, 반사파 관측 시간[T_hiZ_fly(CK)]의 계측은 탐색 펄스(SP)의 출력 종료로부터 양방향 I/O(210, 220)에서의 버퍼(211, 221)의 출력을 Hi-Z로 하는 시간(T_skew)을 할당하면서 행한다.

마찬가지로, 메모리 컨트롤러 LSI(1)는 데이터 스트로브 신호(DQS)의 전송로(130)에 대하여, 탐색 펄스 발생기(11)에 의해 스트로브 신호 발생기(15) 및 양방향 I/O(110)를 통해 탐색 펄스(SP)를 발신한다. 그 반사파를 검출하여 계수기(16)로 카운트함으로써, 반사파 관측 시간[T_hiZ_fly(CK)]을 계측한다. 또한, 반사파 관측 시간[T_hiZ_fly(CK)]의 계측은 탐색 펄스(SP)의 출력 종료로부터 양방향 I/O(110)에서의 버퍼(111)의 출력을 Hi-Z로 하는 시간(T_skew)을 할당하면서 행한다.

다음에, 맵 검색부(20)는 스큐 제어 회로(13)로부터 공급되는 시간(T_skew)의 정보에 기초하여 기억부(19)로부터 원하는 맵을 검색하여 취득하고, 계측된 반사파 관측 시간[T_hiZ_fly(CK), T_hiZ_fly(DQS)]을 기초로 플라이트 타임[T_DRAM(CK), T_DRAM(DQS)]을 각각 요구한다. 계산식으로서는, 예컨대 T_DRAM=α×T_hiZ_fly+β(α, β는 임의의 상수) 등의 근사식 등을 이용하더라도 좋다.

또한, 맵 검색부(20)는 반사파 관측 시간(T_hiZ_fly)과 플라이트 타임(T_DRAM)의 관계를 도시하는 맵대신에, 반사파 관측 시간(T_hiZ_fly)으로부터 플라이트 타임(T_DRAM)을 산출하는 계산식에 기초하여 플라이트 타임[T_DRAM(CK), T_DRAM(DQS)]을 각각 요구하더라도 좋다.

계속해서, 지연 계산부(21)는 맵 검색부(20)로 구한 플라이트 타임[T_DRAM(CK), T_DRAM(DQS)] 및 컨트롤 레지스터(22, 23)가 갖는 버스트 길이(BL), CAS 레이턴시(CL) 등에 기초하여, 라운드 트립 딜레이 및 동기화하는 데이터의 유효 범위를 구한다.

라운드 트립 딜레이 및 동기화하는 데이터의 유효 범위는 이하와 같이 하여 구한다.

T_valid_start=T_DRAM(CK)+t_DQSCK(DRAM 규격)+T_DRAM(DQS)+CL

T_valid_end= T_valid_start+BL

여기서, t_DQSCK는 메모리의 규격에 의해 정해지는 값이며, CL은 CAS 레이턴 시에 상당하는 시간, BL은 버스트 데이터 길이의 데이터 전송에 요구되는 시간이다.

T_valid_start는 라운드 트립 딜레이 그 자체이며, 동기화하는 데이터의 유효 범위의 개시 위치에 대응한다. 또한, T_valid_end는 동기화하는 데이터의 유효 범위의 종료 위치에 대응한다.

다음에, 메모리 컨트롤러 LSI(1)에 의한 리드 동작에 관해서, 도 5를 참조하여 설명한다.

우선, 시각 T1에서, 메모리 컨트롤러 LSI(1)가 메모리(2)에 대하여 리드 커맨드를 발행한다. 메모리 컨트롤러 LSI(1)로부터 메모리(2)에 공급되는 클록 신호(CK, CK#)는 클록 신호(CK, CK#)의 플라이트 타임[T_DRAM(CK)] 경과 후, 메모리(2)에 도달한다. 또한, 리드 커맨드도, 어드레스, 커맨드의 플라이트 타임 후에 메모리(2)에 도달한다.

메모리(2)는 메모리 컨트롤러 LSI로부터의 리드 커맨드를 받으면 CAS 레이턴시로서 규정된 시간이 경과하고, 또한 메모리(2)의 AC 규격값(tDQSCK, 예컨대 ± 0.75 ns) 후에 데이터 스트로브 신호(DQS) 및 데이터 신호(DQ)를 출력한다.

일반적으로, 더블 데이터 레이트의 메모리(SDRAM)에서는, 데이터 스트로브 신호(DQS) 그룹마다, 같은 길이, 같은 딜레이 배선을 실현하고 있기 때문에 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)의 대개의 플라이트 타임은 동등해진다. 따라서, 메모리(2)로부터 출력된 데이터 스트로브 신호(DQS) 및 데이터 신호(DQ)는 플라이트 타임[T_DRAM(DQS)] 후에 메모리 컨트롤러 LSI(1)에 도착한다.

메모리(2)로부터의 입력된 데이터 스트로브 신호(DQS)는 DLL(24)에 의해 일정한 지연이 부가되고, 캡쳐 플립플롭(25)에 공급된다. 또한, DLL(24)의 출력은 인버터(INV2)에 의해 반전되어 캡쳐 플립플롭(25)에 공급된다. 또한, DLL(24)에 의한 지연량은 데이터 신호(DQ)의 한가운데에 데이터 스트로브 신호(DQS)의 에지가 대응하도록, 90°만큼 위상이 어긋나 있는 것으로 한다. 또한, DLL(24) 대신에 딜레이 라인을 이용하여 입력된 데이터 스트로브 신호(DQS)에 일정한 지연을 부가하도록 하더라도 좋다.

또한, 메모리(2)로부터의 입력된 데이터 신호(DQ)는 캡쳐 플립플롭(25)에 공급되고, DLL(24)의 출력 신호 및 그 반전 신호에 기초하여 캡쳐 플립플롭(25)에 받아들여져 출력된다.

DLL(24)의 출력 신호 및 그 반전 신호에는, 그 전송 경로에서 하이 임피던스 상태일 때에 노이즈가 실릴 가능성이 있다. 그 때문에 그 신호를 스트로브 신호로서 데이터 신호(DQ)를 받아들이면 의미있는 유효한 데이터와 노이즈에 기인한 무의미한 데이터의 구별이 되지 않는다.

그래서, 캡쳐 플립플롭(25)의 출력을 동기화 플립플롭(27)에 의해 받아들여 시스템 클록에 동기화할 때는 전술한 바와 같이 하여 구한 T_valid_start 및 T_valid_end에 의해 정해지는 범위 내의 데이터를 받아들이도록 한다. 구체적으로는, 지연 계산부(21)에 의해 마스크 신호를 생성하고, 동기화 플립플롭(27)에 공급되는 시스템 클록을 동기화하는 데이터의 유효 범위 T_valid_start 내지 T_valid_end까지의 기간만 마스크(유효하게)한다.

이에 따라, 시각(T1)으로부터 T_valid_start의 시간이 경과한 시각(T2)과, 시각(T2)으로부터 버스트 길이에 대응하는 시간이 경과한 시각(T3) 사이만 유효하도록 마스크 처리된 동기화용 시스템 클록이 동기화 플립플롭(27)에 입력된다. 이 마스크 처리된 시스템 클록을 이용하여 캡쳐 플립플롭(25)의 출력을 받아들임으로써, 동기화 플립플롭(27)은 유효 데이터와 무효 데이터가 섞여 짜여진 데이터열의 내로부터 유효한 범위의 데이터를 추출하여 동기화할 수 있다.

이상, 설명한 바와 같이 본 실시 형태에 의하면 실제로 실장되어 메모리에 접속된 상태로, 실제로 신호가 전송되는 전송로를 이용하여 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)의 전파 지연을 구함으로써, DRAM 개수, PCB 보드의 층수, 전송로 길이 등이 여러 가지로 변화되어 다양한 구조·구성을 갖는 경우에서도, 실제의 전송로에서의 클록 신호(CK, CK#) 및 데이터 스트로브 신호(DQS)의 전파 지연을 구하는 것이 가능해진다. 이에 따라, 프로세스 변동, DRAM 구성, 전송로 길이를 의식하지 않고, 동기화하는 데이터의 유효 범위를 정확히 결정할 수 있어, 시스템 클록에 동기화하는 유효한 범위의 데이터를 추출하여 동기화할 수 있다.

또한, 전술한 본 실시 형태에서의 메모리 컨트롤러 LSI는 기존의 메모리 컨트롤러 회로를 유용하고, 데이터 스트로브 신호(DQS) 및 클록 신호(CK, CK#)를 출력하는 I/O 포트 블록에 부가 회로를 설치함으로써 실현할 수 있다. 이에 따라 기존의 포트부의 설계에 영향을 최소로 하면서도, 용이하게 실제의 실장 및 접속 환경에 따른 동기화하는 데이터의 유효 범위를 정확히 결정할 수 있다.

여기서, 전술한 바와 같이 본 실시 형태에서는 시간(T_skew)을 변화시키고 (스위핑(sweeping)하고), 반사파를 크게 한 상태를 만들어 내어 반사파의 관측을 행한다. 따라서, 역으로 반사파가 잘 관측되지 않고, 즉 반사가 작은 시간(T_skew)에 관해서도 얻어지게 된다. 그래서, 실제의 통상 동작시에는 데이터 스트로브 신호나 데이터 신호에 따른 양방향 I/O를 반사가 작은 시간(T_skew)에 기초하여 제어함으로써 노이즈에 대하여 강한 전송을 실현할 수도 있다.

또한, 상기 실시 형태는 모두 본 발명을 실시하는 데 있어서의 구체화의 일례를 나타낸 것에 지나지 않고, 이에 따라 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.

본 발명의 여러 가지 형태를 부기로서 이하에 나타낸다.

(부기 1) 더블 데이터 레이트의 메모리에 따른 인터페이스를 갖는 반도체 장치로서,

메모리와의 사이에서 전송되는 클록 신호 및 데이터 스트로브 신호의 도달 시간을 상기 신호의 전송로에서의 반사파를 이용하여 취득하는 도달 시간 취득부와,

상기 도달 시간 취득부로써 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여, 시스템 클록에 동기화하는 데이터의 유효 범위를 구하는 연산부와,

상기 연산부에 의해 구한 유효 범위의 데이터를 동기화하는 동기화 처리부를 포함하는 것을 특징으로 하는 반도체 장치.

(부기 2) 상기 도달 시간 취득부는, 상기 각 신호의 전송로에서의 반사파의 관측을 행하여 관측 시간을 계측하는 관측 시간 계측부와,

상기 관측 시간 계측부에 의해 얻어진 관측 시간에 기초하여, 미리 준비한 상기 관측 시간과 상기 도달 시간의 상관을 나타내는 테이블 또는 계산식을 이용하여 상기 클록 신호 및 데이터 스트로브 신호의 도달 시간을 취득하는 도달 시간 출력부를 포함하는 것을 특징으로 하는 부기 1 기재의 반도체 장치.

(부기 3) 상기 관측 시간 계측부는, 상기 신호의 전송로에 탐색 펄스를 출력한 후에 상기 전송로를 하이 임피던스 상태로 한 후에 반사파가 검출되기까지의 시간을 상기 관측 시간으로서 계측하는 것을 특징으로 하는 부기 2 기재의 반도체 장치.

(부기 4) 상기 탐색 펄스를 신호의 전송로에 출력한 후에 상기 전송로를 하이 임피던스 상태로 하기까지의 기간을 제어 가능하게 한 것을 특징으로 하는 부기 3 기재의 반도체 장치.

(부기 5) 상기 탐색 펄스를 신호의 전송로에 출력한 후 상기 전송로를 하이 임피던스 상태로 하기까지의 기간마다, 상기 클록 신호에 따른 상기 관측 시간과 상기 도달 시간의 상관을 나타내는 테이블 또는 계산식을 마련하는 것을 특징으로 하는 부기 4 기재의 반도체 장치.

(부기 6) 상기 탐색 펄스를 신호의 전송로에 출력한 후, 상기 전송로를 하이 임피던스 상태로 하기까지의 기간마다, 상기 데이터 스트로브 신호에 따른 상기 관측 시간과 상기 도달 시간의 상관을 나타내는 테이블 또는 계산식을 마련하는 것을 특징으로 하는 부기 4 기재의 반도체 장치.

(부기 7) 상기 신호의 전송로에서의 반사파의 관측을 상기 탐색 펄스를 신호의 전송로에 출력한 후, 상기 전송로를 하이 임피던스 상태로 하기까지의 기간을 변화시켜 행하고, 통상 동작시에는 반사파의 검출 빈도가 낮은 기간에 따른 타이밍으로 신호의 입출력부를 제어하는 것을 특징으로 하는 부기 4 기재의 반도체 장치.

(부기 8) 상기 클록 신호의 도달 시간의 취득은 전원 투입시에 행해지는 것을 특징으로 하는 부기 1 기재의 반도체 장치.

(부기 9) 상기 클록 신호는 1조의 정논리 클록 신호 및 부논리 클록 신호로 이루어지고,

출력을 하이 임피던스 상태로 하는 것이 가능해지는 동시에, 상기 클록 신호를 출력하는 차동 양방향 입출력부를 구비하는 것을 특징으로 하는 부기 1 기재의 반도체 장치.

(부기 10) 상기 연산부는, 상기 도달 시간 취득부로써 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여 라운드 트립 딜레이를 산출하고, 그것을 이용하여 동기화하는 데이터의 유효 범위를 결정하는 것을 특징으로 하는 부기 1 기재의 반도체 장치.

(부기 11) 상기 동기화 처리부는, 상기 연산부에 의해 구한 유효 범위에 따라 마스크 처리된 시스템 클록을 이용하여 데이터를 받아들여 동기화하는 것을 특징으로 하는 반도체 장치.

(부기 12) 상기 연산부는, 상기 데이터의 유효 범위를 나타내는 마스크 신호 를 생성하고,

상기 연산부에 의해 생성된 마스크 신호로 상기 시스템 클록에 마스크 처리를 실시하며, 상기 동기화 처리부에 출력하는 클록 마스크부를 포함하는 것을 특징으로 하는 부기 1 기재의 반도체 장치.

(부기 13) 더블 데이터 레이트의 메모리에 따른 인터페이스를 갖는 반도체 장치에서의 신호 처리 방법으로서,

메모리와의 사이에서 전송되는 클록 신호 및 데이터 스트로브 신호의 도달 시간을 상기 신호의 전송로에서의 반사파를 이용하여 취득하고,

상기 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여, 상기 메모리에 대한 독출 동작시의 라운드 트립 딜레이를 산출하며,

상기 산출한 라운드 트립 딜레이를 이용하고, 상기 메모리로부터 데이터를 독출한 경우에 동기화하는 데이터의 유효 범위를 구하며,

상기 구한 유효 범위에 따라 데이터를 동기화하는 것을 특징으로 하는 신호 처리 방법.

(부기 14) 상기 각 신호의 전송로에서의 반사파의 관측을 행하여 관측 시간을 계측하고,

상기 계측하여 얻어진 관측 시간에 기초하여, 미리 준비한 상기 관측 시간과 상기 도달 시간의 상관을 나타내는 테이블 또는 계산식을 이용하여 상기 클록 신호 및 데이터 스트로브 신호의 도달 시간을 취득하는 것을 특징으로 하는 부기 13 기재의 신호 처리 방법.

본 발명에 의하면, 실제로 탑재된 상태이면서, 실제 전송로를 이용하여 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여, 동기화하는 데이터의 유효 범위를 구하여 동기화하기 때문에 실제 실장 및 접속 환경에 따라 동기화하는 데이터의 유효 범위를 정확히 결정할 수 있어, 유효한 범위의 데이터만을 시스템 클록에 동기화할 수 있다.

Claims (10)

1. 더블 데이터 레이트의 메모리에 따른 인터페이스를 갖는 반도체 장치로서,

   메모리와의 사이에서 전송되는 클록 신호 및 데이터 스트로브 신호의 도달 시간을 상기 신호의 전송로에서의 반사파를 이용하여 취득하는 도달 시간 취득부와,

   상기 도달 시간 취득부에서 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여, 시스템 클록에 동기화하는 데이터의 유효 범위를 구하는 연산부와,

   상기 연산부에 의해 구한 유효 범위의 데이터를 동기화하는 동기화 처리부를 포함하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 도달 시간 취득부는,

   상기 각 신호의 전송로에서의 반사파의 관측을 행하여 관측 시간을 계측하는 관측 시간 계측부와,

   상기 관측 시간 계측부에 의해 얻어진 관측 시간에 기초하여, 미리 준비한 상기 관측 시간과 상기 도달 시간의 상관을 나타내는 테이블 또는 계산식을 이용하여 상기 클록 신호 및 데이터 스트로브 신호의 도달 시간을 취득하는 도달 시간 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
3. 제2항에 있어서, 상기 관측 시간 계측부는 상기 신호의 전송로에 탐색 펄스를 출력한 후에 상기 전송로를 하이 임피던스 상태로 한 후에 반사파가 검출되기까지의 시간을 상기 관측 시간으로서 계측하는 것을 특징으로 하는 반도체 장치.
4. 제3항에 있어서, 상기 탐색 펄스를 신호의 전송로에 출력한 후에 상기 전송로를 하이 임피던스 상태로 하기까지의 기간을 제어 가능하게 한 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 클록 신호는 1조의 정논리 클록 신호 및 부논리 클록 신호로 이루어지고,

   출력을 하이 임피던스 상태로 하는 것이 가능한 동시에, 상기 클록 신호를 출력하는 차동 양방향 입출력부를 더 포함하는 것을 특징으로 하는 반도체 장치.
6. 제1항에 있어서, 상기 연산부는 상기 도달 시간 취득부로써 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여 라운드 트립 딜레이를 산출하고, 이것을 이용하여 동기화하는 데이터의 유효 범위를 결정하는 것을 특징으로 하는 반도체 장치.
7. 제1항에 있어서, 상기 동기화 처리부는 상기 연산부에 의해 구한 유효 범위에 따라 마스크 처리된 시스템 클록을 이용하여 데이터를 받아들여 동기화하는 것 을 특징으로 하는 반도체 장치.
8. 제1항에 있어서, 상기 연산부는 상기 데이터의 유효 범위를 나타내는 마스크 신호를 생성하고,

   상기 연산부에 의해 생성된 마스크 신호로 상기 시스템 클록에 마스크 처리를 실시하며, 상기 동기화 처리부에 출력하는 클록 마스크부를 더 포함하는 것을 특징으로 하는 반도체 장치.
9. 더블 데이터 레이트의 메모리에 따른 인터페이스를 갖는 반도체 장치에서의 신호 처리 방법으로서,

   메모리와의 사이에서 전송되는 클록 신호 및 데이터 스트로브 신호의 도달 시간을 상기 신호의 전송로에서의 반사파를 이용하여 취득하고,

   상기 취득한 클록 신호 및 데이터 스트로브 신호의 도달 시간에 기초하여, 상기 메모리에 대한 독출 동작시의 라운드 트립 딜레이를 산출하며,

   상기 산출한 라운드 트립 딜레이를 이용하여, 상기 메모리로부터 데이터를 독출한 경우에 동기화하는 데이터의 유효 범위를 구하며,

   상기 구한 유효 범위에 따라 데이터를 동기화하는 것을 특징으로 하는 신호 처리 방법.
10. 제9항에 있어서, 상기 각 신호의 전송로에서의 반사파의 관측을 행하여 관측 시간을 계측하고,

    상기 계측하여 얻어진 관측 시간에 기초하여, 미리 준비한 상기 관측 시간과 상기 도달 시간의 상관을 나타내는 테이블 또는 계산식을 이용하여 상기 클록 신호 및 데이터 스트로브 신호의 도달 시간을 취득하는 것을 특징으로 하는 신호 처리 방법.

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