CN101727412A - 存储器接口和存储器接口的操作方法 - Google Patents
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Abstract
一种存储器接口和存储器接口的操作方法。存储器接口电路包括：时钟信号供给缓冲器，被构造为通过传输线将系统时钟信号发送到存储器；数据选通缓冲器，被构造为接收数据选通信号；系统时钟同步电路，被构造为与系统时钟信号同步地将数据提供给逻辑电路；以及延迟检测电路，被提供在系统时钟同步电路的前级，被构造为检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟。延迟检测电路基于系统时钟信号的相位和数据选通信号的相位之间的差生成指示传输延迟的相位差数据，并且将相位差数据提供给系统时钟同步电路。系统时钟同步电路基于相位差数据通过移位系统时钟信号生成读取时钟信号，基于读取时钟信号控制数据提供给逻辑电路的供给时序。
Description
技术领域
本发明涉及存储器接口和存储器接口的操作方法。
背景技术
随着信息处理技术的进步，半导体存储器件已经发展到可以获得高速度操作和低功率消耗量。在此种半导体存储器件中，为了实现高速数据通信，采用了数据选通信号(DQS)。使用数据选通信号(DQS)的半导体存储器件的示例是诸如具有Gpbs带宽的数据传输速率的DDR2(双倍数据速率)SDRAM(同步DRAM)和DDR3 SDRAM。
通常，存储器接口被提供在半导体存储器件和CPU之间。基于包括扩展互连的板安装模拟的结果，在电路板上安装存储器接口。近年来，在半导体存储器件中，即使实现了根据模拟结果的安装，但是根据具有由数据速率的增加而导致的较低的电源电压和较快的系统时钟信号的安装板的温度和安装布线的相对精确度，仍然出现输入/输出缓冲器的延迟时间的变化。因此，存在用于存储器接口电路的需求，即，在LSI完成之后该存储器接口电路能够根据输入/输出缓冲器的个体差异来调整延迟时间。
例如，为了正确地从具有Gbps带宽的数据传输速率的存储器中读取数据/将数据写入具有Gbps带宽的数据传输速率的存储器中，必须正确地设计包括用于捕获从存储器中读取的数据的触发器的电路部分，和用于与系统时钟信号同步地输出来自于触发器的数据的电路部分。为了确定已同步的数据的有效时段，已知计算往返延迟的技术，其中从存储器控制器输出的时钟信号经由存储器(SDRAM)返回到存储器控制器作为数据选通信号DQS(例如，专利文献1)。
图1是示出在专利文献1(日本专利申请公开(JP-P2007-280289A)中描述的半导体器件的构造的电路图。在专利文献1中，通过使用传输路径上的反射波，获取被传输到双数据速率存储器的数据选通信号DQS和时钟信号CK和CK#的到达时间，并且确定基于数据选通信号和时钟信号的到达时间而同步的数据的有效时段。因此，根据实际安装状态和连接环境，确定与系统时钟信号同步的数据的有效时段。
专利文献2(日本专利申请公开(JP-P2007-12166A)描述关于能够调整由于个体差异或者环境差异而导致的传输特性之间的差异的半导体器件的技术。专利文献3(日本专利申请公开(JP-P2008-52335A)描述关于接口电路的技术，该接口电路用于接收从诸如存储器和LSI的半导体器件输出的选通信号，和与选通信号同步的数据信号，并且用于调整用于锁存数据信号的选通信号的相移量。
根据传统的技术，测量延迟时间，并且基于测量结果来调整延迟时间。然而，根据传统的技术，通过利用在它们的传输线上的反射，来测量数据选通信号和时钟信号的延迟。为此，仅能够测量在传输线上的到达时间和在接口侧上的输入缓冲器的延迟，并且在正常读取操作时，将存储器侧和接口侧上的输出缓冲器的固定的延迟量以及抖动考虑作为变化量，则不能够执行测量。
由于不能够测量输出缓冲器和存储器的延迟时间，所以存在下述情况，即，由于无法预料的延迟时间的大变化导致不能够获得与内部系统时钟信号的同步。因此，在系统中出现误差。在这样的情况下，需要重新设计传输线和I/O缓冲器。
此外，分离地测量时钟信号的延迟时间和数据选通信号的延迟时间。因此，延迟时间的测量误差有时候被视为翻倍。
发明内容
因此，本发明的主旨在于提供一种存储器接口电路，在其中，在正常读取操作时，将存储器侧和接口侧上的输出缓冲器的固定的延迟量以及抖动考虑作为变化量，可以执行测量。
在本发明的一个方面中，存储器接口电路包括：时钟信号供给缓冲器，该时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；数据选通缓冲器，该数据选通缓冲器被构造为接收从存储器提供的数据选通信号；系统时钟同步电路，该系统时钟同步电路被构造为与系统时钟信号同步地将从存储器读取的数据提供给逻辑电路；以及延迟检测电路，该延迟检测电路被提供在系统时钟同步电路的前级，并且被构造为检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟。延迟检测电路基于系统时钟信号的相位和从数据选通缓冲器输出的数据选通信号的相位之间的差来生成指示传输延迟的相位差数据，并且将相位差数据提供给系统时钟同步电路。系统时钟同步电路基于相位差数据，通过移位系统时钟信号来生成读取时钟信号，并且基于读取时钟信号来控制数据被提供给逻辑电路的供给时序。
在本发明的另一方面，通过经由时钟信号供给缓冲器将通过基准节点提供的系统时钟信号传输到存储器；通过数据选通缓冲器接收从存储器提供的数据选通信号；通过提供在系统时钟同步电路的前级的延迟检测电路来检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟；通过系统时钟同步电路与系统时钟信号同步地将从存储器读取的数据提供给逻辑电路，从而实现存储器接口电路的操作方法。通过基于系统时钟信号的相位和从数据选通缓冲器输出的数据选通信号的相位之间的差来生成指示传输延迟的相位差数据；并且通过将相位差数据提供给系统时钟同步电路，从而实现检测。通过基于相位差数据移位系统时钟信号而生成读取时钟信号；并且通过基于读取时钟信号来控制数据被提供给逻辑电路时的供给时序，从而实现同步。
在本发明的又一方面，信息处理装置包括存储器模块，该存储器模块被构造为与存储器时钟信号同步地操作；逻辑电路，该逻辑电路被构造为与系统时钟信号同步地操作；以及存储器接口电路，该存储器接口电路被提供在存储器模块和逻辑电路之间。存储器接口电路包括时钟信号供给缓冲器，该时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；数据选通缓冲器，该数据选通缓冲器被构造为接收从存储器模块提供的数据选通信号；系统时钟同步电路，该系统时钟同步电路被构造为与系统时钟信号同步地将从存储器模块中读取的数据提供给逻辑电路；以及延迟检测电路，该延迟检测电路被提供在系统时钟同步电路的前级，并且被构造为检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟。延迟检测电路基于系统时钟信号的相位和从数据选通缓冲器输出的数据选通信号的相位之间的差来生成指示传输延迟的相位差数据，并且将相位差数据提供给系统时钟同步电路。系统时钟同步电路基于相位差数据，通过移位系统时钟信号来生成读取时钟信号，并且基于读取时钟信号来控制数据被提供给逻辑电路时的供给时序。
根据本发明，当存储器模块和存储器接口被安装在板上时，在不取决于基于板上的布线的状态而变化的信号的飞行时间(flight time)(传播时间)的情况下数据选通信号DQS能够与系统时钟信号SCLK同步。
附图说明
结合附图，从某些实施例的以下描述中，本发明的以上和其它方面、优点和特征将更加明显，其中：
图1是示出传统的半导体器件的构造的电路图；
图2是示出根据本发明的实施例的计算机系统的构造的框图；
图3是示出本实施例中的存储器和存储器接口的构造的电路图；
图4是示出图3中所示的延迟检测电路中的期望值匹配电路和信号生成电路的构造的框图；
图5是示出图3中所示的系统时钟同步电路的构造的框图；
图6是示出图5中所示的移相器的构造的框图；
图7是示意性地示出本实施例中的存储器接口的操作的流程图；
图8是示出在图7中的步骤S101或者步骤S102的操作的流程图；
图9是示出检测数据选通信号DQS的下降沿的操作的时序图的图；
图10是示出检测数据选通信号DQS的上升沿的操作的时序图的图；
图11是示出期望值匹配的操作的时序图的图；
图12是示出读取数据的操作的时序图的图；以及
图13是示出在没有应用本发明的构造的情况下的存储器接口的操作的时序图的图。
具体实施方式
在下文中，将会参考附图描述本发明的存储器接口。在附图中，将相同的附图标记指定给相同的构件并且省略了多余的描述。
图2是示出其中安装了本实施例中的存储器接口11的计算机系统1的构造的框图。计算机系统1是支持包括存储器接口11的芯片组，并且能够执行诸如输入、输出、存储、计算以及控制的功能的信息处理系统。计算机系统1包括CPU 2、存储器桥3、I/O桥4、存储器5、图形卡6、HDD 7、开关8、外围设备9以及本地I/O 10。
CPU 2是中央处理单元，其被提供在形成本实施例中的计算机系统1的信息处理系统主体中。CPU 2执行被提供在计算机系统1中的各种设备的控制和数据处理。CPU 2解释并且计算从输入设备(未示出)接收到的数据，并且将计算结果输出至输出设备(未示出)。
存储器桥3还被称为北桥，并且将CPU 2和存储器5互连，以桥接数据。存储器桥3将CPU 2和扩展总线互连，以桥接数据。I/O桥4被称为南桥，其与各种I/O控制器协同工作，并且使用扩展总线来桥接数据。
存储器5被称为主存储器单元(主存储器)，并且将数据和程序存储在计算机系统1中。存储器5具有其中CPU(中央处理单元)能够直接读取并且写入数据的区域。在下面的实施例中，存储器5是诸如DDR3 SDRAM的高速半导体存储器件。
图形卡6是用于将数据显示在计算机系统1的输出单元(例如，液晶显示器)上的电路板。图形卡6通过存储器桥3被连接至CPU 2，并且响应于来自于CPU 2的命令将屏幕显示提供给用户。HDD 7是辅助存储器，即使在关闭电源之后其也能够继续保持其中的信息。在本实施例中的计算机系统1中，除了HDD 7之外的诸如闪速存储器的非易失性半导体存储器件也可以被用作辅助存储器件。外围设备9是通过开关8被连接至I/O桥4的外部输入/输出单元。本地I/O 10是计算机系统1本身固有的外围设备。
如图2中所示，存储器桥3包括存储器接口11、CPU接口和图形接口。存储器接口11被连接至存储器5，并且控制将数据写入存储器5和从存储器5读取数据。CPU接口被连接至CPU 2，并且用于接收来自于CPU 2的命令并且将数据提供给CPU 2。图形接口被连接至图形卡6，并且控制将图像数据提供给图形卡6。
图3是示出本实施例中的存储器接口11和被连接至存储器接口11的存储器5的构造的电路图。存储器接口11通过传输线被连接至存储器5。传输线被构造为正确地执行存储器5和存储器接口11之间的数据通信。
时钟传输线12将来自于存储器接口11的时钟信号CK传输到存储器5。数据选通传输线13在存储器5和存储器接口11之间传输数据选通信号DQS。数据传输线14在存储器5和存储器接口11之间传输数据信号DQ。
存储器5包括时钟信号缓冲器15、数据选通发射/接收电路16、以及数据发射/接收电路17。时钟信号缓冲器15通过时钟信号传输线12将时钟信号CK提供给存储器5的内部。
数据选通发射/接收电路16包括第一数据选通缓冲器16-1和第二数据选通缓冲器16-2。第一数据选通缓冲器16-1通过数据选通传输线13将来自于存储器5的数据选通信号DQS提供给存储器接口11。第二数据选通缓冲器16-2通过数据选通传输线13将来自于存储器接口11的数据选通信号DQS提供给存储器5。
数据发射/接收电路17包括第一数据缓冲器17-1和第二数据缓冲器17-2。第一数据缓冲器17-1通过数据传输线14将来自于存储器5的数据信号DQ提供给存储器接口11。第二数据缓冲器17-2通过数据传输线14将来自于存储器接口11的数据信号DQ提供给存储器5。
存储器接口11包括延迟检测电路18、系统时钟同步电路19、串行/并行转换电路24、并行/串行转换电路25、DLL电路26、逻辑电路27、逻辑电路28、分频电路29、PLL电路31、反相器32、第一OR电路33以及第一AND电路34。
延迟检测电路18包括信号生成电路36、期望值匹配电路37、以及运算电路35。延迟检测电路18被连接至反相器32的输入端和第一AND电路34的输入。反相器32的输出端被连接至第一OR电路33的输入。第一AND电路34的输出和第一OR电路33的输出被连接至延迟检测电路18。
延迟检测电路18接收从第一AND电路34提供的第一屏蔽数据选通MSKDQS和从第一OR电路33提供的第二屏蔽数据选通MSKDQS1。延迟检测电路18被连接至PLL 31。延迟检测电路18接收从PLL 31提供的高速时钟信号HSCLK。延迟检测电路18被连接至系统时钟同步电路19，并且将延迟检测的结果提供给系统时钟同步电路19。
系统时钟同步电路19包括诸如弹性缓冲器的电路。系统时钟同步电路19被连接至延迟检测电路18、串行/并行转换电路24、分频电路29、PLL 31以及逻辑部27。串行/并行转换电路24将从存储器5传输的数据信号IDQ(串行数据)转换成并行数据，并且将该并行数据提供给系统时钟同步电路19。系统时钟同步电路19接收系统时钟信号SCLK和高速时钟信号HSCLK。系统时钟同步电路19基于通过延迟检测电路18的延迟检测的结果来对从串行/并行转换电路24提供的初始读取数据RDr和系统时钟信号SCLK进行同步。
并行/串行转换电路25将从逻辑电路28传输的并行数据转换成串行数据的数据信号ODQ。DLL电路26被连接至第一AND电路34的输出，并且控制从第一AND电路34提供的第一屏蔽数据选通MSKDQS的相位，并且然后，将第一屏蔽数据选通MSKDQS提供给串行/并行转换电路24。逻辑电路27被连接至系统时钟同步电路19和分频电路29，并且与系统时钟信号SCLK同步地接收从系统时钟同步电路19提供的数据。
存储器接口11包括数据发射/接收电路21、数据选通发射/接收电路22以及时钟信号缓冲器23。数据发射/接收电路21包括第一数据缓冲器21-1和第二数据缓存器21-2。第一数据缓冲器21-1接收通过数据传输线14从存储器5传输的数据信号DQ，并且将该数据信号IDQ提供给串行/并行转换电路24。第二数据缓存器21-2通过数据传输线14将从并行/串行转换电路25提供的数据信号ODQ传输到存储器5。
数据选通发射/接收电路22包括第一数据选通缓冲器22-1和第二数据选通缓冲器22-2。第一数据选通缓冲器22-1接收通过数据选通传输线13从存储器5传输的数据选通信号IDQS，并且将该数据选通信号IDQS提供给第一AND电路34。第二数据选通缓冲器22-2通过数据选通传输线13将从PLL电路31提供的高速时钟信号HSCLK传输到存储器5。
时钟信号缓冲器23通过时钟信号传输线12将从PLL电路31提供的高速时钟信号HSCLK作为时钟信号CK传输到存储器5。时钟信号缓冲器23具有时钟信号缓冲器23中的信号从输入到输出的传播延迟时间Tpd0。时钟信号传输线12具有在时钟信号传输线12上传输的信号的传播延迟时间Tpd1。包括在时钟信号缓冲器15和第一数据选通缓冲器16-1之间的路径具有从时钟信号缓冲器15的输入到第一数据选通缓冲器16-1的输出的路径中的传播延迟时间Tpd2。数据选通传输线13具有在数据选通传输线13上传输的信号的传播延迟时间Tpd3。第一数据选通缓冲器22-1具有在从第一数据选通缓冲器22-1的输入到输出的路径上传输的信号的传播延迟时间Tpd4。
图4是示出在延迟检测电路18中的期望值匹配电路37和信号生成电路36的构造的框图。如图4中所示，信号生成电路36基于高速时钟信号HSCLK和外部命令，生成基准屏蔽信号生成命令MASK_neg和被反转的基准屏蔽信号生成命令MAKS_pos。信号生成电路36基于基准屏蔽信号生成命令MASK_neg和被反转的基准屏蔽信号生成命令MAKS_pos，生成基准屏蔽信号MASK_raw和屏蔽信号MASK。信号生成电路36将基准屏蔽信号MASK_raw提供给在第一OR电路33的前级中的反相器32。同样，信号生成电路36将屏蔽信号MASK提供给第一AND电路34。
第一AND电路34响应于从第一数据选通缓冲器22-1提供的数据选通信号DQS和屏蔽信号MASK，输出第一屏蔽数据选通MSKDQS。第一OR电路33响应于从第一数据选通缓冲器22-1提供的数据选通信号DQS和被反转的基准屏蔽信号MASK_raw，输出第二屏蔽数据选通MSKDQS1。
期望值匹配电路37包括第一移位寄存器和第二移位寄存器。第一移位寄存器基于第一屏蔽数据选通MSKDQS保持值，并且输出被保持的值作为移位数据选通shift_dqst。第二移位寄存器基于第二屏蔽数据选通MSKDQS1保持值，并且输出被保持的值作为被反转的移位数据选通shift_dqsb。
图5是示出系统时钟同步电路19的构造的框图。系统时钟同步电路19被布置在串行/并行转换电路24后面的级中，并且接收从串行/并行转换电路24提供的并行数据。如图5中所示，系统时钟同步电路19包括移相器41、第一数据保持电路42、以及第二数据保持电路43。第一数据保持电路42响应于读取时钟信号rclk锁存从串行/并行转换电路24提供的初始读取数据RDr。第二数据保持电路43响应于系统时钟信号SCLK锁存被保持在第一数据保持电路42中的数据。移相器41生成要被提供给第一数据保持电路42的读取时钟信号rclk。移相器41基于通过延迟检测电路18的延迟检测的结果，生成读取时钟信号rclk。
图6是示出移相器41的构造的框图。移相器41包括寄存器组44和选择器组45。如图6中所示，移相器41将通过延迟检测电路18的延迟检测的结果转换成与系统时钟信号SCLK有关的相位偏移量，并且将读取时钟信号rclk移位到满足建立和保持的位置。
图7是示意性地示出本实施例中的存储器接口11的操作的流程图。如图7中所示，在步骤S101，检测数据选通信号DQS的第一下降沿。在步骤S102，搜索数据选通信号DQS的最后上升沿(数据选通信号DQS的有效时段)。
图8是详细地示出在步骤S101和步骤S102的操作的流程图。如在图8中的步骤S201中所示，使用通过高速时钟信号HSCLK移位的屏蔽信号MASK，在相同的移位位置执行读取操作。在步骤S202，确定在由标准定义的抖动测量时间期间是否重复读取操作N次。当确定在抖动测量时间的期间执行读取操作N次时，确定是否已经完成屏蔽信号MASK的移位操作(步骤S203、S204)。当已经完成屏蔽信号MASK的移位操作时，控制流程进入到图7中的步骤S103。
返回到图7，在步骤S103，确定数据选通信号DQS和系统时钟信号SCLK之间的相位差。基于当屏蔽数据选通信号DQS时的数据选通信号DQS的沿数目的变化(消失的数目)和移位位置，执行在步骤S103的操作。因此，考虑到抖动，系统时钟同步电路19能够将到系统时钟信号的传递(delivery)时间设置为最小值，同时满足建立/保持。为此，能够完全地最小化到读取请求的系统的响应时间。
图9是示出数据选通信号DQS的检测下降沿的操作的时序图的图。如图9中所示，对屏蔽信号MASK进行移位，同时在一个突发中重复读取请求。响应于屏蔽信号MASK的移位操作，检测DQS的下降沿，并且以作为系统时钟信号的高速时钟信号HSCLK为间隔来确定屏蔽信号MASK的起始位置。
通过期望值匹配电路37的第一移位寄存器的值(shift_dqst[3:0])计算下降沿的数目。参考图9，在屏蔽信号MASK的初始位置处，移位寄存器值的初始值是“0000”。这时，在有效屏蔽信号MASK期间，响应于数据选通信号DQS的每个脉冲，将“1”设置到第一移位寄存器的保持电路。因此，在移位寄存器值从“0111”变成“1111”的位置被确定为屏蔽信号MASK的起始位置。
图10是示出检测数据选通信号DQS的上升沿的操作的时序图的图。如图10中所示，与检测下降沿的操作一样，检测数据选通信号DQS的上升沿。以作为系统时钟信号的高速时钟信号HSCLK为间隔来确定屏蔽信号MASK的释放位置。屏蔽信号MASK的释放位置位于期望值匹配电路37的第二移位寄存器的值(shift_dqsb[3:0])从“1111”变成“0111”的位置之前一个脉冲(0.5tCK)的位置。
图11是示出在上升沿和下降沿的上述检测期间执行的期望值匹配操作的时序图的图。如上所述，在本实施例中，在数据选通信号DQS的上升沿和下降沿的检测中，在一个移位操作中，重复读取操作N次(N是与由标准定义的抖动测试时间相对应的数目)。例如，在DDR3SDRAM中，读取操作被执行所定义的200次。这时，执行期望值匹配，shift_dqst[3:0]的期望值和shift_dqsb[3:0]的期望值相匹配，并且移除不确定区域，在不确定区域期间，由于抖动因素获得期望值，或者由于抖动因素而没有获得期望值。
图12是示出本实施例中的通过存储器接口11来读取数据的操作的时序图的图。如上所述，基于数据选通信号DQS的第一上升位置和数据选通信号DQS的最后下降位置的两个测量结果，确定一个突发的屏蔽信号MASK中的数据选通信号DQS的有效时段。参考图12，基于数据选通信号DQS的有效时段，指定表示数据选通信号DQS的时钟信号域中的串行/并行转换电路24的数据的输出时序与系统时钟信号SCLK之间的相位差的相位差数据P[n:0]。该值被转换成与系统时钟同步电路19的系统时钟信号SCLK有关的移相量，并且在满足建立和保持的位置移位读取时钟信号rclk。根据读取时钟信号rclk，锁存被在数据选通信号DQS域中转化为并行的数据(初始读取数据RDr[7:0])，并且生成与系统时钟信号SCLK同步接收到的数据(读取数据RDs[7:0])。
[比较示例]
在下面将会描述有助于本实施例的理解的比较示例。图13是示出在没有应用本实施例中的构造的情况下的存储器接口的操作的时序图的图。图13示出进行理想实现的情况下的操作，和进行非理性实现的情况下的操作。
与第一实现相对应的时序图示出读取数据的理想操作。例如，在传输线中的延迟时间(传播延迟时间Tpd1或者传播延迟时间Tpd3)和IO缓冲器的延迟时间(传播延迟时间Tpd0或者传播延迟时间Tpd4)、或者由于存储器的响应导致的延迟时间(例如，传播延迟时间Tpd2)较短的情况下，执行时序图中的操作。参考图13，在读取数据的理想操作中，在1[tCK]中完成对数据读取的响应。
然而，由于LSI的实现而导致不能执行理想数据读取操作。与第二实现相对应的时序图示出读取数据的非理想的操作。。例如，在IO缓冲器的延迟时间(传播延迟时间Tpd0或者传播延迟时间Tpd4)、在传输线中的延迟时间(传播延迟时间Tpd1或者传播延迟时间Tpd3)、或者由于存储器的响应导致的延迟时间(例如，传播延迟时间Tpd2)较长的情况下，执行时序图中的操作。参考图13，在这样的情况下，即使当系统时钟信号超过一个周期，也没有完成对数据读取的响应。
通过应用本实施例中的存储器接口11，能够解决上述缺点。在存储器接口11中，在PLL电路后面的级中定义基准节点的情况下，被设置在接口侧的延迟检测电路18检测在从其的基准节点到输出第一屏蔽数据选通MSKDQS的输出节点的路径中的延迟。因此，能够测量根据诸如板上的布线的长度的实现而发生变化的信号的飞行时间(传输时间)。由于存储器接口11基于测量结果使读取数据与内部时钟信号同步，所以能够自动地执行用于最小化读取响应时间的设置。
因此，通过在正常使用之前执行延迟检测测试流程，本实施例中的存储器接口11能够单独地测量用于每种实现的传输延迟，并且基于测量结果允许内部电路寻址(address)延迟值。为此，不需要重新设计板，这对于减少成本是有效的。此外，通过单独地测量用于每种实现的传输延迟，并且基于测量结果允许内部电路寻址延迟值，在大规模生成时能够改变初始设计的存储器的级别。此外，本实施例中的存储器接口11考虑诸如随机抖动的抖动分量。为此，不需要设计时的过多的裕量，这对简化DDR接口的系统设计来说是有效的。
本实施例中的存储器接口响应于数据选通信号控制从存储器读取数据/将数据写入存储器。只要被安装在器件中的存储器与数据选通信号兼容，则可以没有限制地将存储器接口应用于任何器件中。
已经具体地描述了本发明的实施例。本发明不限于上述实施例，并且在不偏离主题的前提下可以进行各种修改。
Claims (18)
1.一种存储器接口电路，包括：
时钟信号供给缓冲器，所述时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；
数据选通缓冲器，所述数据选通缓冲器被构造为接收从所述存储器提供的数据选通信号；
系统时钟同步电路，所述系统时钟同步电路被构造为与所述系统时钟信号同步地将从所述存储器读取的数据提供给逻辑电路；以及
延迟检测电路，所述延迟检测电路被提供在所述系统时钟同步电路的前级，并且被构造为检测从所述时钟信号供给缓冲器到所述数据选通缓冲器的传输延迟，
其中，所述延迟检测电路基于所述系统时钟信号的相位和从所述数据选通缓冲器输出的所述数据选通信号的相位之间的差来生成指示所述传输延迟的相位差数据，并且将所述相位差数据提供给所述系统时钟同步电路，并且
所述系统时钟同步电路基于所述相位差数据通过移位所述系统时钟信号来生成读取时钟信号，并且基于所述读取时钟信号来控制所述数据被提供给所述逻辑电路的供给时序。
2.根据权利要求1所述的存储器接口电路，其中，所述延迟检测电路基于使所述数据选通信号无效的屏蔽信号来指定所述数据选通信号的上升时序和下降时序，并且基于所述数据选通信号的有效时段来生成所述相位差数据，所述数据选通信号的有效时段是基于所指定的上升时序和所指定的下降时序而被确定的。
3.根据权利要求2所述的存储器接口电路，其中，所述延迟检测电路包括运算电路、信号生成电路、以及期望值匹配电路，
其中，所述信号生成电路响应于屏蔽信号生成指令生成所述屏蔽信号和作为所述屏蔽信号的基准的基准屏蔽信号，并且逐渐地移位所述屏蔽信号以生成移位的屏蔽信号；并且
当基于所述移位的屏蔽信号的时序移位所述数据选通信号时，所述期望值匹配电路基于移位结果指定所述数据选通信号的下降时序。
4.根据权利要求3所述的存储器接口电路，其中，所述信号生成电路逐渐地移位所述基准屏蔽信号以生成移位的基准屏蔽信号，并且
当基于所述移位的基准屏蔽信号的时序移位所述数据选通信号时，所述期望值匹配电路基于移位结果指定所述数据选通信号的上升时序。
5.根据权利要求1至4中的任何一项所述的存储器接口电路，其中，当基于所述相位差数据移位所述系统时钟信号时，所述系统时钟同步电路指定相移量，并且基于所述相移量来生成所述读取时钟信号。
6.根据权利要求5所述的存储器接口电路，其中，所述系统时钟同步电路包括：
移相电路，所述移相电路被构造为生成所述读取时钟信号；以及
读取电路，所述读取电路被构造为响应于所述读取时钟信号来读取从所述串行/并行转换电路提供的并行数据，
其中，所述移相电路包括：
触发器组，所述触发器组被构造为通过逐渐地移位所述系统时钟信号的相位，生成相位彼此不同的多个时钟信号；以及
选择器电路，所述选择器电路被构造为响应于所述相位差数据来选择所述多个时钟信号中的一个，
其中，所述移相电路将所选择的时钟信号提供给所述读取电路作为所述读取时钟信号。
7.一种存储器接口电路的操作方法，包括：
经由时钟信号供给缓冲器将通过基准节点提供的系统时钟信号传输到存储器；
通过数据选通缓冲器接收从所述存储器提供的数据选通信号；
通过提供在所述系统时钟同步电路的前级的延迟检测电路检测从所述时钟信号供给缓冲器到所述数据选通缓冲器的传输延迟；
通过所述系统时钟同步电路将从所述存储器读取的数据与所述系统时钟信号进行同步，以提供给逻辑电路，
其中，所述检测包括：
基于所述系统时钟信号的相位和从所述数据选通缓冲器输出的所述数据选通信号的相位之间的差来生成指示所述传输延迟的相位差数据；以及
将所述相位差数据提供给所述系统时钟同步电路，
其中，所述同步包括：
基于所述相位差数据通过移位所述系统时钟信号生成读取时钟信号；以及
基于所述读取时钟信号控制所述数据被提供给所述逻辑电路的供给时序。
8.根据权利要求7所述的存储器接口电路的操作方法，其中，所述检测包括：
基于使所述数据选通信号无效的屏蔽信号指定所述数据选通信号的上升时序和下降时序；
基于所述数据选通信号的有效时段生成所述相位差数据，所述数据选通信号的有效时段是基于所指定的上升时序和所指定的下降时序而确定的。
9.根据权利要求8所述的存储器接口电路的操作方法，其中，所述检测包括：
响应于屏蔽信号生成指令生成所述屏蔽信号和作为所述屏蔽信号的基准的基准屏蔽信号；
逐渐地移位所述屏蔽信号以生成移位的屏蔽信号；以及
基于所述数据选通信号基于所述移位的屏蔽信号的时序的移位指定所述数据选通信号的下降时序。
10.根据权利要求9所述的存储器接口电路的操作方法，其中，所述检测进一步包括：
逐渐地移位所述基准屏蔽信号以生成移位的基准屏蔽信号；以及
基于所述数据选通信号基于所述移位的基准屏蔽信号的时序的移位，基于移位结果指定所述数据选通信号的上升时序。
11.根据权利要求7至10中的任何一项所述的存储器接口电路的操作方法，其中，所述同步包括：
基于所述相位差数据指定指示所述系统时钟信号的移位量的相移量；以及
基于所述相移量生成所述读取时钟信号。
12.根据权利要求11所述的存储器接口电路的操作方法，其中，所述同步包括：
通过逐渐地移位所述系统时钟信号的相位来生成相位不同的多个时钟信号；
响应于所述相位差数据选择所述多个时钟信号中的一个；
将所选择的时钟信号提供给所述读取电路作为读取时钟信号；以及
响应于所述读取时钟信号读取从所述串行/并行转换电路提供的并行数据。
13.一种信息处理装置，包括：
存储器模块，所述存储器模块被构造为与存储器时钟信号同步地操作；
逻辑电路，所述逻辑电路被构造为与系统时钟信号同步地操作；以及
存储器接口电路，所述存储器接口电路被提供在所述存储器模块和所述逻辑电路之间，
其中，所述存储器接口电路包括：
时钟信号供给缓冲器，所述时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的所述系统时钟信号发送到所述存储器模块；
数据选通缓冲器，所述数据选通缓冲器被构造为接收从所述存储器模块提供的数据选通信号；
系统时钟同步电路，所述系统时钟同步电路被构造为与所述系统时钟信号同步地将从所述存储器模块读取的数据提供给所述逻辑电路；以及
延迟检测电路，所述延迟检测电路被提供在所述系统时钟同步电路的前级，并且被构造为检测从所述时钟信号供给缓冲器到所述数据选通缓冲器的传输延迟，
其中，所述延迟检测电路基于所述系统时钟信号的相位和从所述数据选通缓冲器输出的所述数据选通信号的相位之间的差来生成指示所述传输延迟的相位差数据，并且将所述相位差数据提供给所述系统时钟同步电路，并且
所述系统时钟同步电路基于所述相位差数据通过移位所述系统时钟信号来生成读取时钟信号，并且基于所述读取时钟信号来控制所述数据被提供给所述逻辑电路的供给时序。
14.根据权利要求13所述的信息处理装置，其中，所述延迟检测电路基于使所述数据选通信号无效的屏蔽信号来指定所述数据选通信号的上升时序和下降时序，并且基于所述数据选通信号的有效时段来生成所述相位差数据，所述数据选通信号的有效时段是基于所指定的上升时序和所指定的下降时序而确定的。
15.根据权利要求14所述的信息处理装置，其中，所述延迟检测电路包括运算电路、信号生成电路、以及期望值匹配电路，
其中，所述信号生成电路响应于屏蔽信号生成指令生成所述屏蔽信号和作为所述屏蔽信号的基准的基准屏蔽信号，并且逐渐地移位所述屏蔽信号以生成移位的屏蔽信号；并且
所述期望值匹配电路基于所述数据选通信号的移位来指定所述数据选通信号的下降时序，所述数据选通信号的移位基于所述移位的屏蔽信号的时序。
16.根据权利要求15所述的信息处理装置，其中，所述信号生成电路逐渐地移位所述基准屏蔽信号，以生成移位的基准屏蔽信号，并且
所述期望值匹配电路基于所述数据选通信号的移位结果来指定所述数据选通信号的上升时序，所述数据选通信号的移位结果基于所述移位的基准屏蔽信号的时序。
17.根据权利要求13至16中的任何一项所述的信息处理装置，其中，当基于所述相位差数据移位所述系统时钟信号时，所述系统时钟同步电路指定相移量，并且基于所述相移量生成所述读取时钟信号。
18.根据权利要求17所述的信息处理装置，其中，所述系统时钟同步电路包括：
移相电路，所述移相电路被构造为生成所述读取时钟信号；以及
读取电路，所述读取电路被构造为响应于所述读取时钟信号，读取从所述串行/并行转换电路提供的并行数据，
其中，所述移相电路包括：
触发器组，所述触发器组被构造为通过逐渐地移位所述系统时钟信号的相位，生成相位彼此不同的多个时钟信号；以及
选择器电路，所述选择器电路被构造为响应于所述相位差数据选择所述多个时钟信号中的一个，
其中，所述移相电路将所选择的时钟信号提供给所述读取电路作为所述读取时钟信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER OWNER: NEC CORP. Effective date: 20101110 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20101110 Address after: Kanagawa, Japan Applicant after: Renesas Electronics Corporation Address before: Kanagawa, Japan Applicant before: NEC Corp. |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20100609 |
|
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |