CN101763890A - 延迟调整装置、半导体器件以及延迟调整方法 - Google Patents

延迟调整装置、半导体器件以及延迟调整方法 Download PDF

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Abstract

本发明涉及延迟调整装置、半导体器件以及延迟调整方法。提供的延迟调整装置有助于减少调整飞行时间的电路的尺寸。延迟调整装置被连接至存储器，并且利用从存储器输出的数据信号和数据选通信号调整获取数据的时序。延迟调整装置包括数据获取单元，该数据获取单元接收数据信号和数据选通信号，并且根据数据选通信号输出数据信号的数据值；和控制单元，该控制单元将读取命令发布给存储器，计算飞行时间，并且基于飞行时间控制数据选通信号的有效时段。

Description

延迟调整装置、半导体器件以及延迟调整方法
技术领域
本发明涉及存储器和存储器控制器之间的延迟调整，并且尤其涉及DDR SDRAM(双数据率同步动态随机存取存储器)和存储器控制器之间的延迟调整。
背景技术
DDR SDRAM是包括高速传输功能的存储器。尤其地，DDRSDRAM能够在时钟信号的上升和下降边缘上读取和写入数据用于电路之间的同步。也就是说，DDR SDRAM以外部时钟的两倍的频率输入和输出数据。因此，与SDR SDRAM相比，DDR SDRAM具有较窄的数据宽度(确定的数据的宽度)，以该宽度能够可靠地读取数据。还必须通知正确地读取从DDR SDRAM输出的数据的时序。因此，DDRSDRAM使用数据选通信号(DQS)。数据选通信号是通知传输数据的时序的信号。具体地，DDR SDRAM同时输出数据信号(DQ)和数据选通信号。请求数据传输的请求器响应于读取命令的发布接收数据信号和数据选通信号。请求器根据数据选通信号从数据信号获取数据。为了进行此操作，采用存储器控制器。存储器控制器被放置在存储器和请求器之间，并且包括控制存储器存取的操作的常规功能。
当请求器发布读取命令给存储器时，取决于存储器和存储器控制器之间的线的长度发生数据到达请求器的时间(飞行(flight)时间)的差。这使得请求器很难确定获取数据的时序。尤其在DDR SDRAM中，获得较高的读取操作速度，所以不能够忽略关于操作时钟周期的存储器和存储器控制器之间的飞行时间。
结果，必须提供具有其中考虑飞行时间的延迟确定接收数据选通信号的时序的构造的存储器控制器。飞行时间取决于诸如存储器和存储器控制器之间的线的长度的实施条件而变化。为此，在设计存储器控制器的处理中没有唯一地确定接收时序。必须在存储器控制器中集成用于处理飞行时间的特定范围的功能(例如，电路)。
例如，日本未经审查的专利申请公开No.2005-276396公布在装置的初始化时使用期望值调整延迟时间的技术。在该技术中，在存储器中形成校准图案，并且在装置的初始化时使用形成的图案作为期望值执行通过/失败确定。然后，基于确定结果调整要优化的延迟时间。图6是示出在日本未经审查的专利申请公开No.2005-276396中公布的存储器接口控制电路的构造的电路图。
在日本未经审查的专利申请公开No.2005-276396中公布的电路是执行如下所述的功能的电路。电路在其内部生成获取DQS的时序，实际上对DRAM执行读取和写入操作，并且为了确认获取的数据是否正确而检查期望值。在重复生成获取DQS的时序同时逐渐地移位获取DQS的时序之后电路选址最佳的时序。
日本未经审查的专利申请公开No.2003-223786公布了合并了比较器以检测前导(preamble)的开始点的时序的电路。前导的开始点的时序表示从阻抗状态到低电平状态的改变。图7示出在日本未经审查的专利申请公开No.2003-223786中公布的数据选通接收器。此外，日本未经审查的专利申请公开No.2008-103013公布了消除由在数据选通信号的延迟中的变化引起的不稳定的操作的技术。图8是示出在日本未经审查的专利申请公开No.2008-103013中公布的存储器读取控制器的构造的图。当读取请求信号变成有效时存储器读取控制器控制上拉电路11s上拉数据选通信号。在接收前导之后，信号从高电平变成低电平。通过控制电路14s的使能信号使得DQS的输入有效。然后，在按照突发长度的数目计数DQS信号的边缘之后通过控制电路14s的使能信号使DQS的输入无效。
在日本未经审查的专利申请公开No.2005-276396中公布的电路要求电路初步将校准图案写入存储器，并且比较电路比较从存储器读取的数据，导致电路尺寸的增加。
因为电路需要被添加有用于请求独立的第2个Vref的比较器和电压电源，所以在日本未经审查的专利申请公开No.2003-223786中公布的控制电路的尺寸变大。在日本未经审查的专利申请公开NO.2003-223786和2008-103013中公布的控制电路还检测获取DQS信号的时序，但是不识别飞行时间。在其中不识别飞行时间的构造中，为了将数据传输到后级电路(请求器)必须重置时钟。在这些情况下，例如，控制电路使用FIFO，这导致电路尺寸的增加。
如上所述，由于飞行时间取决于线长度而变化，所以在设计阶段不能够计算存储器和存储器控制器之间的飞行时间。因此，存储器控制器要求电路调整飞行时间。
发明内容
本发明人已经发现用于调整飞行时间的电路的尺寸被增加的问题。
本发明的实施例的第一示例性方面是延迟调整装置，该延迟调整装置被连接到存储器，并且利用从存储器输出的数据信号和数据选通信号获取数据，该延迟调整装置包括：数据获取单元，该数据获取单元接收数据信号和数据选通信号，并且根据数据选通信号输出数据信号的数据值；和控制单元，该控制单元将读取命令发布给存储器，响应于读取命令获取数据选通信号的值以计算飞行时间，并且基于飞行时间控制数据选通信号的有效时段。控制单元发布读取命令，响应于读取信号获取多个数据选通信号的值，并且然后使用多个数据选通信号的值计算飞行时间。飞行时间的使用使得能够精确地预测数据获取单元处的数据信号和数据选通信号的到达时间。因此，实现了使用数据选通信号估计飞行时间的电路。结果，期望的是，与使用数据信号估计飞行时间的电路相比较，电路尺寸被缩小。
本发明的实施例的第二示例性方面是半导体器件，其包括：如上所述的延迟调整装置；和处理单元，该处理单元处理从延迟调整装置输出的数据值。使用如上所述的延迟调整装置，期待的是，减少半导体器件的整个电路的尺寸。当处理单元使用的内部时钟信号用于延迟调整装置时，还能够与内部时钟信号同步地获取数据信号的数据值。
本发明的实施例的第三示例性方面是延迟调整装置的延迟调整方法，该延迟调整装置被连接至存储器并且响应于读取命令使用从存储器输出的数据信号和数据选通信号调整获取数据的时序，该延迟调整方法包括：将读取命令发布给存储器；根据读取命令在不同的时序获取数据选通信号的值；使用获取的多个数据选通信号的值计算飞行时间；并且基于飞行时间控制数据选通信号的有效时段。
根据本发明的示例性方面，能够减少用于调整飞行时间的电路的尺寸。这使得能够减少芯片尺寸，从而使得能够减少成本。
附图说明
结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：
图1是根据本发明的第一示例性实施例的延迟调整装置的构造的示例的框图；
图2是示出合并图1中所示的延迟调整电路的半导体器件和DDRSDRAM的构造的示例的框图；
图3是示出数据选通信号的示例性波形的图；
图4是用于解释通过选通值获取电路获取的选通数据信号的值与延迟量之间的示例性关系的示意图；
图5是示出在正常模式下发布读取命令之后获得的信号值的时序图；
图6是示出在日本未经审查的专利申请公开No.2005-276396中公布的存储器接口控制电路的构造的电路图；
图7是示出在日本未经审查的专利申请公开No.2003-223786中公布的数据选通接收器的电路图；以及
图8是示出在日本未经审查的专利申请公开No.2008-103013中公布的存储器读取控制器的构造的图。
具体实施方式
在下文中将会参考附图描述本发明的示例性实施例。下面的描述和附图被适当地缩短并且简化以阐明解释。在附图中，通过相同的附图标记表示具有相同的构造或者功能的元件和相应的部件，并且省略其描述。
在下面的示例性实施例中，DDR SDRAM被用作示例性存储器。延迟调整装置使用从DDR SDRAM输出的数据选通信号计算飞行时间，并且适当地调整从数据信号获取数据值的时序。将会通过使用延迟调整电路作为延迟调整装置的示例描述下面的示例性实施例。发布存储器存取请求(例如，读取命令)的装置(电路)还被称为请求器、处理电路、或者内部电路。假定请求器通过存储器控制器存取存储器。例如，存储器控制器是具有控制存储器存取的功能的装置(电路)。根据本示例性实施例的延迟调整装置可以实现存储器控制器的部分功能。
DDR SDRAM响应于读取命令输出数据信号和数据选通信号。数据信号(在下文中还被称为“DQ”)是响应于读取命令传输数据的信号。数据选通信号(在下文中还被称为“DQS”)是通知传输数据的时序的信号，并且其被从存储器与数据信号一起输出。
[第一示例性实施例]
图1是示出根据本发明的第一示例性实施例的延迟调整装置(延迟调整电路)的构造的示例的框图。延迟调整电路1包括数据获取单元10和控制单元20。
数据获取单元10从DDR SDRAM接收数据选通信号和数据信号，并且根据数据选通信号输出数据信号的数据值。控制单元20控制用于数据获取单元10输出数据值的时序。具体地，数据获取单元10被控制为使得控制单元20调整数据选通信号的有效时段。
控制单元20使用数据选通信号计算飞行数据。具体地，控制单元20将读取命令发布给DDR SDRAM，并且获取数据选通信号的值(在下文中还被称为“选通值”)。然后控制单元20使用如此获得的数据选通信号的值计算飞行时间。控制单元20还基于计算的飞行时间控制数据选通信号的有效时段。即，控制单元20向数据获取单元10通知数据选通信号的有效时段从而根据数据选通信号控制数据获取单元10输出数据值的时序。稍后将会描述控制单元20和数据获取单元10的详细情况。图2是示出合并图1中所示的延迟调整电路1的半导体器件8和DDR SDRAM 9的构造的示例的框图。半导体器件8包括延迟调整电路1和处理电路7。符号A至H表示图2中的信号并且稍后在图5的描述中使用。在图2中省略了对本发明没有关系的存储器控制器的元件。
处理电路7发布命令，从DDR SDRAM 9读取想要的数据，并且使用读取的数据。因为处理单元7通过发布读取命令请求DDR SDRAM9发送数据，所以处理单元7还被称为请求器。处理单元7包括触发器71。触发器71根据通过处理电路7使用的内部时钟信号从延迟调整电路1获取数据值。在处理单元7的处理中使用输出的数据值。因为处理取决于处理电路7的功能，省略了处理的详细情况和示例性附图。
处理电路7将模式分配信息输出至延迟调整电路1。模式分配信息分配调整模式或者正常模式。调整模式是用于计算飞行时间的模式。正常模式是用于执行由处理单元7发布的命令的模式。处理电路7还输出内部时钟信号和DQS有效信号(DQS掩码信号)。DQS有效信号是下述信号，其响应于发布读取命令将时序延迟了在设计中可测量的延迟时段，从而使能数据选通信号。
延迟调整电路1将从DDR DRAM 9读取的数据输出至处理电路7中。延迟调整电路1还计算飞行时间并且调整获取数据值的时序。延迟调整电路1在调整模式和正常模式下进行操作。在调整模式中，延迟调整电路1计算飞行时间。在正常模式下，延迟调整电路1控制从数据信号获取数据值的时序和将获取的数据值输出至处理电路7的时序中的至少一个。
另外，为了解释这些关系，图2示出合并图1中所示的延迟调整电路1的半导体器件和DDR SDRAM的存储器的构造的示例。合并在半导体器件8中的处理电路7是示例，并且因此不限于图2的构造，并且可以具有不同的连接或者其它的组件。
接下来，将会参考图1和图2描述被包括在延迟调整电路1中的控制单元20和数据获取单元10的详细情况。
数据获取单元10包括缓冲器(第一缓冲器)11、缓冲器(第二缓冲器)12、掩码电路(掩码单元)13、延迟电路(DDL，选通信号延迟单元)14、触发器(数据值获取单元)15、以及可变延迟电路(延迟单元)16。控制单元20包括调整电路(调整单元、校准电路)21、有效信号输出电路(有效信号输出单元、延迟调整电路)22、选通值获取电路(选通值获取单元)23、开关24和25、缓冲器(第三缓冲器)26、以及缓冲器(第四缓冲器)27。
缓冲器11是接收数据信号的输入缓冲器。缓冲器12是接收数据选通信号的输入缓冲器。
掩码电路13在数据选通信号的有效时段期间输出数据选通信号并且在数据选通信号的无效时段期间掩码数据选通信号。具体地，掩码电路13接收来自于缓冲器12的数据选通信号和来自于有效信号输出电路22的有效信号，并且然后输出有效信号和数据选通信号的逻辑AND。有效信号是表示数据选通信号的有效时段的信号。例如，有效信号的高电平表示有效时段。掩码电路13根据有效信号使能(使有效)数据选通信号。控制电路20生成有效信号。也就是说，掩码电路13响应于来自于控制电路20的指令使能数据选通信号。
例如，延迟电路14将数据选通信号的相位移位了时钟的半个周期。以相同的相位输出数据选通信号和数据信号。因此，根据数据选通信号从数据信号获取数据值的时序是不可靠的(即，不存在窗口)。为此，延迟电路14执行控制以移位数据选通信号。
触发器15根据从延迟电路14输出的数据选通信号从数据信号获取数据值。
可变延迟电路16响应于来自于控制电路20的指令延迟数据值的输出。结果，根据由处理电路7使用的内部时钟信号能够可靠地获取数据值。
调整电路21计算飞行时间，并且然后控制数据选通信号的有效时段。具体地，调整电路21在调整模式下计算飞行时间，并且在正常模式下使用计算的飞行时间控制数据选通信号的有效时段。调整电路21从处理电路7接收模式分配信息，并且然后通过开关25和26的使用基于分配信息执行在调整模式和正常模式之间的切换。
在调整模式下，调整电路21输出调整有效信号替代从处理电路7输出的DQS有效信号。调整有效信号是表示当有效信号输出电路22输出有效信号时的时序的信号。在这里，例如，有效信号是表示当选通值获取电路23获取数据选通信号的值时的时序的信号。调整电路21还将读取命令发布给DDR SDRAM 9。
当计算飞行时间时，调整电路21发布读取命令，并且向有效信号输出电路22指示输出有效信号的时序。这时，调整电路21指示在不同的时序输出有效信号。具体地，调整电路21将延迟量(延迟时间)输出至有效信号输出电路22。然后，调整电路21发布多条读取命令，并且改变延迟量使得在不同的时序输出有效信号。因此，获取数据选通信号的值，并且使用获取的值计算飞行时间。另外，可以响应于一条读取命令的发布在不同的时序输出有效信号，并且然后可以获取数据选通信号的多个值。
在正常模式下，当使用飞行时间控制数据选通信号的有效时段时，调整电路21将基于飞行时间计算的延迟量输出至有效信号输出电路22。结果，有效信号输出电路22将使能有效信号的时序延迟了在设计中可测量的并且由处理电路7指定的延迟时间和飞行时间。因此，在当数据信号实际到达数据获取单元10时使能数据选通信号，并且因此能够可靠地获取数据。
有效信号输出电路22通过开关25接收DQS有效信号和调整有效信号中的一个作为有效信号。在由调整电路21通知的时间(延迟量)流逝之后有效信号输出电路22输出有效信号。有效信号被输出至掩码电路13和选通值获取电路23。
选通值获取电路23根据有效信号获取数据选通信号的值。也就是说，在使能有效信号时的时序选通值获取电路23将数据选通信号的值获取到触发器。数据选通信号的获取的值被输出至调整电路21。
开关24是根据模式分配信息选择由处理电路7发布的命令或者由调整电路21发布的读取命令的开关。开关25是根据模式分配信息选择从处理电路7输出的有效信号或者从调整电路21输出的有效信号的开关。在这里假定开关24和25在正常模式下选择从处理电路7输出的信号，并且在调整模式下选择从调整电路21输出的信号。
缓冲器26是将通过开关24选择的命令输出至DDR SDRAM 9的输出缓冲器。缓冲器27是将内部时钟信号输出至DDR SDRAM 9的输出缓冲器。
飞行时间是由从存储器控制器到DDR SDRAM 9以及从DDRSDRAM 9到存储器控制器的线引起的延迟时间。在图2中，飞行时间是半导体器件8和DDR SDRAM 9之间的信号的传输时间。即，由于在设计阶段定义在半导体器件8中引起的延迟，所以在半导体器件8中引起的延迟时间是可计算的(即，在设计中可测量的延迟时间)。然而，半导体器件8和DDR SDRAM 9之间的延迟时间取决于其间的线长而变化。线长随着合并半导体器件8的装置而变化，因此在设计阶段不能够计算延迟时间。因此，延迟调整电路1需要计算延迟时间。
延迟调整电路1使用与由处理电路7使用的内部时钟信号同步的时钟信号。因此，调整电路21基于内部时钟信号进行操作。图1和图2示出内部时间信号被从处理电路7提供给调整电路21和DDRSDRAM 9。
根据图1中所示的延迟调整电路1的构造，控制单元20执行如下所述的功能。控制单元20输出调整有效信号作为来自于有效信号输出电路22的有效信号。通过将给定延迟添加至内部时钟信号获得调整有效信号。控制电路20还包括触发器(选通值获取电路23)，该触发器在当有效信号输出电路22输出有效信号时的时序获取数据选通信号。然后，控制单元20输出信号以控制位于触发器15和触发器71之间的可变延迟电路16。触发器15根据数据选通信号获取数据信号的数据值。触发器71基于内部时钟信号进行操作。
接下来，将会描述延迟调整电路1的操作。在调整模式下，即，在执行校准时，调整电路21将读取命令发布给DDR SDRAM 9。响应于读取命令，在计算的时间流逝之后，将DQ和DQS从DDR SDRAM9传输。计算的时间是在设计中可测量的并且初步设置的多个时钟和安装板的飞行时间的总和。这时，DQS和内部时钟信号之间的相位关系不清楚，但是数据选通信号返回稳定的波形。
在这里，将会参考图3描述数据选通信号的波形。数据选通信号形成Hi-z状态(读取前导)、前导、有效数据的时段、后同步、以及Hi-z状态中的波形。数据选通信号在接收读取命令之前保持高阻抗状态(Hi-z状态)。在接收读取命令时，选通信号从高阻抗状态变成低电平。前导是第一低电平时段。在第一数据被输出之前大约一个时钟出现该前导。有效数据时段是用于传输数据的时段，并且当有效数据存在时执行切换(toggle)。后同步是继最后的数据边缘之后的时段，并且然后状态再次变成高阻抗状态。
在读取命令的发布之后流逝了在设计中可测量的延迟时间和飞行时间之后数据选通信号到达输入缓冲器12。读取延迟是在设计中可测量的(可计算的)时间。处理电路7和调整电路21预先存储读取延迟时段。在下文中，在设计中可测量的并且在读取命令发布时出现的延迟时间也被称为“读取延迟”。如上所示，飞行时间取决于线长等等而变化。因此调整电路21计算飞行时间。在本示例性实施例中，例如，调整电路21通过检测数据选通信号的前导时段计算飞行时间。关于数据选通信号，在前导时段中的选通值中的变化是数据传输时段中的变化的两倍。为此，通过检测前导的选通值中的变化能够可靠地认出传输时段的开始。期待的是，使用前导计算飞行时间。
将会描述示例性操作。处理电路7在调整飞行时间的时序将模式分配信息分配给调整模式，并且然后将模式分配信息输出至调整电路21。调整电路21根据模式分配信息将开关24和25切换为调整模式。调整电路21将读取命令输入至开关24，并且将调整有效信号输入至开关25。调整电路21还指定延迟量以将其通知给有效信号输出电路20。选通值获取电路23根据从有效信号输出电路22输出的有效信号获取数据选通信号的值(选通值)。这时，调整电路21控制有效信号输出电路22输出值信号的时序。具体地，有效信号输出电路22取决于从调整电路21通知的延迟量延迟调整有效信号，并且输出延迟的调整有效信号作为有效信号。调整电路21重复处理以发布读取命令并且获得数据选通信号的值同时在调整模式下改变延迟量。为了检测当前导实际上被加载在缓冲器11中时的时序调整电路21计算延迟量以预测前导的出现并且然后获得多个选通值。
将会参考图4描述通过选通值获取电路23获取的数据选通信号的值与延迟量之间的关系。图4示出其中在I至IV的时序通过使用五个延迟量检测前导时段的示例。数据选通信号的值在时序I和V处于高电平(1)，并且在时序II、III、以及IV处于低电平(0)。因此，调整电路21检测在时序III和时序IV之间的时段对应于前导时段。
如图1和图2中所示，处理电路7的内部时钟信号被输出至DDRSDRAM 9。尽管从处理电路7或者调整电路21输出读取命令，但是两个电路根据内部时钟信号进行操作。DDR SDRAM 9根据内部时钟信号生成数据选通信号和数据信号，并且然后输出这些信号。因此，在与内部时钟信号相对应的时序数据选通信号的值发生变化。因此，调整电路21能够通过检测数据选通信号的位置检测数据选通信号和内部时钟信号之间的相位关系。也就是说，调整电路21能够计算数据选通信号和内部时钟信号之间的相位差。调整电路21存储表示少于一个时钟的时段的信息作为相位差。在相位差等于或者多于一个时钟的情况下，调整电路21将表示与相位差相对应的时钟的数目的信息作为相位差信息输出至处理电路7。
如上所述，在控制单元20中，选通值获取电路23使用经过有效信号输出电路22的有效信号获取数据选通信号的选通值。调整电路21重复发布读取命令以及获取选通值同时改变延迟量。因此，当获取数据选通信号时调整电路21能够确定数据选通信号和内部时钟信号之间的相位关系。结果，调整电路21基于相位关系获得飞行时间。
以该方式，调整电路21获得在内部时钟信号和数据选通信号之间的相位差。为了在正常模式下延迟有效信号的输出调整电路21向有效信号电路22通知飞行时间作为延迟量。有效信号输出电路22使用通知的延迟量延迟输出从处理电路7输出的DQS有效信号的时序。然后有效信号输出电路22将被延迟了读取延迟和飞行时间的DQS有效信号作为有效信号输出至掩码电路13。
在当在数据选通信号的时序获取的数据值被传输到内部时钟时出现相位差。还能够通过获得数据选通信号和内部时钟信号之间的相位关系计算相位差。为了根据内部时钟信号获取由触发器15保持的数据值，必须考虑竞争(racing)的出现。调整电路21基于数据选通信号和内部时钟信号之间的相位关系延迟输出从触发器15输出的数据值。具体地，调整电路21向可变延迟电路16通知用于基于相位关系计算的数据值的延迟量。可变延迟电路16将输出从触发器15输出的数据值延迟通知的用于数据值的延迟量，并且将其输出至触发器71。因此，触发器71能够根据内部时钟信号可靠地获取数据值。因此，为了防止竞争的出现调整电路21和可变延迟电路16执行控制使得适当的延迟量被添加至数据值。然后，数据值能够被可靠地传输到内部时钟。
图5是示出在正常模式下发布读取命令之后获得的信号值的时序图。图5中的符号“A”至“H”对应于表示图2中的信号的符号“A”至“H”。DDR SDRAM还被称为DRAM。在下文中，通过A至H表示的信号被分别称为信号A至H。从图5中的底部开始在第一行和第二行中示出内部时钟信号。在第二行中示出从DDR SDRAM 9输出的数据信号。数据信号是被延迟了到DDR SDRAM 9的飞行时间和读取延迟的信号。飞行时间是从通过缓冲器26的命令的发布到DDR SDRAM 9的飞行时间和从DDR SDRAM 9到缓冲器11的飞行时间的总和。
缓冲器11接收被延迟了读取延迟和飞行时间的数据信号(信号A)。缓冲器12还接收被延迟了读取延迟和飞行时间的数据选通信号(信号B)。有效信号输出电路22输出通过将从处理电路7输出的有效信号延迟了读取延迟和飞行时间获得的有效信号(信号C)。
掩码电路13输出数据选通信号(信号B)和有效信号(信号C)的逻辑AND(与)信号(信号D)。延迟电路14输出其相位相对于信号D的相位被移位了90度的信号E。触发器15输出通过根据信号E获取信号A获得的信号F。在这样的情况下，信号E是通过由被延迟了飞行时间的有效信号(信号C)激活数据选通信号(信号B)获得的信号。这使得触发器15能够考虑与飞行数据相对应的延迟获取数据值。
可变延迟电路16将信号F延迟与由调整电路21通知的延迟量相对应的时间，并且输出被延迟的信号F作为信号G。根据内部时钟信号可变延迟电路16调整输出信号G的时序使得触发器71能够容易地获取数据值。触发器71根据内部时钟信号从信号G获取数据值并且输出信号H。
如图5中所示，数据选通信号(信号B)与内部时钟信号不同步。因此，根据数据选通信号从数据信号获取数据值的信号F也与内部时钟信号不同步。为此，可变延迟电路16延迟信号F以移位相位使得触发器71能够容易地根据内部时钟信号捕获数据值。即，延迟调整电路1调整在数据选通信号和内部时钟信号之间的相位关系中的移位的相位差。因为延迟调整电路1(调整电路21)识别出相位差，所以调整是可能的。这样，延迟调整电路1调整信号F的输出以避免竞争。这些调整功能消除对于FIFO的需要，从而使得能够在最短的时间段内将数据从调整电路1传输到处理电路7。
如上所示，根据本示例性实施例，能够使用数据选通信号估计飞行时间。这时，与日本未经审查的专利申请公开No.2005-276396的技术相比较能够减少电路尺寸。该技术将数据写入DDR SDRAM 9，读取被写入的数据，并且然后确定读取的数据的值是否正确。然后，使用确定结果检测与处理单元7的相关关系，从而估计飞行时间。因此，该技术要求用于将数据写入DDR SDRAM 9的电路、用于读取数据的电路、以及用于将数据与期望值进行比较的电路，导致电路尺寸的增加。另一方面，在没有使用数据信号的值的情况下本示例性实施例的电路计算飞行时间，这消除了对于用于读取数据的电路和用于将数据与期望值进行比较的电路的需要。结果，能够减少用于计算飞行时间的电路的尺寸。
而且，不存在对于数据的期望值(校准图案)的需要。即，不需要将数据写入DDR SDRAM 9。因此，处理电路7能够使延迟调整电路1切换到调整模式，并且使控制单元20在没有对DDR SDRAM 9进行存取的时段中计算飞行时间。因此，本示例性实施例的电路能够不仅在初始时段而且在正常操作时段的期间通过使调整电路进行操作执行时序的精细调整。结果，本示例性实施例的电路能够处理由于操作期间的环境变化引起的飞行时间的变化。在日本未经审查的专利申请公开No.2005-276396的技术中，例如，在操作期间调整飞行时间的情况下关闭电源以重新启动。在本示例性实施例中，能够在没有关闭装置的电源的情况下在操作期间调整飞行时间以适应环境变化。
在计算飞行时间的情况下延迟调整电路1使用处理电路7的内部时钟信号。这使得延迟调整电路1能够获得内部时钟信号和数据选通信号之间的相位关系。因此，延迟调整电路1能够使用内部时钟信号和数据选通信号之间的相位差执行控制使得内部时钟能够容易地捕获从数据信号获得的数据值。也就是说，延迟调整电路1基于飞行时间控制用于可变延迟电路16的数据值的延迟量。这使得延迟调整电路1能够将数据以最小的延迟量传输到内部时钟。另一方面，如果内部时钟信号和飞行时间之间的相位关系不清楚，那么内部时钟信号被视为异步时钟信号，因此FIFO是必要的。FIFO同步具有对内部时钟信号的未知的相位关系的信号。因此，可能出现另外的延迟量，或者可能增加电路尺寸。本示例性实施例的电路不要求FIFO，从而防止电路尺寸中的增加和由于FIFO导致的延迟。
延迟调整电路1生成具有飞行时间的有效信号。具体地，因为延迟调整电路1识别出飞行时间，并且从而能够在从处理电路7发布读取命令之后控制用于有效信号输出电路22输出有效信号的时序。更加具体地，延迟调整电路1能够根据将数据选通信号输入到缓冲器12中的时序控制有效信号输出电路22和掩码电路13。因此，数据获取单元10能够可靠地获取数据选通信号。
合并了本示例性实施例的半导体器件能够在没有限制安装板的飞行时间的情况下执行操作以存取DDR SDRAM。与现有技术相比较，本示例性实施例的延迟调整电路使得能够减少与飞行时间相对应的电路尺寸，导致半导体器件的芯片尺寸的减少。因此，能够减少成本。
此外，本示例性实施例的电路上拉数据选通信号以可靠地检测前导时段。例如，不同于日本未经审查的专利申请公开No.2003-223786，这消除了设置用于区别高阻抗状态与低电平的第二Vref的电压的需要。结果，在本示例性实施例中能够消除这些处理所要求的电路。
[其它的示例性实施例]
尽管使用DDR SDRAM作为存储器的示例描述了上述示例性实施例，但是存储器不限于DDR SDRAM。本发明还可以应用于像DDRSDRAM一样响应于读取命令的发布输出数据信号和数据选通信号的任何存储器。
上述示例性实施例示出在其上安装了延迟调整装置(延迟调整电路)和处理电路7的一个半导体器件(一个芯片)的示例。半导体器件的构造不限于此。在一个半导体器件上安装什么种类的功能(电路)是设计问题，所以本发明不限于上述示例性实施例。
尽管使用电路作为延迟调整装置描述了上述示例性实施例，但是实现延迟调整装置的装置不限于电路(硬件)。例如，可以通过硬件、固件、软件、或者它们的组合来实现。例如，还可以通过程序执行一部分功能。可以将存储在存储区域中的程序加载在存储器(RAM：随机存取存储器)中以由CPU(中央处理单元)来执行。
上述示例性实施例描述了延迟调整电路1接收由处理电路7使用的时钟信号并且使用接收到的时钟信号的情况。在使用不同于由处理电路7使用的时钟信号的时钟信号的情况下，优选的是，包括调整可变延迟电路16中的延迟时间的功能以根据由处理电路7使用的时钟信号输出数据值。优选的是，实现在比使用FIFO的情况下更小的电路尺寸中实现的功能。还优选的是，与使用FIFO的情况相比较实现缩短将数据值输出至处理电路7的时段的功能。
尽管上述示例性实施例描述了调整电路21检测前导时段以计算飞行时间的示例，但是调整电路21可以使用数据传输时段计算飞行时间。预先定义数据传输时段期间的切换的数目。调整电路21还可以使用利用切换的数目检测到的数据选通信号的波形中的变化计算飞行时间。
尽管上述示例性实施例描述了其中处理电路7包括触发器71的构造示例，但是数据获取单元10可以包括具有类似功能的触发器。在这样的情况下，数据获取单元10将与内部时钟信号同步的数据值输出至处理电路7。
本领域的技术人员能够根据需要组合上述实施例中的每一个。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以在所附的权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上述的示例。
此外，权利要求的范围不受到上述的示例性实施例的限制。
此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (19)

1.一种延迟调整装置，所述延迟调整装置被连接至存储器，并且利用从所述存储器输出的数据信号和数据选通信号调整获取数据的时序，所述延迟调整装置包括：
数据获取单元，所述数据获取单元接收所述数据信号和所述数据选通信号，并且根据所述数据选通信号输出所述数据信号的数据值；和
控制单元，所述控制单元将读取命令发布给所述存储器，响应于所述读取命令获取所述数据选通信号的值以计算飞行时间，并且基于所述飞行时间控制所述数据选通信号的有效时段。
2.根据权利要求1所述的延迟调整装置，其中所述控制单元包括：
有效信号输出单元，所述有效信号输出单元输出有效信号以表示所述数据选通信号的有效时段；
选通值获取单元，所述选通值获取单元根据所述有效信号获取所述数据选通信号的值；以及
调整单元，所述调整单元发布所述读取命令，向所述有效信号输出单元指示输出所述有效信号的时序，从所述选通获取单元获取所述数据选通信号的值，并且使用获取的值计算所述飞行时间。
3.根据权利要求2所述的延迟调整装置，其中所述调整单元在发布所述读取命令之后使所述有效信号输出单元在不同的时序输出所述有效信号以从所述选通值获取单元获取所述数据选通信号的多个值，并且将所述数据选通信号的给定波形与所述数据选通信号的多个值中的变化进行比较以计算所述飞行时间。
4.根据权利要求2所述的延迟调整装置，其中所述调整单元根据内部时钟信号指示所述有效信号输出单元输出所述有效信号的时序，并且使用所述内部时钟信号和所述数据选通信号之间的相位差计算所述飞行时间。
5.根据权利要求3所述的延迟调整装置，其中所述调整单元根据内部时钟信号指示所述有效信号输出单元输出所述有效信号的时序，并且使用所述内部时钟信号和所述数据选通信号之间的相位差计算所述飞行时间。
6.根据权利要求4所述的延迟调整装置，其中所述调整单元使用由请求器使用的请求器时钟信号作为所述内部时钟信号。
7.根据权利要求5所述的延迟调整装置，其中所述调整单元使用由请求器使用的请求器时钟信号作为所述内部时钟信号。
8.根据权利要求6所述的延迟调整装置，其中所述数据获取单元包括：
掩码单元，所述掩码单元根据所述有效信号使能所述数据选通信号，并且输出使能的信号；
数据值获取单元，所述数据值获取单元利用从所述掩码单元输出的所述信号从所述数据信号获取数据值；以及
延迟单元，所述延迟单元根据所述请求器时钟信号延迟获取的数据值。
9.根据权利要求7所述的延迟调整装置，其中所述数据获取单元包括：
掩码单元，所述掩码单元根据所述有效信号使能所述数据选通信号，并且输出使能的信号；
数据值获取单元，所述数据值获取单元利用从所述掩码单元输出的所述信号从所述数据信号获取数据值；以及
延迟单元，所述延迟单元根据所述请求器时钟信号延迟获取的数据值。
10.根据权利要求8所述的延迟调整装置，其中
所述控制单元包括用于通过所述请求器发布所述读取命令的正常模式和用于通过本身发布所述读取命令以计算所述飞行时间的调整模式，
在所述正常模式中，
基于计算的飞行时间，所述调整单元向所述有效信号输出单元通知在从所述请求器发布所述读取命令之后到输出所述有效信号为止生成的延迟时间，
所述有效信号输出单元在从所述读取命令的发布开始的延迟时间之后输出所述有效信号，并且
所述掩码单元利用所述有效信号使能所述数据选通信号。
11.根据权利要求9所述的延迟调整装置，其中
所述控制单元包括用于通过所述请求器发布所述读取命令的正常模式和用于通过本身发布所述读取命令以计算所述飞行时间的调整模式，
在所述正常模式中，
基于计算的飞行时间，所述调整单元向所述有效信号输出单元通知在从所述请求器发布所述读取命令之后到输出所述有效信号为止生成的延迟时间，
所述有效信号输出单元在从所述读取命令的发布开始的延迟时间之后输出所述有效信号，并且
所述掩码单元利用所述有效信号使能所述数据选通信号。
12.根据权利要求10所述的延迟调整装置，其中
所述数据选通信号包括用于通过所述数据信号传输数据的数据传输时段和在所述数据传输时段之前的前导，
在所述调整模式中，
所述调整单元响应于由本身发布的所述读取命令向所述有效信号输出单元通知获取所述数据选通信号所需要的时间作为所述延迟时间，重复所述读取命令的发布和所述延迟时间的通知以在多个时序获取所述数据选通信号的值，并且检测所述数据选通信号的前导时段以计算所述飞行时间。
13.根据权利要求12所述的延迟调整装置，其中通过当发布所述读取命令时上拉所述数据选通信号，所述调整单元使所述数据选通信号达到高于高阻抗状态的电平。
14.根据权利要求1所述的延迟调整装置，其中所述存储器是DDRSDRAM(双数据率同步动态随机存取存储器)。
15.一种半导体器件，包括：
根据权利要求1所述的延迟调整装置；和
处理电路，所述处理电路处理从所述延迟调整装置输出的数据值。
16.根据权利要求15所述的半导体器件，其中
所述处理电路将本身使用的内部时钟信号输出至所述延迟调整装置，并且
所述延迟调整装置根据所述内部时钟信号获取所述数据选通信号的值。
17.根据权利要求16所述的半导体器件，其中所述处理电路和所述延迟调整装置中的一个进一步包括触发器，所述触发器根据所述内部时钟信号获取从所述数据获取单元输出的所述数据值。
18.根据权利要求16所述的半导体器件，其中
所述半导体器件包括用于通过所述处理电路发布读取命令的正常模式和用于通过所述延迟调整装置发布读取命令以计算飞行时间的调整模式，
所述处理电路向所述延迟调整装置通知表示所述正常模式和所述调整模式中要被选择的一个的模式分配信息，并且
在接收表示所述调整模式的所述模式分配信息时，所述延迟调整装置发布所述读取命令并且计算所述飞行时间。
19.一种延迟调整装置的延迟调整方法，所述延迟调整装置连接至存储器并且响应于读取命令利用从所述存储器输出的数据信号和数据选通信号调整获取数据的时序，所述延迟调整方法包括：
将所述读取命令发布给所述存储器；
根据所述读取命令在不同的时序获取所述数据选通信号的值；
使用获取的多个数据选通信号的值计算飞行时间；以及
基于所述飞行时间控制所述数据选通信号的有效时段。
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