CN111279416A - 用于存储器装置的内部写入调整 - Google Patents

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Abstract

本发明提供用于内部时序方案的方法和系统。在存储器装置处接收数据选通DQS信号。所述DQS信号在相对于所述存储器装置的时钟的负方向上移位以引起所述存储器装置的触发器的失效点。在引起所述失效点之后，所述DQS信号在相对于所述时钟的正方向上移位。使内部写入信号IWS的转变边沿在例如写入前导的DQS周期中居中。所述IWS指示将捕获写入命令。此外，使所述转变边沿居中包含选择性地使所述IWS在所述负方向上延迟。

Description

用于存储器装置的内部写入调整
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体地，本公开的实施例涉及同步写入时序。
背景技术
半导体装置(例如，存储器装置)利用时序与数据信号、数据选通和/或其它信号的相移来执行操作。然而，单独信号和/或选通可相对于彼此变化，如果没有考虑到这类变化将会降低半导体装置的性能。随着信号的频率增加，这些时序可变得更紧密并且更加难以一起同步化。
本公开的实施例可针对于上文所阐述的一或多个问题。
附图说明
图1是根据本公开的实施例，说明存储器装置的某些特征的简化框图；
图2是根据本公开的实施例，可实施于图1的存储器装置的命令解码器和/或数据路径中的写入捕获电路的示意图；
图3是根据本公开的实施例，示出在图2的写入捕获电路中使用的内部数据选通(DQS)信号和内部写入信号(IWS)的时序图；
图4是根据本公开的实施例，用于校准图1的存储器装置的时序的过程的流程图；
图5是根据本公开的实施例，示出通过在过程90中使内部DQS信号沿负方向移动实现内部DQS信号的负扫描的时序图；
图6是根据本公开的实施例，示出在所述过程中在负扫描之后的内部DQS信号的增量的时序图；
图7是根据本公开的实施例，示出使用写入均衡信号的移位的时序图，所述写入均衡信号引入内部DQS信号的过移位；
图8是根据本公开的实施例，当通过IWS的移位启用内部写入时序时包含写入均衡训练操作的时序图；
图9是根据本公开的实施例，用于使用IWS移位捕获写入命令的过程的流程图；和
图10是根据本公开的实施例，用以实施图9的过程的内部写入调整电路的示意图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以在不同实施方案间变化。此外，应了解，此类开发工作可能是复杂且耗时的，但这些对于受益于本公开的所属领域的技术人员来说都是设计、构造和制造中的常规任务。
双数据速率类型五同步动态存取存储器(DDR5 SDRAM)装置可包含DDR5的规范，其包含内部写入均衡，包含通过主机装置的数据选通(DQS)信号的最终正相移。内部写入均衡可包含所识别的用于内部/偏斜时序的时序偏斜补偿逻辑。换句话说，写入均衡训练DQS-Clk转变以解决潜在的波动和模糊性。然而，此解决方案使DQS移位。写入均衡中的最终正相移的量可能会与DDR5 SDRAM装置的内部写入信号(IWS)发生冲突，这是因为IWS将与DQS对准。IWS是从DDR5 SDRAM装置的时钟产生的写入命令的内化，其用以捕获写入命令并且开始DDR5 SDRAM装置中的写入。为解决此问题，DDR5SDRAM装置可使IWS信号与DQS信号一起正移位(可能移位不同量)以补偿相对于IWS信号和DQS信号之间的相位关系的DQS移位。
现在转而参考附图，图1是说明存储器装置10的某些特性的简化框图。具体地，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为DDR5 SDRAM装置。DDR5 SDRAM的各种特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。
存储器装置10可包含数个存储器组12。举例来说，存储器组12可以是DDR5SDRAM存储器组。存储器组12可以设置在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每一组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于整个系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成提供来自外部装置(未示出)的多个信号(例如，信号15)，所述外部装置例如处理器或控制器。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，例如以确保对信号15的恰当处理。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器使用差分对的系统时钟信号，在本文中被称作真时钟信号(Clk_t/)和反转(bar)时钟信号(Clk_b)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降反转时钟信号Clk_b交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和反转时钟信号Clk_b的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿输入，且数据在正时钟边沿和负时钟边沿两者上发射或接收。
时钟输入电路18接收真时钟信号(Clk_t/)和反转时钟信号(Clk_b)且产生内部时钟信号CLK。内部时钟信号CLK供应给内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于所接收的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK供应给例如I/O接口16，并用作用于确定读取数据的输出时序的时序信号。
内部时钟信号/相位CLK也可提供给存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可通过总线36向DLL电路30提供命令信号，以协调相位控制内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用于例如通过IO接口16钟控数据。
另外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、启动命令等命令进行解码，并且经由总线路径40提供对与所述命令相对应的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块22提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于存储器组12的命令的执行。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号，执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_b)将命令/地址信号钟控到命令接口14。所述命令接口可包含命令地址输入电路20，其被配置成通过例如命令解码器32接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。
另外，命令接口14可被配置成接收数个其它命令信号。举例来说，可以提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)重置命令接口14、状态寄存器、状态机等等。命令接口14也可接收命令/地址反相(CAI)信号，可提供所述命令/地址反相信号以例如取决于特定存储器装置10的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>的状态反相。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式中以用于连接性测试。
命令接口14还可用于针对可检测到的某些错误将警报信号(ALERT_n)提供到系统处理器或控制器。举例来说，警报信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可产生其它警报信号。此外，用于从存储器装置10发射警报信号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
利用上文所论述的命令和钟控信号，可通过经由IO接口16发射和接收数据信号44，将数据发送到存储器装置10且发送来自存储器装置10的数据。更具体地说，数据可经由数据路径46发送到存储器组12或从存储器组12检索，所述数据路径46包含多个双向数据总线。一般被称为DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置等某些存储器装置，IO信号可划分成上部字节和下部字节。举例来说，对于x16存储器装置，IO信号可划分成对应于例如数据信号的上部字节和下部字节的上部IO信号和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号是由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_b)一样，DQS信号可提供为差分对的数据选通信号(DQS_t/和DQS_b)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部字节和下部字节的上部数据选通信号和下部数据选通信号(例如，UDQS_t/和UDQS_b；LDQS_t/和LDQS_b)。
如图1中所说明，命令解码器32和/或数据路径46可包含内部写入调整(IWA)电路48，其可用于使IWS和/或DQS相移以维持其间的指定相位关系。举例来说，如下文参考图10所论述的IWA电路48的实施例可利用写入均衡移位和IWS移位使IWS和DQS在恰当位置中相对彼此对准。
阻抗(ZQ)校准信号还可经由IO接口16提供到存储器装置10。ZQ校准信号可提供给参考引脚并且用以通过跨过程、电压和温度(PVT)值的改变调整存储器装置10的上拉电阻器和下拉电阻器以此来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调节电阻，从而将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置在其中信号通过同一引脚环回到存储器装置10的模式下。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监测IO接口16处由存储器装置10捕获的数据。
如将了解，例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
图2是可实施于命令解码器32和/或数据路径46中的不利用IWA电路48的写入捕获电路50的示意图。写入捕获电路50接收外部DQS(XDQSt)信号51(例如，UDQS_t)，所述信号与外部时钟按相同速度运行并且可接通或断开。在一些实施例中，外部DQS信号51可伴有与外部DQS信号51互补的外部反转DQS(XDQSb)信号52。这些信号可发射到放大器53以提供内部DQS信号54和/或互补内部DQS假信号56。放大器53将外部DQS信号51的功率从外部电平改变为适合于在存储器装置10中使用的电平。
内部DQS信号54用以在数据路径46中在正确循环上使用触发器60捕获IWS 58，以成功地开始写突发并且使用DQS域中的所捕获写入62来捕获传入的写入数据。在外部DQS信号51与产生IWS 58的外部时钟信号之间可具有未知的相位关系，但即将在触发器60处发生时钟域(例如，IWS 58)越界进入DQS域。因此，将相对于外部时钟校准外部DQS信号51的相位关系，以将外部DQS信号51置于恰当地捕获IWS 58的位置中并且允许某一程度的外部变化。而且，在一些实施例中，如所说明，触发器60可在内部DQS信号54的下降边沿捕获IWS 58。另外或替代地，可在内部DQS信号54的上升边沿捕获IWS 58。
图3说明示出内部DQS信号54和IWS 58的时序图70。时序图70还包含用以产生IWS58的时钟72。举例来说，时钟72用以在IWS启动74处启动IWS 58。在所说明的实施例中，在归因于写入前导长度为2引起的初始时钟边沿73之后，IWS启动74对应于使用双倍数据速率的第二时钟边沿。边沿76致使IWS 58在边沿76处转变为高。边沿76在DQS周期78(例如，整个或部分写入前导周期)期间发生。在一些实施例中，边沿76处于DQS周期78的中心。在一些实施例中，边沿76不处于DQS周期78的中心。在不考虑边沿76相对于DQS周期78的位置的情况下，边沿76可为在内部DQS信号54从不确定或无效状态81转变之后发生的从DQS周期78的开头起的负变化窗80(-)tDQSS。类似地，边沿76可为在DQS信号54的第一写入位边沿86之前，作为内部DQS信号54的最后一个边沿，从DQS周期78的结尾起的正变化窗82(+)tDQSS。当负变化窗80与正变化窗82相等时，边沿76处于DQS周期78的中心。由于所说明的实施例包含用于DQS周期78的1.5时钟循环(tCK)持续时间，因此居中的边沿76将在负变化窗80与正变化窗82两者均等于0.75tCK时发生。此外，可针对主机装置和存储器装置10之间的通信定义这些负变化窗80和/或正变化窗82。
为达成时序图70中说明的时序，主机装置可采用校准程序使边沿76在DQS周期78中居中。图4是用于校准存储器装置10的时序的过程90的流程图。首先，主机装置在相对于时钟失效点的负方向上扫描DQS信号54(框92)。主机装置接着使DQS的延迟/移位在正方向上增加tDQSS(如移动)(框94)。
图5是示出对应于过程90的框92的通过使内部DQS信号54在相对于时钟72的负(例如，向左)方向上移动的对内部DQS信号54的负扫描102的时序图100。内部DQS信号54的负扫描102使内部DQS信号54移动到发生失效点104。失效点104对应于用于触发器60用内部DQS信号54捕获IWS 58的负设置时间106，因此捕获失败。
图6是示出在负扫描102之后对应于过程90的框94的内部DQS信号54的增量112的时序图110。如所说明，为使IWS 58在DQS周期78中居中，增量112可设置为内部DQS信号54的一半。然而，例如写入平整信号(例如，tWL_ADJ_end)的可用信号可能不会在恰当时间发生。举例来说，可用信号可使内部DQS信号54移位达大于正变化窗82的长度(例如，0.75tCK)的量(例如，1.25tCK)，从而使IWS 58在DQS周期54中居中。
图7是示出使用tWL_ADJ_end的移位122的时序图120，所述tWL_ADJ_end为内部DQS信号54引入1.25tCK的移位122。如所说明，使用tWL_ADJ_end使内部DQS信号54移位致使内部DQS信号54相对于IWS 58和时钟72移位太远而无法使DQS周期78以边沿76为中心。实际上，举例来说，当tWL_ADJ_end是1.25tCK且DQS周期78具有1.5tCK的长度时，正变化窗82的窗增加到1.25tCK且负变化窗80的窗减小到0.25tCK。负变化窗80的减小可致使存储器装置10偏离存储器装置10与主机装置(例如，控制器)之间的交互的规范和/或可致使存储器装置10和主机装置之间的通信问题。
在一些实施例中，存储器装置10可利用具有训练步骤的外部写入均衡设置写入操作的边沿。在外部写入均衡训练步骤完成之后，主机DQS_t/DQS_c信号与引脚层级写入均衡时序对准，主机将负偏移(tWL_ADJ_start)应用于DQS_t/DQS_c时序。tWL_ADJ_start偏移取决于写入前导设置。此将为内部写入均衡脉冲的通过使用内部循环对准设置对准的参考点。在内部循环对准设置已经调整为确定内部写入均衡脉冲的高部分的样本之后，主机将执行对DQS_t/DQS_c时序的精细扫描以确定内部写入均衡脉冲的上升边沿的方位。一旦已经对准此边沿，主机接着将应用最终tWL_ADJ_end设置，所述最终tWL_ADJ_end设置也取决于写入前导设置。这将引起介于-0.5tCK和0.5tCK之间的偏移。下表1包含针对各种写入前导长度的可能的tWL_ADJ_start和tWL_ADJ_end时序。
前导 tWL_ADJ_end tWL_ADJ_end
1tCK 0.0tCK 0.5tCK
2tCK -0.75tCK 1.25tCK
3tCK -1.25tCK 1.75tCK
4tCK -1.75tCK 2.25tCK
表1.写入前导和写入均衡训练时序。
对于每一前导设置，DQS周期78具有写入前导减0.5tCK的持续时间。在一些实施例中，写入前导延伸到以DQS信号54的对应于第一写入位86的第一上升边沿结束。为通过仅使内部DQS信号54移位来使边沿76在DQS周期78中居中，将通过
Figure BDA0002471209330000081
确定内部DQS信号54的移位，其中Lpre是前导的长度。举例来说，前导为一的移位将引起0.75tCK移位，前导为二的移位将引起1.25tCK移位，且前导为三的移位将引起1.75tCK移位。写入均衡训练DQS-to-Clk移位tWL_ADJ_end。然而，此移位大于上文计算的移位。举例来说，前导为二的移位应为0.75tCK，但tWL_ADJ_end是1.25tCK。因此，如下文所论述，IWS 58可移位所述差(例如，1.25tCK-0.75tCK＝0.5tCK)。此外，对于前导长度为2、3和4，IWS 58的移位可使IWS58的边沿76在DQS周期78中居中，这可通过共同移位长度(例如，0.5tCK)实现。前导长度为一可放弃IWS58的移位。在一些实施例中，其它写入前导长度可具有不同移位长度。
图8说明当通过IWS 58的移位142启用内部写入时序时包含写入均衡训练操作的时序图140。如所说明，通过使IWS启动74从图7中描绘的上升边沿移动到下一下降边沿，执行IWS 58的移位142。在一些实施例中，在图7中用于IWS启动74的上升边沿可仅在训练期间使用。通过与内部DQS信号54一起调整IWS 58，负变化窗80和正变化窗82可再次变得相等，以获得IWS 58的边沿76的两侧上的相等窗大小。
图9是用于使用IWS 58的移位捕获写入命令的过程150的流程图。存储器装置10/主机装置(控制器)使所接收的内部DQS信号54相对于所接收的时钟延迟/移位到失效点(框152)。举例来说，如前文所述，失效点可对应于用于触发器通过使DQS移位捕获写入命令直到失效点发生的负设置时间。存储器装置10/主机装置使内部DQS信号54相对于时钟往回行进(框154)。如前文所述，内部DQS信号54的此往回行进可能不会使IWS 58的边沿76在DQS周期78中重新居中。为解决此问题，存储器装置10可使IWS58移位/延迟一量(例如，0.5tCK)(框156)。举例来说，可使用下一个下降边沿代替下一个下降边沿之前的上升边沿来启动IWS 58。内部DQS信号54和IWS 54的移位可致使IWS 58的边沿76在DQS周期78的中心处或附近发生。
图10是实施过程150的IWA电路48的实施例的示意图。IWA电路48的第一部分159可实施于命令解码器32中，且IWA电路48的第二部分160可实施于数据路径46中。IWA电路48从主机装置接收写入命令162。写入命令162和内部DQS信号54传送到其中发生写入均衡移位的cas写入潜伏时间(CWL)移位器164。CWL移位器164输出IWS 58。锁存器166接收IWS 58并且使用内部DQS信号54使其移位某一量(例如，0.5tCK)以便锁存IWS 58。经移位IWS 167从锁存器166输出并且与未移位IWS 58一起传送到多路复用器168。多路复用器选择是选择经移位IWS 167还是选择未移位IWS 58。举例来说，当启用用于写入均衡的模式寄存器且前导大于一数目(例如，大于一)时，可选择经移位IWS 167。否则，多路复用器168选择未移位IWS58。在一些实施例中，多路复用器168可在大于两个模式之间进行选择。举例来说，额外锁存器可包含在IWA电路48中以供多路复用器168在其间针对各种前导长度的各种移位长度进行选择。所选择的IWS 169接着传送到触发器60，所述触发器60使用内部DQS信号54捕获进入DQS域中的写入。
虽然上文论述各种逻辑低和/或逻辑高断言极性，但可在一些实施例中使这些极性中的至少一些倒转。此外，在一些实施例中，如本文中所论述的逻辑门可置换为类似逻辑功能，例如反相器置换成单个NAND门或其它类似改变。
尽管本公开可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书界定的本公开的精神和范围内的所有修改、等同物和替代方案。
本文中呈现且主张的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35 U.S.C.112(f)解读此类要素。

Claims (20)

1.一种存储器装置，其包括：
命令接口，其被配置成接收写入命令；和
内部写入调整电路，其被配置成：
从所述命令接口接收所述写入命令；
从所述所接收的写入命令产生内部写入信号IWS；
使用写入均衡使数据选通DQS信号过移位；和
通过使所述IWS的转变边沿在DQS周期中居中，基于写入前导长度选择性地使所述IWS移位以补偿所述过移位。
2.根据权利要求1所述的存储器装置，其包括放大器，所述放大器被配置成接收外部DQS信号并且产生所述DQS信号作为内部DQS信号。
3.根据权利要求1所述的存储器装置，其中所述DQS周期当所述DQS信号从不确定状态转变时开始。
4.根据权利要求1所述的存储器装置，其中所述DQS周期当所述DQS信号的最末边沿在第一写入位发生之前发生时结束。
5.根据权利要求1所述的存储器装置，其中所述内部写入调整电路包括被配置成使所述DQS信号过移位的写入均衡移位器。
6.根据权利要求1所述的存储器装置，其中所述内部写入调整电路包括多路复用器，所述多路复用器被配置成：
响应于对应于第一组写入前导长度的第一组模式寄存器指示，选择所述IWS的第一副本；和
响应于对应于第二组写入前导长度的第二组模式寄存器指示，选择所述IWS的第二副本。
7.根据权利要求6所述的存储器装置，其中所述第一组写入前导长度小于或等于阈值写入前导长度，且所述第二组写入前导长度大于所述阈值写入前导长度。
8.根据权利要求7所述的存储器装置，其中所述阈值写入前导长度包括写入前导长度1tCK。
9.根据权利要求6所述的存储器装置，其中所述IWS的所述第一副本包括所述IWS的未移位副本，且所述IWS的所述第二副本包括所述IWS的经移位副本。
10.根据权利要求9所述的存储器装置，其中所述内部写入调整电路包括使所述IWS的所述第二副本从所述IWS的所述第一副本移位的锁存器。
11.根据权利要求6所述的存储器装置，其中所述多路复用器被配置成当写入均衡未启用时选择所述IWS的所述第一副本，并且当写入均衡启用且写入的写入前导长度落到所述第二组写入前导长度中时选择所述IWS的所述第二副本。
12.一种方法，其包括：
在存储器装置处接收数据选通DQS信号；
使所述DQS信号在相对于所述存储器装置的时钟的负方向上移位以引起所述存储器装置的触发器的失效点；
在引起所述失效点之后，使所述DQS信号在相对于所述时钟的正方向上移位；和
使内部写入信号IWS的转变边沿在DQS周期中居中，其中所述IWS指示将捕获写入命令，且通过选择性地使所述IWS在所述负方向上延迟来使所述转变边沿居中。
13.根据权利要求12所述的方法，其中所述触发器的所述失效点包括归因于用于所述触发器捕获所述IWS的负设置时间而致使通过所述DQS信号捕获所述IWS失败。
14.根据权利要求12所述的方法，其中使所述DQS信号在所述正方向上移位包括使用写入均衡移位器应用写入均衡。
15.根据权利要求12所述的方法，其中选择性地使所述IWS延迟包括：
当写入前导长度大于阈值时，使所述IWS在所述负方向上延迟；和
当所述写入前导长度小于阈值时，放弃所述正方向上的所述IWS延迟。
16.根据权利要求12所述的方法，其中所述DQS周期包括：
当所述DQS信号从不确定状态转变时的开头；和
当所述DQS信号的最末边沿在第一写入位发生之前发生时的结尾。
17.根据权利要求12所述的方法，其中选择性地使所述IWS在所述负方向上延迟被配置成当使所述DQS信号在相对于所述时钟的正方向上移位时补偿使DQS周期移位到超过所述DQS周期的与所述转变边沿对准的中心的行为。
18.一种内部写入调整设备，其包括：
产生电路，其被配置成产生指示所接收的写入命令的内部写入信号IWS，所述所接收的写入命令被配置成致使包含所述内部写入调整设备的存储器装置中的写入；
延迟电路，其被配置成从所述产生电路接收所述IWS并且使所述IWS延迟为经延迟IWS；
选择电路，其被配置成通过在所述IWS和所述经延迟IWS之间进行选择来选择所选择的IWS；和
捕获电路，其被配置成通过使用内部DQS信号捕获所述所选择的IWS，捕获所述所选择的IWS作为数据选通DQS域中的所捕获的写入命令。
19.根据权利要求18所述的内部写入调整设备，其中所述产生电路被配置成使用所述所接收的写入命令和所述内部DQS信号产生所述IWS。
20.根据权利要求18所述的内部写入调整设备，其中所述选择电路包括多路复用器，所述多路复用器被配置成至少部分地基于对应于所述所接收的写入命令的写入前导长度，在所述IWS和所述经延迟IWS之间进行选择。
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