CN110390972A - 半导体器件 - Google Patents

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CN110390972A CN201811445871.9A CN201811445871A CN110390972A CN 110390972 A CN110390972 A CN 110390972A CN 201811445871 A CN201811445871 A CN 201811445871A CN 110390972 A CN110390972 A CN 110390972A
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Abstract

一种半导体器件，包括：相位差检测电路，其被配置为通过检测时钟与选通信号的相位差来产生检测信号，所述检测信号与时钟同步地以选通信号的逻辑电平来产生，并且被配置为通过将选通信号延迟来产生写入时钟。该半导体器件还包括控制信号发生电路，其被配置为与写入时钟同步地储存检测信号，并被配置为输出所储存的检测信号作为控制信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月17日在韩国知识产权局提交的申请号为10-2018-0044686的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及一种通过调整时钟与选通信号之间的相位差来输入和输出数据的半导体器件。
背景技术
在选通信号(DQS)与时钟(CLK)之间的域交叉裕度(tDQSS)规定了半导体器件的性能。在写入操作中，半导体器件执行写入均衡(leveling)操作来校准在选通信号(DQS)与时钟(CLK)之间的偏斜。
通常，当进入写入均衡操作时，半导体器件将选通信号(DQS)的相位与时钟(CLK)的相位进行比较，并将比较结果反馈给外部控制器。外部控制器基于从半导体器件反馈的比较结果来调整选通信号(DQS)的相位。
发明内容
根据本公开，半导体器件可以包括相位差检测电路，该相位差检测电路被配置为通过检测时钟与选通信号的相位差来产生检测信号，其中该检测信号与时钟同步地以选通信号的逻辑电平来产生，并被配置为通过将选通信号延迟来产生写入时钟。半导体器件还可以包括控制信号发生电路，其被配置为与写入时钟同步地储存检测信号，并且被配置为输出所储存的检测信号作为控制信号。
此外，根据本公开，半导体器件可以包括写入均衡控制电路，其被配置为产生检测信号，并且被配置为输出在选通信号的转换(toggling)时段期间储存的检测信号作为控制信号，其中时钟和选通信号被从外部设备输入到写入均衡控制电路，并且其中检测信号与时钟同步地以选通信号的逻辑电平来产生。半导体器件还可以包括相位差调整电路，其被配置为响应于控制信号而通过调整时钟与写入时钟的相位差来产生内部选通信号，其中从选通信号产生写入时钟。半导体器件还可以包括内部电路，其被配置为与内部选通信号同步地输入和输出数据。
附图说明
图1示出了说明根据实施例的半导体器件的配置的框图。
图2示出了说明在图1中所示的半导体器件中包括的相位差检测电路的配置的框图。
图3示出了说明在图2所示的相位差检测电路中包括的检测信号发生电路的配置的电路图。
图4示出了说明在图1中所示的半导体器件中包括的控制信号发生电路的配置的示例的代表的电路图。
图5和6示出了有助于解释根据实施例的半导体器件的操作的时序图。
图7示出了说明应用在图1至图6中所示的半导体器件的电子系统的配置的示图。
具体实施方式
下面参考附图并根据本公开的各种实施例来描述半导体器件。
一些实施例涉及一种半导体器件，其检测具有不同频率的选通信号与时钟的相位差，在转换时段之后保持在选通信号的转换时段期间产生的检测结果，并根据检测结果来调整时钟与选通信号的相位差。
根据若干实施例，通过检测具有不同频率的选通信号与时钟的相位差、在转换时段之后保持在选通信号的转换时段期间产生的检测结果以及根据检测结果来调整时钟与选通信号的相位差，可以确保写入均衡操作的可靠性。
如图1所示，根据实施例的半导体器件100可以包括写入均衡控制电路1、相位差调整电路2和内部电路3。写入均衡控制电路1可以包括相位差检测电路10和控制信号发生电路20。
相位差检测电路10可以检测时钟CLK和选通信号DQS的相位差，并产生检测信号DET。根据一个实施例，相位差检测电路10可以在时钟CLK的上升沿时间处产生具有选通信号DQS的逻辑电平的检测信号DET。根据另一个实施例，相位差检测电路10可以在选通信号DQS的上升沿时间处产生具有时钟CLK的逻辑电平的检测信号DET。根据本文中的公开，在第一信号的上升沿时间处产生具有第二信号的逻辑电平的第三信号相当于当第一信号被反相时在该第一信号下降沿时间处产生具有第二信号的逻辑电平的第三信号。类似地，与第四信号的上升沿时间同步地储存第三信号相当于当第四信号被反相时与第四信号的下降沿时间同步地储存第三信号。相位差检测电路10可以将选通信号DQS延迟并产生写入时钟WCLK。时钟CLK和选通信号DQS可以被设置为具有不同频率的信号。例如，选通信号DQS的频率可以被设置为时钟CLK的频率的2N倍，其中N是正整数。时钟CLK可以被设置为循环转换的信号。选通信号DQS可以被设置为仅在预设时段期间转换的信号。例如，可以将选通信号DQS转换的预设时段设置为数据DATA被输入和输出中的至少一个的时段。在一些情况下，选通信号在多个预设时段或不同预设时段期间被转换。时钟CLK和选通信号DQS可以从控制半导体器件100的外部设备(例如控制器)或测试设备输入到相位差检测电路10。检测信号DET可以被设置为在选通信号DQS的相位早于时钟CLK的相位的情况下被使能的信号。
这里关于参数(诸如预设时段)使用的词语“预设”意味着在参数被用在过程或算法中之前确定的参数值。对于一些实施例，在过程或算法开始之前确定参数值。在其他实施例中，在过程或算法期间但在参数用于过程或算法之前确定参数值。
控制信号发生电路20可以与写入时钟WCLK同步地储存检测信号DET。控制信号发生电路20可以在写入时钟WCLK的上升沿时间处储存检测信号DET。控制信号发生电路20可以输出所储存的检测信号DET作为控制信号WL_CON。控制信号发生电路20可以输出在写入时钟WCLK的转换时段期间储存的检测信号DET作为控制信号WL_CON。控制信号发生电路20可以在写入时钟WCLK的转换时段之后保持控制信号WL_CON的逻辑电平。
如上所述配置的写入均衡控制电路1可以检测从外部设备接收的选通信号DQS与时钟CLK的相位差，并产生检测信号DET。检测信号DET可以在时钟CLK的上升沿时间处被产生以具有选通信号DQS的逻辑电平。写入均衡控制电路1可以输出在选通信号DQS的转换时段期间储存的检测信号DET作为控制信号WL_CON。
相位差调整电路2可以响应于控制信号WL_CON而调整从选通信号DQS产生的写入时钟WCLK与时钟CLK的相位差。在控制信号WL_CON被使能的情况下，相位差调整电路2可以延迟写入时钟WCLK转换的时间。相位差调整电路2可以通过调整写入时钟WCLK转换的时间来调整时钟CLK与写入时钟WCLK的相位差。相位差调整电路2可以输出其相位被调整的写入时钟WCLK作为内部选通信号IDQS。相位差调整电路2可以执行用于调整从选通信号DQS产生的写入时钟WCLK与时钟CLK的相位差的写入均衡操作。
内部电路3可以与内部选通信号IDQS同步地输入/输出数据DATA。内部电路3可以与内部选通信号IDQS同步地储存从外部设备输入的数据DATA。内部电路3可以与内部选通信号IDQS同步地将所储存的数据DATA输出到外部设备。内部电路3可以由通用存储电路来实现，该存储电路储存数据DATA并输出所储存的数据DATA。
参考图2，根据本公开的实施例示出了图1的相位差检测电路10。相位差检测电路10可以包括第一延迟电路11、写入时钟发生电路12和检测信号发生电路13。
第一延迟电路11可以将时钟CLK延迟并产生延迟时钟DCLK。第一延迟电路11可以将时钟CLK延迟一延迟量，以产生延迟时钟DCLK。
写入时钟发生电路12可以包括分频器电路110和第二延迟电路120。
分频器电路110可以对选通信号DQS的频率进行分频并产生分频选通信号DV_DQS。分频器电路110可以产生分频选通信号DV_DQS以具有选通信号DQS的频率的1/2N倍的频率，其中“N”表示正整数。对于不同的实施例，选通信号DQS与分频选通信号DV_DQS的频率差可以是不同的。
第二延迟电路120可以将分频选通信号DV_DQS延迟并产生写入时钟WCLK。第二延迟电路120可以将分频选通信号DV_DQS延迟一延迟量以产生写入时钟WCLK。对于一个实施例，第二延迟电路120的延迟量可以被设置为等于第一延迟电路11的延迟量。对于其他实施例，由第一延迟电路引入的第一延迟与由第二延迟电路引入的第二延迟实质相同。例如，第二延迟电路120可以与第一延迟电路11具有相同的配置或者是第一延迟电路11的复制。
如上所述配置的写入时钟发生电路12可以将选通信号DQS的频率分频，将被分频的选通信号DQS延迟，并产生写入时钟WCLK。
检测信号发生电路13可以与延迟时钟DCLK同步地从写入时钟WCLK产生检测信号DET。检测信号发生电路13可以与延迟时钟DCLK同步地产生具有写入时钟WCLK的逻辑电平的检测信号DET。例如，检测信号发生电路13可以在延迟时钟DCLK的上升沿时间处产生具有写入时钟WCLK的逻辑电平的检测信号DET。
参考图3，根据本公开的实施例示出了图2的检测信号发生电路13。检测信号发生电路13可以包括第一锁存信号发生电路130和第一缓冲电路140。
第一锁存信号发生电路130可以与延迟时钟DCLK同步地输出写入时钟WCLK作为第一锁存信号LT<1>。第一锁存信号发生电路130可以在延迟时钟DCLK的上升沿时间处储存写入时钟WCLK。第一锁存信号发生电路130可以输出所储存的写入时钟WCLK作为第一锁存信号LT<1>。例如，第一锁存信号发生电路130可以由通用触发器来实现。
第一缓冲电路140可以由P型金属氧化物半导体(PMOS)晶体管P11、N型金属氧化物半导体(NMOS)晶体管N11和反相器IV11和IV12来实现。第一缓冲电路140可以缓冲第一锁存信号LT<1>并产生检测信号DET。
下面针对与本公开一致的实施例详细描述在第一缓冲电路140中产生检测信号DET的操作。
在第一锁存信号LT<1>具有逻辑低电平的情况下，当PMOS晶体管P11被导通时，第一缓冲电路140可以将节点nd11上拉驱动为逻辑高电平。例如，逻辑低电平与小于电压VDD的电压VSS相对应。在第一锁存信号LT<1>具有逻辑低电平的情况下，第一缓冲电路140可以使节点nd11的信号反相，以产生具有逻辑低电平的检测信号DET。第一缓冲电路140的反相器IV11和IV12可以由具有彼此耦接的输入端子和输出端子的锁存器来实现，并且可以储存检测信号DET。
在第一锁存信号LT<1>具有逻辑高电平的情况下，当NMOS晶体管N11被导通时，第一缓冲电路140可以将节点nd11下拉驱动为逻辑低电平。例如，逻辑高电平与大于电压VSS的电压VDD相对应。在第一锁存信号LT<1>具有逻辑高电平的情况下，第一缓冲电路140可以使节点nd11的信号反相，以产生具有逻辑高电平的检测信号DET。第一缓冲电路140的反相器IV11和IV12可以由具有彼此耦接的输入端子和输出端子的锁存器来实现，并且可以储存检测信号DET。
参考图4，根据本公开的实施例示出了图1的控制信号发生电路20。控制信号发生电路20可以包括第二锁存信号发生电路150和第二缓冲电路160。
第二锁存信号发生电路150可以与写入时钟WCLK同步地输出检测信号DET作为第二锁存信号LT<2>。第二锁存信号发生电路150可以在写入时钟WCLK的上升沿时间处储存检测信号DET。第二锁存信号发生电路150可以输出所储存的检测信号DET作为第二锁存信号LT<2>。第二锁存信号发生电路150可以由通用触发器来实现。
第二缓冲电路160可以包括PMOS晶体管P21和P22、NMOS晶体管N21和N22、以及反相器IV21和IV22。第二缓冲电路160可以响应于写入时钟WCLK的脉冲来缓冲第二锁存信号LT<2>，并产生控制信号WL_CON。在未输入写入时钟WCLK的脉冲的情况下，第二缓冲电路160可以保持控制信号WL_CON的逻辑电平。
下面根据本公开的实施例详细描述在第二缓冲电路160中产生控制信号WL_CON的操作。
在第二缓冲电路160中，在写入时钟WCLK的脉冲处于逻辑高电平的情况下，PMOS晶体管P21和NMOS晶体管N21被导通。在第二缓冲电路160中，在写入时钟WCLK的脉冲处于逻辑高电平并且第二锁存信号LT<2>处于逻辑低电平的情况下，PMOS晶体管P22可以被导通并将节点nd21上拉驱动到例如对应于电压VDD的逻辑高电平。在第二缓冲电路160中，在写入时钟WCLK的脉冲处于逻辑高电平并且第二锁存信号LT<2>处于逻辑低电平的情况下，节点nd21的信号可以被反相并且可以产生逻辑低电平的控制信号WL_CON。第二缓冲电路160的反相器IV21和IV22可以由其中输入端子和输出端子彼此耦接的锁存器来实现，并且储存控制信号WL_CON。对于所示的实施例，在没有输入写入时钟WCLK的脉冲的情况下，第二缓冲电路160不管第二锁存信号LT<2>的逻辑电平如何都不驱动节点nd21。在节点nd21的逻辑电平未被改变的情况下，第二缓冲电路160的反相器IV21和IV22可以保持控制信号WL_CON的逻辑电平。
在第二缓冲电路160中，在写入时钟WCLK的脉冲处于逻辑高电平的情况下，PMOS晶体管P21和NMOS晶体管N21被导通。在第二缓冲电路160中，在写入时钟WCLK的脉冲处于逻辑高电平并且第二锁存信号LT<2>处于逻辑高电平的情况下，NMOS晶体管N22可以被导通并将节点nd21下拉驱动到逻辑低电平，例如逻辑低电平与小于电压VDD的电压VSS相对应。在第二缓冲电路160中，在写入时钟WCLK的脉冲处于逻辑高电平并且第二锁存信号LT<2>处于逻辑高电平的情况下，可以将节点nd21的信号反相并且可以产生逻辑高电平的控制信号WL_CON。第二缓冲电路160的反相器IV21和IV22可以由其中输入端子和输出端子彼此耦接的锁存器来实现，并且可以储存控制信号WL_CON。在没有输入写入时钟WCLK的脉冲的情况下，第二缓冲电路160可以保持控制信号WL_CON的逻辑电平。对于所示的实施例，在没有输入写入时钟WCLK的脉冲的情况下，第二缓冲电路160不管第二锁存信号LT<2>的逻辑电平如何都不驱动节点nd21。在节点nd21的逻辑电平未被改变的情况下，第二缓冲电路160的反相器IV21和IV22可以保持控制信号WL_CON的逻辑电平。
参考图5，根据本公开的实施例描述半导体器件100的操作。检测时钟CLK与选通信号DQS的相位差，并根据检测结果来调节选通信号DQS的相位。对于下面描述的情况，选通信号DQS的相位早于时钟CLK的相位，如图所示。
具有不同频率的时钟CLK和选通信号DQS被从外部设备或源输入。如图所示，选通信号DQS的频率被设置为时钟CLK的频率的两倍。时钟CLK作为循环转换的信号被输入。选通信号DQS仅在预设时段P1期间作为转换的信号被输入。对于不同的实施例，可以不同地设置选通信号DQS转换期间的预设时段P1。例如，预设时段P1可以被设置为输入和/或输出数据DATA的时段。图5中所示的预设时段P1被设置为从时间T1到时间T5。
相位差检测电路10的第一延迟电路11将时钟CLK延迟并产生延迟时钟DCLK。为了便于说明，假设针对所描述的情况第一延迟电路11没有引入延迟，因此延迟时钟DCLK看起来与时钟CLK相同。
在时间T1，写入时钟发生电路12的分频器电路110对选通信号DQS的频率进行分频，并产生图2所示的分频选通信号DV_DQS。
写入时钟发生电路12的第二延迟电路120将分频选通信号DV_DQS延迟并产生写入时钟WCLK。为了便于说明，假设针对所描述的情况第二延迟电路120没有引入延迟。在没有延迟的情况下，写入时钟WCLK和分频选通信号DV_DQS看起来相同。
在时间T2，检测信号发生电路13的第一锁存信号发生电路130在延迟时钟DCLK的上升沿时间处锁存逻辑高电平的写入时钟WCLK(如图5中的最左侧下降箭头所示)，并产生逻辑高电平的第一锁存信号LT<1>(如图3所示)。
检测信号发生电路13的第一缓冲电路140缓冲逻辑高电平的第一锁存信号LT<1>，并产生逻辑高电平的检测信号DET。
在时间T3，控制信号发生电路20的第二锁存信号发生电路150在写入时钟WCLK的上升沿时间处锁存逻辑高电平的检测信号DET(如图5中的最右侧下降箭头所示)，并产生逻辑高电平的第二锁存信号LT<2>(如图4所示)。
控制信号发生电路20的第二缓冲电路160响应于逻辑高电平的写入时钟WCLK的脉冲而缓冲第二锁存信号LT<2>，并产生逻辑高水平的控制信号WL_CON。在没有输入写入时钟WCLK的脉冲的情况下，第二缓冲电路160不管第二锁存信号LT<2>的逻辑电平如何都不驱动节点nd21，并且保持控制信号WL_CON的逻辑电平。
相位差调整电路2响应于逻辑高电平的控制信号WL_CON而缓慢地调整写入时钟WCLK的相位，并产生从时间T4开始转换的内部选通信号IDQS。相位差调整电路2通过逻辑高电平的控制信号WL_CON来执行缓慢调整写入时钟WCLK的相位的写入均衡操作。示出了：内部选通信号IDQS的上升沿和时钟CLK的上升沿通过写入均衡操作而在时间T4被同步。
内部电路3(图1中所示)与内部选通信号IDQS同步地输入和/或输出数据DATA。
参考图6，根据本公开的实施例来描述半导体器件100的操作。检测时钟CLK与选通信号DQS的相位差，并根据检测结果来调整选通信号DQS的相位。对于下面描述的情况，选通信号DQS的相位晚于时钟CLK的相位，如图所示。
从外部设备或源输入具有不同频率的选通信号DQS和时钟CLK。如图所示，选通信号DQS的频率被设置为时钟CLK的频率的两倍。时钟CLK作为循环转换的信号被输入。选通信号DQS仅在预设时段P2期间作为转换的信号被输入。对于不同的实施例，可以不同地设置在选通信号DQS转换期间的预设时段P2。例如，可以将预设时段P2设置为输入和/或输出数据DATA的时段。图6中所示的预设时段P2被设置为从时间T7到时间T9。
相位差检测电路10的第一延迟电路11将时钟CLK延迟并产生延迟时钟DCLK。为了便于说明，假设针对所描述的情况第一延迟电路11没有引入延迟，因此延迟时钟DCLK看起来与时钟CLK相同。
在时间T6，检测信号发生电路13的第一锁存信号发生电路130在延迟时钟DCLK的上升沿时间处锁存逻辑低电平的写入时钟WCLK(如图6中的最左侧下降箭头所示)，并产生逻辑低电平的第一锁存信号LT<1>(如图3所示)。
检测信号发生电路13的第一缓冲电路140缓冲逻辑低电平的第一锁存信号LT<1>，并产生逻辑低电平的检测信号DET。
在时间T7，写入时钟发生电路12的分频电路110对选通信号DQS的频率进行分频，并产生图2所示的分频选通信号DV_DQS。
写入时钟发生电路12的第二延迟电路120将分频选通信号DV_DQS延迟并产生写入时钟WCLK。为了便于说明，假设针对所描述的情况第二延迟电路120没有引入延迟。在没有延迟的情况下，写入时钟WCLK和分频选通信号DV_DQS看起来相同。
控制信号发生电路20的第二锁存信号发生电路150在写入时钟WCLK的上升沿时间处锁存逻辑低电平的检测信号DET(如图6中的最右侧的下降箭头所示)并产生逻辑低电平的第二锁存信号LT<2>(如图4所示)。
控制信号发生电路20的第二缓冲电路160响应于逻辑高电平的写入时钟WCLK的脉冲而缓冲第二锁存信号LT<2>，并产生逻辑低电平的控制信号WL_CON。在没有输入写入时钟WCLK的脉冲的情况下，第二缓冲电路160不管第二锁存信号LT<2>的逻辑电平如何都不驱动节点nd21，并且保持控制信号WL_CON的逻辑电平。
相位差调整电路2响应于逻辑低电平的控制信号WL_CON而快速调整写入时钟WCLK的相位，并产生从时间T8转换的内部选通信号IDQS。相位差调整电路2通过逻辑低电平的控制信号WL_CON来执行快速调整写入时钟WCLK的相位的写入均衡操作。示出了：内部选通信号IDQS的上升沿和时钟CLK的上升沿通过写入均衡操作而在时间T8处被同步。
内部电路3(图1中所示)与内部选通信号IDQS同步地输入和/或输出数据DATA。
从以上对半导体器件100的描述中可以明显看出，通过检测具有不同频率的选通信号DQS与时钟CLK的相位差、在转换时段之后保持在选通信号DQS的转换时段期间产生的检测结果以及根据检测结果来调整时钟CLK与选通信号DQS的相位差，可以确保写入均衡操作的可靠性。
上面参考图1至图6描述的半导体器件100可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参考图7，根据本公开的实施例示出了电子系统1000。电子系统1000可以包括数据储存器件1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
数据储存器件1001根据来自存储器控制器1002的控制信号而储存从存储器控制器1002施加的数据、读出所储存的数据并将读出的数据输出到存储器控制器1002。数据储存器件1001可以包括图1中所示的半导体器件100。数据储存器件1001可以包括即使在电源中断时也不会丢失数据并连续储存数据的非易失性存储器。非易失性存储器可以被实现为快闪存储器(诸如NOR快闪存储器和/或NAND快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002对通过输入/输出接口1004从外部设备(主机)施加的命令进行解码，并根据解码结果而控制关于数据储存器件1001和缓冲存储器1003的数据的输入/输出。虽然在图7中存储器控制器1002被示为单个框，但是应注意：在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以暂时储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器件1001和从数据储存器件1001输出的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM和静态随机存取存储器(SRAM)。
输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以从外部设备接收用于输入/输出数据的控制信号，并且可以与外部设备交换数据。输入/输出接口1004例如可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议中的一种。
电子系统1000可以用作主机的辅助存储器件或外部储存器件。电子系统1000可以包括固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅代表更多数量的可能实施例中的一些。因此，本文中描述的半导体器件不应限于所描述的实施例。

Claims (23)

1.一种半导体器件，包括：
相位差检测电路，其被配置为通过检测时钟与选通信号的相位差来产生检测信号，所述检测信号与所述时钟同步地以所述选通信号的逻辑电平来产生，并且被配置为通过将所述选通信号延迟来产生写入时钟；以及
控制信号发生电路，其被配置为与写入时钟同步地储存所述检测信号，并且被配置为输出所储存的检测信号作为控制信号。
2.根据权利要求1所述的半导体器件，其中，所述时钟和所述选通信号是具有不同频率的信号。
3.根据权利要求1所述的半导体器件，其中，所述时钟是循环转换的信号，并且所述选通信号是仅在预设时段期间转换的信号。
4.根据权利要求1所述的半导体器件，其中，所述相位差检测电路包括：
第一延迟电路，其被配置为将所述时钟延迟并产生延迟时钟；
写入时钟发生电路，其被配置为对所述选通信号的频率进行分频并通过将被分频的选通信号延迟来产生写入时钟；以及
检测信号发生电路，其被配置为与所述延迟时钟同步地产生具有所述写入时钟的逻辑电平的所述检测信号。
5.根据权利要求4所述的半导体器件，其中，所述写入时钟发生电路包括：
分频电路，其被配置为对所述选通信号的频率进行分频，并产生分频选通信号；以及
第二延迟电路，其被配置为将所述分频选通信号延迟并产生所述写入时钟。
6.根据权利要求5所述的半导体器件，其中，所述分频选通信号的频率被设置为所述选通信号的频率的1/2N，其中N表示正整数。
7.根据权利要求5所述的半导体器件，其中，由所述第一延迟电路引入的第一延迟与由所述第二延迟电路引入的第二延迟实质上相同。
8.根据权利要求4所述的半导体器件，其中，所述检测信号发生电路包括：
第一锁存信号发生电路，其被配置为与所述延迟时钟同步地输出所述写入时钟作为第一锁存信号；以及
第一缓冲电路，其被配置为缓冲所述第一锁存信号并产生所述检测信号。
9.根据权利要求1所述的半导体器件，其中，所述控制信号发生电路包括：
第二锁存信号发生电路，其被配置为与所述写入时钟同步地输出所述检测信号作为第二锁存信号；以及
第二缓冲电路，其被配置为响应于所述写入时钟的脉冲来缓冲所述第二锁存信号，并被配置为产生所述控制信号。
10.根据权利要求1所述的半导体器件，其中，在所述时钟的上升沿时间处以所述选通信号的逻辑电平来产生所述检测信号。
11.根据权利要求1所述的半导体器件，其中，检测信号与所述写入时钟的上升沿同步地被储存。
12.一种半导体器件，包括：
写入均衡控制电路，其被配置为通过检测时钟与选通信号的相位差来产生检测信号，并被配置为输出在所述选通信号的转换时段期间储存的检测信号作为控制信号，其中，所述时钟和所述选通信号被从外部设备输入到所述写入均衡控制电路，并且其中所述检测信号与所述时钟同步地以所述选通信号的逻辑电平来产生；以及
相位差调整电路，其被配置为响应于所述控制信号而通过调整所述时钟与写入时钟的相位差来产生内部选通信号，其中，从所述选通信号产生所述写入时钟；以及
内部电路，其被配置为与所述内部选通信号同步地输入和输出数据。
13.根据权利要求12所述的半导体器件，其中，当所述选通信号的相位早于所述时钟的相位时，所述检测信号被使能。
14.根据权利要求12所述的半导体器件，其中，所述时钟和所述选通信号是具有不同频率的信号。
15.根据权利要求12所述的半导体器件，其中，所述时钟是循环转换的信号，并且所述选通信号是仅在所述数据被输入和输出中的至少一个的预设时段期间转换的信号。
16.根据权利要求12所述的半导体器件，其中，所述写入均衡控制电路包括：
相位差检测电路，其被配置为通过检测所述时钟与所述选通信号的相位差来产生所述检测信号，并被配置为通过将所述选通信号延迟来产生所述写入时钟；以及
控制信号发生电路，其被配置为与所述写入时钟的上升沿同步地储存所述检测信号，并且被配置为输出所储存的所述检测信号作为所述控制信号。
17.根据权利要求16所述的半导体器件，其中，所述相位差检测电路包括：
第一延迟电路，其被配置为将所述时钟延迟并产生延迟时钟；
写入时钟发生电路，其被配置为对所述选通信号的频率进行分频，并且被配置为通过将被分频的选通信号延迟来产生所述写入时钟；以及
检测信号发生电路，其被配置为与所述延迟时钟同步地产生具有所述写入时钟的逻辑电平的检测信号。
18.根据权利要求17所述的半导体器件，其中，所述写入时钟发生电路包括：
分频电路，其被配置为对所述选通信号的频率进行分频，并产生分频选通信号；以及
第二延迟电路，其被配置为将所述分频选通信号延迟并产生所述写入时钟。
19.根据权利要求18所述的半导体器件，其中，所述分频选通信号的频率被设置为所述选通信号的频率的1/2N，其中N表示正整数。
20.根据权利要求18所述的半导体器件，其中，由所述第一延迟电路引入的第一延迟与由所述第二延迟电路引入的第二延迟实质上相同。
21.根据权利要求17所述的半导体器件，其中，所述检测信号发生电路包括：
第一锁存信号发生电路，其被配置为与所述延迟时钟同步地输出所述写入时钟作为第一锁存信号；以及
第一缓冲电路，其被配置为缓冲所述第一锁存信号并产生所述检测信号。
22.根据权利要求16所述的半导体器件，其中，所述控制信号发生电路包括：
第二锁存信号发生电路，其被配置为与所述写入时钟同步地输出所述检测信号作为第二锁存信号；以及
第二缓冲电路，其被配置为响应于所述写入时钟的脉冲来缓冲所述第二锁存信号，并产生所述控制信号。
23.根据权利要求12所述的半导体器件，其中，在所述时钟的上升沿时间处以所述选通信号的逻辑电平来产生所述检测信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023134001A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 一种时钟电路、时钟对齐系统和时钟对齐方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212126B1 (en) * 1999-08-24 2001-04-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including clock generation circuit capable of generating internal clock stably
CN101034587A (zh) * 2006-03-09 2007-09-12 海力士半导体有限公司 半导体存储装置中的地址缓冲器及缓冲地址的方法
CN101727412A (zh) * 2008-10-30 2010-06-09 恩益禧电子股份有限公司 存储器接口和存储器接口的操作方法
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
US20120137084A1 (en) * 2010-11-30 2012-05-31 Ok Sung-Hwa Semiconductor memory device and semiconductor memory system including the same
CN103516355A (zh) * 2012-06-20 2014-01-15 爱思开海力士有限公司 延迟控制电路和包括延迟控制电路的时钟发生电路
CN104901673A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 半导体器件和包括半导体器件的半导体系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
US6167495A (en) * 1998-08-27 2000-12-26 Micron Technology, Inc. Method and apparatus for detecting an initialization signal and a command packet error in packetized dynamic random access memories
US7139965B2 (en) * 2003-10-08 2006-11-21 Hewlett-Packard Development Company, L.P. Bus device that concurrently synchronizes source synchronous data while performing error detection and correction
US8122275B2 (en) 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
JP2010122842A (ja) * 2008-11-19 2010-06-03 Nec Electronics Corp 遅延調整装置、半導体装置及び遅延調整方法
KR101024239B1 (ko) 2009-09-01 2011-03-29 주식회사 하이닉스반도체 반도체 장치
KR20120070436A (ko) * 2010-12-21 2012-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치
US10431268B2 (en) * 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212126B1 (en) * 1999-08-24 2001-04-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including clock generation circuit capable of generating internal clock stably
CN101034587A (zh) * 2006-03-09 2007-09-12 海力士半导体有限公司 半导体存储装置中的地址缓冲器及缓冲地址的方法
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
CN101727412A (zh) * 2008-10-30 2010-06-09 恩益禧电子股份有限公司 存储器接口和存储器接口的操作方法
US20120137084A1 (en) * 2010-11-30 2012-05-31 Ok Sung-Hwa Semiconductor memory device and semiconductor memory system including the same
CN103516355A (zh) * 2012-06-20 2014-01-15 爱思开海力士有限公司 延迟控制电路和包括延迟控制电路的时钟发生电路
CN104901673A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 半导体器件和包括半导体器件的半导体系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023134001A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 一种时钟电路、时钟对齐系统和时钟对齐方法

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