CN103389952A - 片上系统、操作片上系统的方法及具有片上系统的系统 - Google Patents

片上系统、操作片上系统的方法及具有片上系统的系统 Download PDF

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李宪熙
李会镇
赵贞来
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Samsung Electronics Co Ltd
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Abstract

提供一种片上系统、操作片上系统的方法及具有片上系统的系统。一种数据处理系统，包括：PLL，被配置为接收参考时钟并产生公共的时钟；处理单元，被配置为基于温度、电压或工艺信息中的一个来输出操作条件数据；至少两个数据处理电路，每个数据处理电路包括：第一时钟信号发生器，被配置为接收公共的时钟信号，第一时钟信号发生器具有被配置为基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；第二时钟信号发生器，被配置为接收公共的时钟信号，第二时钟信号发生器具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路。

Description

片上系统、操作片上系统的方法及具有片上系统的系统
本申请要求于2012年5月8日提交到韩国知识产权局的第10-2012-0048446号韩国专利申请的权益，该申请的公开通过引用全部包含于此。
技术领域
本发明构思的实施例涉及集成电路（IC）,更具体地讲，涉及一种可调整第一时钟信号与第二时钟信号之间的延迟（latency）的片上系统（SoC）、一种操作SoC的方法和具有SoC的系统。
背景技术
具有时钟驱动的时序电路的半导体装置（诸如片上系统（SoC））在正常条件期间按照设计工作,但是可能遭受由于改变工作条件（诸如不同的工作频率、工作电压和温度的变化）导致的错误操作。
例如，当工作电压为V1时，工作频率可以为f1，当工作电压为V2（V2<V1）时，工作频率可以为f2（f2＜f1），当工作电压为V3（V3<V2）时，工作频率可以为f3（f3＜f2）。为了使半导体装置在各种工作频率正确处理数据，应考虑各种工作频率对半导体装置的建立时间和保持时间进行设计。
具有时序电路的SoC的设计者可能需要根据信号路径的电路和速度负载在数据或时钟路径中的一些中插入固定延时。这通常通过在管线中的时序电路之间的数据路径中插入缓冲器来实现。当在SoC内实现时，固定延时专用于信号路径。如果Soc遇到将一些信号路径或一些电路组件比另外的信号路径或电路组件改变得更多的工作条件，则时钟操作会失常。此外，如果多个固定延时被包括在多个专用路径中，则可能需要增加SoC尺寸，并且将必然增加功耗。
发明内容
提供一种数据处理系统，包括：至少两个数据处理电路，每个数据处理电路包括：第一时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；第二时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路；其中，第一时钟信号发生器和第二时钟信号发生器接收公共的时钟信号。
根据实施例，第一或第二时钟延迟调整电路包括多个可选择的延时路径，每个路径被配置为与另一路径提供不同的延时量。
根据实施例，至少两个数据处理电路中的一个从第一电源域被提供电力，另一数据处理电路从与第一电源域不同的第二电源域被提供电力。根据实施例，至少两个数据处理电路中的一个被配置有独立于另一数据处理电路的复位而被控制的复位。
根据实施例，操作条件数据是工艺、电压或温度条件数据中的一个。根据实施例，以片上系统（SoC）实现数据处理系统。
根据实施例，PLL被配置为提供公共的时钟。
根据实施例，处理单元被操作地连接到电源管理单元、工艺信息单元或温度感测单元中的至少一个以处理操作条件并输出操作条件数据。
根据实施例，在第一SoC中实现至少两个处理电路中的一个，在第二SoC中实现另一数据处理电路。
根据实施例，第一SoC包括第一PLL，第二SoC包括第二PLL。
还提供一种数据处理电路，包括：第一时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；第二时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路，其中，第一时钟信号发生器和第二时钟信号发生器接收公共的时钟信号。
根据实施例，第一或第二时钟延迟调整电路包括多个可选择的延时路径，每个路径被配置为与另一路径提供不同的延时量。
根据实施例，解码器被配置为解码OCI信号以输出用于选择延时路径之一的解码的OCI信号，所述解码器被配置为从外部处理单元接收OCI信号。
根据实施例，复用器被配置为基于解码的OCI信号，从多个延时路径中的一个通过时钟信号。
根据实施例，多个延时路径中的每一个被配置有逻辑电路和延时门，所述逻辑电路被配置为当通过解码的OCI信号选择时使时钟信号能够通过。
根据实施例，由门的串行串的不同输出形成多个延迟路径。
根据实施例，时钟树被配置为将时钟输入信号分配在多个路径上，其中，时钟树被连接在公共的时钟信号与第一或第二时钟延迟调整电路之间。
根据实施例，时钟树被配置为将时钟输入信号分配在多个路径上，其中，时钟树被连接到第一或第二时钟延迟调整电路的输出。
根据实施例，提供多个时钟树，每个时钟树被配置为将时钟输入信号分配在时钟信号的多个路径上，其中，多个时钟树被连接到第一或第二时钟延迟调整电路的输出。
还提供一种数据处理的方法，包括：在第一时钟发生电路和第二时钟发生电路接收公共的时钟；通过基于操作条件数据调整时钟延迟在第一时钟发生电路产生第一时钟，第一时钟对第一时序逻辑进行时钟控制；通过基于操作条件数据调整时钟延迟在第二时钟发生电路产生第二时钟，第二时钟对第二时序逻辑进行时钟控制；其中，调整第一或第二时钟延迟的步骤包括：选择多个可选择的延时路径中的一个，每个延时路径被配置为提供与另一路径不同的延时量。
根据另一提供的数据处理系统，所述数据处理系统包括：包括数据处理电路的处理器，所述数据处理电路包括：第一时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；第二时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路；其中，第一时钟信号发生器和第二时钟信号发生器接收公共的时钟信号；接口块，被配置为将处理器与存储装置、显示器和无线接口块进行接口连接，其中，可在智能电话、膝上型计算机或平板计算机中实现所述系统。
根据实施例，具有第一时钟树的第一时序逻辑电路从第一时钟信号发生器的输出被驱动，具有第二时钟树的第二时序逻辑电路从第二时钟信号发生器的输出被驱动。
根据实施例，第一和第二时钟信号发生器被布置在第一或第二时序逻辑电路的外部。
根据另一提供的数据处理系统，所述数据处理系统包括：PLL，被配置为接收参考时钟并产生公共的时钟；处理单元，被配置为基于温度、电压或工艺信息中的一个输出操作条件数据；至少两个数据处理电路，每个数据处理电路包括：第一时钟信号发生器，被配置为接收公共的时钟信号，第一时钟信号发生器具有被配置具有基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；第二时钟信号发生器，被配置为接收公共的时钟信号，第二时钟信号发生器具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路。
根据实施例，经由I/O盘输入参考时钟。
根据实施例，时钟树被配置为接收公共的时钟信号并经多个路径中的一个将公共的时钟信号分配到第一时钟信号发生器。
根据实施例，时钟树被配置为将从第一时钟信号发生器输出的延迟调整了的时钟信号分配在多个路径上。
根据实施例，至少两个数据处理电路被布置在两个不同的SoC中。
根据实施例，在智能电话、膝上型计算机或平板计算机中实现所述系统。
根据实施例，提供一种数据处理系统，包括：PLL，被配置为接收参考时钟并产生公共的时钟；处理单元，被配置为基于温度、电压或工艺信息中的一个输出操作条件数据；至少两个数据处理电路，每个数据处理电路包括：第一时钟信号发生器，被配置为接收公共的时钟信号，第一时钟信号发生器具有被配置基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；第一时钟树，被配置为经多个路径中的一个将第一延迟调整了的时钟信号分配到第一时序路径电路；第二时钟信号发生器，被配置为接收公共的时钟信号，第二时钟信号发生器具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路并将第二延迟调整了的时钟信号输出到第二时序逻辑电路；第二时钟树，被配置为经多个路径中的一个将第二延迟调整了的时钟信号分配到第二时序路径电路，其中，第二时序逻辑电路接收从第一时序逻辑电路输出的数据。
附图说明
从结合附图的实施例的以下描述中，本发明总体构思的这些和/或其它方面将变得清楚并且更容易被理解，其中：
图1是根据本发明构思的示例实施例的数据处理系统的框图；
图2是图1中示出的延迟调整电路的示例实施例；
图3是图1中示出的延迟调整电路的门电路和延时电路的示例实施例；
图4是图1中示出的延迟调整电路的另一示例实施例；
图5是根据本发明构思的示例实施例的数据处理系统的框图；
图6是根据本发明构思的示例实施例的数据处理系统的框图；
图7是根据本发明构思的示例实施例的数据处理系统的框图；
图8是根据本发明构思的示例实施例的数据处理系统的框图；
图9是示出根据本发明构思的示例实施例的包括数据处理系统的系统的示例实施例的框图；
图10是用于解释根据本发明构思的示例实施例的数据处理系统的操作的流程图；
图11是示出根据本发明构思的示例实施例的包括数据处理系统的系统的示例实施例的框图；
图12是示出根据本发明构思的示例实施例的包括数据处理系统的系统的另一示例实施例的框图。
具体实施方式
图1是根据本发明构思的示例实施例的数据处理系统的框图。数据处理系统100A包括锁相环（PLL）110和数据处理电路120A-1、120A-2……120A-n（以下“DPC”）中的至少一个。数据处理系统100A还包括处理单元、电源管理单元（PMU）和热传感器。至少根据本实施例的数据处理系统100A为同步数字系统。数据处理系统100A可被实现为片上系统（SoC）。
可在不同的电源域（power domain）中实现数据处理电路120A-1、120A-2……（DPC）中的每一个。例如，提供给一个电源域的电力或工作电压可独立于提供给另一电源域的电力或工作电压而被控制。此外，针对一个电源域的复位或复位操作可独立于针对另一电源域的复位或复位操作而被控制。
PLL110可响应于从时钟源输出的参考时钟信号REF_CLK来产生时钟信号CLK。时钟信号CLK用作数据处理电路120A-1、120A-2……（DPC）的公共的时钟信号。根据本实施例，由PLL110通过数据处理系统110A的I/O盘接收REF_CLK信号。
根据本发明构思的至少一个实施例，每个数据处理电路120A-1、120A-2……（DPC）被配置为调整扇出(fan-out)到多个时序电路的时钟信号的延迟，例如，可基于不同的操作条件信息OCI和/或基于时序电路的级和/或路径延迟来独立地调整第一时钟信号CLKL的延时、偏移或延迟Ll和/第二时钟信号CLKC的延迟Lc。为了示出本发明构思的实施例的目的，DPC120A-1和120A-2将包括相同结构和组件并被进行相同操作。如这里将进一步描述的那样，其它DPC可包括不同的结构和组件但基本上共享相同的调整操作的时钟信号。
根据本实施例，DPC120A-1基于操作条件（例如，工艺条件、电压条件和温度条件）来调整第一时钟信号CLKL和第二时钟信号CLKC的时钟偏移Lc-Ll。DPC120A-1包括解码器121、时钟树CT、第一时钟信号发生电路123a、第一时序逻辑电路125、第二时钟信号发生电路127a、第二时序逻辑电路129和逻辑电路131。可在第一电源域中实现DPC120A-1。
解码器121从监测操作条件的监测器接收操作条件信息OCI，所述操作条件可影响在数据处理系统110A内的组件的操作速度。根据本实施例，可从监测温度变化的热传感器、监测电压变化（诸如由于动态电压或频率调整（scaling）而导致的工作电压的变化）的PMU和接收工艺变化信息的处理单元中的至少一个接收OCI。可通过用于选择指示制造和/或工艺变化的调整数据的保险丝盒（fuse box）（未示出）来接收工艺信息。OCI由解码器121解码，并且解码的操作条件信息DOCI被产生。根据可选择的示例实施例，数据处理系统100A可包括解码器121的解码功能并且可从在SoC100A中实现的处理单元（例如，中央处理单元（CPU）或多核处理器的处理器核）输出DOCI。
时钟树CT从公共输入分配时钟信号CLK，并且时钟信号CLK被扇出到需要时钟信号CLK的多个组件。例如，时钟树CT可通过时钟树单元和/或时钟门&缓冲器将时钟信号CLK发送到时钟宿(sink)。
时钟宿可以是时序逻辑或时序元件（诸如第一电路125或第二电路129）或需要时钟信号输入以对操作进行同步的任何相似组件。时钟树CT还可以是时钟分配网络或时钟网（clock mesh）。
第一时钟信号发生电路123a可基于操作条件信息OCI或DOCI和通过时钟树CT的第一时钟路径CP1输入的时钟信号CLK，来调整时钟信号CLK的延时或延迟Ll并产生延迟调整了的第一时钟信号CLKL。
以时序逻辑电路实现的第一电路125响应于第一时钟信号CLKL锁存输入数据DATA。
第二时钟信号发生电路127a可基于操作条件信息OCI或DOCI和通过时钟树CT的第二时钟路径CP2输入的时钟信号CLK，来调整时钟信号CLK的延迟Lc并产生延迟调整了的第二时钟信号CLKC。
响应于第二时钟信号CLKC，第二电路129通过逻辑131锁存从第一电路125输出的数据。逻辑131可以是以可由布尔电路实现的数字逻辑的形式的组合逻辑。如上所述，可以以时序逻辑电路实现第二逻辑电路129。从第二电路129输出的数据可被发送到另一时序逻辑电路。
为了使用在时钟信号CLKC的时钟输入节点出现的时钟信号CLKC来正确地将数据锁存到第二电路129，通过逻辑131的从第一电路输出的的数据必须出现在时钟信号CLKC的到来之前。例如，在第一电路125的时钟输入节点的CLKL的到来的时间之后，CLKC的到来至少被第一电路125和逻辑131的传输延时时间、第二电路129的建立时间所延时。可以看出，需要不同的延迟或延时以施加到不同的时钟路径。另一方面，如果第三电路（未示出）以与第一电路125相同的配置被连接，则通过各个时钟路径的延迟可相同。
图2是图1中示出的延迟调整电路的示例实施例。根据示例实施例，延迟调整电路123a的时钟传输路径的数量可与延迟调整电路127a的时钟传输路径的数量不同。
延迟调整电路123-B的结构和操作是图1中示出的延迟调整电路123a的示例实施例。延迟调整电路123-B包括时钟传输路径201-1至201-n（n为自然数）和选择器210。时钟传输路径201-1至201-n中的每一个接收输入时钟信号CLK_IN（=CLK）。时钟传输路径201-1至201-n中的每一个可具有不同的延迟并可基于操作条件信息OCI或DOCI选择性地启用。
图3示出门电路203和延时205的示例实施例。参照图2和图3，每个时钟传输路径201-1至201-n包括相应的时钟门电路203-1至203-n以及延时电路205-1至205-n。当时钟门电路以集成电路（IC）被实现时，时钟门电路可以以时钟门单元的形式被实现。每个时钟门电路203-1至203-n可基于操作条件信息OCI或DOCI传输或阻止输入时钟信号CLK_IN（=CLK）。
每个延时电路205-1至205-n可延时通过每个时钟门电路203-1至203-n发送的输入时钟信号CLK_IN（=CLK）。每个时钟门电路203-1可以以锁存器的形式来响应于CLK_IN来锁存OCI或DOCI，并且用CLK_IN对锁存的输出进行门控以输出延迟将被调整的进行了与（AND）操作的时钟信号。
每个延时电路205-1至205-n可被设计为具有不同的延时量。例如，由缓冲器或缓冲链形成的延时电路205-1的延时量具有最少的延时，延时电路205-2可包括将延时增加例如50ps的量的其它缓冲器或缓冲链。将延时增加另一相同量的延时电路205-3等，至具有最大延时的延时电路205-n。例如，可实现每个延时电路205-1至205-n。
在第一时钟门电路203-1基于操作条件信息OCI或DOCI变为启用的情况下，通过第一时钟门电路203-1发送的输入时钟信号CLK_IN被第一延时电路205-1所延时并且延时的时钟信号通过选择器201被输出。这里，其余的时钟门电路203-2至203-n基于操作条件信息OCI或DOCI变为停用，从而其余的延时电路205-2至205-n中的每一个不消耗动态电力。
根据操作条件信息OCI或DOCI，选择器210可选择性地输出时钟传输路径201-1至201-n中的一个的输出信号。即，选择器210输出作为输出时钟信号CLK_OUT的启用的时钟传输路径的输出信号。可以具有通过OCI或DOCI信号选择的输出路径的复用器来实现选择器210。
图4是延迟调整电路123-C的另一示例实施例。延迟调整电路123-C包括每个具有不同的延迟的多个时钟传输路径。如示出的那样，延迟缓冲器220被排列成串以在表示不同的延迟的不同输出节点进行选择。例如，为了提供具有最大延迟的CLK_OUT，最上方的路径被选择，为了提供具有最少延迟的CLK_OUT，底部的路径被选择。时钟路径的输出被输入到选择器230，选择器230基于通过OCI或DOCI选择的时钟延时路径来输出具有选择的延迟的CLK_OUT信号。可以以复用器来实现选择器210。每个延迟调整电路可123a和127a可被实现得与图2至图4中描述的延迟调整电路123-B或123-C中的任何一个相同。
图5是根据本发明构思的另一示例实施例的数据处理系统的框图。数据处理系统100B包括PLL110和DPC120B-1、120B-2……120B-n中的至少一个。每个DPC具有基本上相同的结构和操作。可在不同的电源域中实现每个DPC。处理单元接收工艺信息并将OCI数据输出到每个DPC。热传感器和电源管理单元（未示出）提供进一步的操作条件数据以形成OCI数据。可在SoC中实现数据处理系统100B。
具有以上针对123a和127a所描述的结构和操作的延迟调整电路123b和127b可通过基于操作条件信息OCI或DOCI调整每个延迟L1和Lc来调整时钟偏移Lc至L1（=Lc-L1）。例如，每个延迟调整电路123b和127b可根据操作条件信息OCI或DOCI对DPC以第一电压（或具有第一频率的时钟信号CLK）运行时的时钟偏移Lc-L1和DPC以第二电压（或具有第二频率的时钟信号CLK）运行时的偏移时钟Lc-L1进行不同地调整。图5的数据处理系统100B包括多个时钟树（CT）以扇出公共的时钟信号CLK。根据本实施例，延迟调整电路123b被布置在时钟树（CT）之前，从而延迟调整了的时钟信号CLKL的多个复制可用于一组时序电路（诸如第一电路125）。相似地，延迟调整电路127b被布置在时钟树（CT）之前，从而延迟调整了的时钟信号CLKC的多个复制可用于一组时序电路（诸如第二电路129）。
图6示出根据本发明构思的另一示例实施例的数据处理系统的框图。参照图7，数据处理系统100C包括PLL110、解码器121、第一时钟信号发生电路123c、第二时钟信号发生电路127c、第一知识产权（IP）310、第二IP320。每个IP用作在SoC100C中使用的功能块并可包括中央处理单元（CPU）、处理器、多核处理器中的每个核、存储器、通用串行总线（USB）、外围组件互连（PCI）、数字信号处理器（DSP）、有线接口、无线接口、控制器、嵌入式软件、编解码器、视频模块（例如，相机接口、联合图像专家组（JPEG）处理器、视频处理器或混频器）、三维图像核、音频系统或驱动器等。
基于从处理单元输出的操作条件信息OCI或DOCI，第一时钟信号发生电路123c调整通过第一时钟路径CP1输入的时钟信号CLK的延迟并产生延迟调整了的第一时钟信号CLKL。第一时钟信号CLKL通过在第一IP310中实现的时钟树CT被输入到第一电路125。第一电路125响应于第一时钟信号CLKL来发送输入数据。
基于操作条件信息OCI或DOCI，第二时钟信号发生电路127c调整通过第二时钟路径CP2输入的时钟信号CLK的延迟并产生延迟调整了的第二时钟信号CLKC。第二时钟信号CLKC通过在第二IP320中实现的时钟树CT被输入到第二电路129。第二电路129响应于第二时钟信号CLKC捕获逻辑131的输出数据。根据可选择的示例实施例，可在IP310和/或IP320内实现第一时钟信号发生电路123c和/或第二时钟信号发生电路127c。可在不同的域（domain）中实现每个IP。
图7是根据本发明构思的另一示例实施例的数据处理系统的框图。参照图7，数据处理系统100D包括PLL110、第一SoC410和第二SoC420。这里，可以以系统级封装（SiP）或层叠封装（PoP）等实现数据处理系统100D。
可在同一硅上或不同的晶片上形成每个SoC410和SoC420。基于从处理单元输出的操作条件信息OCI或DOCI，第一SoC410的第一时钟信号发生电路123d调整通过第一时钟路径CP1输入的时钟信号CLK的延迟并产生延迟调整了的时钟信号CLKL(例如,第一时钟信号CLKL)。
第一时钟信号CLKL通过在第一SoC410中实现的时钟树CT被输入到第一电路125。
基于从处理单元输出的操作条件信息OCI或DOCI，第二时钟信号发生电路127d调整通过第二时钟路径CP2输入的时钟信号CLK的延迟并产生延迟调整了的时钟信号CLKC（例如，第二时钟信号CLKC）。
第二时钟信号CLKC通过在第二SoC420中实现的时钟树CT被输入到第二电路129。第二电路129响应于第二时钟信号CLKC捕获通过至少一个逻辑131-1和131-2发送的数据。
根据可选择的实施例，时钟树可被布置在第一时钟信号发生电路123d和第二时钟信号发生电路127d中的任何一个之前或两者之前。PLL110还可被布置在SoC410和SoC420的每个或两者内。
如图1、图5、图6和图7所示，产生或发送第一时钟信号CLKL的域可与产生或发送第二时钟信号CLKC的域不同。这里，域可表示电源域、IP或SoC。
图8是根据本发明构思的另一示例实施例的数据处理系统的框图。参照图8，SoC100E包括解码器121、第一时钟信号发生电路123e、第一电路125、第二时钟信号发生电路127e-1、第三信号发生电路127e-2、第一数据延迟调整电路510、第二数据延迟调整电路520、第二电路129-1和第三电路129-2。根据操作条件信息OCI或DOCI，SoC100E不仅可调整提供给每个时钟信号发生电路123e、127e-1和127e-2的时钟信号CLK的延迟，而且还可调整输入到第二电路129-1和第三电路129-2中的每个的每个输入的延迟。
第一时钟信号发生电路123e可基于操作条件信息OCI或DOCI来调整时钟信号CLK的延迟并产生延迟调整了的第一时钟信号CLKL。第一电路125响应于第一时钟信号CLKL发送输入数据。
第二时钟信号发生电路127e-1可根据操作条件信息OCI或DOCI来调整时钟信号CLK的延迟并产生第二时钟信号。第三时钟信号发生电路127e-2可根据操作条件信息OCI或DOCI来调整时钟信号CLK的延迟并产生第三时钟信号。
由第二时钟信号发生电路127e-1调整的延迟可与由第三时钟信号发生电路127e-2调整的延迟相同或不同。
第一数据延迟调整电路510接收处理第一电路125的输出数据的逻辑131的输出数据并基于操作条件信息OCI或DOCI来调整接收的数据的延迟。第二数据延迟调整电路520接收处理第一电路125的输出数据的逻辑131的输出数据并基于操作条件信息OCI或DOCI来调整接收的数据的延迟。由第一数据延迟调整电路510调整的延迟可与由第二数据延迟调整电路520调整的延迟相同或不同。
第二电路129-1响应于从第二时钟信号发生电路127e-1输出的第二时钟信号捕获第一数据延迟调整电路510的输出数据。第三电路129-2响应于从第三时钟信号发生电路127e-2输出的第三时钟信号来捕获第二数据延迟调整电路520的输出数据。
图9是示出根据上述的本发明构思的示例实施例中的任何一个实施例的包括数据处理系统100的系统的示例实施例的框图。系统600可表示同步数字系统并可以以个人计算机（PC）或便携式装置被实现。
可以以膝上型计算机、蜂窝电话、智能电话、平板PC、个人数字助理（PDA）、企业数字助理（EDA）、数字静态相机、数字视频相机、便携式多媒体播放器（PMP）、个人导航装置或便携式导航装置（PND）、手持游戏控制台或电子书实现便携式装置。
系统600包括数据源610、时钟源620和从100A至100E（统称“100”）中的任何一个的数据处理系统。系统600还可包括电源管理单元630和处理单元640（例如，处理核）。电源管理单元630可被替换为电力管理IC（PMIC）。
为了解释方便，电源管理单元630和处理单元640在图9中的数据处理系统100的外部被示出，然而，可在数据处理系统100中实现电源管理单元630和处理单元640中的至少一个。
数据源610输出将被处理的数据。可在易失性存储装置或非易失性存储装置中实现数据源610。时钟源620产生参考时钟信号REF_CLK。
数据处理系统100的结构和操作与参照图1至图9所解释的结构和操作相同。
为了解释方便，数据源610和时钟源620在图10中的数据处理系统100的外部被示出，然而，可在数据处理系统100中集成数据源610和时钟源620中的至少一个。
电路管理单元630可在处理单元640的控制下控制提供给处理单元640和/或数据处理系统100的电压Vdd。处理单元640可基于电源管理单元630的输出电压Vdd将操作条件信息OCI提供给数据处理系统100。此外，系统600可在处理单元640的控制下控制时钟源620的操作。因此，时钟源620可根据处理单元640的控制来控制参照时钟信号REF_CLK的频率。
根据示例实施例，处理单元640可通过控制PLL110的操作来改变时钟信号CLK的频率。
图10是用于解释根据本发明构思的示例实施例的数据处理系统的操作的流程图。参照图1至图10，数据处理系统100A至100E（统称“100”）可通过基于操作条件信息OCI或DOCI调整公共的时钟CLK的延迟来产生第一时钟信号CLKL（S110）；可通过基于操作条件信息OCI或DOCI调整公共的时钟CLK的延迟来产生第二时钟信号CLKC（S120）；可使用具有对公共的时钟CLK的第一延迟调整的第一时钟信号CLKL将数据锁存在第一时序电路（S130）；使用第二时钟信号CLKC在第二时序电路捕获从第一时序电路输出的数据。
数据处理系统100可通过与操作条件信息OCI或DOCI相应的操作条件来不同地调整第一时钟信号CLKL与第二时钟信号CLKC之间的时钟偏移。
图11是示出根据上述的示例实施例中的任何一个示例实施例的包括数据处理系统100的系统的框图。
计算机平台700可用于电子装置（诸如PC或手持（或便携式）装置）。
计算机平台700包括处理器710、接口块720和存储器730。根据示例实施例，计算机平台700还可包括无线接口块740和显示器750中的至少一个。
包括一个或多个核的处理器710可包括数据处理系统100。处理器710可通过接口块720与存储器730、无线接口块740或显示器750进行通信。接口块720包括可执行各种接口控制功能的一个或多个电路块。控制功能包括存储器访问控制、图形控制、输入/输出接口控制或无线网络访问控制。
可在其它独立芯片、处理器710的部分或处理器710的内部中实现电路块中的每一个。
存储器730可通过接口块720将数据发送到处理器710或从处理器710接收数据。无线接口块740可通过天线将计算机平台700连接到无线网络（例如，移动通信网络或无线局域网（LAN））。
图12是描述根据上述的示例实施例中的任何一个示例实施例的包括数据处理系统100的另一系统的框图。参照图12，系统800可以以PC、数据服务器、膝上型计算机或手持装置被实现。
系统800包括处理器810、电源820、存储器830、输入/输出端口840、扩展卡850、网络装置860和显示器870。根据示例实施例，系统800还可包括相机模块880。可在元件810至880中的至少一个中建立数据处理系统100。
处理器810可控制元件820至880中的至少一个的操作。电源820可将工作电压提供给元件810和830至880中的至少一个。
可以易失性存储器或非易失性存储器中实现存储器830。根据示例实施例，可在处理器810中集成或建立可控制对存储器830的数据访问操作（例如，读操作、写操作（或编程操作）或擦除操作）的存储器控制器。根据另一示例性实施例，存储器控制器可以实现在处理器810和存储器830之间。
输入/输出端口840表示可将数据发送到系统800或可将从系统800输出的数据发送到外部装置的端口。例如，输入/输出端口840可以是用于连接指示装置（例如计算机鼠标）、打印机或USB驱动器的端口。
可以以安全数字（SD）卡或多媒体卡（MMC）中实现扩展卡850。根据示例实施例，扩展卡850可以是用户身份识别模块（SIM）卡或通用用户身份模块（USIM）卡。网络装置860表示可将系统800连接到有线网络或无线网络的系统800。
显示器870可显示从存储器830、输入/输出端口840、扩展卡850或网络装置860输出的数据。相机模块880表示可将光学图像转换为电图像的模块。因此，从相机模块880输出的电图像可被存储在存储器830或扩展卡850中。此外，可通过显示器870显示从相机模块880输出的电图像。
每个电路123a至123e（统称“123”）具有基本上相同的结构并且每个电路127a至127d、127e-1和127e-2（统称“127”）具有基本上相同的结构。每个电路510和520具有基本上相同的结构。此外，每个电路123、127、510和520具有基本上相同的结构。
此外，用于调整时钟信号CLK的延迟的电路123的时钟传输路径的数量可与用于调整时钟信号CLK的延迟的电路127的时钟传输路径的数量相同或不同。
根据本发明构思的示例实施例的设备和方法可具有可在高电压时被最大化的工作速度，当在低电压固定保持时间和/或建立时间时按原样保持数据路径延时，并通过工作电压和/或工作温度来调整时钟信号的延迟。
尽管已显示并描述了本发明构思的实施例，但是本领域的技术人员将理解，在不脱离本发明总体构思的原理和精神的情况下，可以在这些实施例中进行改变，本发明总体构思的范围由权利要求及它们的等同物限定。

Claims (30)

1.一种数据处理系统，包括：
至少两个数据处理电路，每个数据处理电路包括：
第一时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；
第二时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路；
其中，第一时钟信号发生器和第二时钟信号发生器接收公共的时钟信号。
2.如权利要求1所述的系统，其中，第一时钟延迟调整电路或第二时钟延迟调整电路包括多个可选择的延时路径，每个路径被配置为与另一路径提供不同的延时量。
3.如权利要求2所述的系统，其中，至少两个数据处理电路中的一个从第一电源域被提供电力，另一数据处理电路从与第一电源域不同的第二电源域被提供电力。
4.如权利要求1所述的系统，其中，至少两个数据处理电路中的一个被配置有独立于另一数据处理电路的复位而被控制的复位。
5.如权利要求1所述的系统，其中，操作条件数据是工艺、电压和温度条件数据中的至少一个。
6.如权利要求1所述的系统，其中，以片上系统（SoC）实现数据处理系统。
7.如权利要求1所述的系统，还包括：被配置为提供公共的时钟的PLL。
8.如权利要求1所述的系统，还包括：处理单元，操作地连接到电源管理单元、工艺信息单元和温度感测单元中的至少一个以处理操作条件并输出操作条件数据。
9.如权利要求1所述的系统，其中，在第一SoC中实现至少两个数据处理电路中的一个，在第二SoC中实现另一数据处理电路。
10.如权利要求9所述的系统，其中，第一SoC包括第一PLL，第二SoC包括第二PLL。
11.一种数据处理电路，包括：
第一时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第一时钟延迟调整电路；
第二时钟信号发生器，具有被配置为基于操作条件数据来调整时钟信号传输延时的第二时钟延迟调整电路，
其中，第一时钟信号发生器和第二时钟信号发生器接收公共的时钟信号。
12.如权利要求11所述的电路，其中，第一时钟延迟调整电路或第二时钟延迟调整电路包括多个可选择的延时路径，每个路径被配置为与另一路径提供不同的延时量。
13.如权利要求12所述的电路，还包括：解码器，被配置为解码OCI信号以输出用于选择延时路径之一的解码的OCI信号，所述解码器被配置为从外部处理单元接收OCI信号。
14.如权利要求13所述的电路，还包括：复用器，被配置为基于解码的OCI信号，从多个延时路径中的一个通过时钟信号。
15.如权利要求13所述的电路，其中，多个延时路径中的每一个被配置有逻辑电路和延时门，所述逻辑电路被配置为当通过解码的OCI信号选择时使时钟信号能够通过。
16.如权利要求12所述的电路，其中，由门的串行串的不同输出形成多个延时路径。
17.如权利要求11所述的电路，还包括:时钟树，被配置为将时钟输入信号分配在多个路径上，其中，时钟树被连接在公共的时钟信号与第一时钟延迟调整电路或第二时钟延迟调整电路之间。
18.如权利要求11所述的电路，还包括:时钟树，被配置为将时钟输入信号分配在多个路径上，其中，时钟树被连接到第一时钟延迟调整电路的输出或第二时钟延迟调整电路的输出。
19.如权利要求11所述的电路，还包括多个时钟树，每个时钟树被配置为将时钟输入信号分配在时钟信号的多个路径上，其中，多个时钟树被连接到第一时钟延迟调整电路的输出或第二时钟延迟调整电路的输出。
20.如权利要求11述的电路，其中，操作条件数据是工艺、电压和温度条件数据中的至少一个。
21.一种数据处理的方法，包括：
在第一时钟发生电路和第二时钟发生电路接收公共的时钟；
通过基于操作条件数据调整时钟延迟在第一时钟发生电路产生第一时钟，第一时钟对第一时序逻辑进行时钟控制；
通过基于操作条件数据调整时钟延迟在第二时钟发生电路产生第二时钟，第二时钟对第二时序逻辑进行时钟控制；其中，调整第一时钟延迟或第二时钟延迟的步骤包括：选择多个可选择的延时路径中的一个，每个延时路径被配置为提供与另一路径不同的延时量。
22.如权利要求21所述的方法，还包括：使用PLL从参考时钟产生公共的时钟。
23.如权利要求22所述的方法，其中，经由I/O盘接收参考时钟。
24.如权利要求21所述的方法，其中，操作条件数据是工艺、电压和温度条件数据中的至少一个。
25.如权利要求21所述的方法，其中，由第一时钟发生电路调整的时钟延迟量与由第二时钟发生电路调整的时钟延迟量不同。
26.如权利要求21所述的方法，其中，通过时钟树的多个时钟输出路径中的一个，在第一时钟发生电路接收公共的时钟。
27.如权利要求21所述的方法，其中，由第一时钟发生电路产生的时钟信号被分配在时钟树的多个时钟路径上。
28.如权利要求21所述的方法，其中，由第二时钟发生电路产生的时钟信号被分配在第二时钟树的多个时钟路径上。
29.如权利要求21所述的方法，其中，电力经由第一电源域被提供给第一时钟信号发生电路，电力经由与第一电源域不同的第二电源域被提供给第二时钟信号发生电路。
30.如权利要求21所述的方法，其中，在第一SoC中的第一时钟发生电路接收公共的时钟，在与第一SoC不同的第二SoC中的第二时钟发生电路接收公共的时钟。
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